JP2000311992A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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Abstract

(57)【要約】 【課題】本発明は、セルトランジスタと周辺トランジス
タとが同一基板上に設けられてなるＥＥＰＲＯＭにおい
て、それぞれのゲート長が異なっても、後酸化量やアニ
ールの条件を最適化できるようにすることを最も主要な
特徴とする。 【解決手段】たとえば、周辺トランジスタＣＴのゲート
電極部４１よりもゲート長が短い、セルトランジスタＳ
Ｔ側を第１の絶縁膜３７によって覆った状態で、酸化雰
囲気中にてアニールする。この場合、周辺トランジスタ
ＣＴのソース・ドレイン拡散層４２，４３はゲート電極
部４１とオーバラップするほどに十分に成長する。一
方、セルトランジスタＳＴ側では酸化の進行が抑えら
れ、後酸化によるバーズビーク量の増加や、不純物の過
度の拡散によるショートチャネル効果を抑制することが
可能な構成となっている。

Description

【発明の詳細な説明】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関するもので、特に、電
荷蓄積層としての浮遊ゲート上に制御ゲートが積層され
た、いわゆるスタックトゲート構造のメモリセル（セル
トランジスタ）を有する半導体メモリに用いられるもの
である。
【従来の技術】周知のように、半導体メモリは、セルト
ランジスタや周辺トランジスタが同一基板上に配設され
てなる構成とされている。その一例として、たとえば、
データの書き込み・消去が電気的に行われるＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable Read On
ly Memory ）が良く知られている。図１０は、ＥＥＰＲ
ＯＭの１つである、従来の、ＮＡＮＤ型ＥＥＰＲＯＭに
おけるセルトランジスタ（含む、選択ゲートトランジス
タ）および周辺トランジスタの構成を概略的に示すもの
である。以下に、ＮＡＮＤ型ＥＥＰＲＯＭにおけるセル
トランジスタおよび周辺トランジスタの構成について、
その形成プロセスにしたがって説明する。すなわち、図
１１は、上記した従来のＮＡＮＤ型ＥＥＰＲＯＭにおけ
る、セルトランジスタおよび周辺トランジスタの形成プ
ロセスを示すもので、まず、たとえば同図（ａ）に示す
ように、シリコン基板１０１の表面にウェル領域および
素子分離領域（いずれも図示していない）を形成した後
に、上記ウェル領域上にゲート絶縁膜またはトンネル酸
化膜となる熱酸化膜１０２を形成する。そして、メモリ
セル領域においては、上記熱酸化膜（トンネル酸化膜）
１０２上にスタックトゲート構造のゲート電極部１０３
を、また、その周辺回路領域においては、上記熱酸化膜
（ゲート絶縁膜）１０２上に単一層からなるゲート電極
部１０４を、それぞれ形成する。上記メモリセル領域に
おけるゲート電極部１０３は、たとえば、電荷蓄積層と
しての浮遊ゲート電極１０３ａ上に、ゲート間絶縁膜と
なるＯＮＯ膜（酸化膜／窒化膜／酸化膜）１０３ｂを介
して、制御ゲート電極１０３ｃが積層されてなる、周知
の構成となっている。次いで、たとえば同図（ｂ）に示
すように、ゲート電極部１０３，１０４の加工ダメージ
を回復するための後酸化膜１０５を形成する。次いで、
たとえば同図（ｃ）に示すように、それぞれのトランジ
スタに対し、ソース・ドレイン拡散層を形成するための
不純物１０６を打ち込む。次いで、たとえば同図（ｄ）
に示すように、その不純物１０６をアニールによって活
性化させて、チャネル領域側に追い込むことにより、ソ
ース・ドレイン拡散層１０６’を形成する。続いて、層
間絶縁膜１０７を埋め込んだ後、上記ゲート電極部１０
４につながるコンタクト１０８や配線１０９、および、
ソース・ドレイン拡散層１０６’につながるコンタクト
１１０やビット線１１１などの形成が行われて、図１０
に示した構成の、セルトランジスタおよび周辺トランジ
スタが形成される。しかしながら、上記した従来のセル
トランジスタおよび周辺トランジスタの場合、不純物１
０６を打ち込んだ後のアニールの条件によって、各ソー
ス・ドレイン拡散層１０６’の、ゲート電極部１０３，
１０４とのオーバラップ長が左右される。たとえば、ア
ニールが足らずに、ソース・ドレイン拡散層１０６’が
ゲート電極部１０３，１０４とオーバラップせず、オフ
セットになると、その部分が寄生抵抗となって、十分な
ドレイン電流が得られなくなる。逆に、アニールが過ぎ
て、ソース・ドレイン拡散層１０６’がチャネル領域内
の深くにまで侵入すると、ショートチャネル効果が顕著
になり、ソース・ドレイン間耐圧の低下を招くなど、デ
バイス特性を劣化させる。一般に、メモリセルは、周辺
トランジスタと比較してゲート長が短い。そのため、シ
ョートチャネル効果が効きやすい。つまり、周辺トラン
ジスタにとって十分なだけのアニールをすると、セルト
ランジスタや選択ゲートトランジスタはパンチスルーを
起こす恐れがある。ＮＡＮＤ型のＥＥＰＲＯＭの場合、
そもそも、メモリセルのソース・ドレイン拡散層１０
６’は、直列に配列されたセルの相互を電気的に接続で
きれば良いので、ゲート電極部１０３としっかりオーバ
ラップさせる必要はない。すなわち、セルトランジスタ
および選択ゲートトランジスタの特性からは、むしろ、
不純物１０６を打ち込んだ後のアニールは控えめにする
べきだといえる。また、ゲート加工後の後酸化量につい
ても、本来、加工ダメージを十分に回復できるだけの後
酸化は必要だが、後酸化はバーズビーク量を増加させ
る。ゲート長が短いメモリセルの場合、後酸化によるバ
ーズビーク量の増加（たとえば、図１０のＡ部参照）
は、カップリング比を低下させるなど、書き込み・消去
特性を劣化させるために好ましいものではない。一方、
周辺トランジスタの場合は、ゲート長が比較的長いた
め、十分に後酸化することが許される（たとえば、図１
０のＢ部参照）。このように、ＮＡＮＤ型のＥＥＰＲＯ
Ｍには、ゲート長の異なるトランジスタが存在するが、
トランジスタのゲート長に応じて後酸化量や不純物拡散
の最適なアニール条件が異なるため、これがプロセスマ
ージンを減少させる一つの大きな要因となっていた。
【発明が解決しようとする課題】上記したように、従来
においては、トランジスタのゲート長に応じて後酸化量
や不純物拡散の最適なアニール条件が異なるため、これ
がプロセスマージンを減少させているという問題があっ
た。そこで、この発明は、後酸化量や不純物拡散のため
のアニール条件を、トランジスタのゲート長に応じて制
御でき、装置の高性能化を図ることが可能な不揮発性半
導体記憶装置およびその製造方法を提供することを目的
としている。また、この発明の目的は、後酸化量や不純
物拡散のためのアニール条件を、トランジスタのゲート
長に応じて最適化する場合にも、シリコン窒化膜中の水
素濃度を低減でき、トンネル酸化膜中での電子トラップ
量を減少させることが可能な不揮発性半導体記憶装置お
よびその製造方法を提供することにある。
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の不揮発性半導体記憶装置にあっては、
半導体基板上にメモリセル部とその周辺回路部とが設け
られてなるものにおいて、前記周辺回路部を構成する、
第１のゲート長からなる第１のゲート電極部を有する第
１のトランジスタと、前記メモリセル部を構成する、前
記第１のゲート電極部よりも長さの短い、第２のゲート
長からなる第２のゲート電極部を有する第２のトランジ
スタと、この第２のトランジスタだけを覆うようにし
て、前記メモリセル部にのみ選択的に設けられた第１の
絶縁膜とから構成されている。また、この発明の不揮発
性半導体記憶装置の製造方法にあっては、半導体基板上
にメモリセル部とその周辺回路部とが設けられてなる場
合において、前記半導体基板の、前記周辺回路部に対応
する領域には、第１のゲート長からなる第１のゲート電
極部を、また、前記メモリセル部に対応する領域には、
この第１のゲート電極部よりも長さの短い、第２のゲー
ト長からなる第２のゲート電極部を、それぞれ形成する
工程と、前記第１,第２のゲート電極部をそれぞれマス
クにして、前記半導体基板の表面に不純物を打ち込む工
程と、前記第２のゲート電極部を覆うようにして、該第
２のゲート電極部を有する第２のトランジスタが形成さ
れる前記メモリセル部にのみ選択的に第１の絶縁膜を形
成する工程と、酸化雰囲気中でアニール処理を行って、
前記不純物を活性化させることにより、前記第１のゲー
ト電極部を有する第１のトランジスタの拡散層、およ
び、前記第２のゲート電極部を有する第２のトランジス
タの拡散層をそれぞれ形成する工程とを備えてなる。こ
の発明の不揮発性半導体記憶装置およびその製造方法に
よれば、周辺トランジスタの領域のみ選択的に酸化でき
るようになる。これにより、トランジスタのゲート長が
異なる場合にも、それぞれのトランジスタに対する、後
酸化量や不純物拡散のためのアニール条件を同時に満た
すことが可能となるものである。また、この発明の不揮
発性半導体記憶装置にあっては、半導体基板上に、少な
くとも積層ゲート構造部を有するメモリセルが設けられ
てなるものにおいて、前記メモリセルを、表面が酸化さ
れているシリコン窒化膜によって被覆した構成とされて
いる。さらに、この発明の不揮発性半導体記憶装置の製
造方法にあっては、半導体基板上に、少なくとも積層ゲ
ート構造部を有するメモリセルが設けられてなる場合に
おいて、前記メモリセルをシリコン窒化膜によって被覆
する工程と、前記シリコン窒化膜の表面を強制的に酸化
させる工程とを備えてなる。この発明の不揮発性半導体
記憶装置およびその製造方法によれば、シリコン窒化膜
中の水素によるトンネル酸化膜への影響を減少できるよ
うになる。これにより、トンネル酸化膜の信頼性が劣化
するのを防ぐことが可能となるものである。
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 （第一の実施形態）図１は、本発明の第一の実施形態に
かかる不揮発性半導体記憶装置の概略構成を、ＮＡＮＤ
型ＥＥＰＲＯＭを例に示すものである。すなわち、ＮＡ
ＮＤ型ＥＥＰＲＯＭは、たとえば、同一のシリコン基板
１１上に、メモリセル領域（セルアレイ）１２と、コア
回路部を含む周辺回路領域１３とを有して構成されてい
る。上記メモリセル領域１２には、たとえば図２に示す
ように、上記シリコン基板１１の表面に、それぞれ、ア
イランド状のウェル領域１２ａおよびストライプ状の素
子分離領域１２ｂが形成されている。ウェル領域１２ａ
はカラム方向に設けられ、各ウェル領域１２ａの間に、
それぞれ、素子分離領域１２ｂが設けられている。ま
た、上記ウェル領域１２ａの一部にはソース拡散層２１
ａが、上記ウェル領域１２ａの別の一部にはドレイン拡
散層２１ｂが形成されている。そして、ソース拡散層２
１ａとドレイン拡散層２１ｂの間には、たとえば、１８
個のトランジスタ（第２のトランジスタ）が直列に接続
されて設けられている。この場合、１８個のトランジス
タのうち、上記ソース拡散層２１ａにつながる選択ゲー
トトランジスタＳＧＳおよび上記ドレイン拡散層２１ｂ
につながる選択ゲートトランジスタＳＧＤを除く、残り
の１６個のトランジスタ（ＷＬ０〜ＷＬ１５）ＳＴによ
って、セルユニットとしてのＮＡＮＤ型メモリセルが構
成されている。各セルトランジスタＳＴは、たとえば図
１に示すように、熱酸化膜（トンネル酸化膜）３１、浮
遊ゲート電極（電荷蓄積層）３２、ゲート間絶縁膜（Ｏ
ＮＯ膜など）３３、制御ゲート電極（ＷＬ０〜ＷＬ１
５）３４、および、ソース・ドレイン拡散層２１から構
成されている。この場合、浮遊ゲート電極３２上に、ゲ
ート間絶縁膜３３を介して、制御ゲート電極３４が積層
されて、後述する周辺トランジスタのゲート電極部（第
１のゲート電極部）のゲート長よりも短い、第２のゲー
ト長からなるスタックトゲート構造のゲート電極部（第
２のゲート電極部）３５が形成されている。ドレイン拡
散層２１ｂに接続された選択ゲートトランジスタＳＧＤ
は、上記したセルトランジスタＳＴのソース・ドレイン
拡散層２１の一方がドレイン拡散層２１ｂとなっている
以外は、各セルトランジスタＳＴと同様の構成となって
いる（ソース拡散層２１ａに接続された選択ゲートトラ
ンジスタＳＧＳの場合は、ソース・ドレイン拡散層２１
の一方がソース拡散層２１ａとなっている）。なお、ソ
ース・ドレイン拡散層２１は、各セルトランジスタＳＴ
のゲート電極部３５間に対応する、上記ウェル領域１２
ａの表面部にそれぞれ形成されている。上記各ゲート電
極部３５の周囲は、後酸化膜３６を介して、シリコン窒
化（ＳｉＮ）膜などからなる第１の絶縁膜３７によって
覆われている。すなわち、この第１の絶縁膜３７は、上
記トランジスタＳＴ，ＳＧＳ，ＳＧＤのすべてを覆うよ
うに、上記メモリセル領域１２上にのみ選択的に設けら
れている。そして、その第１の絶縁膜３７上に層間絶縁
膜３８が埋め込まれるとともに、この層間絶縁膜３８に
対して、上記第１の絶縁膜３７および上記熱酸化膜３１
を貫通し、上記ドレイン拡散層２１ｂ（または、ソース
拡散層２１ａ）につながるコンタクト３９が形成されて
いる。さらに、上記層間絶縁膜３８上に、上記コンタク
ト３９を介して、上記ドレイン拡散層２１ｂにつながる
ビット線（ＢＬ１，ＢＬ２，〜）４０が、カラム方向に
沿って形成されて、たとえば図３に示すような構成のメ
モリセル・アレイが実現されている。一方、上記周辺回
路領域１３における周辺トランジスタＣＴは、たとえば
図１に示すように、熱酸化膜（ゲート絶縁膜）３１、単
一層からなるゲート電極部（第１のゲート長を有する第
１のゲート電極部）４１、および、ソース・ドレイン拡
散層４２，４３から構成されている。また、上記ゲート
電極部４１の周囲は、後酸化膜３６のみによって覆われ
ている。そして、その後酸化膜３６上に上記層間絶縁膜
３８が埋め込まれるとともに、この層間絶縁膜３８に対
して、上記後酸化膜３６を貫通し、上記ゲート電極部４
１につながるコンタクト４４が形成されている。さら
に、上記層間絶縁膜３８上に、上記コンタクト４４を介
して、上記ゲート電極部４１につながる配線４５が形成
されている。図４は、上記した構成のＮＡＮＤ型ＥＥＰ
ＲＯＭにおける、セルトランジスタ（含む、選択ゲート
トランジスタＳＧＳ，ＳＧＤ）ＳＴおよび周辺トランジ
スタＣＴの形成プロセスについて、概略的に示すもので
ある。まず、たとえば同図（ａ）に示すように、シリコ
ン基板１１の表面にウェル領域および素子分離領域（い
ずれも図示していない）を形成した後に、上記ウェル領
域上にゲート絶縁膜またはトンネル酸化膜となる熱酸化
膜３１を形成する。そして、メモリセル領域１２におい
ては、上記熱酸化膜（トンネル酸化膜）３１上にスタッ
クトゲート構造のゲート電極部（電荷蓄積層としての浮
遊ゲート電極３２、ゲート間絶縁膜となるＯＮＯ膜（酸
化膜／窒化膜／酸化膜）３３、制御ゲート電極（ワード
線ＷＬ０〜ＷＬ１５）３４）３５を、また、その周辺回
路領域１３においては、上記熱酸化膜（ゲート絶縁膜）
３１上に単一層からなるゲート電極部４１を、それぞれ
素子分離領域に直交する方向にストライプ状に形成す
る。続いて、ゲート電極部３５，４１の加工ダメージを
回復するための後酸化膜３６を形成する。続いて、それ
ぞれのトランジスタＳＴ，ＳＧＳ，ＳＧＤ，ＣＴに対
し、ソース・ドレイン拡散層２１（ソース拡散層２１ａ
およびドレイン拡散層２１ｂ），４２，４３を形成する
ための不純物２１’を打ち込む。次いで、たとえば同図
（ｂ）に示すように、シリコン窒化膜からなる第１の絶
縁膜３７を全面に堆積する。なお、この第１の絶縁膜３
７としては、シリコン窒化膜に限らず、後の酸化雰囲気
でのアニール時に酸化剤（酸化種）を通さないような膜
であれば良い。次いで、たとえば同図（ｃ）に示すよう
に、リソグラフィーによってパターニングしたレジスト
をマスク（図示していない）として、周辺回路領域１３
上に堆積した第１の絶縁膜３７のみを、ＣＤＥ（Chemic
al Dry Etching）などの方法で剥離する。次いで、たと
えば同図（ｄ）に示すように、導入した不純物２１’
を、酸化雰囲気中でのアニールによって活性化させて、
各チャネル領域側に追い込むことにより、ソース・ドレ
イン拡散層２１（ソース拡散層２１ａおよびドレイン拡
散層２１ｂ），４２，４３を、それぞれ形成する。この
ように、メモリセル領域１２のみに第１の絶縁膜３７を
つけた状態において、酸化雰囲気中でアニールする。こ
のとき、周辺回路領域１３上には第１の絶縁膜３７がな
いので、メモリセル領域１２よりも、酸化剤がシリコン
基板１１に多く到達する。そのため、周辺回路領域１３
での不純物２１’の拡散が加速され、ソース・ドレイン
拡散層４２，４３が十分にゲート電極部４１とオーバラ
ップする。一方、メモリセル領域１２は、第１の絶縁膜
３７で覆われているので、酸化雰囲気中でアニールして
も、酸化剤はシリコン基板１１にはほとんど到達しな
い。このため、不純物２１’は、周辺トランジスタＣＴ
ほどは拡散せず、ショートチャネル効果を抑制できる。
特に、制御ゲート電極３４にタングステンシリサイド
（ＷＳｉ）を用いた場合、酸化雰囲気中にてアニールす
ることによる、ＷＳｉの異常酸化が懸念される。これ
は、セルトランジスタＳＴなどの、ゲート長の短いとこ
ろで起こりやすい。しかし、第１の絶縁膜３７でメモリ
セル領域１２を覆うことによって、酸化剤がゲート電極
部３５に到達するのを防止できるようになる結果、ＷＳ
ｉからなる制御ゲート電極３４の異常酸化を阻止するこ
とが可能となる。また、トンネル酸化膜３１に対するバ
ーズビーク量およびゲート電極部３５の側壁における後
酸化量は、第１の絶縁膜３７を残存させることによっ
て、第１の絶縁膜３７を剥離した場合に比べて減少でき
るようになる（カップリング比の低下の抑制）。つま
り、第１の絶縁膜３７の形成／非形成に応じて、後酸化
を多くしてゲート電極部４１の加工ダメージを回復した
い周辺トランジスタＣＴと、後酸化しすぎるのが好まし
くないメモリセル（セルトランジスタＳＴおよび選択ゲ
ートトランジスタＳＧＳ，ＳＧＤ）とで、後酸化量を変
えることが可能となる。以降、層間絶縁膜３８を埋め込
んだ後、上記ゲート電極部４１につながるコンタクト４
４や配線４５の形成、および、ドレイン拡散層２１ｂ
（または、ソース拡散層２１ａ）につながるコンタクト
３９やビット線４０などの形成が行われて、図１に示し
た構成のＮＡＮＤ型ＥＥＰＲＯＭが完成される。上記し
たように、周辺トランジスタの領域のみ選択的に酸化で
きるようにしている。すなわち、メモリセルの領域のみ
を第１の絶縁膜によって覆った状態で、酸化雰囲気中で
のアニールを行うようにしている。これにより、トラン
ジスタのゲート長が異なる場合にも、それぞれのトラン
ジスタに対する、後酸化量や不純物拡散のためのアニー
ル条件を同時に満たすことが可能となる。したがって、
トランジスタのゲート長に応じて、後酸化量や不純物拡
散の最適なアニール条件が異なることによるプロセスマ
ージンの減少を抑制でき、装置の高性能化を図る上で非
常に有用である。なお、上記した本発明の第１の実施形
態においては、周辺トランジスタのゲート構造部が単一
層からなる場合を例に説明したが、これに限らず、たと
えばメモリセル領域内の各トランジスタと同様に、ゲー
ト間絶縁膜（インターポリ）を介した２層構造とするこ
とも可能である。この場合、第一層目のゲート電極を引
き出して、ゲートコンタクトをとるようにすれば良い。
このような構成によれば、周辺トランジスタのゲート電
極部にもゲート間絶縁膜が配置されることにより、ゲー
ト間絶縁膜に対するバーズビーク量を、第１の絶縁膜を
残した領域と剥離した領域とで変化させることができる
ようになる。また、選択ゲートトランジスタについて
も、そのゲート電極部の構成を、セルトランジスタのゲ
ート電極部と同一の構成とする場合に限らず、たとえ
ば、ゲート間絶縁膜を有さない構成としても良い。ま
た、第１の絶縁膜を剥離する場合、すべての周辺トラン
ジスタについて剥離する必要はなく、たとえば、ゲート
電極部に対して、ソース・ドレイン拡散層を十分にオー
バラップさせたいトランジスタ、または、後酸化を多く
したいトランジスタについてのみ、第１の絶縁膜を剥離
するようにしても良い。また、第１の絶縁膜として用い
られるシリコン窒化膜は、一般に、水素を多く含むこと
やメカニカルな膜ストレスが大きいために、メモリセル
のトンネル酸化膜の信頼性を劣化させることが懸念され
る。この場合、シリコン窒化膜の堆積後に酸化雰囲気中
でアニールすることにより、シリコン窒化膜中の水素を
引き抜き、膜質を改善することができる。したがって、
メモリセルのトンネル酸化膜の信頼性が劣化するのを抑
制する効果が十分に期待できる。しかしながら、酸化雰
囲気中でのアニールを行った後においては、シリコン窒
化膜は必要ない。そこで、アニール後にすべてのシリコ
ン窒化膜を剥離するようにすることも可能である。ここ
で、第１の絶縁膜は、拡散層のオーバラップ量に選択性
を持たせるという役目の他に、拡散層コンタクトのジャ
ンクション・リークを防ぐという効果（いわゆる、エッ
チングストッパとしての機能）も期待できる。たとえば
図５に示すように、コンタクト３９の形成位置がマスク
の合わせずれなどの理由により、素子分離領域１２ｂ上
にかかるような場合、コンタクト開孔時のＲＩＥ（Reac
tive Ion Etching)に選択性を持たせておくことによっ
て、一旦、エッチングを第１の絶縁膜３７で止めること
ができる（同図（ａ）参照）。こうして、第１の絶縁膜
３７に達するコンタクト孔（第１のコンタクト孔）３９
ａを開孔した後、エッチングの条件を切り換えて第１の
絶縁膜３７をエッチングして、ドレイン拡散層２１ｂ
（または、ソース拡散層２１ａ）とのコンタクトをとる
ためのコンタクト孔（第２のコンタクト孔）３９ｂを開
孔する（同図（ｂ）参照）。こうすることによって、素
子分離領域１２ｂが大きくエッチングされるのを防止で
きる。このように、第１の絶縁膜３７は、拡散層コンタ
クトのジャンクション・リークを防ぐという効果も期待
できるため、酸化雰囲気中でのアニールを行った後にシ
リコン窒化膜を剥離する場合にも、少なくとも拡散層コ
ンタクトの形成部のシリコン窒化膜は残して剥離するの
が良い。また、上述した本発明の第１の実施形態におい
ては、後酸化膜３６上に、第１の絶縁膜３７を形成する
ようにしたが、これに限らず、たとえば図６に示すよう
に、後酸化膜３６と第１の絶縁膜３７との間にＴＥＯＳ
（Tetra Ethoxy Silane）膜などの、酸化剤を通す第２
の絶縁膜５１を形成するようにしても良い。この場合、
第２の絶縁膜５１は、たとえば、第１の絶縁膜３７を剥
離する際のストッパとして機能するため、プロセスマー
ジンを広げることが可能となる。また、ＮＡＮＤ型ＥＥ
ＰＲＯＭに限らず、たとえば図７に示すような構成のメ
モリセル・アレイを有するＡＮＤ型のＥＥＰＲＯＭや、
ＮＯＲ型のＥＥＰＲＯＭなどにも適用できる。 （第二の実施形態）図８は、本発明の第二の実施形態に
かかる不揮発性半導体記憶装置の、セルトランジスタ
（含む、選択ゲートトランジスタ）および周辺トランジ
スタの形成プロセスを概略的に示すものである。なお、
ここでは、ＮＡＮＤ型ＥＥＰＲＯＭを例に説明する。ま
ず、たとえば同図（ａ）に示すように、シリコン基板１
１の表面にウェル領域および素子分離領域（いずれも図
示していない）を形成した後に、上記ウェル領域上にゲ
ート絶縁膜またはトンネル酸化膜となる熱酸化膜３１を
形成する。そして、メモリセル領域１２においては、上
記熱酸化膜（トンネル酸化膜）３１上にスタックトゲー
ト構造のゲート電極部（電荷蓄積層としての浮遊ゲート
電極３２、ゲート間絶縁膜となるＯＮＯ膜（酸化膜／窒
化膜／酸化膜）３３、制御ゲート電極（ワード線ＷＬ０
〜ＷＬ１５）３４）３５を、また、その周辺回路領域１
３においては、上記熱酸化膜（ゲート絶縁膜）３１上に
単一層からなるゲート電極部４１を、それぞれ素子分離
領域に直交する方向にストライプ状に形成する。続い
て、ゲート電極部３５，４１の加工ダメージを回復する
ための後酸化膜３６を形成する。続いて、それぞれのト
ランジスタに対し、ソース・ドレイン拡散層２１（ソー
ス拡散層２１ａおよびドレイン拡散層２１ｂ），４２，
４３を形成するための不純物２１’を打ち込む。次い
で、たとえば同図（ｂ）に示すように、シリコン窒化膜
からなる第１の絶縁膜３７を、少なくともメモリセル領
域１２上に堆積する。続いて、酸化雰囲気中でのアニー
ルによって、導入した不純物２１’を活性化させる。そ
の際、たとえば同図（ｃ）に示すように、第１の絶縁膜
３７の表面を酸化させて表面酸化膜３７’を形成する。
この表面酸化膜３７’は、上記第１の絶縁膜３７の表面
での酸化量が、たとえば、１０オングストローム以上〜
１００オングストローム以下となるように形成される。
なお、表面酸化膜３７’が形成された上記第１の絶縁膜
３７は、その表面側から徐々に水素濃度が高くなるよう
な濃度勾配をもつ。こうして、シリコン窒化膜中の水素
によるトンネル酸化膜への影響を減少させた状態で、不
純物２１’を各チャネル領域側に追い込むことにより、
たとえば同図（ｄ）に示すように、ソース・ドレイン拡
散層２１（ソース拡散層２１ａおよびドレイン拡散層２
１ｂ），４２，４３を、それぞれ形成する。以降、層間
絶縁膜３８を埋め込んだ後、上記ゲート電極部４１につ
ながるコンタクト４４や配線４５の形成、および、ドレ
イン拡散層２１ｂ（または、ソース拡散層２１ａ）につ
ながるコンタクト３９やビット線４０などの形成が同様
に行われて、ＮＡＮＤ型ＥＥＰＲＯＭ（図示していな
い）が完成される。このように、第１の絶縁膜３７の表
面に強制的に表面酸化膜３７’を形成させることによ
り、たとえば図９に示すように、シリコン窒化膜中の水
素濃度を低減でき、熱酸化膜（トンネル酸化膜）３１に
おける電子トラップ量ｄＶｇを減少させることが可能と
なる。すなわち、層間絶縁膜３８を堆積する前に、第１
の絶縁膜３７の表面を酸化させるようにした場合、シリ
コン窒化膜中の水素濃度を低減でき、熱酸化膜３１中の
水素濃度を下げることが可能となる。その結果、熱酸化
膜３１における電子トラップ量ｄＶｇを減少させること
が可能となって、トンネル酸化膜の信頼性が劣化するの
を防止できるものである。因みに、本図９に示す、トン
ネル酸化膜中の水素濃度（本発明）は、表面酸化膜３
７’を形成しなかった場合（従来）を“１”とした際
の、相対値である。また、電子トラップ量ｄＶｇは、た
とえば、ゲートに負電圧を印加し、トンネル酸化膜に
０．１Ａ／ｃｍ2 程度の直流の定電流を２０秒間ほど流
したときの、その２０秒間におけるゲート電圧の最小値
と最大値との差である。この場合、トンネル酸化膜中で
の電子トラップの発生量が多いほど、ｄＶｇの値は大き
くなる。このような構成によれば、上述したように、第
１の絶縁膜を残したままでも、メモリセルのトンネル酸
化膜の信頼性が劣化するのを抑制できる。なお、上述し
た本発明の第二の実施形態においては、第１の絶縁膜を
形成する前に不純物を導入するようにしたが、これに限
らず、たとえば第１の絶縁膜を形成した後に不純物を導
入するようにすることも可能である。また、ＮＡＮＤ型
のＥＥＰＲＯＭに限らず、ＡＮＤ型やＮＯＲ型のＥＥＰ
ＲＯＭにも同様に適用できる。その他、この発明の要旨
を変えない範囲において、種々変形実施可能なことは勿
論である。
【発明の効果】以上、詳述したようにこの発明によれ
ば、後酸化量や不純物拡散のためのアニール条件を、ト
ランジスタのゲート長に応じて制御でき、装置の高性能
化を図ることが可能な不揮発性半導体記憶装置およびそ
の製造方法を提供できる。また、この発明によれば、後
酸化量や不純物拡散のためのアニール条件を、トランジ
スタのゲート長に応じて最適化する場合にも、シリコン
窒化膜中の水素濃度を低減でき、トンネル酸化膜中での
電子トラップ量を減少させることが可能な不揮発性半導
体記憶装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第一の実施形態にかかる不揮発性半
導体記憶装置の構成を、ＮＡＮＤ型ＥＥＰＲＯＭを例に
示す概略断面図。
【図２】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける、セ
ルアレイの構成例を示す概略平面図。
【図３】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける、セ
ルアレイを概略的に示す回路構成図。
【図４】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける、各
トランジスタの形成プロセスを説明するために示す工程
断面図。
【図５】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける、拡
散層コンタクトの形成プロセスを説明するために示す工
程断面図。
【図６】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおけるメモ
リセルの、他の構成例を示す概略断面図。
【図７】ＡＮＤ型ＥＥＰＲＯＭにおける、セルアレイを
概略的に示す回路構成図。
【図８】この発明の第二の実施形態にかかる不揮発性半
導体記憶装置の概略を、ＮＡＮＤ型ＥＥＰＲＯＭを例に
示す工程断面図。
【図９】同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける特性
を、従来技術と比較して示す概略図。
【図１０】従来技術とその問題点を説明するために、Ｎ
ＡＮＤ型ＥＥＰＲＯＭの構成を示す概略断面図。
【図１１】同じく、従来のＮＡＮＤ型ＥＥＰＲＯＭにお
ける、各トランジスタの形成プロセスを説明するために
示す工程断面図。
【符号の説明】
１１…シリコン基板 １２…メモリセル領域（セルアレイ） １２ａ…ウェル領域 １２ｂ…素子分離領域 １３…周辺回路領域 ２１…ソース・ドレイン拡散層 ２１’…不純物 ２１ａ…ソース拡散層 ２１ｂ…ドレイン拡散層 ３１…熱酸化膜（トンネル酸化膜／ゲート絶縁膜） ３２…浮遊ゲート電極（電荷蓄積層） ３３…ゲート間絶縁膜 ３４…制御ゲート電極 ３５…ゲート電極部（セルトランジスタ／選択ゲートト
ランジスタ） ３６…後酸化膜 ３７…第１の絶縁膜 ３７’…表面酸化膜 ３８…層間絶縁膜 ３９…コンタクト（拡散層コンタクト） ３９ａ…コンタクト孔（第１のコンタクト孔） ３９ｂ…コンタクト孔（第２のコンタクト孔） ４０…ビット線 ４１…ゲート電極部（周辺トランジスタ） ４２，４３…ソース・ドレイン拡散層（周辺トランジス
タ） ４４…コンタクト（ゲートコンタクト） ４５…配線 ５１…第２の絶縁膜 ＳＴ…セルトランジスタ ＣＴ…周辺トランジスタ ＳＧＳ…選択ゲートトランジスタ（ソース側） ＳＧＤ…選択ゲートトランジスタ（ドレイン側） ＷＬ０〜ＷＬ１５（ＷＬｎ）…ワード線 ＢＬ１，ＢＬ２，〜…ビット線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 和裕 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 有留 誠一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 白田 理一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 間 博顕 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 森山 和歌子 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F001 AA25 AB08 AD12 AD41 AD53 AF07 AG02 AG03 AG10 AG30 AG40 5F083 EP02 EP23 EP32 EP55 EP76 GA21 GA25 GA30 JA35 JA39 JA56 MA01 MA20 PR33 PR43 PR44 PR53 PR54 ZA06

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にメモリセル部とその周辺
    回路部とが設けられてなる不揮発性半導体記憶装置にお
    いて、 前記周辺回路部を構成する、第１のゲート長からなる第
    １のゲート電極部を有する第１のトランジスタと、 前記メモリセル部を構成する、前記第１のゲート電極部
    よりも長さの短い、第２のゲート長からなる第２のゲー
    ト電極部を有する第２のトランジスタと、 この第２のトランジスタだけを覆うようにして、前記メ
    モリセル部にのみ選択的に設けられた第１の絶縁膜とを
    具備したことを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記第２のゲート電極部は、前記半導体
    基板上にゲート絶縁膜を介して設けられ、かつ、浮遊ゲ
    ート、ゲート間絶縁膜、および、制御ゲートが積層され
    た積層ゲート構造を有してなることを特徴とする請求項
    １に記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記第１の絶縁膜と前記第２のトランジ
    スタとの間には、さらに、前記第１の絶縁膜とは異なる
    第２の絶縁膜が設けられてなることを特徴とする請求項
    １に記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記第１の絶縁膜は、コンタクト孔を開
    孔する際のエッチングストッパとなることを特徴とする
    請求項１に記載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記第１，第２のゲート電極部の表面
    は、それぞれ、後酸化膜によって覆われていることを特
    徴とする請求項１に記載の不揮発性半導体記憶装置。
  6. 【請求項６】 半導体基板上にメモリセル部とその周辺
    回路部とが設けられてなる不揮発性半導体記憶装置の製
    造方法において、 前記半導体基板の、前記周辺回路部に対応する領域に
    は、第１のゲート長からなる第１のゲート電極部を、ま
    た、前記メモリセル部に対応する領域には、この第１の
    ゲート電極部よりも長さの短い、第２のゲート長からな
    る第２のゲート電極部を、それぞれ形成する工程と、 前記第１,第２のゲート電極部をそれぞれマスクにし
    て、前記半導体基板の表面に不純物を打ち込む工程と、 前記第２のゲート電極部を覆うようにして、該第２のゲ
    ート電極部を有する第２のトランジスタが形成される前
    記メモリセル部にのみ選択的に第１の絶縁膜を形成する
    工程と、 酸化雰囲気中でアニール処理を行って、前記不純物を活
    性化させることにより、前記第１のゲート電極部を有す
    る第１のトランジスタの拡散層、および、前記第２のゲ
    ート電極部を有する第２のトランジスタの拡散層をそれ
    ぞれ形成する工程とを備えてなることを特徴とする不揮
    発性半導体記憶装置の製造方法。
  7. 【請求項７】 前記第２のゲート電極部は、前記半導体
    基板上にゲート絶縁膜を介して設けられ、かつ、浮遊ゲ
    ート、ゲート間絶縁膜、および、制御ゲートが積層され
    た積層ゲート構造を有して形成されることを特徴とする
    請求項６に記載の不揮発性半導体記憶装置の製造方法。
  8. 【請求項８】 前記第１の絶縁膜と前記第２のトランジ
    スタとの間に、さらに、前記第１の絶縁膜とは異なる第
    ２の絶縁膜を形成する工程を有してなることを特徴とす
    る請求項６に記載の不揮発性半導体記憶装置の製造方
    法。
  9. 【請求項９】 全面に層間絶縁膜を堆積する工程と、 この層間絶縁膜をエッチングして、前記第１の絶縁膜に
    達する第１のコンタクト孔を開孔する工程と、 前記第１のコンタクト孔の底部に露出する前記第１の絶
    縁膜をエッチングして、前記第２のトランジスタの拡散
    層につながる第２のコンタクト孔を開孔する工程とをさ
    らに有してなることを特徴とする請求項６に記載の不揮
    発性半導体記憶装置の製造方法。
  10. 【請求項１０】 前記第１，第２のゲート電極部の表面
    を、それぞれ、後酸化膜によって被覆する工程をさらに
    有してなることを特徴とする請求項６に記載の不揮発性
    半導体記憶装置の製造方法。
  11. 【請求項１１】 半導体基板上に、少なくとも積層ゲー
    ト構造部を有するメモリセルが設けられてなる不揮発性
    半導体記憶装置において、 前記メモリセルを、表面が酸化されているシリコン窒化
    膜によって被覆したことを特徴とする不揮発性半導体記
    憶装置。
  12. 【請求項１２】 前記シリコン窒化膜は、表面の酸化量
    が１０オングストローム以上で、かつ、１００オングス
    トローム以下であることを特徴とする請求項１１に記載
    の不揮発性半導体記憶装置。
  13. 【請求項１３】 前記シリコン窒化膜は、その膜中の水
    素濃度が３×１０21ａｔｏｍ／ｃｍ3 以下であることを
    特徴とする請求項１１に記載の不揮発性半導体記憶装
    置。
  14. 【請求項１４】 半導体基板上に、少なくとも積層ゲー
    ト構造部を有するメモリセルが設けられてなる不揮発性
    半導体記憶装置の製造方法において、 前記メモリセルをシリコン窒化膜によって被覆する工程
    と、 前記シリコン窒化膜の表面を強制的に酸化させる工程と
    を備えてなることを特徴とする不揮発性半導体記憶装置
    の製造方法。
  15. 【請求項１５】 前記シリコン窒化膜の表面を強制的に
    酸化させる工程は、少なくとも前記シリコン窒化膜上に
    層間絶縁膜を堆積する前に行うことを特徴とする請求項
    １４に記載の不揮発性半導体記憶装置の製造方法。
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US09/556,777 US6828624B1 (en) 1999-04-26 2000-04-25 Nonvolatile semiconductor memory device covered with insulating film which is hard for an oxidizing agent to pass therethrough
CNB001069675A CN1155095C (zh) 1999-04-26 2000-04-26 非易失性半导体存储装置及其制造方法
KR10-2000-0022120A KR100373285B1 (ko) 1999-04-26 2000-04-26 불휘발성 반도체 기억 장치 및 그 제조 방법
TW089107872A TW463213B (en) 1999-04-26 2000-04-26 Nonvolatile semiconductor memory device and manufacture thereof
US10/145,122 US6747311B2 (en) 1999-04-26 2002-05-15 Nonvolatile semiconductor memory device and method for manufacturing the same
US10/798,481 US7095085B2 (en) 1999-04-26 2004-03-12 Nonvolatile semiconductor memory device and method for manufacturing the same
US11/302,203 US7364951B2 (en) 1999-04-26 2005-12-14 Nonvolatile semiconductor memory device and method for manufacturing the same

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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100418091B1 (ko) * 2001-06-29 2004-02-11 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6894341B2 (en) 2001-12-25 2005-05-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method
JP2005142571A (ja) * 2003-11-05 2005-06-02 Magnachip Semiconductor Ltd 不揮発性メモリ素子及びその製造方法
KR100503852B1 (ko) * 2001-01-30 2005-07-27 인터내셔널 비지네스 머신즈 코포레이션 ｅＤＲＡＭ 보조 디바이스 노치 게이트의 설계 방법
JP2005537671A (ja) * 2002-09-04 2005-12-08 インフィネオン テクノロジーズ アクチエンゲゼルシャフト フラッシュメモリーセル、および、個別の側壁を酸化する方法
JP2006253622A (ja) * 2005-03-10 2006-09-21 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
JP2007208271A (ja) * 2007-02-27 2007-08-16 Toshiba Corp 半導体記憶装置
JP2009004802A (ja) * 2008-08-29 2009-01-08 Toshiba Corp 半導体記憶装置及びその製造方法
US7763931B2 (en) 2006-12-28 2010-07-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US7800155B2 (en) 2006-09-20 2010-09-21 Kabushiki Kaisha Toshiba Semiconductor device
JP2011014688A (ja) * 2009-07-01 2011-01-20 Hitachi Kokusai Electric Inc 半導体装置の製造方法
US8330203B2 (en) 2006-01-31 2012-12-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device in which decrease in coupling ratio of memory cells is suppressed
JP2014168024A (ja) * 2013-02-28 2014-09-11 Renesas Electronics Corp 半導体装置の製造方法
US9082704B2 (en) 2008-04-02 2015-07-14 Renesas Electronics Corporation Semiconductor memory device and manufacturing method therefor
TWI548036B (zh) * 2013-07-17 2016-09-01 華邦電子股份有限公司 嵌入式記憶元件的製造方法
CN110867450A (zh) * 2018-08-27 2020-03-06 东芝存储器株式会社 半导体存储装置

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730619B2 (en) * 2000-06-15 2004-05-04 Samsung Electronics Co., Ltd. Method of manufacturing insulating layer and semiconductor device including insulating layer
JP4149644B2 (ja) * 2000-08-11 2008-09-10 株式会社東芝 不揮発性半導体記憶装置
JP4147765B2 (ja) * 2001-06-01 2008-09-10 ソニー株式会社 不揮発性半導体メモリ装置およびその電荷注入方法
KR20020093223A (ko) * 2001-06-07 2002-12-16 삼성전자 주식회사 비휘발성 메모리 소자 및 그 제조방법
JP4295086B2 (ja) * 2001-07-11 2009-07-15 ヌバシブ， インコーポレイテッド 手術の間の神経近接度、神経の方向、および病理学を決定するシステムおよび方法
DE10201303A1 (de) * 2002-01-15 2003-07-31 Infineon Technologies Ag Nichtflüchtige Zweitransistor-Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren
US7049188B2 (en) * 2002-11-26 2006-05-23 Advanced Micro Devices, Inc. Lateral doped channel
ITTO20021118A1 (it) 2002-12-24 2004-06-25 St Microelectronics Srl Dispositivo mos e procedimento di fabbricazione di
ITTO20021119A1 (it) * 2002-12-24 2004-06-25 St Microelectronics Srl Dispositivo mos e procedimento di fabbricazione di
KR100532429B1 (ko) * 2003-04-18 2005-11-30 삼성전자주식회사 바이트 오퍼레이션 비휘발성 반도체 메모리 장치
JP4282517B2 (ja) 2004-03-19 2009-06-24 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2005311131A (ja) * 2004-04-22 2005-11-04 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2006060138A (ja) * 2004-08-23 2006-03-02 Toshiba Corp 半導体集積回路装置
KR100607329B1 (ko) * 2004-08-26 2006-07-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2006100790A (ja) * 2004-09-02 2006-04-13 Renesas Technology Corp 半導体装置及びその製造方法
JP4271111B2 (ja) * 2004-09-21 2009-06-03 株式会社東芝 不揮発性半導体記憶装置
KR100629357B1 (ko) * 2004-11-29 2006-09-29 삼성전자주식회사 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법
US7306552B2 (en) * 2004-12-03 2007-12-11 Samsung Electronics Co., Ltd. Semiconductor device having load resistor and method of fabricating the same
JP2006173479A (ja) * 2004-12-17 2006-06-29 Sharp Corp 半導体装置の製造方法
KR100645066B1 (ko) * 2005-06-27 2006-11-10 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
JP4129009B2 (ja) * 2005-05-31 2008-07-30 株式会社東芝 半導体集積回路装置
US7750384B2 (en) 2005-06-29 2010-07-06 Hynix Semiconductor Inc. Flash memory device having intergated plug
JP4504300B2 (ja) * 2005-11-11 2010-07-14 株式会社東芝 半導体装置およびその製造方法
JP4810392B2 (ja) * 2005-11-15 2011-11-09 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
KR100780637B1 (ko) * 2005-12-06 2007-11-29 주식회사 하이닉스반도체 반도체 소자 제조 방법
JP2007266119A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP4580899B2 (ja) * 2006-06-08 2010-11-17 株式会社東芝 半導体記憶装置及びその製造方法
US7790516B2 (en) * 2006-07-10 2010-09-07 Qimonda Ag Method of manufacturing at least one semiconductor component and memory cells
US7768835B2 (en) * 2006-08-09 2010-08-03 Micron Technology, Inc. Non-volatile memory erase verify
JP2008192991A (ja) * 2007-02-07 2008-08-21 Toshiba Corp 半導体装置
JP2008218625A (ja) * 2007-03-02 2008-09-18 Renesas Technology Corp 半導体装置およびその製造方法
KR101374317B1 (ko) * 2007-08-23 2014-03-14 삼성전자주식회사 저항 소자를 갖는 반도체 장치 및 그 형성방법
DE102008064930B3 (de) * 2007-09-18 2022-09-15 Samsung Electronics Co., Ltd. Halbleitervorrichtung mit reduzierter Dicke
US8120123B2 (en) * 2007-09-18 2012-02-21 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
US20090083055A1 (en) * 2007-09-20 2009-03-26 Edwin Tan Method and system for a scratchcard
JP4703669B2 (ja) 2008-02-18 2011-06-15 株式会社東芝 半導体記憶装置及びその製造方法
JP2009239028A (ja) * 2008-03-27 2009-10-15 Toshiba Corp 半導体記憶装置及びその製造方法
KR101623123B1 (ko) * 2009-07-23 2016-05-23 삼성전자주식회사 반도체소자 및 그 제조방법
KR20110061329A (ko) * 2009-12-01 2011-06-09 삼성전자주식회사 반도체 소자
KR20130019242A (ko) * 2011-08-16 2013-02-26 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US8890214B2 (en) * 2011-12-22 2014-11-18 Nan Ya Technology Corporation Method of manufacturing sidewall spacers on a memory device
KR102258369B1 (ko) 2014-06-23 2021-05-31 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
WO2017071659A1 (zh) * 2015-10-29 2017-05-04 陆磊 一种薄膜晶体管构成的电路结构及制作方法和显示器面板
JP2021129042A (ja) * 2020-02-14 2021-09-02 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4134125A (en) * 1977-07-20 1979-01-09 Bell Telephone Laboratories, Incorporated Passivation of metallized semiconductor substrates
US5348898A (en) * 1979-05-25 1994-09-20 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
JPS577162A (en) * 1980-06-17 1982-01-14 Toshiba Corp Nonvolatile semiconductor memory and manufacture therefor
US4467452A (en) * 1981-02-12 1984-08-21 Tokyo Shibaura Denki Kabushiki Kaisha Nonvolatile semiconductor memory device and method of fabricating the same
US4769340A (en) * 1983-11-28 1988-09-06 Exel Microelectronics, Inc. Method for making electrically programmable memory device by doping the floating gate by implant
US4665426A (en) * 1985-02-01 1987-05-12 Advanced Micro Devices, Inc. EPROM with ultraviolet radiation transparent silicon nitride passivation layer
JPH0752772B2 (ja) * 1986-11-22 1995-06-05 ヤマハ株式会社 半導体装置の製法
US5247197A (en) * 1987-11-05 1993-09-21 Fujitsu Limited Dynamic random access memory device having improved contact hole structures
US5153144A (en) * 1988-05-10 1992-10-06 Hitachi, Ltd. Method of making tunnel EEPROM
US4859619A (en) * 1988-07-15 1989-08-22 Atmel Corporation EPROM fabrication process forming tub regions for high voltage devices
JP2504599B2 (ja) * 1990-02-23 1996-06-05 株式会社東芝 不揮発性半導体記憶装置
JP2524862B2 (ja) * 1990-05-01 1996-08-14 三菱電機株式会社 半導体記憶装置およびその製造方法
JP3083547B2 (ja) * 1990-07-12 2000-09-04 株式会社日立製作所 半導体集積回路装置
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
FR2666930B1 (fr) * 1990-09-14 1992-12-18 Lyon Ecole Centrale Procede et realisation d'une surface-grille d'un capteur electrochimique integre, constitue d'un transistor a effet de champ et sensible aux especes alcalino-terreuses et capteur obtenu.
US5237187A (en) * 1990-11-30 1993-08-17 Hitachi, Ltd. Semiconductor memory circuit device and method for fabricating same
JPH04357879A (ja) * 1991-06-04 1992-12-10 Sharp Corp 不揮発性半導体メモリ
US5285102A (en) * 1991-07-25 1994-02-08 Texas Instruments Incorporated Method of forming a planarized insulation layer
JP3548984B2 (ja) * 1991-11-14 2004-08-04 富士通株式会社 半導体装置の製造方法
JP2853426B2 (ja) * 1991-12-20 1999-02-03 日本電気株式会社 半導体記憶装置の製造方法
JP2875093B2 (ja) * 1992-03-17 1999-03-24 三菱電機株式会社 半導体装置
JP3175973B2 (ja) * 1992-04-28 2001-06-11 株式会社東芝 半導体装置およびその製造方法
KR960003771B1 (ko) * 1992-08-08 1996-03-22 삼성전자주식회사 반도체 메모리장치
JPH0677497A (ja) 1992-08-27 1994-03-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE69322928T2 (de) * 1992-10-27 1999-07-29 Nec Corp Verfahren zur Herstellung eines nicht-flüchtigen Halbleiter-Speicherbauteils
JP3158749B2 (ja) * 1992-12-16 2001-04-23 ヤマハ株式会社 半導体装置
US5898619A (en) * 1993-03-01 1999-04-27 Chang; Ko-Min Memory cell having a plural transistor transmission gate and method of formation
DE4422791C2 (de) * 1993-06-29 2001-11-29 Toshiba Kawasaki Kk Halbleitervorrichtungen mit einem eine Inversionsschicht in einem Oberflächenbereich eines Halbleitersubstrats induzierenden leitenden Film
US6780718B2 (en) * 1993-11-30 2004-08-24 Stmicroelectronics, Inc. Transistor structure and method for making same
JP3450467B2 (ja) 1993-12-27 2003-09-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US5641696A (en) 1994-08-31 1997-06-24 Nkk Corporation Method of forming diffusion layer and method of manufacturing nonvolatile semiconductor memory device
US5439838A (en) * 1994-09-14 1995-08-08 United Microelectronics Corporation Method of thinning for EEPROM tunneling oxide device
JP3474332B2 (ja) * 1994-10-11 2003-12-08 台灣茂▲夕▼電子股▲分▼有限公司 Ｄｒａｍ用の自己調整されたキャパシタ底部プレート・ローカル相互接続方法
KR0151621B1 (ko) * 1994-11-05 1998-10-01 문정환 비휘발성 메모리 반도체 소자 및 이의 제조방법
JPH08148586A (ja) * 1994-11-21 1996-06-07 Toshiba Corp 半導体装置の製造方法
JP3400891B2 (ja) * 1995-05-29 2003-04-28 三菱電機株式会社 半導体記憶装置およびその製造方法
US6162682A (en) * 1995-09-29 2000-12-19 Cypress Semiconductor Corporation Structure and process for a gouge-free stacked non-volatile memory cell with select gate
US5838041A (en) 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
US5608249A (en) * 1995-11-16 1997-03-04 Micron Technology, Inc. Reduced area storage node junction
US6346439B1 (en) * 1996-07-09 2002-02-12 Micron Technology, Inc. Semiconductor transistor devices and methods for forming semiconductor transistor devices
US5670431A (en) * 1996-06-13 1997-09-23 Taiwan Semiconductor Manufacturing Company Ltd. Method of forming an ultra thin dielectric film for a capacitor
KR100224701B1 (ko) * 1996-07-16 1999-10-15 윤종용 불휘발성 메모리장치 및 그 제조방법
US5768186A (en) * 1996-10-25 1998-06-16 Ma; Yueh Yale High density single poly metal-gate non-volatile memory cell
US5710075A (en) * 1996-11-06 1998-01-20 Vanguard International Semiconductor Corporation Method to increase surface area of a storage node electrode, of an STC structure, for DRAM devices
US5716883A (en) * 1996-11-06 1998-02-10 Vanguard International Semiconductor Corporation Method of making increased surface area, storage node electrode, with narrow spaces between polysilicon columns
US5731130A (en) * 1996-11-12 1998-03-24 Vanguard International Semiconductor Corporation Method for fabricating stacked capacitors on dynamic random access memory cells
TW333680B (en) * 1996-12-17 1998-06-11 Mos Electronics Taiwan Inc The processes for improving polysilicon & gate oxide quality inside programmable cell
US5893741A (en) * 1997-02-07 1999-04-13 National Science Council Method for simultaneously forming local interconnect with silicided elevated source/drain MOSFET's
US6034416A (en) * 1997-04-17 2000-03-07 Matsushita Electirc Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6498097B1 (en) * 1997-05-06 2002-12-24 Tong Yang Cement Corporation Apparatus and method of forming preferred orientation-controlled platinum film using oxygen
JP3594779B2 (ja) * 1997-06-24 2004-12-02 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH1174388A (ja) 1997-06-27 1999-03-16 Matsushita Electron Corp 半導体装置及びその製造方法
US5925908A (en) 1997-07-30 1999-07-20 Motorola, Inc. Integrated circuit including a non-volatile memory device and a semiconductor device
US5925918A (en) 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
JP3943245B2 (ja) * 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置
US6001688A (en) * 1997-12-08 1999-12-14 Advanced Micro Devices, Inc. Method of eliminating poly stringer in a memory device
US5990524A (en) 1997-12-18 1999-11-23 Advanced Micro Devices, Inc. Silicon oxime spacer for preventing over-etching during local interconnect formation
US6087225A (en) * 1998-02-05 2000-07-11 International Business Machines Corporation Method for dual gate oxide dual workfunction CMOS
TW457555B (en) 1998-03-09 2001-10-01 Siemens Ag Surface passivation using silicon oxynitride
JP4427108B2 (ja) * 1998-03-27 2010-03-03 株式会社東芝 半導体装置及びその製造方法
JP2974003B2 (ja) * 1998-04-22 1999-11-08 富士電機株式会社 半導体装置およびその製造方法
US6175147B1 (en) * 1998-05-14 2001-01-16 Micron Technology Inc. Device isolation for semiconductor devices
US6037222A (en) * 1998-05-22 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology
KR100275741B1 (ko) * 1998-08-31 2000-12-15 윤종용 비휘발성 기억소자의 제조방법
US6133619A (en) 1998-08-31 2000-10-17 Advanced Micro Devices, Inc. Reduction of silicon oxynitride film delamination in integrated circuit inter-level dielectrics
TW410424B (en) * 1998-09-30 2000-11-01 Taiwan Semiconductor Mfg Method for reducing the aspect ratio of the DRAM periphery contact
US6143601A (en) * 1998-12-09 2000-11-07 United Microelectronics Corp. Method of fabricating DRAM
EP1039533A3 (en) * 1999-03-22 2001-04-04 Infineon Technologies North America Corp. High performance dram and method of manufacture
US6384451B1 (en) * 1999-03-24 2002-05-07 John Caywood Method and apparatus for injecting charge onto the floating gate of a nonvolatile memory cell
US6923784B2 (en) * 1999-04-30 2005-08-02 Medtronic, Inc. Therapeutic treatment of disorders based on timing information
KR100634167B1 (ko) * 2004-02-06 2006-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100503852B1 (ko) * 2001-01-30 2005-07-27 인터내셔널 비지네스 머신즈 코포레이션 ｅＤＲＡＭ 보조 디바이스 노치 게이트의 설계 방법
KR100418091B1 (ko) * 2001-06-29 2004-02-11 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7504294B2 (en) 2001-12-25 2009-03-17 Kabushiki Kaisha Toshiba Method of manufacturing an electrically erasable programmable read-only memory (EEPROM)
US6894341B2 (en) 2001-12-25 2005-05-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method
US7417281B2 (en) 2001-12-25 2008-08-26 Kabushiki Kaisha Toshiba Semiconductor device with a selection gate and a peripheral gate
JP2005537671A (ja) * 2002-09-04 2005-12-08 インフィネオン テクノロジーズ アクチエンゲゼルシャフト フラッシュメモリーセル、および、個別の側壁を酸化する方法
JP2005142571A (ja) * 2003-11-05 2005-06-02 Magnachip Semiconductor Ltd 不揮発性メモリ素子及びその製造方法
JP4592389B2 (ja) * 2003-11-05 2010-12-01 マグナチップセミコンダクター有限会社 不揮発性メモリ素子及びその製造方法
JP2006253622A (ja) * 2005-03-10 2006-09-21 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
US8330203B2 (en) 2006-01-31 2012-12-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device in which decrease in coupling ratio of memory cells is suppressed
US8455937B2 (en) 2006-01-31 2013-06-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device in which decrease in coupling ratio of memory cells is suppressed
US7800155B2 (en) 2006-09-20 2010-09-21 Kabushiki Kaisha Toshiba Semiconductor device
US7763931B2 (en) 2006-12-28 2010-07-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
JP2007208271A (ja) * 2007-02-27 2007-08-16 Toshiba Corp 半導体記憶装置
US9082704B2 (en) 2008-04-02 2015-07-14 Renesas Electronics Corporation Semiconductor memory device and manufacturing method therefor
JP2009004802A (ja) * 2008-08-29 2009-01-08 Toshiba Corp 半導体記憶装置及びその製造方法
JP4625857B2 (ja) * 2008-08-29 2011-02-02 株式会社東芝 半導体記憶装置及びその製造方法
JP2011014688A (ja) * 2009-07-01 2011-01-20 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2014168024A (ja) * 2013-02-28 2014-09-11 Renesas Electronics Corp 半導体装置の製造方法
TWI548036B (zh) * 2013-07-17 2016-09-01 華邦電子股份有限公司 嵌入式記憶元件的製造方法
CN110867450A (zh) * 2018-08-27 2020-03-06 东芝存储器株式会社 半导体存储装置
CN110867450B (zh) * 2018-08-27 2023-10-27 铠侠股份有限公司 半导体存储装置

Also Published As

Publication number Publication date
US7095085B2 (en) 2006-08-22
CN1277460A (zh) 2000-12-20
CN1155095C (zh) 2004-06-23
US20020127802A1 (en) 2002-09-12
US20060157801A1 (en) 2006-07-20
TW463213B (en) 2001-11-11
KR20010014829A (ko) 2001-02-26
US6747311B2 (en) 2004-06-08
US6828624B1 (en) 2004-12-07
KR100373285B1 (ko) 2003-02-25
US20040173842A1 (en) 2004-09-09
US7364951B2 (en) 2008-04-29

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