WO2017071659A1 - 一种薄膜晶体管构成的电路结构及制作方法和显示器面板 - Google Patents

一种薄膜晶体管构成的电路结构及制作方法和显示器面板 Download PDF

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陆磊
王文
郭海成
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陆磊
王文
郭海成
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Definitions

  • the present invention relates to a circuit structure and a method of fabricating a metal oxide thin film transistor, and more particularly to a circuit structure for use in a display module.
  • the monolithic integration method of the transistor mainly includes: adjusting the material composition of the metal oxide active layer, adjusting the thickness of the active layer, and using an active layer of a multilayer structure.
  • the above method is very limited in adjusting the threshold voltage of the thin film transistor, and the process is complicated, and the device performance is severely limited by the preparation process.
  • Another way to adjust the threshold voltage to form depletion mode and enhancement thin film transistors is by introducing an additional gate stack to form a double gate structure.
  • the additional gate stack is specifically responsible for adjusting the threshold voltage of the thin film transistor, so the adjustment range is larger.
  • this additional gate stack requires additional control circuitry, which greatly increases the complexity and cost of the fabrication circuitry, and is not compatible with existing device architectures, deviating from the current high resolution trends in display panels.
  • the technical problem to be solved by the present invention is to overcome the above-mentioned deficiencies of the prior art, and to maintain the high performance of the thin film transistor while increasing the modulation range of the threshold voltage of the thin film transistor, simplifying the existing manufacturing process and reducing the manufacturing. Cost, which can be effectively applied to integrated circuits, especially circuits in display panels.
  • the active layer comprises a combination of one or more of the following materials: zinc oxide, zinc oxynitride, tin oxide, indium oxide, gallium oxide, copper oxide, cerium oxide, indium zinc oxide, zinc tin oxide , aluminum tin oxide, indium tin oxide, indium gallium zinc oxide, indium zinc tin zinc oxide, aluminum oxide indium tin zinc, zinc sulfide, barium titanate, barium titanate or lithium niobate.
  • the conditioning layer comprises a combination of one or more of the following materials: silicon nitride, silicon oxynitride, aluminum oxide, hafnium oxide, silicon, gallium arsenide, titanium, molybdenum, aluminum, copper, silver, Gold, nickel, tungsten, chromium, ruthenium, platinum, iron, titanium tungsten alloy, molybdenum aluminum alloy, molybdenum copper alloy or copper aluminum alloy; further, the proportion of silicon nitride in the silicon oxynitride is greater than 20%.
  • the conditioning layer has a thickness of 10 to 3000 nm.
  • the present invention also provides a display panel comprising a plurality of sets of display modules, the display module comprising the circuit manufactured by the circuit manufacturing method described above.
  • a depletion-type and enhancement type metal oxide thin film transistor is formed, and the structure constituting the integrated circuit is based on using a specific adjustment layer metal oxide channel region, and adjusting the resistivity of the channel region by annealing treatment, thereby adjusting The threshold voltage of the thin film transistor.
  • the adjustment layer is only disposed above the channel region of a portion of the thin film transistor, the device structure itself does not have much adjustment and change, and the structure is not only greatly simplified in process, but also greatly reduced in cost, and the fabrication process of the existing metal oxide thin film transistor. Fully compatible, maximizing the use of existing research results, and more importantly, maximizing the high performance of the device and improving the performance of the constructed circuit.
  • FIG. 1 is a cross-sectional view showing a first embodiment of a circuit structure in the present invention.
  • 4 is a cross-sectional view showing a fourth embodiment of the circuit structure of the present invention.
  • 5 is a cross-sectional view showing a fifth embodiment of the circuit structure of the present invention.
  • FIG. 7 is a cross-sectional view showing a first embodiment of a display panel structure in accordance with the present invention.
  • FIG. 8 is a cross-sectional view showing a second embodiment of the structure of the display panel of the present invention.
  • FIG. 9 is a cross-sectional view showing a third embodiment of the structure of the display panel of the present invention.
  • the thickness of the second insulating layer 7 is smaller than the diffusion length of the substance containing the oxygen element in the second insulating layer 7, and the substance containing the oxygen element can pass through the second insulation in the annealing process.
  • the second insulating layer 7 comprises one or more combinations of the following materials: silicon oxide, silicon oxynitride; further, the proportion of silicon nitride in the silicon oxynitride is less than 20%.
  • the second insulating layer 7 has a thickness of 10 to 3000 nm. Preferably, the thickness of the second insulating layer 7 is between 200 nm and 400 nm.
  • the present invention discloses a method of covering an adjustment layer over a channel region of a thin film transistor and then performing an annealing treatment to change the resistivity of the channel region, thereby adjusting the threshold voltage of the thin film transistor.
  • This method is simple and easy to implement, and the cost is low, which not only increases the modulation range of the threshold voltage of the thin film transistor, but also maintains the high performance of the thin film transistor.
  • a depletion-type and enhancement type metal oxide thin film transistor is formed, and a method of forming an integrated circuit is based on using a specific adjustment layer metal oxide channel region, and adjusting the channel by annealing treatment.
  • the resistivity of the region which in turn adjusts the threshold voltage of the thin film transistor. Since the adjustment layer is disposed only above the channel region of a portion of the thin film transistor, the device structure itself does not change much, and the method not only greatly simplifies the process, greatly reduces the cost, but also prepares with the existing metal oxide thin film transistor.
  • the thin film transistor includes: a substrate 1, an active layer disposed on the substrate 1; an oxygen permeable gate electrode 311 disposed on the active layer; and an oxygen permeable gate electrode 311 and the active layer
  • An oxygen permeable gate insulating layer 321 is disposed on the active layer, and a first insulating layer 6 and a partial region of the first insulating layer 6 are disposed on the oxygen permeable gate electrode 311 and the oxygen permeable gate insulating layer 321
  • An insulation regulating layer 51 is provided thereon.
  • the active layer is self-aligned to the oxygen permeable gate electrode 311 to form the source region 21, the drain region 23 and the channel region 22, and the active layer is within the projected area of the oxygen permeable gate electrode 311.
  • the projected area is the projection area in the vertical direction shown in the drawings in the specific embodiment.
  • a through hole deep to the source region 21 and the drain region 23 is formed on the oxygen permeable gate insulating layer 321, the first insulating layer 6, and the insulating adjustment layer 51, and a conductor is deposited in the via hole Thereby, the electrode 4 is taken out from the through hole, and the electrode 4 is electrically connected to the source region 21 and the drain region 23, respectively.
  • the gate insulating layer 321 enters the channel region 22, thereby maintaining, or even increasing, the resistivity of the channel region 22, thereby forming the enhancement channel region 222; conversely, the insulation adjusting layer 51 can block the oxygen-containing material, Further, the resistivity of the channel region 22 is lowered to form a depletion mode channel region 21, and the resistivity of the depletion channel region 221 is smaller than that of the enhancement channel region 222.
  • the resistivity of the enhancement channel region 222 is 2 to 100 times the resistivity of the depletion channel region 221.
  • the thin film transistor having the depletion channel region 221 is a depletion thin film transistor 111, and the thin film transistor having the enhancement channel region 222 is the enhancement thin film transistor 112.
  • the depletion mode thin film transistor 111 and the enhancement type thin film transistor 112 are electrically connected to each other through a wire, a power source electrode 101, a ground electrode 102, an input electrode 103, and an output electrode 104 to form an electric circuit.
  • FIG. 7 is a cross-sectional view showing a first embodiment of a display panel structure of the present invention.
  • the display panel is composed of a plurality of display modules, and the display module includes: a thin film transistor disposed on the substrate, using the thin film transistor structure illustrated in FIG. 3; an intermediate insulating layer 13 disposed on the thin film transistor; and an insulating adjustment layer A through hole deep to the electrode 4 is formed on the intermediate insulating layer 51, and a conductor is deposited in the through hole, thereby extracting the pixel electrode 14 from the through hole, and the pixel electrode 14 is electrically connected to the thin film transistor
  • the photovoltaic material 15 and the common electrode 16 are disposed over the intermediate insulating layer 13 and the pixel electrode 14.
  • the photoelectric material 14 includes, but is not limited to, a liquid crystal, a light emitting diode, an organic light emitting diode, and a quantum dot light emitting diode.
  • the annealing treatment for forming the depletion thin film transistor and the enhancement thin film transistor is performed after the display panel structure is prepared to the intermediate structure.
  • the first intermediate structure 121 is formed, and then the annealing treatment is performed to form a depletion thin film transistor and a enhancement type thin film transistor.
  • the thickness of the oxygen-permeable intermediate insulating layer 131 is smaller than the diffusion length of the oxygen-containing element in the oxygen-permeable intermediate insulating layer 131, and the oxygen-containing substance is transparent in the annealing treatment.
  • the oxygen intermediate insulating layer 131 enters the channel region 22, and thus the oxygen permeable intermediate insulating layer 131 is an oxygen permeable layer.
  • the oxygen permeable intermediate insulating layer 131 comprises one or more combinations of the following materials: silicon oxide, silicon oxynitride; further, the proportion of silicon nitride in the silicon oxynitride is less than 20%.
  • the oxygen permeable intermediate insulating layer 131 has a thickness of 10 to 3,000 nm.
  • the oxygen permeable intermediate insulating layer 131 has a thickness of between 200 nm and 400 nm.
  • the thin film transistor in this embodiment adopts a back gate back channel etch structure.
  • the thin film transistor includes: a substrate 1; an active layer disposed on the substrate 1; a gate stack 3 disposed between the active layer and the substrate 1, and a gate stack 3 including a gate An electrode 31 and a gate insulating layer 32 disposed between the gate electrode 31 and the active layer; the active layer is covered with an electrode 4, and regions of the active layer in contact with the electrode 4 are respectively formed
  • the source region 21 and the drain region 23, the region of the active layer not in contact with the electrode 4 forms a channel region 22, the channel region 22 is adjacent to the gate stack 3, and the source region 21 and the drain region 23 are respectively located in the trench
  • Both ends of the track region 22 are connected to the channel region 22;
  • the second insulating layer 7 and the insulating adjusting layer 51 are disposed on the active layer and the electrode 4; the second insulating layer 7 and the insulating adjusting layer 51 A through hole deeper into the electrode 4 is formed, and a conductor is deposited
  • a depletion thin film transistor and a reinforced thin film crystal are formed Annealing of the tube is performed after the display panel structure is prepared to the intermediate structure.
  • the third intermediate structure 123 formed after the intermediate insulating layer 13 is provided, and then the annealing treatment is performed to form a depletion thin film transistor and an enhancement type thin film transistor.
  • the thin film transistor in this embodiment adopts a back gate back channel etch structure.
  • the thin film transistor includes: a substrate 1; an active layer disposed on the substrate 1.
  • a gate stack 3 is further disposed between the active layer and the substrate 1, and the gate stack 3 includes a gate electrode 31 and a gate insulating layer disposed between the gate electrode 31 and the active layer a layer 32; the active layer is covered with an electrode 4, and a region where the active layer contacts the electrode 4 forms a source region 21 and a drain region 23, respectively, and a region where the active layer contacts the non-electrode 4 forms a channel region 22; wherein, the channel region 22 is adjacent to the gate stack 3, and the source region 21 and the drain region 23 are respectively located at both ends of the channel region 22, and are connected to the channel region 22;
  • a second insulating layer 7 and an insulating adjusting layer 51 are disposed on the source layer and the electrode 4; a through hole deep to the electrode 4 is formed on the second insulating layer 7 and the insulating adjusting layer

Abstract

一种电路结构，包括：衬底（1）和多个位于衬底（1）之上的由金属氧化物构成有源层的薄膜晶体管，所述有源层包含有与栅极叠层（3）相毗邻的沟道区（22），部分所述薄膜晶体管的整个沟道区（22）上方设置有调节层（5），在所述调节层（5）覆盖下的形成耗尽型沟道区（221），在非所述调节层（5）覆盖下的形成增强型沟道区（222）；具有所述耗尽型沟道区（221）的薄膜晶体管形成耗尽型薄膜晶体管（111），具有所述增强型沟道区（222）的薄膜晶体管形成增强型薄膜晶体管（112）；所述耗尽型薄膜晶体管（111）和所述增强型薄膜晶体管（112）相互电连接构成电路结构。

Description

发明名称：一种薄膜晶体管构成的电路结构及制作方法和显示器面 板
技术领域
[0001] 本发明涉及一种由金属氧化物薄膜晶体管构成的电路结构及制造方法， 尤其是 用于显示器模块中的电路结构。
背景技术
[0002] 作为构成显示器面板中电路不可或缺的有源器件， 薄膜晶体管的性能直接影响 显示器的性能。 相比于传统的硅基薄膜晶体管， 由金属氧化物构成有源层的薄 膜晶体管具有诸多优势， 比如低温工艺、 高透明度、 高迁移率和低漏电等， 其 被认为是显示器面板中硅基器件的最有希望替代者。 但是现阶段， 金属氧化物 薄膜晶体管在电路应用中相比于传统硅基薄膜晶体管， 还存在一个明显的缺陷 密度。 由于难以实现性能优良的 p型金属氧化物薄膜晶体管， 因此很难像硅基器 件一样形成 n型和 p型薄膜晶体管互补的高性能电路。 所以， 由金属氧化物薄膜 晶体管构成的电路目前只能基于 n型器件。
[0003] 伴随着金属氧化物薄膜晶体管性能的快速提升， 其在显示器面板的电路中取代 传统硅基晶体管的趋势已经越来越明显。 而对电路的功耗和其它性能参数的进 一步改良， 不再能够单独依赖于薄膜晶体管自身性能的提升， 而且还需要一种 有源"上拉"器件。 对于传统的硅基薄膜晶体管， 这种有源"上拉"器件就是 p型薄 膜晶体管， 但是对于金属氧化物薄膜晶体管来说情况完全不同。
[0004] 拥有良好性能的金属氧化物薄膜晶体管目前还只局限于 n型器件， 比如受到广 泛关注的氧化铟镓锌薄膜晶体管。 在缺乏高性能 p型金属氧化物薄膜晶体管前提 下， 为了实现性能相对良好的电路， 广泛采用的替代方法是利用耗尽型的 n型金 属氧化物薄膜晶体管作为有源"上拉"器件， 而用增强型的 n型薄膜晶体管作为有 源"下拉"器件。 其中， 耗尽型薄膜晶体管的阈值电压应比增强型薄膜晶体管的 阈值电压低。
[0005] 采用这种方式制备的反向器电路已有很多报道。 实现耗尽型的和增强型的薄膜 晶体管的单片集成的方法主要包括： 调整金属氧化物有源层的材料成分、 调节 有源层的厚度和采用多层结构的有源层等。 然而上述方法对薄膜晶体管阈值电 压的调节十分受限， 并且其工艺复杂， 器件性能严重受限于制备过程。 另外一 类调节阈值电压形成耗尽型和增强型薄膜晶体管的方式是通过引入一个额外的 栅极叠层， 从而形成双栅结构。 额外的栅极叠层专门负责调节薄膜晶体管的阈 值电压， 因此调节范围更大。 但是， 这额外的栅极叠层需要配置额外的控制电 路， 极大地增加了制备电路的复杂度和成本， 与现有的器件结构也不兼容， 背 离了目前显示器面板高分辨率的发展趋势。
[0006] 调节金属氧化物薄膜晶体管的阈值电压常常通过调整有源层沟道区的金属氧化 物的一系列参数来实现， 如调节金属氧化物的厚度、 材料成分或采用多层金属 氧化物结构。 这些调整手段通常需要比较复杂的制备工艺和高昂的成本， 而且 更重要的是其对阈值电压的调节范围十分有限， 还可能会损害到薄膜晶体管的 器件性能。
技术问题
[0007] 本发明所要解决的技术问题在于克服上述现有技术之不足， 可在增加薄膜晶体 管阈值电压的调制范围的同吋保持薄膜晶体管的高性能， 简化了现有的制造工 艺， 降低了制造成本， 其可以有效地应用于集成电路， 特别是显示器面板中的 电路。
问题的解决方案
技术解决方案
[0008] 本发明提供的一种电路结构， 所述电路的结构包括： 衬底和多个位于所述衬底 之上的由金属氧化物构成有源层的薄膜晶体管， 所述有源层包含有与栅极叠层 相毗邻的沟道区， 部分所述薄膜晶体管的整个沟道区上方设置有调节层， 在所 述调节层覆盖下的形成耗尽型沟道区， 在非所述调节层覆盖下的形成增强型沟 道区， 所述耗尽型沟道区的电阻率小于所述增强型沟道区的电阻率； 所述调节 层的厚度大于含氧元素的物质在所述调节层中的扩散长度； 具有所述耗尽型沟 道区的薄膜晶体管形成耗尽型薄膜晶体管， 具有所述增强型沟道区的薄膜晶体 管形成增强型薄膜晶体管； 所述耗尽型薄膜晶体管和所述增强型薄膜晶体管相 互电连接构成电路结构。
[0009] 作为上述电路结构优选的方式：
[0010] 所述增强型沟道区的电阻率为所述耗尽型沟道区的电阻率的 2至 100倍。
[0011] 所述有源层包括以下材料中的一种或多种的组合： 氧化锌、 氮氧化锌、 氧化锡 、 氧化铟、 氧化镓、 氧化铜、 氧化铋、 氧化铟锌、 氧化锌锡、 氧化铝锡、 氧化 铟锡、 氧化铟镓锌、 氧化铟锡锌、 氧化铝铟锡锌、 硫化锌、 钛酸钡、 钛酸锶或 铌酸锂。
[0012] 所述调节层的厚度为所述含氧元素的物质在所述调节层中的扩散长度的 2至 100 倍之间。
[0013] 所述调节层包括以下材料中的一种或多种的组合： 氮化硅、 氮氧化硅、 氧化铝 、 氧化铪、 硅、 砷化镓， 钛、 钼、 铝、 铜、 银、 金、 镍、 钨、 铬、 铪、 铂、 铁 、 钛钨合金、 钼铝合金、 钼铜合金或铜铝合金； 进一步地， 所述氮氧化硅中的 氮化硅比例大于 20%。 所述调节层的厚度为 10至 3000纳米。
[0014] 所述含氧元素的物质包括： 氧气、 臭氧、 一氧化二氮、 水、 双氧水、 二氧化碳 和上述物质的等离子体。
[0015] 本发明还提供了一种显示器面板， 包括多组显示模块， 所述显示模块包含上述 所述的电路结构。
[0016] 本发明还提供了一种薄膜晶体管电路制造方法， 包含：
[0017] 准备一个衬底；
[0018] 在所述衬底之上设置薄膜晶体管， 所述薄膜晶体管的有源层由金属氧化物构成
， 所述有源层包含有与栅极叠层相毗邻的沟道区；
[0019] 在部分薄膜晶体管的整个沟道区之上设置调节层， 使所述调节层的厚度大于含 氧元素的物质在所述调节层中的扩散长度；
[0020] 退火处理中， 使所述调节层覆盖下的沟道区为耗尽型沟道区； 使在非所述调节 层覆盖下的沟道区为增强型沟道区； 所述退火处理形成的所述耗尽型沟道区的 电阻率小于退火处理形成的所述增强型沟道区的电阻率；
[0021] 具有所述耗尽型沟道区的薄膜晶体管形成耗尽型薄膜晶体管， 具有所述增强型 沟道区的薄膜晶体管形成增强型薄膜晶体管； 电连接所述耗尽型薄膜晶体管和 所述增强型薄膜晶体管， 即构成所述电路结构。
[0022] 作为本发明上述所述的电路制作方法的优选方式：
[0023] 所述退火处理包括利用热、 光、 激光、 微波加热。
[0024] 所述退火处理是在氧化气氛下， 持续 5秒至 5小吋， 温度在 100°C和 400°C之间。
[0025] 所述氧化气氛包括： 氧气、 臭氧、 一氧化二氮、 水、 二氧化碳和上述物质的等 离子体。
[0026] 根据上述方法， 本发明还提供了一种显示器面板， 包括多组显示模块， 所述显 示模块包含上述所述的电路制造方法所制造的电路。
发明的有益效果
有益效果
[0027] 本发明中形成耗尽型和增强型金属氧化物薄膜晶体管， 构成集成电路的结构是 基于使用特定调节层金属氧化物沟道区， 利用退火处理调节沟道区的电阻率， 进而调节薄膜晶体管的阈值电压。 因为只在部分薄膜晶体管沟道区上方设置调 节层， 器件结构本身不会有太大调整改变， 此种结构不仅工艺大大简化、 成本 极大降低， 而且与现有金属氧化物薄膜晶体管的制备工艺完全兼容、 能够最大 化地利用既有的研究成果， 更重要的是在最大程度地保持器件的高性能， 有利 于提高构成的电路的性能。 同吋， 沟道区的电阻率的调节不仅范围大、 而且精 度高， 有利于精确调制阈值电压以进一步针对性地优化电路性能。 覆盖的调节 层还可以增强对沟道区保护， 使其进一步免受环境的影响， 增强了器件的稳定 性。 更进一步， 在显示器面板电路中， 可以利用显示器面板中固有的中间绝缘 层直接作为覆盖沟道区上的调节层或者中间绝缘层和调节层一起图形化的方式 免去额外的光刻步骤， 大大优化电路的制备工艺。
对附图的简要说明
附图说明
[0028] 图 1为本发明中电路结构的第一种实施例的剖视图。
[0029] 图 2为本发明中电路结构的第二种实施例的剖视图。
[0030] 图 3为本发明中电路结构的第三种实施例的剖视图。
[0031] 图 4为本发明中电路结构的第四种实施例的剖视图。 [0032] 图 5为本发明中电路结构的第五种实施例的剖视图。
[0033] 图 6为本发明中电路结构的第六种实施例的剖视图。
[0034] 图 7为本发明中显示面板结构的第一种实施例的剖视图。
[0035] 图 8为本发明中显示面板结构的第二种实施例的剖视图。
[0036] 图 9为本发明中显示面板结构的第三种实施例的剖视图。
[0037] 图 10为本发明中显示面板结构的第三种实施例的剖视图
本发明的实施方式
[0038] 下面结合附图及实施例详细描述本发明。 应当理解， 此处所描述的具体实施例 为非限制性示例实施例， 且附图示出的特征不是必须按比例绘制。 所给出的示 例仅旨在有利于解释本发明， 不应被理解为对本发明的限定。
[0039] 参照图 1， 图 1为本发明中电路结构的第一种实施例的剖视图。 本实施例中， 电 路由耗尽型和增强型的背栅刻蚀阻挡层结构的金属氧化物薄膜晶体管相互电连 接构成。 其中， 薄膜晶体管包括： 衬底 1， 设置在衬底 1上的有源层， 所述有源 层与衬底 1之间还设置有栅极叠 3， 栅极叠层 3则包括栅极电极 31和设置在栅极电 极 31和所述有源层之间的栅极绝缘层 32; 在所述有源层上设置有第一绝缘层 6; 第一绝缘层 6和所述有源层之上覆盖有电极 4; 在第一绝缘层 6和电极 4之上设置 有第二绝缘层 7， 第二绝缘层 7部分区域上设置有调节层 5。 其中， 所述有源层与 电极 4相接触的区域分别形成源区 21和漏区 23， 所述有源层与非电极 4接触的区 域形成沟道区 22。 其中， 沟道区 22与栅极叠层 3相毗邻， 而源区 21和漏区 23分别 位于沟道区 22的两端， 并与沟道区 22相连接。 其中， 第一绝缘层 6起到刻蚀阻挡 层作用， 保护沟道区 22免受电极 4刻蚀过程的损害， 避免器件性能的退化。
[0040] 本发明中， 当绝缘层或导体层的厚度小于含氧元素的物质在该绝缘层或导体层 中的扩散长度吋， 含氧元素的物质能在退火处理中透过该绝缘层或导体层进入 金属氧化物有源层， 从而保持、 甚至提高金属氧化物的电阻率， 此吋该绝缘层 或导体层是透氧层； 当一个绝缘层或导体层的厚度大于含氧元素的物质在该绝 缘层中的扩散长度吋， 该绝缘层或导体层能阻挡含氧元素的物质， 从而降低金 属氧化物的电阻率， 此吋该绝缘层或导体层是不透氧层。 [0041] 所述含氧元素的物质包括： 氧气、 臭氧、 一氧化二氮、 水、 双氧水、 二氧化碳 和上述物质的等离子体。
[0042] 参照图 1， 衬底 1包括但不限于以下材料： 玻璃、 聚合物衬底、 柔性材料等。
[0043] 参照图 1， 所述有源层包括以下材料中的一种或多种的组合： 氧化锌、 氮氧化 锌、 氧化锡、 氧化铟、 氧化镓、 氧化铜、 氧化铋、 氧化铟锌、 氧化锌锡、 氧化 铝锡、 氧化铟锡、 氧化铟镓锌、 氧化铟锡锌、 氧化铝铟锡锌、 硫化锌、 钛酸钡
、 钛酸锶或铌酸锂。
[0044] 参照图 1， 第一绝缘层 6的厚度小于所述含氧元素的物质在第一绝缘层 6中的扩 散长度， 所述含氧元素的物质在退火处理中能够透过第一绝缘层 6， 因此在本实 施例中第一绝缘层 6是透氧层。 第一绝缘层 6包含以下材料的一种或多种组合： 氧化硅、 氮氧化硅； 进一步地， 所述氮氧化硅中氮化硅的比例小于 20%。 第一绝 缘层 6的厚度为 10至 3000纳米。 优选地， 第一绝缘层 6的厚度在 200纳米到 400纳 米之间。
[0045] 参照图 1， 第二绝缘层 7的厚度小于所述含氧元素的物质在第二绝缘层 7中的扩 散长度， 所述含氧元素的物质在退火处理中能够透过第二绝缘层 7， 因此在本实 施例中第二绝缘层 7是透氧层。 第二绝缘层 7包含以下材料的一种或多种组合： 氧化硅、 氮氧化硅； 进一步地， 所述氮氧化硅中氮化硅的比例小于 20%。 第二绝 缘层 7的厚度为 10至 3000纳米。 优选地， 第二绝缘层 7的厚度在 200纳米到 400纳 米之间。
[0046] 参照图 1， 调节层 5的厚度大于所述含氧元素的物质在调节层 5中的扩散长度， 其能阻挡所述含氧元素的物质， 因此在本实施例中调节层 5是不透氧层。 优选地 ， 调节层 5的厚度是所述含氧元素的物质在调节层 5中扩散长度的 2至 100倍。 调 节层 5包含以下材料的一种或多种组合： 氮化硅、 氮氧化硅、 氧化铝、 氧化铪、 硅、 砷化镓、 钛、 钼、 铝、 铜、 银、 金、 镍、 钨、 铬、 铪、 铂、 铁、 钛钨合金 、 钼铝合金、 钼铜合金或铜铝合金； 进一步地， 所述氮氧化硅中氮化硅的比例 大于 20%。 调节层 5的厚度为 10至 3000纳米。 优选地， 调节层 5的厚度在 200纳米 到 400纳米之间。
[0047] 参照图 1， 电路结构包含衬底 1和多个位于衬底 1之上的由金属氧化物构成所述 有源层的薄膜晶体管。 所述薄膜晶体管结构中， 部分所述薄膜晶体管的整个沟 道区 22被调节层 5完全覆盖。 对所述薄膜晶体管结构进行退火处理， 当沟道区 22 在非调节层 5覆盖下吋， 所述含氧元素的物质能够透过第一绝缘层 6和第二绝缘 层 7进入沟道区 22， 进而保持、 甚至提高沟道区 22的电阻率， 从而形成增强型沟 道区 222; 相反地， 调节层 5能够阻挡所述含氧元素的物质， 进而降低沟道区 22 的电阻率， 从而形成耗尽型沟道区 221， 耗尽型沟道区 221的电阻率小于增强型 沟道区 222的电阻率。 优选地， 增强型沟道区 222的电阻率为耗尽型沟道区 221的 电阻率的 2至 100倍。 具有耗尽型沟道区 221的薄膜晶体管为耗尽型薄膜晶体管 11 1， 具有增强型沟道区 222的薄膜晶体管为增强型薄膜晶体管 112。 耗尽型薄膜晶 体管 111和增强型薄膜晶体管 112相互通过导线、 电源电极 101、 接地电极 102、 输入电极 103以及输出电极 104电连接形成电路。
[0048] 参照图 1， 所述退火处理包括利用热、 光、 激光、 微波进行加热。 所述退火处 理是在氧化气氛下进行， 持续吋间 5秒至 5小吋之间， 温度在 100°C和 400°C之间。 优选地， 温度在 100°C和 400°C之间。 所述氧化气氛包括： 氧气、 臭氧、 一氧化二 氮、 水、 二氧化碳和以上物质的等离子体。
[0049] 本发明公幵了在薄膜晶体管沟道区之上覆盖调节层， 然后进行退火处理来改变 沟道区的电阻率， 进而调节薄膜晶体管的阈值电压的方法。 此方法简单易行， 成本低廉， 不仅增加了薄膜晶体管阈值电压的调制范围， 且保持了薄膜晶体管 的高性能。
[0050] 相比于传统的方法， 本发明中形成耗尽型和增强型金属氧化物薄膜晶体管， 构 成集成电路的方法是基于使用特定调节层金属氧化物沟道区， 利用退火处理调 节沟道区的电阻率， 进而调节薄膜晶体管的阈值电压。 因为只在部分薄膜晶体 管沟道区上方设置调节层， 器件结构本身不会有太大的改变， 此方法不仅大大 简化了工艺、 极大降低了成本， 而且与现有金属氧化物薄膜晶体管的制备工艺 完全兼容， 同吋能够最大化地利用既有的研究成果， 更重要的是在最大程度地 保持器件的高性能， 有利于提高构成的电路的性能。 同吋， 通过此方法， 沟道 区的电阻率的调节不仅范围大、 而且精度高， 有利于精确调制阈值电压以进一 步针对性地优化电路性能。 覆盖的调节层还可以增强对沟道区保护， 使其进一 步免受环境的影响， 增强了器件的稳定性。 更进一步， 在显示器面板电路中， 可以利用显示器面板中固有的中间绝缘层直接作为覆盖沟道区上的调节层或者 中间绝缘层和调节层一起图形化的方式免去额外的光刻步骤， 大大优化电路的 制备工艺。 本发明在传统的显示器面板的制备过程中， 通过在部分薄膜晶体管 的沟道区上选择性地覆盖调节层， 继而退火处理可以实现集成于同一基底上的 增强型和耗尽型的金属氧化物薄膜晶体管， 进而制备高性能的像素电路和驱动 电路。
[0051] 参照图 2， 图 2为本发明中电路结构的第二种实施例的剖视图。 在本实施例中， 电路由耗尽型和增强型的背栅刻蚀阻挡层结构的金属氧化物薄膜晶体管相互电 连接构成。 其中， 薄膜晶体管包括： 衬底 1， 设置在衬底 1上的有源层； 所述有 源层与衬底 1之间还设置有栅极叠层 3， 栅极叠层 3则包括栅极电极 31和设置在栅 极电极 31和所述有源层之间的栅极绝缘层 32; 在所述有源层上设置有第一绝缘 层 6， 在第一绝缘层 6部分区域之上设置有绝缘调节层 51 ; 第一绝缘层 6、 绝缘调 节层 51和所述有源层之上覆盖有电极 4。 其中， 所述有源层与电极 4相接触的区 域分别形成源区 21和漏区 23， 所述有源层与非电极 4接触的区域形成沟道区 22。 其中， 沟道区 22与栅极叠层 3相毗邻， 而源区 21和漏区 23分别位于沟道区 22的两 端， 并与沟道区 22相连接。 其中， 第一绝缘层 6起到刻蚀阻挡层作用， 保护沟道 区 22免受电极 4刻蚀过程的损害， 避免器件性能的退化。
[0052] 参照图 2， 绝缘调节层 51的厚度大于所述含氧元素的物质在绝缘调节层 51中的 扩散长度， 其能阻挡所述含氧元素的物质， 因此在本实施例中绝缘调节层 51是 不透氧层。 优选地， 绝缘调节层 51的厚度是所述含氧元素的物质在绝缘调节层 5 1中扩散长度的 2至 100倍。 绝缘调节层 51包含以下材料的一种或多种组合： 氮化 硅、 氮氧化硅、 氧化铝或氧化铪； 进一步地， 所述氮氧化硅中氮化硅的比例大 于 20%。 绝缘调节层 51的厚度为 10至 3000纳米。 优选地， 绝缘调节层 51的厚度在 200纳米到 400纳米之间。
[0053] 参照图 2， 电路结构包含衬底 1和多个位于衬底 1之上的由金属氧化物构成所述 有源层的薄膜晶体管。 所述薄膜晶体管结构中， 部分所述薄膜晶体管的整个沟 道区 22被绝缘调节层 51完全覆盖。 对所述薄膜晶体管结构进行退火处理， 当沟 道区 22在非绝缘调节层 51覆盖下吋， 所述含氧元素的物质能够透过第一绝缘层 6 进入沟道区 22， 进而保持、 甚至提高沟道区 22的电阻率， 从而形成增强型沟道 区 222; 相反地， 绝缘调节层 51能够阻挡所述含氧元素的物质， 进而降低沟道区 22的电阻率， 从而形成耗尽型沟道区 221， 耗尽型沟道区 221的电阻率小于增强 型沟道区 222的电阻率。 优选地， 增强型沟道区 222的电阻率为耗尽型沟道区 221 的电阻率的 2至 100倍。 具有耗尽型沟道区 221的薄膜晶体管为耗尽型薄膜晶体管 111， 具有增强型沟道区 222的薄膜晶体管为增强型薄膜晶体管 112。 耗尽型薄膜 晶体管 111和增强型薄膜晶体管 112相互通过导线、 电源电极 101、 接地电极 102 、 输入电极 103以及输出电极 104电连接形成电路。
[0054] 参照图 3， 图 3为本发明中电路结构的第三种实施例的剖视图。 在本实施例中， 电路由耗尽型和增强型的背栅背沟道刻蚀结构金属氧化物薄膜晶体管相互电连 接构成。 其中， 薄膜晶体管包括： 衬底 1， 设置在衬底 1上的有源层； 所述有源 层与衬底 1之间还设置有栅极叠层 3， 栅极叠层 3则包括栅极电极 31和设置在栅极 电极 31和所述有源层之间的栅极绝缘层 32; 所述有源层之上覆盖有电极 4; 在所 述有源层和电极 4之上设置有绝缘调节层 51。 其中， 所述有源层与电极 4相接触 的区域分别形成源区 21和漏区 23， 所述有源层与非电极 4接触的区域形成沟道区 22。 其中， 沟道区 22与栅极叠层 3相毗邻， 而源区 21和漏区 23分别位于沟道区 22 的两端， 并与沟道区 22相连接。 其中， 沟道区 22在电极 4的刻蚀过程中会受到伤 害， 降低器件性能。 绝缘调节层 51能够保护沟道区 22免受外界环境影响， 增强 了器件的稳定性。
[0055] 参照图 3， 电路结构包含衬底 1和多个位于衬底 1之上的由金属氧化物构成所述 有源层的薄膜晶体管。 所述薄膜晶体管结构中， 部分所述薄膜晶体管的整个沟 道区 22被绝缘调节层 51完全覆盖。 对所述薄膜晶体管结构进行退火处理， 当沟 道区 22在非绝缘调节层 51覆盖下吋， 所述含氧元素的物质能够进入沟道区 22， 进而保持、 甚至提高沟道区 22的电阻率， 从而形成增强型沟道区 222; 相反地， 绝缘调节层 51能够阻挡所述含氧元素的物质， 进而降低沟道区 22的电阻率， 从 而形成耗尽型沟道区 221， 耗尽型沟道区 221的电阻率小于增强型沟道区 222的电 阻率。 优选地， 增强型沟道区 222的电阻率为耗尽型沟道区 221的电阻率的 2至 10 0倍。 具有耗尽型沟道区 221的薄膜晶体管为耗尽型薄膜晶体管 111， 具有增强型 沟道区 222的薄膜晶体管为增强型薄膜晶体管 112。 耗尽型薄膜晶体管 111和增强 型薄膜晶体管 112相互通过导线、 电源电极 101、 接地电极 102、 输入电极 103以 及输出电极 104电连接形成电路。
[0056] 参照图 4， 图 4为本发明中电路结构的第四种实施例的剖视图。 在本实施例中， 电路由耗尽型和增强型的顶栅金属氧化物薄膜晶体管相互电连接构成。 其中， 薄膜晶体管包括： 衬底 1， 设置在衬底 1上的有源层； 所述有源层之上设置透氧 栅极电极 311和设置在透氧栅极电极 311和所述有源层之间的透氧栅极绝缘层 321 ； 所述有源层上、 透氧栅极电极 311和透氧栅极绝缘层 321之上设置有第一绝缘 层 6、 第一绝缘层 6的部分区域上设置有绝缘调节层 51。 其中， 所述有源层自对 准于透氧栅极电极 311惨杂形成源区 21、 漏区 23和沟道区 22， 所述有源层在透氧 栅极电极 311投影面积之内的区域为沟道区 22， 所述有源层在透氧栅极电极 311 投影面积之外的区域分别为源区 21和漏区 23。 其中， 沟道区 22与透氧栅极绝缘 层 321相毗邻， 而源区 21和漏区 23分别位于沟道区 22的两端， 并与沟道区 22相连 接。 透氧栅极绝缘层 321、 第一绝缘层 6和绝缘调节层 51上形成有深至源区 21和 漏区 23的通孔， 所述通孔内淀积有导体， 从而由所述通孔中引出电极 4， 电极 4 分别与源区 21和漏区 23相电连接。
[0057] 在本发明中， 所述的投影面积为具体实施例中的附图所示的垂直方向的投影面 积。
[0058] 参照图 4， 透氧栅极电极 311的厚度小于所述含氧元素的物质在透氧栅极电极 31 1中的扩散长度， 所述含氧元素的物质在退火处理中能够透过透氧栅极电极 311 进入沟道区 22， 因此透氧栅极电极 311是透氧层。 透氧栅极电极 311包含以下材 料的一种或多种组合： 氧化锌、 氧化铟锡、 氧化铝锌、 氧化铟锌。 透氧栅极电 极 311的厚度为 10至 3000纳米。 优选地， 透氧栅极电极 311的厚度在 200纳米到 40 0纳米之间。
[0059] 参照图 4， 透氧栅极绝缘层 321的厚度小于所述含氧元素的物质在透氧栅极绝缘 层 321中的扩散长度， 所述含氧元素的物质在退火处理中能够透过透氧栅极绝缘 层 321进入沟道区 22， 因此透氧栅极绝缘层 321是透氧层。 透氧栅极绝缘层 321包 含以下材料的一种或多种组合： 氧化硅、 氮氧化硅； 进一步地， 所述氮氧化硅 中氮化硅的比例小于 20%。 透氧栅极绝缘层 321的厚度为 10至 3000纳米。 优选地 ， 透氧栅极绝缘层 321的厚度在 200纳米到 400纳米之间。
[0060] 参照图 4， 电路结构包含衬底 1和多个位于衬底 1之上的由金属氧化物构成所述 有源层的薄膜晶体管。 所述薄膜晶体管结构中， 部分所述薄膜晶体管的整个沟 道区 22被绝缘调节层 51完全覆盖。 对所述薄膜晶体管结构进行退火处理， 当沟 道区 22在非绝缘调节层 51覆盖下吋， 所述含氧元素的物质能够透过第一绝缘层 6 、 透氧栅极电极 311和透氧栅极绝缘层 321进入沟道区 22， 进而保持、 甚至提高 沟道区 22的电阻率， 从而形成增强型沟道区 222; 相反地， 绝缘调节层 51能够阻 挡所述含氧元素的物质， 进而降低沟道区 22的电阻率， 从而形成耗尽型沟道区 2 21， 耗尽型沟道区 221的电阻率小于增强型沟道区 222的电阻率。 优选地， 增强 型沟道区 222的电阻率为耗尽型沟道区 221的电阻率的 2至 100倍。 具有耗尽型沟 道区 221的薄膜晶体管为耗尽型薄膜晶体管 111， 具有增强型沟道区 222的薄膜晶 体管为增强型薄膜晶体管 112。 耗尽型薄膜晶体管 111和增强型薄膜晶体管 112相 互通过导线、 电源电极 101、 接地电极 102、 输入电极 103以及输出电极 104电连 接形成电路。
[0061] 参照图 5， 图 5为本发明中电路结构的第五种实施例的剖视图。 在本实施例中， 电路由耗尽型和增强型的顶栅金属氧化物薄膜晶体管相互电连接构成。 其中， 薄膜晶体管包括： 衬底 1， 设置在衬底 1上的有源层； 所述有源层之上设置有透 氧栅极电极 311和设置在透氧栅极电极 311和所述有源层之间的透氧栅极绝缘层 3 21； 部分透氧栅极绝缘层 321和透氧栅极电极 311之间还设置有绝缘调节层 51； 所述有源层、 透氧栅极电极 311、 透氧栅极绝缘层 321和绝缘调节层 51之上设置 有第一绝缘层 6。 其中， 所述有源层自对准于透氧栅极电极 311惨杂形成源区 21 、 漏区 23和沟道区 22， 所述有源层在透氧栅极电极 311投影面积之内的区域为沟 道区 22， 所述有源层在透氧栅极电极 311投影面积之外的区域分别为源区 21和漏 区 23。 其中， 沟道区 22与透氧栅极绝缘层 321相毗邻， 而源区 21和漏区 23分别位 于沟道区 22的两端， 并与沟道区 22相连接。 透氧栅极绝缘层 321、 第一绝缘层 6 和绝缘调节层 51上形成有深至源区 21和漏区 23的通孔， 所述通孔内淀积有导体 ， 从而由所述通孔中引出电极 4， 电极 4分别与源区 21和漏区 23相电连接。
[0062] 参照图 5， 电路结构包含衬底 1和多个位于衬底 1之上的由金属氧化物构成所述 有源层的薄膜晶体管。 所述薄膜晶体管结构中， 部分所述薄膜晶体管的整个沟 道区 22被绝缘调节层 51完全覆盖。 对所述薄膜晶体管结构进行退火处理， 当沟 道区 22在非绝缘调节层 51覆盖下吋， 所述含氧元素的物质能够透过第一绝缘层 6 、 透氧栅极电极 311和透氧栅极绝缘层 321进入沟道区 22， 进而保持、 甚至提高 沟道区 22的电阻率， 从而形成增强型沟道区 222; 相反地， 绝缘调节层 51能够阻 挡所述含氧元素的物质， 进而降低沟道区 22的电阻率， 从而形成耗尽型沟道区 2 21， 耗尽型沟道区 221的电阻率小于增强型沟道区 222的电阻率。 优选地， 增强 型沟道区 222的电阻率为耗尽型沟道区 221的电阻率的 2至 100倍。 具有耗尽型沟 道区 221的薄膜晶体管为耗尽型薄膜晶体管 111， 具有增强型沟道区 222的薄膜晶 体管为增强型薄膜晶体管 112。 耗尽型薄膜晶体管 111和增强型薄膜晶体管 112相 互通过导线、 电源电极 101、 接地电极 102、 输入电极 103以及输出电极 104电连 接形成电路。
[0063] 参照图 6， 图 6为本发明中电路结构的第六种实施例的剖视图。 在本实施例中， 电路由耗尽型和增强型的顶栅金属氧化物薄膜晶体管相互电连接构成。 其中， 薄膜晶体管包括： 衬底 1， 设置在衬底 1上的有源层； 所述有源层之上设置有透 氧栅极电极 311和设置在透氧栅极电极 311和所述有源层之间的透氧栅极绝缘层 3 21； 部分透氧栅极电极 311之上还设置有调节层 5; 所述有源层、 透氧栅极绝缘 层 321、 透氧栅极电极 311和调节层 5之上设置有第一绝缘层 6。 其中， 所述有源 层自对准于透氧栅极电极 311惨杂形成源区 21、 漏区 23和沟道区 22， 所述有源层 在透氧栅极电极 311投影面积之内的区域为沟道区 22， 所述有源层在透氧栅极电 极 311投影面积之外的区域分别为源区 21和漏区 23。 其中， 沟道区 22与透氧栅极 绝缘层 321相毗邻， 而源区 21和漏区 23分别位于沟道区 22的两端， 并与沟道区 22 相连接。 透氧栅极绝缘层 321、 第一绝缘层 6和调节层 5上形成有深至源区 21和漏 区 23的通孔， 所述通孔内淀积有导体， 从而由所述通孔中引出电极 4， 电极 4分 别与源区 21和漏区 23相电连接。
[0064] 参照图 6， 电路结构包含衬底 1和多个位于衬底 1之上的由金属氧化物构成所述 有源层的薄膜晶体管。 所述薄膜晶体管结构中， 部分所述薄膜晶体管的整个沟 道区 22被调节层 5完全覆盖。 对所述薄膜晶体管结构进行退火处理， 当沟道区 22 在非调节层 5覆盖下吋， 所述含氧元素的物质能够透过第一绝缘层 6、 透氧栅极 电极 311和透氧栅极绝缘层 321进入沟道区 22， 进而保持、 甚至提高沟道区 22的 电阻率， 从而形成增强型沟道区 222; 相反地， 调节层 5能够阻挡所述含氧元素 的物质， 进而降低沟道区 22的电阻率， 从而形成耗尽型沟道区 221， 耗尽型沟道 区 221的电阻率小于增强型沟道区 222的电阻率。 优选地， 增强型沟道区 222的电 阻率为耗尽型沟道区 221的电阻率的 2至 100倍。 具有耗尽型沟道区 221的薄膜晶 体管为耗尽型薄膜晶体管 111， 具有增强型沟道区 222的薄膜晶体管为增强型薄 膜晶体管 112。 耗尽型薄膜晶体管 111和增强型薄膜晶体管 112相互通过导线电源 电极 101、 接地电极 102、 输入电极 103以及输出电极 104电连接形成电路。
[0065] 参照图 7， 图 7为本发明中显示面板结构的第一种实施例的剖视图。 显示器面板 由多个显示模块组成， 显示模块中包括： 设置于衬底之上的薄膜晶体管， 采用 图 3所述薄膜晶体管结构； 设置于所述薄膜晶体管之上的中间绝缘层 13; 绝缘调 节层 51和中间绝缘层 13上形成有深至电极 4的通孔， 所述通孔内淀积有导体， 从 而由所述通孔中引出像素电极 14， 像素电极 14与所述薄膜晶体管相电连接； 中 间绝缘层 13和像素电极 14之上设置光电材料 15和公共电极 16。 其中， 光电材料 1 4包括但不限于： 液晶、 发光二极管、 有机发光二极管、 量子点发光二极管。 对 于现实面板结构， 形成耗尽型薄膜晶体管和增强型薄膜晶体管的退火处理在显 示面板结构制备到中间结构之后进行。 在本实施例中， 设置绝缘调节层 51之后 形成第一中间结构 121， 此吋进行所述退火处理， 形成耗尽型薄膜晶体管和增强 型薄膜晶体管。
[0066] 参照图 8， 图 8为本发明中显示面板结构的第二种实施例的剖视图。 显示器面板 由多个显示模块组成， 显示模块中包括： 设置于衬底之上的薄膜晶体管， 采用 图 3所述薄膜晶体管结构； 设置于所述薄膜晶体管之上的透氧中间绝缘层 131 ; 绝缘调节层 51和透氧中间绝缘层 131上形成有深至电极 4的通孔， 所述通孔内淀 积有导体， 从而由所述通孔中引出像素电极 14， 像素电极 14与所述薄膜晶体管 相电连接； 透氧中间绝缘层 131和像素电极 14之上设置光电材料 15和公共电极 16 。 对于现实面板结构， 形成耗尽型薄膜晶体管和增强型薄膜晶体管的退火处理 在显示面板结构制备到中间结构之后进行。 在本实施例中， 设置调节层 5之后形 成第二中间结构 122， 此吋进行所述退火处理， 形成耗尽型薄膜晶体管和增强型 薄膜晶体管。
[0067] 参照图 8， 透氧中间绝缘层 131的厚度小于所述含氧元素的物质在透氧中间绝缘 层 131中的扩散长度， 所述含氧元素的物质在退火处理中能够透过透氧中间绝缘 层 131进入沟道区 22， 因此透氧中间绝缘层 131是透氧层。 透氧中间绝缘层 131包 含以下材料的一种或多种组合： 氧化硅、 氮氧化硅； 进一步地， 所述氮氧化硅 中氮化硅的比例小于 20%。 透氧中间绝缘层 131的厚度为 10至 3000纳米。 优选地 ， 透氧中间绝缘层 131的厚度在 200纳米到 400纳米之间。
[0068] 参照图 9， 图 9为本发明中显示面板结构的第三种实施例的剖视图。 显示器面板 由多个显示模块组成， 显示模块中包括薄膜晶体管、 中间绝缘层 13、 像素电极 1 4、 光电材料 15以及公共电极 16。 像素电极 14与所述薄膜晶体管相电连接。
[0069] 参照图 9， 本实施例中薄膜晶体管采用背栅背沟道刻蚀结构。 所述薄膜晶体管 包含： 衬底 1 ; 设置在衬底 1上的有源层； 所述有源层与衬底 1之间还设置有栅极 叠层 3， 栅极叠层 3则包括栅极电极 31和设置在栅极电极 31和所述有源层之间的 栅极绝缘层 32; 所述有源层之上覆盖有电极 4， 所述有源层与电极 4相接触的区 域分别形成源区 21和漏区 23， 所述有源层非与电极 4接触的区域形成沟道区 22， 沟道区 22与栅极叠层 3相毗邻， 而源区 21和漏区 23分别位于沟道区 22的两端， 并 与沟道区 22相连接； 所述有源层和电极 4之上设置有的第二绝缘层 7和绝缘调节 层 51 ; 第二绝缘层 7和绝缘调节层 51上形成有深至电极 4的通孔， 所述通孔内淀 积有导体， 从而由所述通孔中引出第二电极 8， 第二电极 8与电极 4相电连接。 薄 膜晶体管之上设置有中间绝缘层 13,中间绝缘层 13和绝缘调节层 51上形成有深至 第二电极 8的通孔， 所述通孔内淀积有导体， 从而由所述通孔中引出像素电极 14 ， 进而使像素电极 14与所述薄膜晶体管相电连接。 其中， 在刻蚀中间绝缘层 13 上的所述通孔的同吋， 部分沟道区 22上方的绝缘调节层 51也被完全刻蚀移除， 无需借助额外光刻步骤， 因而中间绝缘层 13的投影面积和绝缘调节层 51的投影 面积完全重叠。 对于现实面板结构， 形成耗尽型薄膜晶体管和增强型薄膜晶体 管的退火处理在显示面板结构制备到中间结构之后进行。 在本实施例中， 设置 中间绝缘层 13之后形成的第三中间结构 123， 此吋进行所述退火处理， 形成耗尽 型薄膜晶体管和增强型薄膜晶体管。
[0070] 参照图 10， 图 10为本发明中显示面板结构的第四种实施例的剖视图。 显示器面 板由多个显示模块组成， 显示模块中包括薄膜晶体管、 像素电极 14、 光电材料 1 5以及公共电极 16。 像素电极 14与所述薄膜晶体管相电连接。
[0071] 参照图 10， 本实施例中薄膜晶体管采用背栅背沟道刻蚀结构。 薄膜晶体管包含 ： 衬底 1 ; 设置在衬底 1上的有源层。 所述有源层与衬底 1之间还设置有栅极叠层 3， 栅极叠层 3则包括栅极电极 31和设置在栅极电极 31和所述有源层之间的栅极 绝缘层 32; 所述有源层之上覆盖有电极 4， 所述有源层与电极 4相接触的区域分 别形成源区 21和漏区 23， 所述有源层与非电极 4接触的区域形成沟道区 22; 其中 ， 沟道区 22与栅极叠层 3相毗邻， 而源区 21和漏区 23分别位于沟道区 22的两端， 并与沟道区 22相连接； 所述有源层和电极 4之上设置有第二绝缘层 7和绝缘调节 层 51 ; 第二绝缘层 7和绝缘调节层 51上形成有深至电极 4的通孔， 所述通孔内淀 积有导体， 从而由所述通孔中引出第二电极 8， 第二电极 8与电极 4相电连接。 绝 缘调节层 51上形成有深至第二电极 8的通孔， 所述通孔内淀积有导体， 从而由所 述通孔中引出像素电极 14， 进而使像素电极 14与所述薄膜晶体管相电连接。 在 本实施例中， 绝缘调节层 51同吋也起到中间绝缘层的作用。 对于现实面板结构 ， 形成耗尽型薄膜晶体管和增强型薄膜晶体管的退火处理在显示面板结构制备 到中间结构之后进行。 在本实施例中， 设置中间绝缘层 13之后形成的第四中间 结构 124， 此吋进行所述退火处理， 形成耗尽型薄膜晶体管和增强型薄膜晶体管
[0072] 最后应当说明的是， 以上实施例仅为本发明的较佳实施例而已， 而非对本发明 保护范围的限制， 本领域的普通技术人员应当理解， 凡在本发明的精神和原则 之内所作的任何修改、 等同替换或改进等， 均应包含在本发明的保护范围之内

Claims

权利要求书
[权利要求 1] 一种电路结构， 其特征在于， 包括： 衬底和多个位于所述衬底之上的 由金属氧化物构成有源层的薄膜晶体管， 所述有源层包含有与栅极叠 层相毗邻的沟道区， 部分所述薄膜晶体管的整个沟道区上方设置有调 节层， 在所述调节层覆盖下的形成耗尽型沟道区， 在非所述调节层覆 盖下的形成增强型沟道区， 所述耗尽型沟道区的电阻率小于所述增强 型沟道区的电阻率； 所述调节层的厚度大于含氧元素的物质在所述调 节层中的扩散长度； 具有所述耗尽型沟道区的薄膜晶体管形成耗尽型 薄膜晶体管， 具有所述增强型沟道区的薄膜晶体管形成增强型薄膜晶 体管； 所述耗尽型薄膜晶体管和所述增强型薄膜晶体管相互电连接构 成电路结构。
[权利要求 2] 根据权利要求 1所述的电路结构， 其特征在于， 所述增强型沟道区的 电阻率为所述耗尽型沟道区的电阻率的 2至 100倍。
[权利要求 3] 根据权利要求 1所述的电路结构， 其特征在于， 所述有源层包括以下 材料中的一种或多种的组合： 氧化锌、 氮氧化锌、 氧化锡、 氧化铟、 氧化镓、 氧化铜、 氧化铋、 氧化铟锌、 氧化锌锡、 氧化铝锡、 氧化铟 锡、 氧化铟镓锌、 氧化铟锡锌、 氧化铝铟锡锌、 硫化锌、 钛酸钡、 钛 酸锶或铌酸锂。
[权利要求 4] 根据权利要求 1所述的电路结构， 其特征在于， 所述调节层的厚度为 所述含氧元素的物质在所述调节层中的扩散长度的 2至 100倍之间。
[权利要求 5] 根据权利要求 1所述的电路结构， 其特征在于， 所述调节层包括以下 材料中的一种或多种的组合： 氮化硅、 氮氧化硅、 氧化铝、 氧化铪、 硅、 砷化镓， 钛、 钼、 铝、 铜、 银、 金、 镍、 钨、 铬、 铪、 铂、 铁， 以及钛钨合金、 钼铝合金、 钼铜合金或铜铝合金； 进一步得， 所述氮 氧化硅中的氮化硅比例大于 20%。
[权利要求 6] 根据权利要求 5所述的电路结构， 其特征在于， 所述调节层的厚度为 1
0至 3000纳米。
[权利要求 7] 根据权利要求 1所述的电路结构， 其特征在于， 所述含氧元素的物质 包括： 氧气、 臭氧、 一氧化二氮、 水、 双氧水、 二氧化碳和上述物质 的等离子体。
[权利要求 8] —种显示器面板， 其特征在于， 包括多组显示模块， 所述显示模块包 含权利要求 1至 7任一项所述的电路结构。
[权利要求 9] 一种电路结构的制造方法， 其特征在于， 包含：
准备一个衬底； 在所述衬底之上设置薄膜晶体管， 所述薄膜晶体管的有源层由金属氧 化物构成， 所述有源层包含有与栅极叠层相毗邻的沟道区； 在部分薄膜晶体管的整个沟道区之上设置调节层， 使所述调节层的厚 度大于含氧元素的物质在所述调节层中的扩散长度；
退火处理中， 使在所述调节层覆盖下的沟道区为耗尽型沟道区； 使在 非所述调节层覆盖下的沟道区为增强型沟道区； 所述退火处理形成的 所述耗尽型沟道区的电阻率小于退火处理形成的所述增强型沟道区的 电阻率；
具有所述耗尽型沟道区的薄膜晶体管形成耗尽型薄膜晶体管， 具有所 述增强型沟道区的薄膜晶体管形成增强型薄膜晶体管； 电连接所述耗 尽型薄膜晶体管和所述增强型薄膜晶体管， 即构成所述电路结构。
[权利要求 10] 根据权利要求 9所述的方法， 其特征在于， 所述退火处理包括利用热
、 光、 激光、 微波加热。
[权利要求 11] 根据权利要求 9所述的方法， 其特征在于， 所述退火处理是在氧化气 氛下， 持续 5秒至 5小吋， 温度在 100°C和 400°C之间。
[权利要求 12] 根据权利要求 11所述的方法中， 其特征在于， 所述氧化气氛包括： 氧 气、 臭氧、 一氧化二氮、 水、 二氧化碳和上述物质的等离子体。
[权利要求 13] —种显示器面板， 其特征在于， 包括多组显示模块， 所述显示模块包 含权利要求 9至 12任一项所述的电路制造方法所制造的电路结构。
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