CN1277460A - 非易失性半导体存储装置及其制造方法 - Google Patents

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Abstract

在同一衬底上边设置单元晶体管和外围晶体管的EEPROM中,即便各自栅极长度不同,也可以使后氧化量或退火的条件最佳化。例如,在用第1绝缘膜37覆盖栅极长度比外围CT的栅极电极41还短的单元晶体管ST一侧的状态下,在氧化气氛中进行退火。充分生长外围晶体管CT的源·漏扩散层42、43与栅极电极部分41重叠。在单元晶体管ST一侧抑制氧化的进行,使得抑制因后氧化而形成的鸟喙量的增加或因杂质的过度扩散所引起的短沟效应。

Description

非易失性半导体存储装置及其制造方法
本发明涉及非易失性半导体存储装置及其制造方法，特别是涉及在具有把控制栅极叠层到作为电荷储存层的浮置栅极上边的所谓叠层栅极构造的存储单元(单元晶体管)的半导体存储器中使用的非易失性半导体存储装置及其制造方法。
众所周知，半导体存储器的构成为：把单元晶体管或外围晶体管配设到同一衬底上。作为其一个例子，例如，人们熟知用电进行数据的写入和擦除的EEPROM(Electrically Erasable andProgrammable Read Only Memory，电可擦写可编程只读存储器)。
图10概略性地示出了一个EEPROM的现有的NAND型EEPROM中的单元晶体管(所含有的选择栅极晶体管)和外围晶体管的构成。
以下，对NAND型EEPROM中的单元晶体管和外围晶体管的构成，按照其形成工艺进行说明。
就是说，图11示出了上边所说的现有的NAND型EEPROM中的单元晶体管和外围晶体管的形成工艺，首先，例如如同图(a)所示，在硅衬底101的表面上形成了阱区和器件隔离区(两者都未画出来)之后，在上述阱区上边形成栅极绝缘膜或将成为隧道氧化膜的热氧化膜102。
然后，在存储单元区域内，在上述热氧化膜(隧道氧化膜)102上边形成叠层栅极构造的栅极电极部分103，在其外围电路区域内，在上述热氧化膜(栅极绝缘膜)102上边，形成由单层构成的栅极电极部分104。
在上述存储单元区域中的栅极电极部分103是众所周知的构成：例如，在作为电荷储存层的浮置栅极103a的上边，中间存在着将成为栅极间绝缘膜的ONO膜(氧化膜/氮化膜/氧化膜)103b，叠层构成控制栅极电极103c。
接着，例如如同图(b)所示，形成后氧化膜105，用来恢复栅极电极部分103、104的加工损伤。
接着，例如如同图(c)所示，对于每一个晶体管注入杂质106，用来形成源漏扩散层。
接着，例如如同图(d)所示，借助于退火使该杂质激活化，并采用赶入到沟道区域一侧中去的办法，形成源漏扩散层106’。
接着，在埋入了层间绝缘膜107之后，进行连接到上述栅极电极部分104上的接触(电极)108或布线109和连接到源·漏扩散层106’上的接触110或布线111等的形成，形成图10所示构成的单元晶体管和外围晶体管。
但是，在上边所说的现有单元晶体管和外围晶体管的情况下，各个源·漏扩散层106’与栅极电极部分103、104之间的重叠长度受注入杂质后的退火条件左右。
例如，当退火不足，源·漏扩散层106’不能与栅极电极部分103、104重叠，变成为剩余偏差时，该部分将变成为寄生电阻，因而得不到足够的漏电流。
反过来，当因过退火，而使源·漏扩散层106’深深地侵入到沟道区域时，短沟效应就变得显著起来，招致使源漏间耐压的降低等装置特性劣化。
一般说，存储单元与外围晶体管比较栅极长度短。为此，短沟道效应易于见效。即，对于外围晶体管来说，当进行恰到好处的退火后，单元晶体管或选择栅极晶体管有发生穿通的危险。
在NAND型的EEPROM的情况下，由于原本存储单元的源·漏扩散层106’，只要可以对串联配置的单元彼此间进行电连即可，故不需要与栅极电极部分103牢固地重叠。就是说，从单元晶体管和选择栅极晶体管的特性来看，毋宁可以说应当使注入杂质106后的退火谨慎地进行。
此外，对于栅极加工后的后氧化量来说，本来，虽然仅仅可以足够地恢复加工损伤的后氧化是必要的，但是后氧化仍要使鸟喙量增加。在栅极长度短的存储单元的情况下，因后氧化而带来的鸟喙量的增加(例如，参照图10的A部分)，由于会使耦合比降低等写入·擦除特性劣化，故是不理想的。
另一方面，在外围晶体管的情况下，由于栅极长度比较长，故允许充分地进行后氧化(例如，参照图10的B部分)。
如上所述，在NAND型的EEPROM中，虽然存在着栅极长度不同的晶体管，但是，由于相应于晶体管的栅极长度，后氧化量或杂质扩散的最佳退火条件不同，故这已成为使工艺允许偏差减少的一个大原因。
如上边所说的那样，在现有技术中，由于相应于晶体管的栅极长度后氧化量或杂质扩散的最佳的退火条件不同，故存在着该不同将减少工艺允许偏差的问题。
于是，本发明的目的是提供可以根据晶体管的栅极长度控制后氧化量或用来进行杂质扩散的退火条件，且可以实现装置的高性能化的非易失性半导体存储装置及其制造方法。
此外，本发明的目的还在于：即便是在用来根据晶体管的栅极长度使后氧化量或杂质扩散进行退火的退火条件最佳化的情况下，也可以降低硅氮化膜中的氢浓度，可以减少整个隧道氧化膜中的电子陷阱量的非易失性半导体存储装置及其制造方法。
为了实现上述目的，在既是本发明的非易失性半导体存储装置，又是在半导体衬底上边设置存储单元部分和外围电路部分构成的非易失性半导体存储装置中，该装置由下述部分构成：第1晶体管，具有构成上述外围电路部分的由第1栅极长度构成的第1栅极电极部分；第2晶体管，具有构成上述存储单元部分的由长度比上述第1栅极电极部分短的第2栅极长度构成的第2栅极电极部分；第1绝缘膜，使得仅仅覆盖该第2晶体管，且仅仅在上述存储单元部分内选择性地设置。
此外，在是本发明的非易失性半导体存储装置的制造方法，且在半导体衬底上边设置存储单元部分和外围电路部分的非易失性半导体存储装置的情况下，具备下述工序：在上述半导体衬底与上述外围电路部分对应的区域内，形成由第1栅极长度构成的第1栅极电极部分，而在与上述存储单元部分对应的区域内，形成由长度比该第1栅极电极部分短的第2栅极电极长度构成的第2栅极电极部分的工序；分别以上述第1、第2栅极电极部分为掩模，向上述半导体衬底的表面上注入杂质的工序；制作成把上述第2栅极电极部分覆盖起来，仅仅在形成具有该第2栅极电极部分的第2晶体管的上述存储单元部分内选择性地形成第1绝缘膜的工序；采用在氧化气氛中进行退火处理，使上述杂质激活化的办法，分别形成具有上述第1栅极电极部分的第1晶体管的扩散层，和具有上述第2栅极电极部分的第2晶体管的扩散层的工序。
倘采用本发明的非易失性半导体存储装置及其制造方法，则变成为可以仅仅使外围晶体管的区域选择性地氧化。借助于此，即便是在晶体管的栅极长度不同的情况下，也可以同时满足用来对每一种晶体管的后氧化量或杂质扩散进行退火的退火条件。
此外，在既是本发明的非易失性半导体存储装置，又是在半导体衬底上边设置至少具有叠层构造部分的存储单元的非易失性半导体存储装置中，其构成为用表面已经氧化的硅氮化膜被覆上述存储单元。
再有，在既是本发明的非易失性半导体存储装置，又是在半导体衬底上边设置至少具有叠层构造部分的存储单元的非易失性半导体存储装置中，具备：用硅氮化膜被覆上述存储单元的工序；强制性地使上述硅氮化膜的表面氧化的工序。
倘采用本发明的非易失性半导体存储装置和制造方法，结果就变成为可以减少因硅氮化膜中的氢引起的对隧道氧化膜的影响。借助于此，就变成为可以防止沟道氧化膜的可靠性劣化。
图1的概略剖面图，以NAND型EEPROM为例，示出了本发明的实施例1的非易失性半导体存储装置的构成。
图2的概略剖面图，示出了该实施例的NAND型EEPROM中的单元阵列的构成例。
图3的电路构成图，概略性地示出了该实施例的NAND型EEPROM中的单元阵列。
图4的工序剖面图用来说明该实施例的NAND型EEPROM中的各个晶体管的形成工艺。
图5的工序剖面图用来说明该实施例的NAND型EEPROM中的扩散层接触的形成工艺。
图6概略剖面图示出了该实施例的NAND型EEPROM中的存储单元的另一构成例。
图7的电路构成图概略性地示出了该实施例的NAND型EEPROM中的存储单元。
图8的工序剖面图，以NAND型EEPROM为例，示出了本发明的实施例2的非易失性半导体存储装置的概略。
图9的概略图，与现有技术进行比较，示出了该实施例的NAND型EEPROM中的特性。
图10的概略剖面图，为了说明现有技术及其问题，示出了NAND型EEPROM的构成。
图11的工序剖面图，同样，用来说明现有的NAND型EEPROM中的各个晶体管的形成工艺。
以下，参照附图对本发明的实施例进行说明。
实施例1
图1以NAND型EEPROM为例，示出了本发明的一个实施例的非易失性半导体存储装置的概略构成。
就是说，NAND型EEPROM的构成为：例如，在同一硅衬底11上边，具有存储单元区域(单元阵列)12和含有核心电路部分的外围电路区域13。
在上述存储单元区域12内，例如如图2所示，在上述硅衬底11的表面上，分别形成了岛状的阱区12a和条带状的器件隔离区12b。阱区12a设置于列方向上，在各个阱区12a之间，分别设有器件隔离区12b。
此外，在上述阱区12a的一部分内，形成源扩散层21a，在上述阱区12a的另外一部分内，形成漏扩散层21b。而在源扩散层21a和漏扩散层21b之间，串联地连接例如18个晶体管(第2晶体管)。
在这种情况下，在18个晶体管之内，除去连接到上述源扩散层21a上的选择栅极晶体管SGS和连接到上述漏扩散层21b上的选择栅极晶体管SGD外，用剩下的16个晶体管(WL0～WL15)STI，构成作为单元部件的NAND型存储单元。
各个单元晶体管ST，例如如图1所示，由热氧化膜(隧道氧化膜)31、浮置栅极电极(电荷储存层)32、栅极间绝缘膜(ONO膜等)33、控制栅极电极(WL0～WL15)34和源·漏扩散层21构成。
在这种情况下，在浮置栅极电极32上边，中间存在着栅极间绝缘膜33地叠层控制栅极电极34，形成比后边要讲的外围晶体管的栅极电极部分(第1栅极电极部分)的栅极长度短、由第2栅极长度构成的叠层栅极构造的栅极电极部分(第2栅极电极部分)35。
连接到漏扩散层21b上的选择栅极晶体管SGD，除上边所说的单元晶体管ST的源·漏扩散层21的一方变成为漏扩散层21b以外，变成为与各个单元晶体管ST同样的构成(在连接到源扩散层21a上的选择栅极晶体管SGS的情况下，则源·漏扩散层21的一方变成为源扩散层21a)。
另外，源·漏扩散层21分别形成于与各个单元晶体管ST的栅极电极部分35间对应的上述阱区12a的表面部分上。
上述各个栅极电极部分35的周围，中间存在着后氧化膜36地被由硅氮化(SiN)膜等构成的第1绝缘膜37覆盖起来。就是说，该第1绝缘膜，仅仅选择性地设置在上述存储单元区域12上边，使得把上述晶体管ST、SGS、SGD的全部都覆盖起来。
然后，在该第1绝缘膜37上边埋入层间绝缘膜38的同时，形成对于该层间绝缘膜38来说，贯通上述第1绝缘膜37和上述热氧化膜31，连接到上述漏扩散层21b(或源扩散层21a)上的接触39。
此外，在上述层间绝缘膜38上边，中间存在着上述接触39地沿着列方向，形成连接到上述漏扩散层21b上的位线(BL1、BL2、～)40，实现了例如图3所示的那种构造的存储单元·阵列。
另一方面，在上述外围电路区域中的外围晶体管CT，例如如图1所示，由热氧化膜(栅极绝缘膜)31、由单层构成的栅极电极部分(具有第1栅极长度的第1栅极电极部分)41和源·漏扩散层42、43构成。
此外，上述栅极电极部分41的周围，仅仅被后氧化膜36覆盖起来。
然后，在该后氧化膜36上边埋入上述层间绝缘膜38的同时，形成对于该层间绝缘膜38来说，贯通上述后氧化膜36，连接到上述栅极电极部分41上的接触44。
此外，在上述层间绝缘膜38上边，中间存在着上述接触44地形成连接到上述栅极电极部分41上的布线45。
图4概略性地示出了上边所说构成的NAND型EEPROM中的单元晶体管(包括选择栅极晶体管SGS、SGD)ST和外围晶体管CT的形成工艺。
首先，例如如同图(a)所示，在硅衬底11的表面上形成了阱区和器件隔离区(两者都未画出来)后，在上述阱区上边，形成将成为栅极绝缘膜或隧道氧化膜的热氧化膜31。
然后，在存储单元区域12中，在上述热氧化膜(隧道氧化膜)31上边，形成叠层构造的栅极电极部分(作为电荷储存层的浮置栅极电极32、将成为栅极间绝缘膜的ONO膜(氧化膜/氮化膜/氧化膜)33、控制栅极电极(字线WL0～WL15)34)35，此外，在其外围电路区域13中，在上述热氧化膜(栅极绝缘膜)31上边，在与器件隔离区垂直的方向上条带状地分别形成由单层构成的栅极电极部分41。
接着，形成用来恢复电极部分35、41的加工损伤的后氧化膜36。
接着，对于每一个晶体管ST、SGS、SGD、CT，注入用来形成源·漏扩散层21(源扩散层21a和漏扩散层21b)、42、43的杂质21’。
接着，例如如同图(b)所示，在整个面上淀积由硅氮化膜构成的第1绝缘膜37。另外，作为该第1绝缘膜37，不限于硅氮化膜，只要是在后边的氧化气氛中进行的退火时不使氧化剂(氧化类)通过那样的膜即可。
接着，例如如同图(c)所示，用CDE(Chemical Dry Etching，化学干法刻蚀)等的方法，以用光刻技术使之图形化的光刻胶(图中未画出来)为掩模，仅仅剥离向外围电路区域13上边淀积的第1绝缘膜37。
接着，例如如同图(d)所示，采用借助于在氧化气氛中进行的退火使已导入进来的杂质21’激活化，并赶入到各个沟道区域一侧中去的办法，分别形成源·漏扩散层21(源扩散层21a和漏扩散层21b)、42、43。
如上所述，仅仅在存储单元区域12中，在已加上第1绝缘膜37的状态下，在氧化气氛中，进行退火。这时，由于在外围电路区域13上边没有第1绝缘膜37，故到达硅衬底11上的氧化剂比到达存储单元区域12上的氧化剂还多。为此，在外围电路区域13中进行的杂质21’的扩散被加速，使源·漏扩散层42、43与栅极电极部分41充分地重叠。
另一方面，存储单元区域12由于已经被第1绝缘膜37覆盖，故即便是在氧化气氛中退火，氧化剂也几乎达不到硅衬底11上。为此，杂质21’不能扩散到外围晶体管CT那么远，可以抑制短沟效应。
特别是在栅极电极34中使用了钨硅化物(WSi)的情况下，存在有因在氧化气氛中进行退火引起的WSi的异常氧化的悬念。这是因为在单元晶体管ST等的栅极长度短的地方易于产生的缘故。但是，采用用第1绝缘膜37覆盖存储单元区域12的办法，变成为可以防止氧化剂到达栅极电极部分35的现象，结果是可以阻止由WSi构成的控制栅极电极34的异常氧化。
此外，对隧道氧化膜31的鸟喙量和在栅极电极部分35的侧壁上的后氧化量，采用使第1绝缘膜37残存下来的办法，与剥离第1绝缘膜37的情况比，变成为可以减少(耦合比降低的抑制)。
即，可以根据第1绝缘膜37的形成/非形成，可以用企图增加后氧化以恢复栅极电极部分41的加工损伤的外围晶体管CT和不希望过度后氧化的存储单元(单元晶体管ST和选择栅极晶体管SGS、SGD)改变后氧化量。
以后，在埋入了层间绝缘膜38之后，进行连接到上述栅极电极部分41上的接触44或布线45的形成，和连接到漏扩散层21b(或源扩散层21a)上的接触39或布线40等的形成，完成图1所示构成的NAND型EEPROM。
如上所述，变成为使得可以仅仅选择性地氧化外围晶体管的区域。
就是说，变成为在仅仅使存储单元区域被第1绝缘膜37覆盖起来的状态下，进行在氧化气氛中进行的退火。借助于此，即便是在晶体管的栅极长度不同的情况下，也可以同时满足用来对于各种晶体管的后氧化量或杂质扩散进行退火的退火条件。因此，可以抑制因相应于晶体管的栅极长度，后氧化量或杂质扩散的最佳的退火条件不同而招致的工艺允许偏差的减少，在谋求装置的高性能化方面是非常有用的。
在上边所说的本发明的实施例1中，虽然是以外围晶体管的栅极构造部分由单层构成的情况为例进行了说明，但是并不限于此，例如，与存储单元区域内的各个晶体管一样，也可以作成为中间存在着栅极间绝缘膜(辅助电极)的2层构造。在这种情况下，只要作成为引出第1层的栅极电极以得到栅极接触即可。
倘采用这样的构成，结果就变成为：可以采用在外围晶体管的栅极电极部分内也配置栅极间绝缘膜的办法，使在剩下了第1绝缘膜的区域和已剥离了第1绝缘膜的区域中，栅极间绝缘膜的鸟喙量发生变化。
此外，即便是在选择栅极晶体管中，也可以将其栅极电极部分的构成作成例如没有栅极间绝缘膜的构成，而不限于作成为与单元晶体管的栅极电极部分同一的构成的情况。
此外，在剥离第1绝缘膜的情况下，也可以变成为仅仅对于那些例如对于栅极电极部分，打算使源·漏扩散层充分地重叠的晶体管，或者打算使后氧化进行得多的晶体管，才剥离第1绝缘膜。
此外，作为第1绝缘膜使用的硅氮化膜，一般说，由于氢含得多或力学性的膜应力大，故担心会使存储单元的隧道氧化膜的可靠性劣化。
在这种情况下，可以采用在硅氮化膜的淀积后，在氧化气氛中进行退火的办法，除掉硅氮化膜中的氢，改善膜质。因此，可以充分地期待抑制存储单元的隧道氧化膜的可靠性劣化的效果。
但是，在进行了在氧化气氛中进行的退火之后，就不再需要硅氮化膜。于是，变成为在退火后剥离所有的硅氮化膜也是可能的。
在这里，第1绝缘膜，除去使得对扩散层的重叠量具有选择性这种作用之外，还可以期待具有防止扩散层接触的结漏电流(iunction leak)的效果(所谓作为刻蚀阻挡层的功能)。
例如如图5所示，在接触39的形成位置因掩模对准偏差等的理由而到达器件隔离区12b上边的情况下，采用使之对于接触开孔时的RIE(Reactive Ion Etching，反应性离子刻蚀)具有选择性的办法，就可以先用第1绝缘膜37阻止刻蚀(参看同图(b))。
这样一来，在形成了达到第1绝缘膜37的接触孔(第1接触孔)39a的开孔之后，切换刻蚀的条件对第1绝缘膜37进行刻蚀，形成用来实现与漏扩散层21b(或源扩散层21a)之间的接触的接触孔(第2接触孔)39b的开孔(参看同图(b))。
采用这种办法，就可以防止把器件隔离区刻蚀得大。
如上所述，由于还可以期待防止扩散层接触的结漏电流的效果，故在进行了在氧化气氛中进行的退火之后，在剥离硅氮化膜的情况下，也可以至少剩下扩散层接触的形成部分的硅氮化膜进行剥离。
此外，在上边所说的本发明的实施例1中，虽然作成为在后氧化膜36上边形成第1绝缘膜37，但是，并不限于此，例如如图6所示，也可以在后氧化膜36与第1绝缘膜37之间形成通过TEOS(TetraEthoxy Silane，四乙氧基硅烷)膜等的氧化剂的第2绝缘膜51。
在这种情况下，第2绝缘膜51，由于起着例如剥离第1绝缘膜37之际的阻挡层的作用，故可以展宽工艺允许偏差。
此外，不限于NAND型EEPROM，也可以在具有例如图7所示的那种构成的存储单元·阵列的AND型EEPROM或NOR型EEPROM等中应用。
实施例2
图8概略性地示出了本发明的实施例2的非易失性半导体存储装置的单元晶体管(所含有的选择栅极晶体管)和外围晶体管的形成工艺。另外，在这里，以NAND型EEPROM为例进行说明。
首先，如同图(a)所示，在硅衬底11的表面上形成了阱区和器件隔离区(两者都未画出来)之后，在上述阱区上边形成将成为栅极绝缘膜或隧道绝缘膜的热氧化膜31。
然后，在存储单元区域12中，在上述热氧化膜(隧道氧化膜)31上边，形成叠层构造的栅极电极部分(作为电荷储存层的浮置栅极电极32、将成为栅极间绝缘膜的ONO膜(氧化膜/氮化膜/氧化膜)33、控制栅极电极(字线WL0～WL15)34)35，此外，在其外围电路区域13中，在上述热氧化膜(栅极绝缘膜)31上边，在与器件隔离区垂直的方向上条带状地分别形成由单层构成的栅极电极部分41。
接着，形成用来恢复电极部分35、41的加工损伤的后氧化膜36。
接着，对于每一种晶体管，注入用来形成源·漏扩散层21(源扩散层21a和漏扩散层21b)、42、43的杂质21’。
接着，例如如同图(b)所示，至少在存储单元区域12上边淀积由硅氮化膜构成的第1绝缘膜37。
接着，借助于在氧化气氛中进行的退火，使已导入的杂质激活化。
这时，例如如同图(c)所示，使第1绝缘膜37的表面氧化形成表面氧化膜37’。该表面氧化膜37’，在上述第1绝缘膜37的表面上的氧化量，例如，要形成为使得变成为10埃以上～100埃以下。
另外，已形成了表面氧化膜37’的上述第1绝缘膜37，具有氢浓度从其表面一侧渐渐变高这样的浓度梯度。
这样一来，采用在已减少了硅氮化膜中的氢对隧道氧化膜的影响的状态下，把杂质21’赶入各个沟道区域一侧的办法，例如如同图(d)所示，分别形成源·漏扩散层21(源扩散层21a和漏扩散层21b)、42、43。
以后，在埋入了层间绝缘膜38之后，同样地进行连接到上述栅极电极部分41上的接触44或布线45的形成，和连接到漏扩散层21b(或源扩散层21a)上的接触39或布线40等的形成，完成图1所示构成的NAND型EEPROM。
如上所述，采用在第1绝缘膜37的表面上强制性地形成表面氧化膜37’的办法，例如如图9所示，可以减少硅氮化膜中的氢浓度，可以减少热氧化膜(隧道氧化膜)31中的电子陷阱量dVg。
就是说，在作成为使得在淀积层间绝缘膜38之前，使第1绝缘膜37的表面氧化的情况下，可以减少硅氮化膜中的氢浓度，可以降低热氧化膜31中的氢浓度。其结果是：有可能减少热氧化膜31中的电子陷阱量dVg，因而可以防止隧道氧化膜的可靠性的劣化。
顺便说一下，如本图9所示，隧道氧化膜中的氢浓度(本发明的)，是把未形成表面氧化膜37’的情况(现有技术)当作‘1’时的相对值。
此外，电子陷阱量dVg，是例如在给栅极加上负电压，向隧道氧化膜内流入0.1A/cm2这种程度的直流恒流20秒左右时、在该20秒间的栅极电压的最小值和最大值之间的差。在这种情况下，在整个隧道氧化膜中的电子陷阱的发生量越大则dVg的值就越大。
倘采用这样的构成，如上边所说的那样，即便是保持剩下第1绝缘膜的状态不变，也可以抑制存储单元的隧道氧化膜的可靠性的劣化。
另外，在上边所说的本发明的实施例2中，虽然要在形成第1绝缘膜之前导入杂质，但是并不限于此，例如，也可以在形成了第1绝缘膜之后导入杂质。
此外，不限于NAND型的EEPROM，也可以同样地应用于AND型或NOR型的EEPROM中去。
除此之外，在不改变本发明的要旨的范围内，可以有种种的变形，这是理所当然的。
如以上所详述的那样，倘采用本发明，则可以提供可以根据晶体管的栅极长度控制用来使后氧化量或杂质扩散进行退火的退火条件，可以实现装置的高性能化的非易失性半导体存储装置及其制造方法。
此外，倘采用本发明，即便是在根据晶体管的栅极长度使后氧化量或用来使杂质扩散的退火条件最佳化的情况下，也可以提供可以减少硅氮化膜中的氢浓度，可以减少在整个隧道氧化膜中的电子陷阱量的非易失性半导体存储装置及其制造方法。

Claims (15)

1.一种在半导体衬底上边设置存储单元部分和外围电路部分的非易失性半导体存储装置，其特征是具备：
第1晶体管，具有构成上述外围电路部分的由第1栅极长度构成的第1栅极电极部分；
第2晶体管，具有构成上述存储单元部分的由长度比上述第1栅极电极部分短的第2栅极长度构成的第2栅极电极部分；
第1绝缘膜，使得仅仅覆盖该第2晶体管，且仅仅在上述存储单元部分内选择性地设置。
2.权利要求1所述的非易失性半导体存储装置，其特征是：上述第2栅极电极部分中间存在着栅极绝缘膜地设置在上述半导体衬底上边，而且，具有使浮置栅极、栅极间绝缘膜和控制栅极进行叠层的叠层栅极构造。
3.权利要求1所述的非易失性半导体存储装置，其特征是：在上述第1绝缘膜和上述第2晶体管之间，设置与上述第1绝缘膜不同的第2绝缘膜。
4.权利要求1所述的非易失性半导体存储装置，其特征是：上述第1绝缘膜将成为形成接触孔的开孔时的刻蚀阻挡层。
5.权利要求1所述的非易失性半导体存储装置，其特征是：上述第1、第2栅极电极部分的表面分别被后氧化膜覆盖。
6.一种在半导体衬底上边设置存储单元部分和外围电路部分的非易失性半导体存储装置的制造方法，其特征是具备下述工序：
在上述半导体衬底与上述外围电路部分对应的区域内，形成由第1栅极长度构成的第1栅极电极部分，在与上述存储单元部分对应的区域内，形成由长度比该第1栅极电极部分短的第2栅极电极长度构成的第2栅极电极部分的工序；
分别以上述第1、第2栅极电极部分为掩模，向上述半导体衬底的表面上注入杂质的工序；
制作成把上述第2栅极电极部分覆盖起来，仅仅在形成具有该第2栅极电极部分的第2晶体管的上述存储单元部分内选择性地形成第1绝缘膜的工序；
采用在氧化气氛中进行退火处理，使上述杂质激活化的办法，分别形成具有上述第1栅极电极部分的第1晶体管的扩散层，和具有上述第2栅极电极部分的第2晶体管的扩散层的工序。
7.权利要求6所述的非易失性半导体存储装置的制造方法，其特征是：其形成为：上述第2栅极电极部分，中间存在着栅极绝缘膜地设置在上述半导体衬底上边，且具有使浮置栅极、栅极间绝缘膜和控制栅极进行叠层的叠层栅极构造。
8.权利要求6所述的非易失性半导体存储装置的制造方法，其特征是：还具有在上述第1绝缘膜和上述第2晶体管之间，形成与上述第1绝缘膜不同的第2绝缘膜的工序。
9.权利要求6所述的非易失性半导体存储装置的制造方法，其特征是：还具有下述工序：
向整个面上淀积层间绝缘膜的工序；
对该层间绝缘膜进行刻蚀，形成到达上述第1绝缘膜的第1接触孔的开孔工序；
对在上述第1接触孔的底部露出来的上述第1绝缘膜进行刻蚀，形成连接到上述第2晶体管的扩散层上的第2接触孔的开孔工序。
10.权利要求6所述的非易失性半导体存储装置的制造方法，其特征是：还具有用后氧化膜分别把上述第1、第2栅极电极部分的表面被覆起来的工序。
11.一种在半导体衬底上边，至少设置具有叠层栅极构造部分的存储单元的非易失性半导体存储装置，其特征是：
用表面已经氧化的硅氮化膜被覆上述存储单元。
12.权利要求11所述的非易失性半导体存储装置，其特征是：上述硅氮化膜，其表面的氧化量在10埃以上，且在100埃以下。
13.权利要求11所述的非易失性半导体存储装置，其特征是：上述硅氮化膜，其膜中的氢浓度在3×1021atom/cm3以下。
14.一种在半导体衬底上边，至少设置具有叠层栅极构造的存储单元的非易失性半导体存储装置的制造方法，其特征是具备下述工序：
用硅氮化膜被覆上述存储单元的工序；
强制性地使上述硅氮化膜的表面氧化的工序。
15.权利要求14所述的非易失性半导体存储装置的制造方法，其特征是：强制性地使上述硅氮化膜的表面氧化的工序，至少在向上述硅氮化膜上边淀积层间绝缘膜之前进行。
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