KR100373285B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 셀 트랜지스터와 주변 트랜지스터가 동일 기판 상에 설치되어 있는 EEPROM에서, 각각의 게이트 길이가 달라도, 후산화량이나 어닐링의 조건을 최적화할 수 있도록 하는 것을 가장 중요한 특징으로 한다. 예를 들어, 주변 트랜지스터 CT의 게이트 전극부(41) 보다 게이트 길이가 짧은, 셀 트랜지스터 ST측을 제1 절연막(37)에 의해 피복한 상태에서, 산화 분위기 중에서 어닐링한다. 이 경우, 주변 트랜지스터 CT의 소스·드레인 확산층(42, 43)은 게이트 전극부(41)와 오버랩할 정도로 충분히 성장한다. 한편, 셀 트랜지스터 ST측에서는 산화의 진행이 억제되고, 후산화에 의한 버즈빅량의 증가나, 불순물의 과도 확산에 의한 쇼트 채널 효과를 억제하는 것이 가능한 구성으로 되어 있다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 전하 축적층으로서의 부유 게이트 상에 제어 게이트가 적층된, 소위 스택트 게이트 구조의 메모리 셀 (셀 트랜지스터)을 갖는 반도체 메모리에 이용되는 것에 관한 것이다.
주지된 바와 같이, 반도체 메모리는, 셀 트랜지스터나 주변 트랜지스터가 동일 기판 상에 배설되어 이루어진 구성으로 되어 있다. 그 일 예로서, 예를 들면 데이터의 기입·소거가 전기적으로 행해지는 EEPROM (Electrically erasable and Programmable Read Only Memory)가 잘 알려져 있다.
도 10은 EEPROM중 하나인, 종래의 NAND형 EEPROM에서의 셀 트랜지스터 및 주변 트랜지스터의 구성을 개략적으로 나타낸 것이다.
이하에서, NAND형 EEPROM에서의 셀 트랜지스터 및 주변 트랜지스터의 구성에 대해서, 그 형성 프로세스에 관련하여 설명한다.
즉, 도 11은 상기한 종래의 NAND형 EEPROM에서의 셀 트랜지스터 및 주변 트랜지스터의 형성 프로세스를 나타낸 것으로, 먼저 예를 들면 도 11a에서 나타낸 바와 같이 실리콘 기판(101)의 표면에 웰 영역 및 소자 분리 영역 (도시되지 않음)을 형성한 후에, 상기 웰 영역 상에 게이트 절연막 또는 터널 산화막으로 이루어진 열산화막(102)을 형성한다.
그리고, 메모리 셀 영역에서는, 상기 열산화막 (터널 산화막; 102) 상에 스택트 게이트 구조의 게이트 전극부(103)를, 또 그 주변 회로 영역에서는 상기 열산화막 (게이트 절연막; 102) 상에 단일층으로 이루어진 게이트 전극부(104)를 각각 형성한다.
상기 메모리 셀 영역에서의 게이트 전극(103)은 예를 들면 전하 축적층으로서의 부유 게이트 전극(103a) 상에 게이트 간 절연막으로 이루어진 ONO막 (산화막/질화막/산화막; 103b)를 거쳐 제어 게이트 전극(103c)이 적층되어 이루어진 주지의 구성으로 되어 있다.
이어서, 예를 들면 도 11b에서 나타낸 바와 같이, 게이트 전극부(103, 104)의 가공 데미지를 회복하기 위한 후산화막(105)을 형성한다.
이어서, 예를 들면 도 11c에서 나타낸 바와 같이, 각각의 트랜지스터에 대해, 소스·드레인 확산층을 형성하기 위한 불순물(106)를 주입한다.
이어서, 예를 들면 도 11d에서 나타낸 바와 같이, 그 불순물(106)을 어닐링에 의해 활성화시켜, 터널 영역측에 주입함으로써 소스·드레인 확산층(106')을 형성한다.
이어서, 층간 절연막(107)을 매립한 후, 상기 게이트 전극부(104)에 연결되는 콘택(108)이나 배선(109) 및 소스·드레인 확산층(106')에 연결되는 콘택(110)이나 비트선(111) 등의 형성이 행해지고, 도 10에서 나타낸 구성의 셀 트랜지스터 및 주변 트랜지스터가 형성된다.
그러나, 상기한 종래의 셀 트랜지스터 및 주변 트랜지스터의 경우,불순물(106)을 주입한 후의 어닐링의 조건에 따라 각 소스·드레인 확산층(106')의 게이트 전극부(103, 104)의 오버랩 길이가 좌우된다.
예를 들면, 어닐링이 충분하지 않아, 소스·드레인 확산층(106')이 게이트 전극부(103, 104)와 오버랩되지 않고 오프셋이 되면, 그 부분이 기생 저항이 되어 충분한 드레인 전류가 얻어지지 않게 된다.
반대로, 어닐링이 과도하여, 소스·드레인 확산층(106')이 채널 영역 내의 깊은 곳 까지 칩입하면, 쇼트 채널 효과가 현저하게 되어, 소스·드레인 간 내압의 저항을 초래하는 등, 디바이스 특성을 열화시킨다.
일반적으로, 메모리 셀은 주변 트랜지스터와 비교하여 게이트 길이가 짧다. 이 때문에, 쇼트 채널 효과가 생기기 쉽다. 즉, 주변 트랜지스터에 따라서 충분할 만큼의 어닐링을 행하면, 셀 트랜지스터나 선택 게이트 트랜지스터는 펀치스루를 일으킬 우려가 있다.
NAND형 EEPROM의 경우, 당초 메모리 셀의 소스·드레인 확산층(106')은 직렬로 배열된 셀 상호를 전기적으로 접속할 수 있으면 좋기 때문에, 게이트 전극부(103)와 확실히 오버랩시킬 필요는 없다. 즉, 셀 트랜지스터 및 선택 게이트 트랜지스터의 특성으로부터는 오히려 불순물(106)을 주입한 후의 어닐링은 하지 않아야 한다고 말할 수 있다.
또, 게이트 가공후의 후산화량에 대해서도, 본래 가공 데미지를 충분히 회복할 수 있는 만큼의 후산화는 필요하지만, 후산화는 버즈빅량을 증가시킨다. 게이트 길이가 짧은 메모리 셀인 경우, 후산화에 의한 버즈빅량의 증가 (예를 들면, 도 10의 A부 참조)는 커플링비를 저하시키는 등, 기입·소거 특성을 열화시키기 때문에 바람직한 것은 아니다.
한편, 주변 트랜지스터의 경우는 게이트 길이가 비교적 길기 때문에, 충분하게 후산화되는 것이 허락된다 (예를 들면, 도 10의 B부 참조).
이와 같이, NAND형 EEPROM에서는 게이트 길이가 다른 트랜지스터가 존재하지만, 트랜지스터의 게이트 길이에 따라서 후산화량이나 불순물 확산의 최적 어닐링 조건이 다르기 때문에, 이것이 프로세스 마진을 감소시키는 하나의 큰 요인이 되고 있다.
상기한 바와 같이, 종래에 있어서는, 트랜지스터의 게이트 길이에 따라서 후산화량이나 불순물 확산의 최적 어닐링 조건이 다르기 때문에, 이것이 프로세스 마진을 감소시키고 있다고 하는 문제가 있었다.
여기에서, 본 발명은 후산화량이나 불순물 확산을 위한 어닐링 조건을, 트랜지스터의 게이트 길이에 따라서 제어할 수 있고, 장치의 고성능화를 도모하는 것이 가능한 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
또, 본 발명의 목적은 후산화량이나 불순물 확산을 위한 어닐링 조건을, 트랜지스터의 게이트 길이에 따라서 최적화하는 경우에도, 실리콘 질화막 중의 수소 농도를 감소시키고, 터널 산화막 중에서의 전자 트랩량을 감소시키는 것이 가능한 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 데에 있다.
상기 목적을 달성하기 위해서, 본 발명의 불휘발성 반도체 기억 장치에 있어서는, 반도체 기판 상에 메모리 셀부와 그 주변 회로부가 설치되어 이루어진 것에 있어서, 상기 주변 회로부를 구성하는 제1 게이트 길이로 이루어진 제1 게이트 전극부를 갖는 제1 트랜지스터와, 상기 메모리셀부를 구성하는, 상기 제1 게이트 전극부 보다 길이가 짧은 제2 게이트 길이로 이루어진 제2 게이트 전극부를 갖는 제2 트랜지스터와, 상기 제2 트랜지스터 만을 피복하도록 하여, 상기 메모리 셀부에만 선택적으로 설치된 제1 절연막으로 구성되어 있다.
또, 본 발명의 불휘발성 반도체 기억 장치의 제조 방법에서는, 반도체 기판 상에 메모리 셀부와 그 주변 회로부가 설치되어 이루어진 경우, 상기 반도체 기판의 상기 주변 회로부에 대응하는 영역에는, 제1 게이트 길이로 이루어진 제1 게이트 전극부를, 또 상기 메모리 셀부에 대응하는 영역에는 그 제1 게이트 전극부 보다 길이가 짧은 제2 게이트 길이로 이루어진 제2 게이트 전극부를 각각 형성하는 공정과, 상기 제1, 제2 게이트 전극부를 각각 마스크로 하여, 상기 반도체 기판의 표면에 불순물을 투입하는 공정과, 상기 제2 게이트 전극부를 피복하도록 상기 제2 게이트 전극부를 갖는 제2 트랜지스터가 형성된 상기 메모리 셀부에만 선택적으로 제1 절연막을 형성하는 공정과, 산화 분위기 중에서 어닐링 처리를 행하여, 상기 불순물을 활성화시킴으로써, 상기 제1 게이트 전극부를 갖는 제1 트랜지스터의 확산층, 및 상기 제2 게이트 전극부를 갖는 제2 트랜지스터의 확산층을 각각 형성하는 공정을 구비하여 이루어진다.
본 발명의 불휘발성 반도체 기억 장치 및 그 제조 방법에 의하면, 주변 트랜지스터의 영역에만 선택적으로 산화될 수 있게 된다. 이에 의해, 트랜지스터의 게이트 길이가 다른 경우에도, 각각의 트랜지스터에 대한, 후산화량이나 불순물 확산을 위한 어닐링 조건을 동시에 만족하는 것이 가능하게 되는 것이다.
또, 본 발명의 불휘발성 반도체 기억 장치에서는, 반도체 기판 상에 적어도 적층 게이트 전극부를 갖는 메모리 셀이 설치되어 이루어진 것에 있어서, 상기 메모리 셀을 표면이 산화되어 있는 실리콘 질화막에 의해 피복된 구성으로 되어 있다.
또한, 본 발명의 불휘발성 반도체 기억 장치의 제조 방법에서는, 반도체 기판 상에 적어도 적층 게이트 구조부를 갖는 메모리 셀이 설치되어 이루어진 경우, 상기 상기 메모리 셀을 실리콘 질화막에 의해 피복하는 공정과, 상기 실리콘 질화막의 표면을 강제적으로 산화시키는 공정을 포함한다.
본 발명의 불휘발성 반도체 기억 장치 및 그 제조 방법에 의하면, 실리콘 질화막 중의 수소에 의한 터널 산화막에의 영향을 감소시킬 수 있게 된다. 이에 의해, 터널 산화막의 신뢰성이 열화하는 것을 방지하는 것이 가능하게 된다.
도 1은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 메모리 장치의 구성을, NAND형 EEPROM을 예로 나타낸 개략 단면도.
도 2는 동일하게 NAND형 EEPROM에서의 셀 어레이의 구성예를 나타낸 개략 평면도.
도 3은 동일하게 NAND형 EEPROM에서의 셀 어레이를 개략적으로 나타낸 회로 구성도.
도 4는 동일하게 NAND형 EEPROM에서의 각 트랜지스터의 형성 프로세스를 설명하기 위해 나타낸 공정 단면도.
도 5는 동일하게 NAND형 EEPROM에서의 확산층 콘택의 형성 프로세스를 설명하기 위해 나타낸 공정 단면도.
도 6는 동일하게 NAND형 EEPROM에서의 메모리 셀의 다른 구성예를 나타낸 개략 단면도.
도 7은 AND형 EEPROM에서의 셀 어레이를 개략적으로 나타낸 회로 구성도.
도 8은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 개략을 NAND형 EEPROM을 예로 나타낸 공정 단면도.
도 9는 동일하게 NAND형 EEPROM에서의 특성을 종래 기술과 비교하여 나타낸 개략도.
도 10은 종래 기술과 그 문제점을 설명하기 위해, NAND형 EEPROM의 구성을 나타낸 개략 단면도.
도 11은 동일하게, 종래의 NAND형 EEPROM에서의 각 트랜지스터의 형성 프로세스를 설명하기 위해 나타낸 공정 단면도.
<도면의 주요 부분에 대한 간단한 설명>
11 : 실리콘 기판
12 : 메모리 셀 영역 (셀 어레이)
12a : 웰 영역
12b : 소자 분리 영역
13 : 주변 회로 영역
21 : 소스·드레인 확산층
21' : 불순물
21a : 소스 확산층
21b : 드레인 확산층
31 : 열산화막 (터널 산화막/게이트 절연막)
32 : 부유 게이트 전극 (전하 축적층)
33 : 게이트 간 절연막
34 : 제어 게이트 전극
35 : 게이트 전극부 (셀 트랜지스터/선택 게이트 트랜지스터)
36 : 후산화막
37 : 제1 절연막
37' : 표면 산화막
38 : 층간 절연막
39 : 콘택 (확산층 콘택)
39a : 콘택 홀 (제1 콘택 홀)
39b : 콘택 홀 (제2 콘택 홀)
40 : 비트선
41 : 비트 전극부 (주변 트랜지스터)
42, 43 : 소스·드레인 확산층 (주변 트랜지스터)
44 : 콘택 (게이트 콘택)
45 : 배선
51 : 제2 절연막
ST : 셀 트랜지스터
CT : 주변 트랜지스터
SGS : 선택 게이트 트랜지스터 (소스측)
SGD : 선택 게이트 트랜지스터 (드레인측)
WL0∼WL15(WLn) : 워드선
BL1, BL2, ∼ : 비트선
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명하다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 개략 구성을, NAND형 EEPROM을 예로 나타낸 것이다.
즉, NAND형 EEPROM은 예를 들면, 동일한 실리콘 기판(11) 상에 메모리 셀 영역 (셀 어레이; 12)과, 코어 회로부를 포함하는 주변 회로 영역(13)을 가지고 구성되어 있다.
상기 메모리 셀 영역(12)에는, 예를 들면 도 2에서 나타낸 바와 같이, 상기 실리콘 기판(11)의 표면에 각각 아일랜드 형상의 웰 영역(12a) 및 스트라이프 형상의 소자 분리 영역(12b)이 형성되어 있다. 웰 영역(12a)은 컬럼 방향으로 설치되며, 각 웰 영역(12a) 사이에 각각 소자 분리 영역(12b)이 설치되어 있다.
또, 상기 웰 영역(12a)의 일부에는 소스 확산층(21a)이 상기 웰 영역(12a)의 다른 일부에는 드레인 확산층(21b)이 형성되어 있다. 그리고, 소스 확산층(21a)과 드레인 확산층(21b) 사이에는 예를 들면 18개의 트랜지스터 (제2 트랜지스터)가 직렬로 접속되어 설치되어 있다.
이 경우, 18개의 트랜지스터 중, 상기 소스 확산층(21a)에 연결되는 선택 트랜지스터 SGS 및 상기 드레인 확산층(21b)에 연결되는 선택 게이트 트랜지스터 SGD를 제외한, 나머지 16개의 트랜지스터(WL0∼WL15) ST에 의해 셀 유닛으로서의 NAND형 메모리 셀이 구성되어 있다.
각 트랜지스터 ST는 예를 들면 도 1에서 나타낸 바와 같이, 열산화막(터널 산화막; 31), 부유 게이트 전극(전하 축적층; 32), 게이트 간 절연막(ONO막 등; 33), 제어 게이트 전극(WL0∼WL15; 34), 및 소스·드레인 확산층(21)으로 구성되어 있다.
이 경우, 부유 게이트 전극(32) 상에, 게이트 간 절연막(33)을 거쳐 제어 게이트 전극(34)이 적층되어, 후술하는 주변 트랜지스터의 게이트 전극부(제1 게이트전극부)의 게이트 길이 보다 짧은 제2 게이트 길이로 이루어진 스택트 게이트 구조의 게이트 전극부(제2 게이트 전극부; 35)가 형성되어 있다.
드레인 확산층(21b)에 접속된 선택 게이트 트랜지스터 SGD는 상기한 셀 트랜지스터 ST의 소스·드레인 확산층(21)의 한쪽이 드레인 확산층(21b)으로 이루어져 있는 이외는, 각 셀 트랜지스터 ST와 동일한 구성으로 되어 있다 (소스 확산층(21a)에 접속된 선택 게이트 트랜지스터 SGS의 경우는, 소스·드레인 확산층(21)의 한쪽이 소스 확산층(21a)으로 되어 있음).
또, 소스·드레인 확산층(21)은 각 셀 트랜지스터 ST의 게이트 전극부(35) 간에 대응하는 상기 웰 영역(12a)의 표면부에 각각 형성되어 있다.
상기 각 게이트 전극부(35)의 주위는 후산화막(36)을 거쳐 실리콘 질화 (SiN)막 등으로 이루어진 제1 절연막(37)에 의해 피복되어 있다. 즉, 이 제1 절연막(37)은 상기 트랜지스터 ST, SGS, SGD 모두를 피복하도록 상기 메모리 셀 영역(12) 상에만 선택적으로 설치되어 있다.
그리고, 이 제1 절연막(37) 상에 층간 절연막(38)이 매립됨과 동시에, 이 층간 절연막(38)에 대해 상기 제1 절연막(37) 및 상기 열산화막(31)을 관통하여, 상기 드레인 확산층(21b) (또는, 소스 확산층(21a))에 연결되는 콘택(39)이 형성되어 있다.
또한, 상기 층간 절연막(38) 상에 상기 콘택(39)을 거쳐 상기 드레인 확산층(21b)에 연결되는 비트선 (BL1, BL2, ∼; 40)이 컬럼 방향을 따라 형성되어, 예를 들면 도 3에서 나타낸 구성의 메모리 셀 어레이가 실현되고 있다.
한편, 상기 주변 회로 영역(13)에서의 주변 트랜지스터 CT는 예를 들면 도 1에서 나타낸 바와 같이, 열산화막(게이트 절연막; 31), 단일층으로 이루어진 게이트 전극부(제1 게이트 길이를 갖는 제1 게이트 전극부; 41), 및 소스·드레인 확산층(42, 43)으로 구성되어 있다.
또, 상기 게이트 전극부(41)의 주위는 후산화막(36)만에 의해서 피복되어 있다.
그리고, 그 후산화막(36) 상에 상기 층간 절연막(38)이 매립됨과 동시에, 이 층간 절연막(38)에 대해 상기 후산화막(36)을 관통하여, 상기 게이트 전극부(41)에 연결되는 콘택(44)이 형성되어 있다.
또한, 상기 층간 절연막(38) 상에 상기 콘택(44)을 거쳐 상기 게이트 전극부(41)에 연결되는 배선(45)이 형성되어 있다.
도 4는 상기한 구성의 NAND형 EEPROM에서의, 셀 트랜지스터 (선택 게이트 트랜지스터 SGS, SGD를 포함함) ST 및 주변 트랜지스터 CT의 형성 프로세서에 대해 개략적으로 나타낸 것이다.
먼저, 예를 들면 도 4a에서 나타낸 바와 같이, 실리콘 기판(11)의 이면에 웰 영역 및 소자 분리 영역 (모두 도시되지 않음)을 형성한 후, 상기 웰 영역 상에 게이트 절연막 또는 터널 산화막이 되는 열산화막(31)을 형성한다.
그리고, 메모리 셀 영역(12)에서는, 상기 열산화막(터널 산화막; 31) 상에 스택트 게이트 구조의 게이트 전극부(전하 축적층으로서의 부유 게이트 전극(32), 게이트 간 절연막이 되는 ONO막(산화막/질화막/산화막; 33), 제어 게이트 전극(워드선 WL0∼WL15; 34); 35)를 또, 그 주변 회로 영역(13)에서는, 상기 열산화막(게이트 절연막; 31) 상에 단일층으로 이루어진 게이트 전극부(41)를 각각 소자 분리 영역에 직교하는 방향으로 스트라이프 형상으로 형성한다.
계속해서, 게이트 전극부(35, 41)의 가공 데미지를 회복하기 위한 후산화막(36)을 형성한다.
그리고, 각각의 트랜지스터 ST, SGS, SGD, CT에 대해, 소스·드레인 확산층(21(소스 확산층(21a) 및 드레인 확산층(21b), 42, 43)을 형성하기 위한 불순물(21')을 주입한다.
이어서, 예를 들면 도 4b에서 나타낸 바와 같이, 실리콘 질화막으로 이루어진 제1 절연막(37)을 전면에 퇴적한다. 또, 이 제1 절연막(37)으로서는, 실리콘 질화막에 한하지 않고, 후의 산화 분위기에서의 어닐링시에 산화제 (산화종)를 통과시키지 않도록 한 막이면 좋다.
이어서, 예를 들면 도 4c에서 나타낸 바와 같이, 리소그래피에 의해 패터닝한 레지스트를 마스크 (도시하지 않음)로서, 주변 회로 영역(13) 상에 퇴적한 제1 절연막(37)만을 CDE (Chemical Dry Etching) 등의 방법으로 격리한다.
이어서, 예를 들면 도 4d에서 나타낸 바와 같이, 도입한 불순물(21')을 산화 분위기 중에서의 어닐링에 의해 활성화시켜, 각 채널 영역 측에 주입함으로써, 소스·드레인 확산층(21 (소스 확산층(21a) 및 드레인 확산층(21b), 42, 43)을 각각 형성한다.
이와 같이, 메모리 셀 영역(12)에만 제1 절연막(37)을 만든 상태에서, 산화분위기 중에서 어닐링한다. 이 때, 주변 회로 영역(13) 상에만 제1 절연막(37)이 없기 때문에, 메모리 셀 영역(12) 보다 산화제가 실리콘 기판(11)에 많이 도달한다. 이 때문에, 주변 회로 영역(13)에서의 불순물(21')의 확산이 가속되며, 소스·드레인 확산층(42, 43)이 충분히 게이트 전극부(41)와 오버랩된다.
한편, 메모리 셀 영역(12)은 제1 절연막(37)으로 피복되어 있기 때문에, 산화 분위기 중에서 어닐링해도, 산화제는 실리콘 기판(11)에는 거의 도달하지 않는다. 이 때문에, 불순물(21')은 주변 트랜지스터 CT 등은 확산시키지 않아, 쇼트 채널 효과를 억제할 수 있다.
특히, 제어 게이트 전극(34)에 텅스텐 실리사이드(WSi)를 이용한 경우, 산화 분위기 중에서 어닐링하는 것에 의한, WSi의 이상 산화가 염려된다. 이것은 셀 트랜지스터 ST 등의, 게이트 길이가 짧은 곳에서 생기기 쉽다. 그러나, 제1 절연막(37)에서 메모리 셀 영역(12)을 피복함으로써, 산화제가 게이트 전극부(35)에 도달하는 것을 방지할 수 있게 되는 결과, WSi로 이루어진 제어 게이트 전극(34)의 이상 산화를 저지하는 것이 가능하게 된다.
또, 터널 산화막(31)에 대한 버즈빅량 및 게이트 전극부(35)의 측벽에서의 후산화량은 제1 절연막(37)을 잔존시킴으로써 제1 절연막(37)을 격리한 경우에 비해 감소할 수 있게 된다 (커플링비의 저하의 억제).
즉, 제1 절연막(37)의 형성/비형성에 따라서, 후산화를 많게 하여 게이트 전극부(41)의 가공 데미지를 회복하고 싶은 주변 트랜지스터 CT와, 후산화하는 것이 바람직하지 않은 메모리 셀 (셀 트랜지스터 ST 및 선택 게이트 트랜지스터 SGS,SGD)에서, 후산화량을 변화시키는 것이 가능하게 된다.
이후, 층간 절연막(38)을 매립한 후, 상기 게이트 전극부(41)에 연결되는 콘택(44)이나 배선(45)의 형성 및 드레인 확산층(21b) (또는, 소스 확산층(21a))에 연결되는 콘택(39)이나 비트선(40) 등의 형성이 행해져, 도 1에서 나타난 구성의 NAND형 EEPROM이 완성된다.
상기한 바와 같이, 주변 트랜지스터의 영역에만 선택적으로 산화할 수 있도록 하고 있다.
즉, 메모리 셀의 영역만을 제1 절연막에 의해 피복한 상태에서, 산화 분위기 중에서의 어닐링을 행하도록 하고 있다. 이에 의해, 트랜지스터의 게이트 길이가 다른 경우에도, 각각의 트랜지스터에 대한, 후산화량이나 불순물 확산을 위한 어닐링 조건을 동시에 만족하는 것이 가능하게 된다. 따라서, 트랜지스터의 게이트 길이에 따라서, 후산화량이나 불순물 확산의 최적 어닐링 조건이 다른 것에 의한 프로세스 마진의 감소를 억제할 수 있어, 장치의 고성능화를 도모하여 매우 유용하다.
또, 상기한 본 발명의 제1 실시예에서는, 주변 트랜지스터의 게이트 구조부가 단일층으로 이루어진 경우를 예로서 설명했지만, 이에 한하지 않고, 예를 들면 메모리 셀 영역 내의 각 트랜지스터와 동일하게 게이트 간 절연막 (인터폴리)를 거친 2층 구조로 하는 것도 가능하다. 이 경우, 제1층째의 게이트 전극을 인출하여, 게이트 콘택을 취하도록 하면 좋다.
이와 같은 구성에 의하면, 주변 트랜지스터의 게이트 전극부에도 게이트 간 절연막이 배치됨으로써, 게이트 간 절연막에 대한 버즈빅량을 제1 절연막을 잔존시킨 영역과 이격된 영역에서 변화시킬 수 있게 된다.
또, 선택 게이트 트랜지스터에 대해서도, 그 게이트 전극부의 구성을 셀 트랜지스터의 게이트 전극부와 동일한 구성으로 하는 경우에 한하지 않고, 예를 들면 게이트 간 절연막을 갖지 않는 구성으로 해도 좋다.
또, 제1 절연막을 격리하는 경우, 모든 주변 트랜지스터에 대해서 격리할 필요는 없고, 예를 들면 게이트 전극부에 대해 소스·드레인 확산층을 충분히 오버랩시키고 싶은 트랜지스터 또는 후산화를 많이 하고 싶은 트랜지스터에 대해서만 제1 절연막을 격리하도록 해도 좋다.
또, 제1 절연막으로서 이용되는 실리콘 산화막은 일반적으로 수소를 많이 포함하는 것이나 메커니컬한 막 스트레스가 크기 때문에, 메모리 셀의 터널 산화막의 신뢰성을 열화시키는 것이 염려된다.
이 경우, 실리콘 산화막의 퇴적후에 산화 분위기 중에서 어닐링함으로써, 실리콘 질화막 중의 수소를 인출하여, 막 질을 개선할 수 있다. 따라서, 메모리 셀의 터널 산화막의 신뢰성이 열화되는 것을 억제하는 효과를 충분히 기대할 수 있다.
그러나, 산화 분위기 중에서의 어닐링을 행한 후에는, 실리콘 질화막은 필요하지 않다. 여기에서, 어닐링 후에 모든 실리콘 산화막을 격리하도록 하는 것도 가능하다.
여기에서, 제1 절연막은 확산층의 오버랩량에 선택성을 갖지 않도록 하는 역할 외에, 확산층 콘택의 정션 리크 (junction leak)를 방지한다고 하는 효과 (소위, 에칭 스토퍼로서의 기능)도 기대할 수 있다.
예를 들면 도 5에서 나타낸 바와 같이, 콘택(39)의 형성 위치가 마스크의 맞춤 어긋남 등의 이유에 의해, 소자 분리 영역(12b) 상에 걸리는 것과 같은 경우, 콘택 개공시의 RIE (Reactive Ion Etching)에 선택성을 갖게 둠으로써, 일단 에칭을 제1 절연막(37)에서 멈출 수가 있다 (도 5a 참조).
이와 같이, 제1 절연막(37)에 도달한 콘택홀 (제1 콘택 홀; 39a)을 개공한 후, 에칭의 조건을 전환하여 제1 절연막(37)을 에칭하여, 드레인 확산층(21b) (또는, 소스 확산층(21ha))과의 콘택을 이루기 위한 콘택 홀(제2 콘택 홀; 39b)를 개공한다 (도 5b 참조).
이와 같이 하여, 소자 분리 영역(12b)이 크게 에칭되는 것을 방지할 수 있다.
이와 같이, 제1 절연막(37)은 확산층 콘택의 정션 리크를 방지한다고 하는 효과도 기대할 수 있기 때문에, 산화 분위기 중에서의 어닐링을 행한 후에 실리콘 질화막을 격리하는 경우에도, 적어도 확산층 콘택의 형성부의 실리콘 질화막은 남기고 격리하는 것이 좋다.
또, 상술한 본 발명의 제1 실시 형태에서는, 후산화막(36) 상에 제1 절연막(37)을 형성하도록 했지만, 이에 한하지 않고 예를 들면 도 6에서 나타낸 바와 같이 후산화막(36)과 제1 절연막(37) 사이에 TEOS (Tetra Ethoxy Silane) 막 등의 산화제를 통하는 제2 절연막(51)을 형성하도록 해도 좋다.
이 경우, 제2 절연막(51)은 예를 들면 제1 절연막(37)을 격리할 때의 스토퍼로서 기능하기 때문에, 프로세스 마진을 넓히는 것이 가능하게 된다.
또, NAND형 EEPROM에 한하지 않고, 예를 들면 도 7에서 나타낸 바와 같은 구성의 메모리 셀 어레이를 갖는 NAND형 EEPROM이나, NOR형 EEPROM 등에도 적용할 수 있다.
(제2 실시 형태)
도 9은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의, 셀 트랜지스터 (선택 게이트 트랜지스터를 포함함) 및 주변 트랜지스터의 형성 프로세스를 개략적으로 나타낸 것이다. 또, 여기에서는 NAND형 EEPROM을 예로 설명한다.
먼저, 예를 들어 도 9a에서 나타낸 바와 같이, 실리콘 기판(11)의 표면에 웰 영역 및 소자 분리 영역(모두 도시되지 않음)을 형성한 후, 상기 웰 영역 상에 게이트 절연막 또는 터널 산화막이 되는 열산화막(31)을 형성한다.
그리고, 메모리 셀 영역(12)에서는, 상기 열산화막(터널 산화막; 31) 상에 스택트 게이트 구조의 게이트 전극부 (전하 축적층으로서의 부유 게이트 전극(32), 게이트 간 절연막이 되는 ONO막 (산화막/질화막/산화막; 33), 제어 게이트 전극 (워드선 WL0∼WL15(34); 35)를 또, 그 주변 회로 영역(13)에서는, 상기 열산화막(게이트 절연막; 31) 상에 단일층으로 이루어진 게이트 전극부(41)를 각각 소자 분리 영역에 직교하는 방향으로 스트라이프 형상으로 형성한다.
이어서, 게이트 전극부(35, 41)의 가공 데미지를 회복하기 위한 후산화막(36)을 형성한다.
이어서, 각각의 트랜지스터에 대해, 소스·드레인 확산층(21(소스 확산층(21a) 및 드레인 확산층(21b)), 42, 43)을 형성하기 위한 불순물(21')을 주입한다.
이어서, 예를 들어 도 9b에서 나타낸 바와 같이, 실리콘 질화막으로 이루어진 제1 절연막(37)을 적어도 메모리 셀 영역(12) 상에 퇴적한다.
이어서, 산화 분위기 중에서의 어닐링에 의해 도입한 불순물(21')을 활성화시킨다.
이 때, 예를 들면 도 9c에서 나타낸 바와 같이, 제1 절연막(37)의 표면을 산화시켜 표면 산화막(37')을 형성한다. 이 표면 산화막(37')은 상기 제1 절연막(37)의 표면에서의 산화량이 예를 들면 10옹스트롬 이상∼100옹스트롬 이하가 되도록 형성된다.
또, 표면 산화막(37')이 형성된 상기 제1 절연막(37)은 그 표면측으로부터 서서히 수소 농도가 높아지는 농도 분포를 갖는다.
이와 같이 하여, 실리콘 질화막 중의 수소에 의한 터널 산화막에의 영향을 감소시킨 상태에서, 불순물(21')을 각 채널 영역측에 주입함으로써, 예를 들면 도 9d에서 나타낸 바와 같이, 소스·드레인 확산층(21; 소스 확산층(21a) 및 드레인 확산층(21b), 42, 43)을 각각 형성한다.
이하, 층간 절연막(38)을 매립한 후, 상기 게이트 전극부(41)에 연결되는 콘택(44)이나 배선(45)의 형성 및 드레인 확산층(21b (또는 소스 확산층(21a))에 연결되는 콘택(39)이나 비트선(40) 등의 형성이 동일하게 행해져, NAND형 EEPROM (도시하지 않음)이 완성된다.
이와 같이, 제1 절연막(37)의 표면에 강제적으로 표면 산화막(37')을 형성시킴으로써, 예를 들면 도 9에서 나타낸 바와 같이 실리콘 질화막 중의 수소 농도를 저감시키고, 열산화막(터널 산화막; 31)에서의 전자 트랩량 dVg를 저감시키는 것이 가능하게 된다.
즉, 층간 절연막(38)을 퇴적하기 전에, 제1 절연막(37)의 표면을 산화시키도록 한 경우, 실리콘 질화막 중의 수소 농도를 저감시키고, 열산화막(31) 중의 수소 농도를 내리는 것이 가능하게 된다. 그 결과, 열산화막(31)에서의 전자 트랩량 dVg를 감소시키는 것이 가능하게 되어, 터널 산화막의 신뢰성이 열화하는 것을 방지할 수 있는 것이다.
도 9에서 나타낸, 터널 산화막 중의 수소 농도 (본 발명)는, 표면 산화막(37')을 형성하지 않은 경우 (종래)를 "1"로 할 때의 상대치이다.
또, 전자 트랩량 dVg는 예를 들면 게이트에 부전압을 인가하고, 터널 산화막에 0.1A/㎠ 정도의 직류의 정전류를 20초간 정도 흐르게 할 때, 그 20초간에서의 게이트 전압의 최소치와 최대치의 차이다. 이 경우, 터널 산화막 중에서의 전자 트랩의 발생양이 커지는 만큼 dVg의 값은 커지게 된다.
이와 같은 구성에 의하면, 상술한 바와 같이, 제1 절연막을 남긴 채로도, 메모리 셀의 터널 산화막의 신뢰성이 열화하는 것을 억제할 수 있다.
또, 상술한 본 발명의 제2 실시 형태에서는, 제1 절연막을 형성하기 전에 불순물을 도입하도록 했지만, 이에 한하지 않고 예를 들면 제1 절연막을 형성한 후불순물을 도입하도록 하는 것도 가능하다.
또, NAND형 EEPROM에 한하지 않고, AND형이나 NOR형 EEPROM에도 동일하게 적용할 수 있다.
그 외, 본 발명의 요지를 변형하지 않는 범위에서, 각종 변형 실시 가능한 것은 물론이다.
이상, 상술한 바와 같이 본 발명에 의하면, 후산화량이나 불순물 확산을 위한 어닐링 조건을 트랜지스터의 게이트 길이에 따라서 제어할 수 있고, 장치의 고성능화를 도모하는 것이 가능한 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.
또, 본 발명에 의하면, 후산화량이나 불순물 확산을 위한 어닐링 조건을, 트랜지스터의 게이트 길이에 따라서 최적화하는 경우에도, 실리콘 질화막 중의 수소 농도를 저감시킬 수 있고, 터널 산화막 중에서의 전자 트랩량을 감소시키는 것이 가능한 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.

Claims (25)

  1. 불휘발성 반도체 기억 장치에 있어서,
    반도체 기판;
    상기 반도체 기판내에 형성되며 상기 반도체 기판내의 복수의 소자 영역들을 분리시키는 소자 분리 영역;
    상기 반도체 기판의 주변 회로부내에 형성되며, 상기 복수의 소자 영역들 중 한 영역내에 형성된 소스 및 드레인 확산층들과 제1 게이트 길이를 갖는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 반도체 기판의 메모리 셀부내에 형성되며, 상기 복수의 소자 영역들 중 다른 영역내에 형성된 소스 및 드레인 확산층들과 상기 제1 게이트 길이보다 짧은 제2 게이트 길이를 갖는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 소스 및 드레인 확산층들 중 하나에 접속된 콘택; 및
    상기 제2 트랜지스터를 피복하지만 상기 제1 트랜지스터는 피복하지 않는 실리콘 산화물과는 상이하며, 상기 소자 분리 영역에 대한 콘택용 에칭 스톱퍼이며, 산화제가 상기 실리콘 산화물에 비해 관통하기 곤란하다는 특성을 가지는 제1 절연막을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제2 트랜지스터의 게이트 전극은 게이트 절연막 상에 형성된 부유 게이트, 상기 부유 게이트 상에 형성된 게이트간 절연막 및 상기 게이트간 절연막 상에 형성된, 금속 또는 실리콘이 함유된 금속 혼합물을 포함하는 제어 게이트를 포함하는 적층 게이트 구조를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 절연막과는 상이하며 상기 제2 트랜지스터의 적어도 게이트 전극과 상기 제1 절연막 사이에 형성되는 제2 절연막을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 및 제2 트랜지스터의 게이트 전극의 표면은 산화되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 주변 회로부 상에는 제1 게이트 길이를 갖는 제1 게이트 전극을 형성하고, 상기 반도체 기판의 메모리 셀부 상에는 상기 제1 게이트 길이보다 짧은 제2 게이트 게이트 길이를 갖는 제2 게이트 전극을 형성하는 단계;
    적어도 상기 제1 및 제2 게이트 전극을 마스크로서 사용하여 상기 주변 회로부와 상기 메모리 셀부에 불순물을 투입하는 단계;
    적어도 상기 메모리 셀부 상에, 제2 트랜지스터를 피복하며 산화제가 관통하기 곤란한 특성을 갖는 제1 절연막을 형성하는 단계; 및
    산화 분위기에서 상기 반도체 기판내로 불순물을 도입하여 어닐링하여 상기 불순물을 상기 반도체 기판내로 확산시키는 단계를 포함함으로써, 상기 주변 회로부에는 상기 제1 게이트 전극과 상기 확산된 불순물을 포함하는 소스 및 드레인 확산층을 갖는 제1 트랜지스터가 형성되고 상기 메모리 셀부에는 상기 제2 게이트 전극과 확산된 불순물을 포함하는 소스 및 드레인 확산층을 갖는 제2 트랜지스터가 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  7. 제6항에 있어서, 적어도 상기 제2 게이트 전극은 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 부유 게이트를 형성하는 단계, 상기 부유 게이트 상에 게이트간 절연막을 형성하는 단계, 및 상기 게이트간 절연막 상에 제어 게이트를 형성하는 단계를 포함하는 방법에 의해 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  8. 제6항에 있어서, 상기 제1 절연막과는 상이하며 적어도 상기 제2 트랜지스터와 상기 제1 절연막 사이에 형성되는 제2 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 반도체 기판을 어닐링한 후 상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막내에 상기 제1 절연막에 도달하는 제1 콘택 홀을 형성하는 단계; 및
    상기 제1 콘택 홀의 하부에 노출되는 상기 제1 절연막의 일부를 에칭하고 상기 제1 절연막내에 상기 제2 트랜지스터의 소스/드레인 확산 영역에 도달하는 제2 콘택 홀을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  10. 제6항에 있어서, 상기 제1 및 제2 게이트 전극의 표면을 산화 처리하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  11. 불휘발성 반도체 기억 장치에 있어서,
    반도체 기판;
    복수의 소거 및 프로그램 가능한 메모리 셀 트랜지스터;
    주변 회로들을 포함하는 복수의 주변 트랜지스터; 및
    상기 복수의 소거 및 프로그램 가능한 메모리 셀 트랜지스터와 상기 복수의 주변 트랜지스터 양쪽의 측면과 상부를 피복하고, 실리콘과 질소를 주성분으로 하며, 표면은 산화되는 절연막을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서, 상기 절연막은 최대 50nm의 두께를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제11항에 있어서, 상기 절연막의 산화된 영역의 두께는 1 nm 이상이며 10 nm 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제11항에 있어서, 상기 절연막내의 수소 농도는 3×1021atom/㎤ 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 메모리 셀부에 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 실리콘 질화막으로 피복하는 단계; 및
    상기 실리콘 질화막의 표면을 산화 처리하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제15항에 있어서, 상기 실리콘 질화막의 표면을 산화 처리한 후 상기 반도체 기판 상에 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제15항에 있어서, 상기 실리콘 질화막의 표면은 발열성 산화와 증류수 산소 산화(water-vapor oxygen oxidation)로 이루어진 그룹으로부터 선택된 방법에 의해 산화되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제16항에 있어서, 상기 실리콘 질화막의 표면은 발열성 산화와 증류수 산소 산화로 이루어진 그룹으로부터 선택된 방법에 의해 산화되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제11항에 있어서, 상기 반도체 기판내에 형성되며, 상기 반도체 기판내의 복수의 소자 영역을 분리하는 소자 분리 영역;
    상기 복수의 소자 영역들 중 한 영역에 형성된 확산층; 및
    상기 확산층에 접속된 콘택을 더 포함하되,
    상기 절연막은 일부가 상기 소자 분리 영역 상에 형성되며, 상기 소자 분리 영역에 대한 콘택용 에칭 스톱퍼인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제11항에 있어서, 상기 절연막은 수소 농도가 상기 절연막의 표면 근방에서 점차적으로 더 높게 되는 농도 기울기를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  21. 불휘발성 반도체 기억 장치에 있어서,
    반도체 기판;
    상기 반도체 기판내에 형성되며, 상기 반도체 기판내의 복수의 소자 영역들을 분리하는 소자 분리 영역;
    각각 상기 복수의 소자 영역들 중 한 영역에 소스 및 드레인 확산층을 갖는 복수의 소거 및 프로그램 가능한 메모리 셀 트랜지스터;
    각각 상기 복수의 소자 영역들 중 다른 영역내에 소스 및 드레인 확산층을 가지며, 주변 회로를 포함하는 복수의 주변 트랜지스터;
    상기 소스 및 드레인 확산층들 중 하나에 접속된 콘택; 및
    상기 소자 분리 영역에 대한 콘택용이며, 상기 소자 분리 영역과 상기 복수의 메모리 셀 트랜지스터 상에 형성되며, 실리콘과 질소를 주성분으로 하며, 표면이 산화되는 에칭 스톱퍼 절연막을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  22. 제21항에 있어서, 상기 에칭 스톱퍼 절연막은 수소 농도가 상기 에칭 스톱퍼 절연막의 표면 근방에서 점차적으로 더 높아지는 농도 기울기를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  23. 제21항에 있어서, 상기 에칭 스톱퍼 절연막은 최대 50 nm의 두께를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  24. 제21항에 있어서, 상기 에칭 스톱퍼 절연막의 산화된 영역의 두께는 1 nm 이상이며 10 nm 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  25. 제21항에 있어서, 상기 에칭 스톱퍼 절연막의 수소 농도는 3×1021atom/㎤ 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
KR10-2000-0022120A 1999-04-26 2000-04-26 불휘발성 반도체 기억 장치 및 그 제조 방법 KR100373285B1 (ko)

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