JPH09232454A - 不揮発性半導体装置及びその製造方法 - Google Patents
不揮発性半導体装置及びその製造方法Info
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- JPH09232454A JPH09232454A JP8340284A JP34028496A JPH09232454A JP H09232454 A JPH09232454 A JP H09232454A JP 8340284 A JP8340284 A JP 8340284A JP 34028496 A JP34028496 A JP 34028496A JP H09232454 A JPH09232454 A JP H09232454A
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- gate
- memory cell
- film layer
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Abstract
(57)【要約】
【課題】 本発明は、ポスト酸化で形成されるメモリセ
ルの制御ゲート及び浮遊ゲートにおけるバーズビークの
形成を抑制し、メモリセルの書き込み及び消去特性の劣
化とバラツキを抑制する構造を提供するとともに、こう
した構造を簡便に製造できる方法を提供する事である。 【解決手段】 不揮発性半導体記憶装置において、半導
体基板１００上に形成されたゲート絶縁膜層１０１と、
前記ゲート絶縁膜層上に形成された導電性の浮遊ゲート
１０２と、前記浮遊ゲートの上に形成されたインターポ
リ絶縁膜層１０３と、前記インターポリ絶縁膜層上に設
けられた導電性の制御ゲート１０４とを備えかつ、前記
浮遊ゲートはインターポリ絶縁膜層の上面に酸化抑制不
純物を有する事を特徴とする不揮発性半導体記憶装置。
ルの制御ゲート及び浮遊ゲートにおけるバーズビークの
形成を抑制し、メモリセルの書き込み及び消去特性の劣
化とバラツキを抑制する構造を提供するとともに、こう
した構造を簡便に製造できる方法を提供する事である。 【解決手段】 不揮発性半導体記憶装置において、半導
体基板１００上に形成されたゲート絶縁膜層１０１と、
前記ゲート絶縁膜層上に形成された導電性の浮遊ゲート
１０２と、前記浮遊ゲートの上に形成されたインターポ
リ絶縁膜層１０３と、前記インターポリ絶縁膜層上に設
けられた導電性の制御ゲート１０４とを備えかつ、前記
浮遊ゲートはインターポリ絶縁膜層の上面に酸化抑制不
純物を有する事を特徴とする不揮発性半導体記憶装置。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関する。
憶装置及びその製造方法に関する。
【０００２】
【従来の技術】電気的に書き込み及び消去可能な不揮発
性半導体記憶装置において、浮遊ゲート及び制御ゲート
が積層形成されたスタック型メモリセル構造を有する不
揮発性半導体装置がある。このスタック型メモリセルを
図５に示す。図５において、（ａ）はメモリセルの平面
図、（ｂ）は（ａ）のＡ−Ｂ断面図、（ｃ）は（ａ）の
Ｃ−Ｄ断面図である。図５の（ｂ）に示すように、スタ
ック型メモリセル構造を有する不揮発性半導体装置で
は、半導体基板５００上に設けられた薄い絶縁膜層５０
１（以下第一のゲート絶縁膜層と言う）の上に導電性の
ポリシリコンからなる浮遊ゲート５０２が、更にゲート
間絶縁膜層５０３（以下インターポリ絶縁膜層と言う）
の上に導電性のポリシリコンからなる制御ゲート５０４
が積層されている。
性半導体記憶装置において、浮遊ゲート及び制御ゲート
が積層形成されたスタック型メモリセル構造を有する不
揮発性半導体装置がある。このスタック型メモリセルを
図５に示す。図５において、（ａ）はメモリセルの平面
図、（ｂ）は（ａ）のＡ−Ｂ断面図、（ｃ）は（ａ）の
Ｃ−Ｄ断面図である。図５の（ｂ）に示すように、スタ
ック型メモリセル構造を有する不揮発性半導体装置で
は、半導体基板５００上に設けられた薄い絶縁膜層５０
１（以下第一のゲート絶縁膜層と言う）の上に導電性の
ポリシリコンからなる浮遊ゲート５０２が、更にゲート
間絶縁膜層５０３（以下インターポリ絶縁膜層と言う）
の上に導電性のポリシリコンからなる制御ゲート５０４
が積層されている。
【０００３】通常、不揮発性半導体記憶装置において、
メモリセルを有するコア部分及びそのコア部分とのデー
タの書き込み、読み出しを行う周辺回路部分から構成さ
れる。この不揮発性半導体記憶装置の製造方法は次の通
りである。図６の（ａ）において、通常の選択酸化法を
用いてメモリセル形成部分６５０と周辺トランジスタ形
成部分６５２の双方においてフィールド酸化膜６０５を
形成する。更に基板表面に薄いゲート絶縁膜層６０１を
形成した後、不純物が導入されたポリシリコンからなる
浮遊ゲート６０２をメモリセル形成部分６５０及び周辺
トランジスタ形成部分６５２にそれぞれ形成する。
メモリセルを有するコア部分及びそのコア部分とのデー
タの書き込み、読み出しを行う周辺回路部分から構成さ
れる。この不揮発性半導体記憶装置の製造方法は次の通
りである。図６の（ａ）において、通常の選択酸化法を
用いてメモリセル形成部分６５０と周辺トランジスタ形
成部分６５２の双方においてフィールド酸化膜６０５を
形成する。更に基板表面に薄いゲート絶縁膜層６０１を
形成した後、不純物が導入されたポリシリコンからなる
浮遊ゲート６０２をメモリセル形成部分６５０及び周辺
トランジスタ形成部分６５２にそれぞれ形成する。
【０００４】次に、図６の（ｂ）に示すように、メモリ
セル形成部分６５０において、メモリセル形成部分６５
０に素子分離領域（以下スリットと言う）を形成するた
めに浮遊ゲート６０２上にレジスト６１０を塗布し、露
光、現像し、このレジスト６１０をマスクとして、浮遊
ゲート６０２をＲＩＥ等でエッチングする。
セル形成部分６５０において、メモリセル形成部分６５
０に素子分離領域（以下スリットと言う）を形成するた
めに浮遊ゲート６０２上にレジスト６１０を塗布し、露
光、現像し、このレジスト６１０をマスクとして、浮遊
ゲート６０２をＲＩＥ等でエッチングする。
【０００５】次に、図６の（ｃ）に示すように、レジス
ト６１０を取り除いた後、ＣＶＤ法によりメモリセル形
成部分６５０及び周辺トランジスタ形成部分６５２にイ
ンターポリ絶縁膜層６０３を形成する。
ト６１０を取り除いた後、ＣＶＤ法によりメモリセル形
成部分６５０及び周辺トランジスタ形成部分６５２にイ
ンターポリ絶縁膜層６０３を形成する。
【０００６】次に、図６の（ｄ）に示すように、メモリ
セル形成部分６５０全面にレジスト６１１を塗布した
後、周辺トランジスタ形成部分６５２のインターポリ絶
縁膜層６０３及び不純物が導入されたポリシリコンから
なる浮遊ゲート６０２をＲＩＥ等を用いて順次エッチン
グし、除去する。
セル形成部分６５０全面にレジスト６１１を塗布した
後、周辺トランジスタ形成部分６５２のインターポリ絶
縁膜層６０３及び不純物が導入されたポリシリコンから
なる浮遊ゲート６０２をＲＩＥ等を用いて順次エッチン
グし、除去する。
【０００７】次に、図６の（ｅ）に示すように、レジス
ト６１１を剥離した後、熱酸化法により、周辺トランジ
スタに第二のゲート絶縁膜６０９を形成し、更に、メモ
リセル形成部分６５０及び周辺トランジスタ部分６５２
の双方に不純物が導入されたポリシリコン６０４を堆積
する。このポリシリコン６０４が、メモリセル形成部分
６５０では制御ゲートとして、周辺トランジスタ形成部
分６５２ではゲート電極として機能する。
ト６１１を剥離した後、熱酸化法により、周辺トランジ
スタに第二のゲート絶縁膜６０９を形成し、更に、メモ
リセル形成部分６５０及び周辺トランジスタ部分６５２
の双方に不純物が導入されたポリシリコン６０４を堆積
する。このポリシリコン６０４が、メモリセル形成部分
６５０では制御ゲートとして、周辺トランジスタ形成部
分６５２ではゲート電極として機能する。
【０００８】その後、図には示していないが、ポリシリ
コン６０４の上にレジストを塗布して、該レジストにス
リットパターンと直角に複数の平行溝を形成した後、メ
モリセル形成部分６５０においては、このレジストをマ
スクにしてＲＩＥ等で制御ゲートとなるポリシリコン６
０４、インターポリ絶縁膜層６０３、浮遊ゲートとなる
ポリシリコン６０２を順次エッチングする。また、周辺
トランジスタ形成部分６５２では、ポリシリコン６０４
をエッチングする。
コン６０４の上にレジストを塗布して、該レジストにス
リットパターンと直角に複数の平行溝を形成した後、メ
モリセル形成部分６５０においては、このレジストをマ
スクにしてＲＩＥ等で制御ゲートとなるポリシリコン６
０４、インターポリ絶縁膜層６０３、浮遊ゲートとなる
ポリシリコン６０２を順次エッチングする。また、周辺
トランジスタ形成部分６５２では、ポリシリコン６０４
をエッチングする。
【０００９】次に、図７の（ａ）は、上記の工程後のメ
モリセル形成部分６５０のＥ−Ｆ断面図及び周辺トラン
ジスタ形成部分６５２のＧ−Ｈ断面図を示している。次
に、図７の（ｂ）に示すように、メモリセル部分７５０
及び周辺トランジスタ部分７５２全面に熱酸化（以下ポ
スト酸化と言う）を行い、絶縁膜７８０を形成した後、
ソース及びドレインを形成するためイオン注入法により
不純物を注入する。その後、層間絶縁膜（図示せず）及
び配線（図示せず）を形成し所望の不揮発性半導体装置
が得られる。
モリセル形成部分６５０のＥ−Ｆ断面図及び周辺トラン
ジスタ形成部分６５２のＧ−Ｈ断面図を示している。次
に、図７の（ｂ）に示すように、メモリセル部分７５０
及び周辺トランジスタ部分７５２全面に熱酸化（以下ポ
スト酸化と言う）を行い、絶縁膜７８０を形成した後、
ソース及びドレインを形成するためイオン注入法により
不純物を注入する。その後、層間絶縁膜（図示せず）及
び配線（図示せず）を形成し所望の不揮発性半導体装置
が得られる。
【００１０】上述のポスト酸化の役割は、ゲート電極７
０９及び制御ゲート７０４の上のポスト酸化により形成
された酸化膜により、イオン注入によるイオン種の第二
のゲート絶縁膜層７０９及びインターポリ絶縁膜７０３
への突き抜けを防止する為、及び絶縁耐圧劣化を抑制す
るために行われる（図７（ｂ）参照）。更にこのポスト
酸化により、図７の（ｂ）のようにメモリセル側の浮遊
ゲート電極７０２と周辺トランジスタ側のゲート電極７
４１の下部エッジ部にバーズビーク７３２及び７３５が
形成される。これらのバーズビーク７３２及び７３５は
ゲート下部の角が丸まる事で電界集中が抑制され、メモ
リセル及び周辺トランジスタ双方でのゲート酸化膜７０
１及び７０９の破壊に対して有効となる。不揮発性メモ
リでは周辺回路に高電圧を印可するため、このバーズビ
ーク７３２及び７３５が重要となり、ポスト酸化は必須
の工程となる。
０９及び制御ゲート７０４の上のポスト酸化により形成
された酸化膜により、イオン注入によるイオン種の第二
のゲート絶縁膜層７０９及びインターポリ絶縁膜７０３
への突き抜けを防止する為、及び絶縁耐圧劣化を抑制す
るために行われる（図７（ｂ）参照）。更にこのポスト
酸化により、図７の（ｂ）のようにメモリセル側の浮遊
ゲート電極７０２と周辺トランジスタ側のゲート電極７
４１の下部エッジ部にバーズビーク７３２及び７３５が
形成される。これらのバーズビーク７３２及び７３５は
ゲート下部の角が丸まる事で電界集中が抑制され、メモ
リセル及び周辺トランジスタ双方でのゲート酸化膜７０
１及び７０９の破壊に対して有効となる。不揮発性メモ
リでは周辺回路に高電圧を印可するため、このバーズビ
ーク７３２及び７３５が重要となり、ポスト酸化は必須
の工程となる。
【００１１】しかし、このポスト酸化により、インター
ポリ絶縁膜７０３の下部及び上部にもゲートバーズビー
ク７３０及び７３１が形成されてしまう。一般にインタ
ーポリ絶縁膜７０３の膜厚と第一のゲート絶縁膜７０１
との膜厚が異なるため、バーズビーク７３０及び７３１
はバーズビーク７３２より大きくなる。
ポリ絶縁膜７０３の下部及び上部にもゲートバーズビー
ク７３０及び７３１が形成されてしまう。一般にインタ
ーポリ絶縁膜７０３の膜厚と第一のゲート絶縁膜７０１
との膜厚が異なるため、バーズビーク７３０及び７３１
はバーズビーク７３２より大きくなる。
【００１２】上述のようにインターポリ絶縁膜７０３に
形成されるバーズビーク７３０及び７３１により、イン
ターポリ絶縁膜層の膜厚が増加するため、インターポリ
絶縁膜層７０３の容量が低下し、第一のゲート絶縁膜７
０１とインターポリ絶縁膜７０３との容量比が変化す
る。この容量比の変化はメモリセルの書き込み及び消去
特性に影響を及ぼし、これらのバーズビークが大きい
程、メモリセルの書き込み及び消去に時間がかかる事に
なり、メモリセルの特性が劣化する。また、これらのバ
ーズビーク７３０及び７３１の入り方は個々のメモリセ
ルでばらつくため、メモリセルの書き込み及び消去特性
のばらつきとなる。
形成されるバーズビーク７３０及び７３１により、イン
ターポリ絶縁膜層の膜厚が増加するため、インターポリ
絶縁膜層７０３の容量が低下し、第一のゲート絶縁膜７
０１とインターポリ絶縁膜７０３との容量比が変化す
る。この容量比の変化はメモリセルの書き込み及び消去
特性に影響を及ぼし、これらのバーズビークが大きい
程、メモリセルの書き込み及び消去に時間がかかる事に
なり、メモリセルの特性が劣化する。また、これらのバ
ーズビーク７３０及び７３１の入り方は個々のメモリセ
ルでばらつくため、メモリセルの書き込み及び消去特性
のばらつきとなる。
【００１３】
【発明が解決しようとする課題】上述したように、従来
の不揮発性半導体記憶装置ではポスト酸化により形成さ
れたインターポリ絶縁膜層の上部及び下部のバーズビー
クが、第一のゲート絶縁膜とインターポリ絶縁膜との容
量比を低下させ、このゲートバーズビークが大きいほ
ど、メモリセルの書き込み及び消去特性の劣化を引き起
こすという問題があった。
の不揮発性半導体記憶装置ではポスト酸化により形成さ
れたインターポリ絶縁膜層の上部及び下部のバーズビー
クが、第一のゲート絶縁膜とインターポリ絶縁膜との容
量比を低下させ、このゲートバーズビークが大きいほ
ど、メモリセルの書き込み及び消去特性の劣化を引き起
こすという問題があった。
【００１４】本発明は、上述の問題を解消し、メモリセ
ルの書き込み及び消去特性の劣化と、メモリセル個々の
特性のバラツキを抑制する構造を提供するとともに、こ
うした構造を簡便に製造できる方法を提供することを目
的としている。
ルの書き込み及び消去特性の劣化と、メモリセル個々の
特性のバラツキを抑制する構造を提供するとともに、こ
うした構造を簡便に製造できる方法を提供することを目
的としている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、不揮発性半導体記憶装置において、半導体基板上に
形成されたゲート絶縁膜層と、前記絶縁膜層上に形成さ
れた導電性の浮遊ゲートと、前記浮遊ゲートの上面に形
成されたインターポリ絶縁膜層と、前記絶縁膜層上に設
けられた導電性の制御ゲートとを備えかつ、前記浮遊ゲ
ートはその上面において窒素等の酸化抑制不純物を有し
ていることを特徴とする。
に、不揮発性半導体記憶装置において、半導体基板上に
形成されたゲート絶縁膜層と、前記絶縁膜層上に形成さ
れた導電性の浮遊ゲートと、前記浮遊ゲートの上面に形
成されたインターポリ絶縁膜層と、前記絶縁膜層上に設
けられた導電性の制御ゲートとを備えかつ、前記浮遊ゲ
ートはその上面において窒素等の酸化抑制不純物を有し
ていることを特徴とする。
【００１６】また、上記不揮発性半導体記憶装置の製造
方法においては、半導体基板上に形成されたゲート絶縁
膜層の上に浮遊ゲートとなるポリシリコンを堆積する工
程と、前記ポリシリコンの上面に酸化抑制物質を導入す
る工程と、前記ポリシリコンの上面にインターポリ絶縁
膜層を形成する工程と、前記インターポリ絶縁膜層の上
面に酸化抑制物質を導入する工程と、前記酸化抑制物質
を導入したインターポリ絶縁膜層の上に導電性の制御ゲ
ートを形成する工程により製造される事を特徴とする。
方法においては、半導体基板上に形成されたゲート絶縁
膜層の上に浮遊ゲートとなるポリシリコンを堆積する工
程と、前記ポリシリコンの上面に酸化抑制物質を導入す
る工程と、前記ポリシリコンの上面にインターポリ絶縁
膜層を形成する工程と、前記インターポリ絶縁膜層の上
面に酸化抑制物質を導入する工程と、前記酸化抑制物質
を導入したインターポリ絶縁膜層の上に導電性の制御ゲ
ートを形成する工程により製造される事を特徴とする。
【００１７】本発明は、少なくとも浮遊ゲートの上面に
酸化抑制物質を導入し、ポスト酸化時の酸化剤との反応
を抑制する事により、メモリセルにおけるバーズビーク
の形成を抑制する。この結果、メモリセルの書き込み及
び消去特性の劣化と、個々のメモリセルの書き込み及び
消去特性のバラツキを抑制することができる。
酸化抑制物質を導入し、ポスト酸化時の酸化剤との反応
を抑制する事により、メモリセルにおけるバーズビーク
の形成を抑制する。この結果、メモリセルの書き込み及
び消去特性の劣化と、個々のメモリセルの書き込み及び
消去特性のバラツキを抑制することができる。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。本発明の製造方法を用いて製
造されたメモリセルの第一の実施形態を図１に示してい
る。図１の（ａ）はメモリセルの平面図、（ｂ）は
（ａ）のＡ−Ｂ断面図、（ｃ）は（ａ）のＣ−Ｄ断面図
である。図１の（ｂ）における本実施形態では、浮遊ゲ
ートとなるポリシリコン１０２はその表面に窒素等酸化
を抑制する不純物導入部分１２２を有している。この不
純物導入部分１２２を有しているためポスト酸化におい
て、その部分での酸化剤との反応を抑制する事ことでき
る。次に、図１の（ｃ）に示すように、素子間分離絶縁
間１０５上のスリット側面１０７の部分にも酸化を抑制
する不純物導入部分が設けられているため、スリット側
面１０７のインターポリ絶縁膜層１０３の酸化を抑制す
る事も可能となる。また、浮遊ゲート１０２の下部エッ
ジで発生するバーズビーク１３２は、デバイスの特性上
形成を必要としない場合は、ゲート絶縁膜層１０１に窒
化膜を使用する事により該バーズビークを防止する事も
できる。
施形態を詳細に説明する。本発明の製造方法を用いて製
造されたメモリセルの第一の実施形態を図１に示してい
る。図１の（ａ）はメモリセルの平面図、（ｂ）は
（ａ）のＡ−Ｂ断面図、（ｃ）は（ａ）のＣ−Ｄ断面図
である。図１の（ｂ）における本実施形態では、浮遊ゲ
ートとなるポリシリコン１０２はその表面に窒素等酸化
を抑制する不純物導入部分１２２を有している。この不
純物導入部分１２２を有しているためポスト酸化におい
て、その部分での酸化剤との反応を抑制する事ことでき
る。次に、図１の（ｃ）に示すように、素子間分離絶縁
間１０５上のスリット側面１０７の部分にも酸化を抑制
する不純物導入部分が設けられているため、スリット側
面１０７のインターポリ絶縁膜層１０３の酸化を抑制す
る事も可能となる。また、浮遊ゲート１０２の下部エッ
ジで発生するバーズビーク１３２は、デバイスの特性上
形成を必要としない場合は、ゲート絶縁膜層１０１に窒
化膜を使用する事により該バーズビークを防止する事も
できる。
【００１９】次に図１に示したメモリセルの製造方法を
図２を用いて説明する。図２の（ａ）に示すように、メ
モリセル形成部分２５０及び周辺トランジスタ形成部分
２５２の双方で、Ｐ型シリコン基板２００の表面に、通
常の選択酸化法を用いてフィールド酸化膜２０５を形成
し、Ｐ型シリコン基板２００の表面に厚さ１０ｎｍの熱
酸化膜２０１を形成した後、５×１０19〜４×１０20ｃ
ｍー3のリンが注入された、浮遊ゲートとなるポリシリコ
ン２０２を２００ｎｍ堆積する。
図２を用いて説明する。図２の（ａ）に示すように、メ
モリセル形成部分２５０及び周辺トランジスタ形成部分
２５２の双方で、Ｐ型シリコン基板２００の表面に、通
常の選択酸化法を用いてフィールド酸化膜２０５を形成
し、Ｐ型シリコン基板２００の表面に厚さ１０ｎｍの熱
酸化膜２０１を形成した後、５×１０19〜４×１０20ｃ
ｍー3のリンが注入された、浮遊ゲートとなるポリシリコ
ン２０２を２００ｎｍ堆積する。
【００２０】次に、図２の（ｂ）に示すように、レジス
ト２１０を塗布し、メモリセル形成部分２５０にストラ
イプ状の開孔溝を形成した後、ポリシリコン２０２をＲ
ＩＥ等でエッチングする。次に、図２の（ｃ）に示すよ
うに、メモリセル形成部分２５０及び周辺トランジスタ
形成部分２５２の双方で、レジスト２１０を取り除いた
後、ポリシリコン２０２の表面に酸化を抑制する不純
物、例えば、窒素を注入し、不純物導入部分２２２を形
成した後、メモリセル形成部分２５０及び周辺トランジ
スタ形成部分２５２において、ＣＶＤ法により１６〜２
０ｎｍのインターポリ絶縁膜層２０３を形成する。ここ
で不純物の注入は、加速エネルギ−を１０ｋｅＶ、注入
量１×１０19〜５×１０20ｃｍー3のイオン注入によって
行う。また、上記酸化抑制不純物は、窒素に限らず。ゲ
ルマニウム（Ｇｅ）、ガリウム（Ｇａ）、シリコン（Ｓ
ｉ）であってもよい。また、上述では、酸化抑制不純物
である窒素を、浮遊ゲートとなるポリシリコン２０２の
表面にイオン注入した実施形態を示したが、他の方法に
よって、前記ポリシリコン２０２に酸化抑制不純物を導
入してもよい。例えば、レジスト２１０を取り除いた後
に、ポリシリコン２０２表面を、酸化抑制不純物雰囲気
中（例えば、条件として、８００〜１０００℃、アンモ
ニア雰囲気中、１．５Ｔｏｒｒ、３０分〜６０分）にさ
らしてもよい。これにより、ポリシリコン２０２の表面
に酸化抑制不純物を導入する事ができる。
ト２１０を塗布し、メモリセル形成部分２５０にストラ
イプ状の開孔溝を形成した後、ポリシリコン２０２をＲ
ＩＥ等でエッチングする。次に、図２の（ｃ）に示すよ
うに、メモリセル形成部分２５０及び周辺トランジスタ
形成部分２５２の双方で、レジスト２１０を取り除いた
後、ポリシリコン２０２の表面に酸化を抑制する不純
物、例えば、窒素を注入し、不純物導入部分２２２を形
成した後、メモリセル形成部分２５０及び周辺トランジ
スタ形成部分２５２において、ＣＶＤ法により１６〜２
０ｎｍのインターポリ絶縁膜層２０３を形成する。ここ
で不純物の注入は、加速エネルギ−を１０ｋｅＶ、注入
量１×１０19〜５×１０20ｃｍー3のイオン注入によって
行う。また、上記酸化抑制不純物は、窒素に限らず。ゲ
ルマニウム（Ｇｅ）、ガリウム（Ｇａ）、シリコン（Ｓ
ｉ）であってもよい。また、上述では、酸化抑制不純物
である窒素を、浮遊ゲートとなるポリシリコン２０２の
表面にイオン注入した実施形態を示したが、他の方法に
よって、前記ポリシリコン２０２に酸化抑制不純物を導
入してもよい。例えば、レジスト２１０を取り除いた後
に、ポリシリコン２０２表面を、酸化抑制不純物雰囲気
中（例えば、条件として、８００〜１０００℃、アンモ
ニア雰囲気中、１．５Ｔｏｒｒ、３０分〜６０分）にさ
らしてもよい。これにより、ポリシリコン２０２の表面
に酸化抑制不純物を導入する事ができる。
【００２１】次に、図２の（ｄ）に示すように、メモリ
セル形成部分２５０をレジスト２１１で覆った後、周辺
トランジスタ部分２５２におけるインターポリ絶縁膜２
０３と酸化抑制不純物導入部分２２２を有するポリシリ
コン層２０２をＲＩＥ法及びＣＤＥ法により除去する。
セル形成部分２５０をレジスト２１１で覆った後、周辺
トランジスタ部分２５２におけるインターポリ絶縁膜２
０３と酸化抑制不純物導入部分２２２を有するポリシリ
コン層２０２をＲＩＥ法及びＣＤＥ法により除去する。
【００２２】次に、図２の（ｅ）に示すように、レジス
ト２１１を剥離した後、熱酸化法により、周辺トランジ
スタ形成部分２５０に第二のゲート絶縁膜２０９を形成
し、メモリセル形成部分２５０及び周辺トランジスタ形
成部分２５２に５×１０19〜４×１０20ｃｍー3のリンを
注入したポリシリコン２０４を３５０ｎｍ堆積する。こ
のポリシリコンはメモリセル形成部分２５０では制御ゲ
ートとして、周辺トランジスタ形成部分２５２ではゲー
ト電極として機能する。その後、図２の（ｅ）の状態
で、ポリシリコン２０４の上にレジストを塗布して、リ
ソグラフィー法により、スリットパターンと直角に複数
の平行溝を形成する。その後、メモリセル形成部分２５
０において、このレジストをマスクにしてＲＩＥ等でポ
リシリコン２０４、インターポリ絶縁膜層２０３、浮遊
ゲートとなるポリシリコン２０２を順次エッチングを行
う。また、周辺トランジスタ形成部分２５２において、
このレジストをマスクにしてポリシリコン２０４をエッ
チングし、このレジストを剥離する。この状態でのメモ
リセル側の上面図を図２（ｆ）に示した。また、図２
（ｆ）中のＭＮ断面図を図２（ｇ）に示した。
ト２１１を剥離した後、熱酸化法により、周辺トランジ
スタ形成部分２５０に第二のゲート絶縁膜２０９を形成
し、メモリセル形成部分２５０及び周辺トランジスタ形
成部分２５２に５×１０19〜４×１０20ｃｍー3のリンを
注入したポリシリコン２０４を３５０ｎｍ堆積する。こ
のポリシリコンはメモリセル形成部分２５０では制御ゲ
ートとして、周辺トランジスタ形成部分２５２ではゲー
ト電極として機能する。その後、図２の（ｅ）の状態
で、ポリシリコン２０４の上にレジストを塗布して、リ
ソグラフィー法により、スリットパターンと直角に複数
の平行溝を形成する。その後、メモリセル形成部分２５
０において、このレジストをマスクにしてＲＩＥ等でポ
リシリコン２０４、インターポリ絶縁膜層２０３、浮遊
ゲートとなるポリシリコン２０２を順次エッチングを行
う。また、周辺トランジスタ形成部分２５２において、
このレジストをマスクにしてポリシリコン２０４をエッ
チングし、このレジストを剥離する。この状態でのメモ
リセル側の上面図を図２（ｆ）に示した。また、図２
（ｆ）中のＭＮ断面図を図２（ｇ）に示した。
【００２３】次に、図３の（ａ）は上記の工程後、メモ
リセル形成部分３５０及び周辺トランジスタ形成部分３
５２を含むチップ全体をポスト酸化した後の図２の
（ｅ）におけるＩＪ及びＫＬ断面図を示している。
リセル形成部分３５０及び周辺トランジスタ形成部分３
５２を含むチップ全体をポスト酸化した後の図２の
（ｅ）におけるＩＪ及びＫＬ断面図を示している。
【００２４】次に、図３の（ｂ）に示すように、メモリ
セル形成部分３５０及び周辺トランジスタ形成部分３５
２において、ソース及びドレインとして使用する拡散層
を形成するため、不純物注入を行う。以上の工程を経る
ことにより不揮発性半導体記憶装置が形成される。本実
施形態においては、浮遊ゲートの上面に酸化を抑制する
物質を導入しているので、従来起きていた浮遊ゲート上
部エッジのバーズビークを抑える事ができる。また、ポ
リシリコン２０２の表面に酸化抑制不純物を導入した後
に、インターポリ絶縁膜２０３を堆積する。この一連の
工程において、前者の酸化抑制不純物導入工程において
はイオン注入装置を、後者のインターポリ絶縁膜２０３
の堆積工程においてはＣＶＤ装置を用いる。この場合、
イオン注入装置とＣＶＤ装置との二つの装置を使用する
事により、コストの増加につながる。しかし、前者の酸
化抑制不純物導入工程において、イオン注入法を用いる
のではなく、酸化抑制不純物雰囲気中にさらす事にり導
入する方法を用いた場合は、後者のインターポリ絶縁膜
２０３の堆積工程において使用するＣＶＤ装置と同じ装
置を使用できる。この為、低コストな半導体装置を製造
する事ができる。また、浮遊ゲートとなるポリシリコン
２０２に、窒素等の酸化抑制不純物を、イオン注入法で
導入する場合、ポリシリコン２０２等に物理的な欠陥が
発生する可能性がある。しかし、上述の酸化抑制不純物
雰囲気中にさらす事により導入する場合、欠陥が発生す
る事はないので、低コストで信頼性の高い半導体装置の
製造が可能となる。
セル形成部分３５０及び周辺トランジスタ形成部分３５
２において、ソース及びドレインとして使用する拡散層
を形成するため、不純物注入を行う。以上の工程を経る
ことにより不揮発性半導体記憶装置が形成される。本実
施形態においては、浮遊ゲートの上面に酸化を抑制する
物質を導入しているので、従来起きていた浮遊ゲート上
部エッジのバーズビークを抑える事ができる。また、ポ
リシリコン２０２の表面に酸化抑制不純物を導入した後
に、インターポリ絶縁膜２０３を堆積する。この一連の
工程において、前者の酸化抑制不純物導入工程において
はイオン注入装置を、後者のインターポリ絶縁膜２０３
の堆積工程においてはＣＶＤ装置を用いる。この場合、
イオン注入装置とＣＶＤ装置との二つの装置を使用する
事により、コストの増加につながる。しかし、前者の酸
化抑制不純物導入工程において、イオン注入法を用いる
のではなく、酸化抑制不純物雰囲気中にさらす事にり導
入する方法を用いた場合は、後者のインターポリ絶縁膜
２０３の堆積工程において使用するＣＶＤ装置と同じ装
置を使用できる。この為、低コストな半導体装置を製造
する事ができる。また、浮遊ゲートとなるポリシリコン
２０２に、窒素等の酸化抑制不純物を、イオン注入法で
導入する場合、ポリシリコン２０２等に物理的な欠陥が
発生する可能性がある。しかし、上述の酸化抑制不純物
雰囲気中にさらす事により導入する場合、欠陥が発生す
る事はないので、低コストで信頼性の高い半導体装置の
製造が可能となる。
【００２５】次に、第二の実施形態を図４に示した。図
４の（ａ）に示したように、不純物を有する部分４２２
に加え、更にインターポリ絶縁膜層４０３の上面に酸化
を抑制する窒素等の不純物が導入されている部分４２３
を設ける。それらの部分での酸化剤との反応を抑制でき
るので、従来、ポスト酸化後の浮遊ゲートの上部エッジ
及び制御ゲート下部エッジに発生していたバーズビーク
を抑制する事ができる。次に、上記のようなメモリセル
の製造工程を説明する。図２の（ｅ）において、ポリシ
リコン２０２の上にＣＶＤ法により形成されたインター
ポリ絶縁膜層２０３の表面に窒素を導入する。この工程
を第一の実施形態の製造工程につけ加える事により、図
４の（ａ）に示す不純物導入部分４２３及び４２２の双
方を有するメモリセルの製造が可能となる。また、上記
酸化抑制不純物は、窒素に限らず。ゲルマニウム（Ｇ
ｅ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）であっても
よい。また、インターポリ絶縁膜４０３又は浮遊ゲート
となるポリシリコン４２２の表面への酸化抑制不純物の
導入方法は、イオン注入法以外に、前述した酸化抑制不
純物雰囲気中に同じ条件で、さらす事により導入しても
よい。
４の（ａ）に示したように、不純物を有する部分４２２
に加え、更にインターポリ絶縁膜層４０３の上面に酸化
を抑制する窒素等の不純物が導入されている部分４２３
を設ける。それらの部分での酸化剤との反応を抑制でき
るので、従来、ポスト酸化後の浮遊ゲートの上部エッジ
及び制御ゲート下部エッジに発生していたバーズビーク
を抑制する事ができる。次に、上記のようなメモリセル
の製造工程を説明する。図２の（ｅ）において、ポリシ
リコン２０２の上にＣＶＤ法により形成されたインター
ポリ絶縁膜層２０３の表面に窒素を導入する。この工程
を第一の実施形態の製造工程につけ加える事により、図
４の（ａ）に示す不純物導入部分４２３及び４２２の双
方を有するメモリセルの製造が可能となる。また、上記
酸化抑制不純物は、窒素に限らず。ゲルマニウム（Ｇ
ｅ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）であっても
よい。また、インターポリ絶縁膜４０３又は浮遊ゲート
となるポリシリコン４２２の表面への酸化抑制不純物の
導入方法は、イオン注入法以外に、前述した酸化抑制不
純物雰囲気中に同じ条件で、さらす事により導入しても
よい。
【００２６】また、不純物導入部分４２３と４２２（図
４の（ａ）参照）の双方が存在する必要はなく、不純物
導入部分４２３のみ存在していても良い（図４の（ｂ）
参照）。
４の（ａ）参照）の双方が存在する必要はなく、不純物
導入部分４２３のみ存在していても良い（図４の（ｂ）
参照）。
【００２７】また、本実施形態では、インターポリ絶縁
膜層としてＣＶＤ膜（単層）を用いたが、酸化膜ー窒化
膜ー酸化膜の三層構造からなるＯＮＯ等の多層膜を用い
ても良い。また、その場合、第二の実施形態ではＯＮＯ
の最も上の酸化膜表面（トップ酸化膜）を窒化する事に
なる。以上、第一及び第二の実施形態を説明したが、こ
の様な製造方法を用いて形成した不揮発性半導体記憶装
置では、高速に書き込み及び消去を行う事が可能とな
り、個々の不揮発性半導体装置の書き込み及び消去特性
のばらつきを抑える事が出来る。また、前述と同様に、
酸化抑制不純物雰囲気中にさらす事により、酸化抑制不
純物をインターポリ絶縁膜４０３及び浮遊ゲートとなる
ポリシリコン４２２に導入する場合も、インターポリ絶
縁膜４０３を形成する際に使用するＣＶＤ装置と同じも
のを使用する事ができるので、低コストで半導体装置を
製造する事ができる。また、かかる方法をで酸化抑制不
純物を導入した場合、上述のように、低コストで信頼性
の高い半導体装置の製造が可能となる。
膜層としてＣＶＤ膜（単層）を用いたが、酸化膜ー窒化
膜ー酸化膜の三層構造からなるＯＮＯ等の多層膜を用い
ても良い。また、その場合、第二の実施形態ではＯＮＯ
の最も上の酸化膜表面（トップ酸化膜）を窒化する事に
なる。以上、第一及び第二の実施形態を説明したが、こ
の様な製造方法を用いて形成した不揮発性半導体記憶装
置では、高速に書き込み及び消去を行う事が可能とな
り、個々の不揮発性半導体装置の書き込み及び消去特性
のばらつきを抑える事が出来る。また、前述と同様に、
酸化抑制不純物雰囲気中にさらす事により、酸化抑制不
純物をインターポリ絶縁膜４０３及び浮遊ゲートとなる
ポリシリコン４２２に導入する場合も、インターポリ絶
縁膜４０３を形成する際に使用するＣＶＤ装置と同じも
のを使用する事ができるので、低コストで半導体装置を
製造する事ができる。また、かかる方法をで酸化抑制不
純物を導入した場合、上述のように、低コストで信頼性
の高い半導体装置の製造が可能となる。
【００２８】
【発明の効果】本発明は以上のように構成されているの
で、ポスト酸化により形成されるインターポリ絶縁膜上
部及び下部のバーズビークの形成を抑制する事ができ
る。その結果、インターポリ絶縁膜の容量低下を防ぐ事
が出来るので、メモリセルの書き込み及び消去特性の劣
化と個々のメモリセルの書き込み及び消去特性のバラツ
キを抑えられた不揮発性半導体記憶装置が得られる。
で、ポスト酸化により形成されるインターポリ絶縁膜上
部及び下部のバーズビークの形成を抑制する事ができ
る。その結果、インターポリ絶縁膜の容量低下を防ぐ事
が出来るので、メモリセルの書き込み及び消去特性の劣
化と個々のメモリセルの書き込み及び消去特性のバラツ
キを抑えられた不揮発性半導体記憶装置が得られる。
【図１】本発明の製造方法により製造されたメモリセル
の第一の実施形態図。
の第一の実施形態図。
【図２】第一の実施形態図に示されるメモリセルの製造
工程図。
工程図。
【図３】第一の実施形態図に示されるメモリセルの製造
工程図。
工程図。
【図４】本発明の製造方法により製造されるメモリセル
の第二の実施形態図。
の第二の実施形態図。
【図５】従来のメモリセルの平面図及び断面図。
【図６】従来のメモリセル及び周辺トランジスタの製造
工程図。
工程図。
【図７】従来のメモリセル及び周辺トランジスタの製造
工程図。
工程図。
１００、２００、３００、４００、５００、６００、７
００ 基板 １０１、２０１、３０１、４０１、５０１、６０１、７
０１ 第一のゲート絶縁膜層 １０２、２０２、３０２、４０２、５０２、６０２、７
０２ 浮遊ゲート １０３、２０３、３０３、４０３、５０３、６０３、７
０３ インターポリ絶縁膜層 １０４、２０４、３０４、４０４、５０４、６０４、７
０４ 制御ゲート １０５、２０５、５０５、６０５ フィールド酸化膜 ２１０、２１１、６１０、６１１ レジスト １０７、５０７、６０７、７０７ スリット側面 ５３０、７３０ 浮遊ゲートに形成されたバーズビーク ５３１、７３１ 制御ゲートに形成されたバーズビーク １５０ 積層部分 ２５０、３５０、６５０、７５０ メモリセル形成部分 ２５２、３５２、６５２、７５２ 周辺トランジスタ形
成部分 ７８０ 絶縁膜層 ３９０、７９０ メモリセルの拡散層 ３９１、７９１ 周辺トランジスタの拡散層 １２２、２２２、４２２、４２３ 不純物導入部分 ７３５ 周辺トランジスタに形成されたバーズビーク ７４１ 周辺トランジスタのゲート電極 １３２、７３２ 浮遊ゲート下部エッジのバーズビーク ２０９、６０９ 第二のゲート絶縁膜
００ 基板 １０１、２０１、３０１、４０１、５０１、６０１、７
０１ 第一のゲート絶縁膜層 １０２、２０２、３０２、４０２、５０２、６０２、７
０２ 浮遊ゲート １０３、２０３、３０３、４０３、５０３、６０３、７
０３ インターポリ絶縁膜層 １０４、２０４、３０４、４０４、５０４、６０４、７
０４ 制御ゲート １０５、２０５、５０５、６０５ フィールド酸化膜 ２１０、２１１、６１０、６１１ レジスト １０７、５０７、６０７、７０７ スリット側面 ５３０、７３０ 浮遊ゲートに形成されたバーズビーク ５３１、７３１ 制御ゲートに形成されたバーズビーク １５０ 積層部分 ２５０、３５０、６５０、７５０ メモリセル形成部分 ２５２、３５２、６５２、７５２ 周辺トランジスタ形
成部分 ７８０ 絶縁膜層 ３９０、７９０ メモリセルの拡散層 ３９１、７９１ 周辺トランジスタの拡散層 １２２、２２２、４２２、４２３ 不純物導入部分 ７３５ 周辺トランジスタに形成されたバーズビーク ７４１ 周辺トランジスタのゲート電極 １３２、７３２ 浮遊ゲート下部エッジのバーズビーク ２０９、６０９ 第二のゲート絶縁膜
Claims (6)
- 【請求項１】不揮発性半導体記憶装置において、半導体
基板上に形成されたゲート絶縁膜層と、前記ゲート絶縁
膜層上に形成された導電性の浮遊ゲートと、前記浮遊ゲ
ートの上に形成されたインターポリ絶縁膜層と、前記イ
ンターポリ絶縁膜層上に設けられた導電性の制御ゲート
と、ソース及びドレインとして使用する拡散層とを備え
かつ、前記浮遊ゲートの上面に酸化抑制不純物を有する
事を特徴とする不揮発性半導体記憶装置。 - 【請求項２】インターポリ絶縁膜層の上面に酸化抑制不
純物を有している事を特徴とする請求項１記載の不揮発
性半導体記憶装置。 - 【請求項３】酸化抑制物質が窒素であることを特徴とす
る請求項１及び請求項２記載の不揮発性半導体記憶装
置。 - 【請求項４】不揮発性半導体記憶装置において、半導体
基板上にゲート絶縁膜層を設けその上に導伝性の浮遊ゲ
ートを形成する工程と、前記浮遊ゲートの上面に酸化抑
制物質を導入する工程と、前記浮遊ゲートの上面にイン
ターポリ絶縁膜層を形成する工程と、前記インターポリ
絶縁膜層の上に導電性の制御ゲートを形成する工程とを
具備することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項５】インターポリ絶縁膜層の上面に酸化抑制物
質を導入する工程を具備することを特徴とする請求項４
記載の半導体記憶装置の製造方法。 - 【請求項６】酸化抑制物質導入工程を窒素のイオン注入
により行うことを特徴とする請求項４及び請求項５記載
の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340284A JPH09232454A (ja) | 1995-12-21 | 1996-12-20 | 不揮発性半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-332874 | 1995-12-21 | ||
| JP33287495 | 1995-12-21 | ||
| JP8340284A JPH09232454A (ja) | 1995-12-21 | 1996-12-20 | 不揮発性半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232454A true JPH09232454A (ja) | 1997-09-05 |
Family
ID=26574325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8340284A Pending JPH09232454A (ja) | 1995-12-21 | 1996-12-20 | 不揮発性半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232454A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7263000B2 (en) | 2002-09-30 | 2007-08-28 | Kabushiki Kaisha Toshiba | NAND type memory with dummy cells adjacent to select transistors being biased at different voltage during data erase |
| US7982257B2 (en) | 2007-12-28 | 2011-07-19 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2013546206A (ja) * | 2010-12-20 | 2013-12-26 | スパンション エルエルシー | エッジに丸みを付けた電界効果トランジスタおよび製造方法 |
-
1996
- 1996-12-20 JP JP8340284A patent/JPH09232454A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7263000B2 (en) | 2002-09-30 | 2007-08-28 | Kabushiki Kaisha Toshiba | NAND type memory with dummy cells adjacent to select transistors being biased at different voltage during data erase |
| US7692969B2 (en) | 2002-09-30 | 2010-04-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell |
| US7898867B2 (en) | 2002-09-30 | 2011-03-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell |
| US8274834B2 (en) | 2002-09-30 | 2012-09-25 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell |
| US8482984B2 (en) | 2002-09-30 | 2013-07-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell |
| US8879326B2 (en) | 2002-09-30 | 2014-11-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell |
| US7982257B2 (en) | 2007-12-28 | 2011-07-19 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2013546206A (ja) * | 2010-12-20 | 2013-12-26 | スパンション エルエルシー | エッジに丸みを付けた電界効果トランジスタおよび製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |