JP2872874B2 - 半導体記憶装置およびその製法 - Google Patents
半導体記憶装置およびその製法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の製法に関する。さらに詳しくは、フローティングゲー
トとコントロールゲートとを有する不揮発性メモリセル
のアレイからなり、ソースラインの抵抗を低下させた半
導体記憶装置およびその製法に関する。
の製法に関する。さらに詳しくは、フローティングゲー
トとコントロールゲートとを有する不揮発性メモリセル
のアレイからなり、ソースラインの抵抗を低下させた半
導体記憶装置およびその製法に関する。
【０００２】
【従来の技術】フローティングゲートとコントロールゲ
ートとを有する不揮発性メモリセルがマトリックス状に
配列されてなる半導体記憶装置は、従来フローティング
ゲートとコントロールゲートにそれぞれポリシリコン層
が使用されると共に、ソースラインが半導体基板内に各
メモリセルのソース領域を連結するように不純物領域を
設けて形成されている。
ートとを有する不揮発性メモリセルがマトリックス状に
配列されてなる半導体記憶装置は、従来フローティング
ゲートとコントロールゲートにそれぞれポリシリコン層
が使用されると共に、ソースラインが半導体基板内に各
メモリセルのソース領域を連結するように不純物領域を
設けて形成されている。
【０００３】フローティングゲートとする第１のポリシ
リコン層は、半導体基板の表面全面に堆積されたのち、
ドレイン領域とソース領域を結ぶ線と垂直方向のフロー
ティングゲートの長さを定めるパターニングを行い、さ
らに層間絶縁膜を介してコントロールゲートとする第２
のポリシリコン層を堆積し、そののち、ゲート電極の形
状にあわせて第２および第１のポリシリコン層をパター
ニングすることにより、フローティングゲートおよびコ
ントロールゲートを形成している。
リコン層は、半導体基板の表面全面に堆積されたのち、
ドレイン領域とソース領域を結ぶ線と垂直方向のフロー
ティングゲートの長さを定めるパターニングを行い、さ
らに層間絶縁膜を介してコントロールゲートとする第２
のポリシリコン層を堆積し、そののち、ゲート電極の形
状にあわせて第２および第１のポリシリコン層をパター
ニングすることにより、フローティングゲートおよびコ
ントロールゲートを形成している。
【０００４】
【発明が解決しようとする課題】フローティングゲート
とコントロールゲートをそれぞれポリシリコン層で形成
する半導体記憶装置では、前述のように第１のポリシリ
コン層がエッチング除去されている部分では、第２のポ
リシリコン層のエッチングによるコントロールゲートや
フローティングゲートのパターニングの際に、半導体基
板までオーバーエッチングされる。このオーバーエッチ
ングされる部分は各メモリセルのソース領域を連結する
ソースラインの連結部分であり、オーバエッチングされ
ることにより図５にソースライン部の断面図が示される
ように、半導体基板31の表面側から導入された不純物領
域32が段差部により不連続となるため、ソースラインの
抵抗が高くなるという問題がある。ソース領域は消去の
際の高圧に耐えうる必要があるため、不純物濃度を一定
値以上に濃くすることができず、一層ソースラインの抵
抗が大きくなる。
とコントロールゲートをそれぞれポリシリコン層で形成
する半導体記憶装置では、前述のように第１のポリシリ
コン層がエッチング除去されている部分では、第２のポ
リシリコン層のエッチングによるコントロールゲートや
フローティングゲートのパターニングの際に、半導体基
板までオーバーエッチングされる。このオーバーエッチ
ングされる部分は各メモリセルのソース領域を連結する
ソースラインの連結部分であり、オーバエッチングされ
ることにより図５にソースライン部の断面図が示される
ように、半導体基板31の表面側から導入された不純物領
域32が段差部により不連続となるため、ソースラインの
抵抗が高くなるという問題がある。ソース領域は消去の
際の高圧に耐えうる必要があるため、不純物濃度を一定
値以上に濃くすることができず、一層ソースラインの抵
抗が大きくなる。
【０００５】一方、前述の製法では、第１のポリシリコ
ン層を堆積後、ポリシリコン層に不純物を導入して低抵
抗化し、そののちパターニングしてポリシリコン層の表
面を酸化させることにより層間絶縁膜を設け、その表面
に第２のポリシリコン層を堆積しているため、第１のポ
リシリコン層のエッチングにより露出した側壁部におい
ては、図６に示すように、半導体基板31の表面にトンネ
ル絶縁膜35を介して設けられた第１のポリシリコン層33
の表面側Ｐは不純物濃度が高いため厚い酸化膜34が形成
されるが、底面側Ｑでは不純物濃度が低いため、酸化膜
が薄く、第２のポリシリコン層とのあいだでリーク特性
が劣化し、電荷保持が不充分であるという問題がある。
ン層を堆積後、ポリシリコン層に不純物を導入して低抵
抗化し、そののちパターニングしてポリシリコン層の表
面を酸化させることにより層間絶縁膜を設け、その表面
に第２のポリシリコン層を堆積しているため、第１のポ
リシリコン層のエッチングにより露出した側壁部におい
ては、図６に示すように、半導体基板31の表面にトンネ
ル絶縁膜35を介して設けられた第１のポリシリコン層33
の表面側Ｐは不純物濃度が高いため厚い酸化膜34が形成
されるが、底面側Ｑでは不純物濃度が低いため、酸化膜
が薄く、第２のポリシリコン層とのあいだでリーク特性
が劣化し、電荷保持が不充分であるという問題がある。
【０００６】本発明はこのような問題を解決するために
なされたもので、半導体記憶装置において、ソースライ
ンの抵抗を下げ、メモリセルの書込み時の電圧の低減化
と共に書込みのバラツキの抑制を図ること、ならびに第
１および第２のポリシリコン層間のリーク特性の改善に
より、電荷保持特性の向上を図ることを目的とする。
なされたもので、半導体記憶装置において、ソースライ
ンの抵抗を下げ、メモリセルの書込み時の電圧の低減化
と共に書込みのバラツキの抑制を図ること、ならびに第
１および第２のポリシリコン層間のリーク特性の改善に
より、電荷保持特性の向上を図ることを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板に設けられたドレイン領域およびソース
領域と、該ドレイン領域およびソース領域とのあいだの
前記半導体基板表面上にトンネル絶縁膜を介して順次設
けられたフローティングゲート、層間絶縁膜およびコン
トロールゲートとからなるメモリセルがマトリックス状
に形成され、横または縦方向に隣り合うメモリセルの各
ソース領域を前記半導体基板の不純物領域で連結してソ
ースラインが形成されてなる半導体記憶装置であって、
前記ソース領域が消去時の耐圧がえられる一定値以下の
不純物濃度で形成され、かつ、前記ソースラインにおけ
る隣り合うメモリセルの各ソース領域のあいだの半導体
基板にリセスが形成され、該リセスの周囲全体に前記各
ソース領域の不純物濃度より濃い不純物領域が形成され
ていることを特徴とする。
は、半導体基板に設けられたドレイン領域およびソース
領域と、該ドレイン領域およびソース領域とのあいだの
前記半導体基板表面上にトンネル絶縁膜を介して順次設
けられたフローティングゲート、層間絶縁膜およびコン
トロールゲートとからなるメモリセルがマトリックス状
に形成され、横または縦方向に隣り合うメモリセルの各
ソース領域を前記半導体基板の不純物領域で連結してソ
ースラインが形成されてなる半導体記憶装置であって、
前記ソース領域が消去時の耐圧がえられる一定値以下の
不純物濃度で形成され、かつ、前記ソースラインにおけ
る隣り合うメモリセルの各ソース領域のあいだの半導体
基板にリセスが形成され、該リセスの周囲全体に前記各
ソース領域の不純物濃度より濃い不純物領域が形成され
ていることを特徴とする。
【０００８】また、本発明の半導体記憶装置の製法は、
（ａ）半導体基板に横（または縦）方向のメモリセルを
分離するセル分離絶縁膜を設け、 （ｂ）前記半導体基板の表面にトンネル絶縁膜を介して
第１のポリシリコン層を堆積し、 （ｃ）第１のポリシリコン層を縦（または横）方向の溝
状にエッチングすることにより、前記セル分離絶縁膜上
におけるフローティングゲートのパターニングをし、 （ｄ）前記セル分離絶縁膜のあいだであって、第１のポ
リシリコン層のエッチングにより露出した半導体基板に
イオン打込みをすることにより高濃度不純物領域を設
け、 （ｅ）（ｃ）工程ののちいずれかの工程で第１のポリシ
リコン層に不純物を導入しておき、該不純物の導入され
た第１のポリシリコン層表面に層間絶縁膜を設け、 （ｆ）前記半導体基板の表面全面に第２のポリシリコン
層を堆積すると共に不純物を導入し、 （ｇ）第２のポリシリコン層および第１のポリシリコン
層をエッチングして各メモリセルのフローティングゲー
トおよびコントロールゲートを形成し、 （ｈ）各メモリセルの前記ゲートの両側の半導体基板に
それぞれ不純物を導入することによりソース領域および
ドレイン領域を設けることによりメモリセルのアレイ部
を形成することを特徴とするものである。
（ａ）半導体基板に横（または縦）方向のメモリセルを
分離するセル分離絶縁膜を設け、 （ｂ）前記半導体基板の表面にトンネル絶縁膜を介して
第１のポリシリコン層を堆積し、 （ｃ）第１のポリシリコン層を縦（または横）方向の溝
状にエッチングすることにより、前記セル分離絶縁膜上
におけるフローティングゲートのパターニングをし、 （ｄ）前記セル分離絶縁膜のあいだであって、第１のポ
リシリコン層のエッチングにより露出した半導体基板に
イオン打込みをすることにより高濃度不純物領域を設
け、 （ｅ）（ｃ）工程ののちいずれかの工程で第１のポリシ
リコン層に不純物を導入しておき、該不純物の導入され
た第１のポリシリコン層表面に層間絶縁膜を設け、 （ｆ）前記半導体基板の表面全面に第２のポリシリコン
層を堆積すると共に不純物を導入し、 （ｇ）第２のポリシリコン層および第１のポリシリコン
層をエッチングして各メモリセルのフローティングゲー
トおよびコントロールゲートを形成し、 （ｈ）各メモリセルの前記ゲートの両側の半導体基板に
それぞれ不純物を導入することによりソース領域および
ドレイン領域を設けることによりメモリセルのアレイ部
を形成することを特徴とするものである。
【０００９】
【作用】本発明によれば、各メモリセルのソース領域を
半導体領域で連結するソースラインの各セルのソース領
域同士のあいだで第１のポリシリコン層がエッチングさ
れた部分に高濃度の不純物領域が深く形成されているた
め、第２のポリシリコン層のエッチングの際に半導体基
板がエッチングされてリセスが形成されても、その部分
に高濃度領域が残り、ソースラインの抵抗が低減化され
る。その結果、ソースラインでの電圧降下が少なくな
り、書込み電圧を低減できると共に、各メモリセルでの
書込みのバラツキを低減できる。
半導体領域で連結するソースラインの各セルのソース領
域同士のあいだで第１のポリシリコン層がエッチングさ
れた部分に高濃度の不純物領域が深く形成されているた
め、第２のポリシリコン層のエッチングの際に半導体基
板がエッチングされてリセスが形成されても、その部分
に高濃度領域が残り、ソースラインの抵抗が低減化され
る。その結果、ソースラインでの電圧降下が少なくな
り、書込み電圧を低減できると共に、各メモリセルでの
書込みのバラツキを低減できる。
【００１０】また、第１のポリシリコン層をエッチング
したのち、熱拡散法により第１のポリシリコン層に不純
物を導入し、酸化させて層間絶縁膜を設けることによ
り、エッチングにより露出した第１のポリシリコン層の
側壁部分も均一な厚さの酸化膜となり、充分な厚さの層
間絶縁膜になる。その結果、第１および第２のポリシリ
コン層のあいだのリーク特性が改善され、電荷の保持特
性が向上する。
したのち、熱拡散法により第１のポリシリコン層に不純
物を導入し、酸化させて層間絶縁膜を設けることによ
り、エッチングにより露出した第１のポリシリコン層の
側壁部分も均一な厚さの酸化膜となり、充分な厚さの層
間絶縁膜になる。その結果、第１および第２のポリシリ
コン層のあいだのリーク特性が改善され、電荷の保持特
性が向上する。
【００１１】
【実施例】つぎに、図面を参照しながら、本発明の半導
体記憶装置について説明する。図１は本発明の半導体記
憶装置の一実施例の部分平面説明図、図２は図１の部分
断面図で（Ａ）は図１のＡ−Ａ線断面図、（Ｂ）は図１
のＢ−Ｂ線断面図、（Ｃ）は図１のＣ−Ｃ線断面図であ
る。図３〜４は本発明の半導体記憶装置の製法の一実施
例の各工程図である。
体記憶装置について説明する。図１は本発明の半導体記
憶装置の一実施例の部分平面説明図、図２は図１の部分
断面図で（Ａ）は図１のＡ−Ａ線断面図、（Ｂ）は図１
のＢ−Ｂ線断面図、（Ｃ）は図１のＣ−Ｃ線断面図であ
る。図３〜４は本発明の半導体記憶装置の製法の一実施
例の各工程図である。
【００１２】図１〜２において、半導体基板１にセル分
離絶縁膜２がマトリックス状に形成され、図１において
横方向に並ぶメモリセルを分離している。メモリセルは
図２（Ｂ）に示されるように、ソース領域11とドレイン
領域13のあいだのチャネル領域14の半導体基板１の表面
にトンネル絶縁膜３を介して第１のポリシリコン層から
なるフローティングゲート４ａ、層間絶縁膜７ａおよび
第２のポリシリコン層からなるコントロールゲート８ａ
が積層され、層間膜15に設けたコンタクト孔にビットコ
ンタクト16が設けられ、保護膜17により覆われている。
さらに横方向に並ぶメモリセルのコントロールゲートを
連結してワードラインＷが設けられている。また、ソー
スラインＳにおける第２のポリシリコン層８のエッチン
グにより、セル分離絶縁膜２のあいだのソースラインＳ
における半導体基板１にリセス９が形成される。その部
分の断面図が図２（Ｃ）に示されるように、本実施例で
は、リセス９が形成される部分に高濃度不純物領域６が
設けられているため、リセス９の周囲に高濃度不純物領
域６が存在している。ソースラインＳにおける各メモリ
セルのソース領域11同士のあいだ、すなわち第２のポリ
シリコン層８のエッチングにより半導体基板の上面がエ
ッチングされた部分にソース領域11の不純物濃度より濃
い不純物領域６が形成されていることに本発明の特徴が
ある。ソース領域11は、このメモリセルを消去にする際
に12Ｖ程度の電圧を印加する必要があるため、高耐圧の
必要がある。そのため、ソース領域11の不純物濃度をあ
まり上げることができず、ソース領域を連結するソース
ラインの抵抗を下げることができない。その上、ソース
ラインＳにおける隣り合うメモリセルのソース領域11同
士のあいだに半導体基板１のエッチングによりリセス９
が形成されると一層ソースラインＳの抵抗を増大させる
が、本発明によればこの連結部に高濃度の不純物領域６
が形成されているため、リセス９が形成されるにもかか
わらず、ソースラインＳの抵抗を従来より低下させるこ
とができ、書込み電圧の低減化および書込みのバラツキ
の減小を達成できる。なお、消去時の耐圧を一層を向上
させるため、ソース領域の周囲11に低濃度領域11ａが形
成されることがある。
離絶縁膜２がマトリックス状に形成され、図１において
横方向に並ぶメモリセルを分離している。メモリセルは
図２（Ｂ）に示されるように、ソース領域11とドレイン
領域13のあいだのチャネル領域14の半導体基板１の表面
にトンネル絶縁膜３を介して第１のポリシリコン層から
なるフローティングゲート４ａ、層間絶縁膜７ａおよび
第２のポリシリコン層からなるコントロールゲート８ａ
が積層され、層間膜15に設けたコンタクト孔にビットコ
ンタクト16が設けられ、保護膜17により覆われている。
さらに横方向に並ぶメモリセルのコントロールゲートを
連結してワードラインＷが設けられている。また、ソー
スラインＳにおける第２のポリシリコン層８のエッチン
グにより、セル分離絶縁膜２のあいだのソースラインＳ
における半導体基板１にリセス９が形成される。その部
分の断面図が図２（Ｃ）に示されるように、本実施例で
は、リセス９が形成される部分に高濃度不純物領域６が
設けられているため、リセス９の周囲に高濃度不純物領
域６が存在している。ソースラインＳにおける各メモリ
セルのソース領域11同士のあいだ、すなわち第２のポリ
シリコン層８のエッチングにより半導体基板の上面がエ
ッチングされた部分にソース領域11の不純物濃度より濃
い不純物領域６が形成されていることに本発明の特徴が
ある。ソース領域11は、このメモリセルを消去にする際
に12Ｖ程度の電圧を印加する必要があるため、高耐圧の
必要がある。そのため、ソース領域11の不純物濃度をあ
まり上げることができず、ソース領域を連結するソース
ラインの抵抗を下げることができない。その上、ソース
ラインＳにおける隣り合うメモリセルのソース領域11同
士のあいだに半導体基板１のエッチングによりリセス９
が形成されると一層ソースラインＳの抵抗を増大させる
が、本発明によればこの連結部に高濃度の不純物領域６
が形成されているため、リセス９が形成されるにもかか
わらず、ソースラインＳの抵抗を従来より低下させるこ
とができ、書込み電圧の低減化および書込みのバラツキ
の減小を達成できる。なお、消去時の耐圧を一層を向上
させるため、ソース領域の周囲11に低濃度領域11ａが形
成されることがある。
【００１３】本発明の半導体記憶装置の製法の一実施例
を後述するように、本発明の製法によれば、マスク数
（マスク工程）を増やすことなく、前記のソースライン
における隣り合ったメモリセルのソース領域11間に高濃
度不純物領域６を簡単に形成できる。
を後述するように、本発明の製法によれば、マスク数
（マスク工程）を増やすことなく、前記のソースライン
における隣り合ったメモリセルのソース領域11間に高濃
度不純物領域６を簡単に形成できる。
【００１４】つぎに、本発明の半導体記憶装置の製法の
一実施例について説明する。図３〜４においても、
（Ａ）は図１のＡ−Ａ線断面図、（Ｂ）は図１のＢ−Ｂ
線断面図、（Ｃ）は図１のＣ−Ｃ線断面図を示してい
る。
一実施例について説明する。図３〜４においても、
（Ａ）は図１のＡ−Ａ線断面図、（Ｂ）は図１のＢ−Ｂ
線断面図、（Ｃ）は図１のＣ−Ｃ線断面図を示してい
る。
【００１５】まず、図３（ａ）に示されるように、横
（または縦）方向のメモリセルを分離するセル分離絶縁
膜２を設ける。ついで、トンネル絶縁膜３を介して第１
のポリシリコン層４を堆積する。さらに第１のポリシリ
コン層４を縦（または横）方向の溝18状にエッチングす
ることにより前記セル分離絶縁膜２上におけるフローテ
ィングゲート４ａのパターニングをする。
（または縦）方向のメモリセルを分離するセル分離絶縁
膜２を設ける。ついで、トンネル絶縁膜３を介して第１
のポリシリコン層４を堆積する。さらに第１のポリシリ
コン層４を縦（または横）方向の溝18状にエッチングす
ることにより前記セル分離絶縁膜２上におけるフローテ
ィングゲート４ａのパターニングをする。
【００１６】具体例としては、ケイ素からなる半導体基
板１上にチッ化ケイ素膜をマスクとして1000〜1100℃、
約300 分間の熱処理により、分離用酸化膜２を10000 〜
11000 Åの厚さで設けた。この例では、分離用酸化膜２
は横方向に並ぶ各メモリセルを分離し、縦方向で切れて
いる部分で横方向に並ぶ各メモリセルのソース領域11を
連結するソースラインＳを構成している。ついで、前記
チッ化ケイ素膜を除去し、チャネル領域の濃度合わせ
（スレッショルド電圧調整）のためのＢ＋のイオン打込
みを行ったのち、900 〜950 ℃、約13分間の熱酸化法に
より約100 Åのトンネル酸化膜を形成した。つぎにシラ
ン（ＳｉＨ4 ）ガスを導入して600 〜650℃で気相反応
させ、第１のポリシリコン層を約2500Åの厚さ堆積させ
た。そののちフォトレジスト膜５でマスクしてドライエ
ッチングでエッチングし、縦方向の溝18状に第１のポリ
シリコン層４を除去した。この第１のポリシリコン層の
エッチングはフローティングゲート４ａの分離用酸化膜
２上での位置を規定するもので、大部分は分離用酸化膜
２上でエッチングされるが、分離用酸化膜２のない部分
は直接半導体基板１が露出する。
板１上にチッ化ケイ素膜をマスクとして1000〜1100℃、
約300 分間の熱処理により、分離用酸化膜２を10000 〜
11000 Åの厚さで設けた。この例では、分離用酸化膜２
は横方向に並ぶ各メモリセルを分離し、縦方向で切れて
いる部分で横方向に並ぶ各メモリセルのソース領域11を
連結するソースラインＳを構成している。ついで、前記
チッ化ケイ素膜を除去し、チャネル領域の濃度合わせ
（スレッショルド電圧調整）のためのＢ＋のイオン打込
みを行ったのち、900 〜950 ℃、約13分間の熱酸化法に
より約100 Åのトンネル酸化膜を形成した。つぎにシラ
ン（ＳｉＨ4 ）ガスを導入して600 〜650℃で気相反応
させ、第１のポリシリコン層を約2500Åの厚さ堆積させ
た。そののちフォトレジスト膜５でマスクしてドライエ
ッチングでエッチングし、縦方向の溝18状に第１のポリ
シリコン層４を除去した。この第１のポリシリコン層の
エッチングはフローティングゲート４ａの分離用酸化膜
２上での位置を規定するもので、大部分は分離用酸化膜
２上でエッチングされるが、分離用酸化膜２のない部分
は直接半導体基板１が露出する。
【００１７】つぎに、前記第１のポリシリコン層４のエ
ッチングにより露出した半導体基板１にイオン打込みを
する。さらにレジスト膜５を除去して第１のポリシリコ
ン層４に不純物を導入する（図３（ｂ）参照）。第１の
ポリシリコン層４への不純物の導入は、電気伝導性を向
上するためである。第１のポリシリコン層４への不純物
の導入は、第１のポリシリコン層の堆積後直ちに行って
もよいが、第１のポリシリコン層のパターニング後に行
うことにより、エッチングにより露出した側壁の底面側
にも充分に不純物が導入され、のちに酸化させて層間絶
縁膜を設けるばあいに、底面側でも均一の厚さで絶縁膜
を形成できるため、好ましい。
ッチングにより露出した半導体基板１にイオン打込みを
する。さらにレジスト膜５を除去して第１のポリシリコ
ン層４に不純物を導入する（図３（ｂ）参照）。第１の
ポリシリコン層４への不純物の導入は、電気伝導性を向
上するためである。第１のポリシリコン層４への不純物
の導入は、第１のポリシリコン層の堆積後直ちに行って
もよいが、第１のポリシリコン層のパターニング後に行
うことにより、エッチングにより露出した側壁の底面側
にも充分に不純物が導入され、のちに酸化させて層間絶
縁膜を設けるばあいに、底面側でも均一の厚さで絶縁膜
を形成できるため、好ましい。
【００１８】具体例としては、前述の第１のポリシリコ
ン層４のエッチングに引き続き、レジストマスク５をそ
のままでリンイオンをドーズ量５Ｅ15／cm2 、打込みエ
ネルギー200keVでイオン打込みし、不純物濃度が１Ｅ20
／cm3 の不純物領域６を形成した。そののち、レジスト
マスク５を除去して800 〜850 ℃、約30分間の熱処理を
することにより、第１のポリシリコン層４に不純物を拡
散させた。
ン層４のエッチングに引き続き、レジストマスク５をそ
のままでリンイオンをドーズ量５Ｅ15／cm2 、打込みエ
ネルギー200keVでイオン打込みし、不純物濃度が１Ｅ20
／cm3 の不純物領域６を形成した。そののち、レジスト
マスク５を除去して800 〜850 ℃、約30分間の熱処理を
することにより、第１のポリシリコン層４に不純物を拡
散させた。
【００１９】つぎに、第１のポリシリコン層４の表面全
面に層間絶縁膜を設け、引き続き第２のポリシリコン層
８を堆積し、第１のポリシリコン層４と同様に電気伝導
性を向上させるための不純物を導入する（図３（ｃ）参
照）。
面に層間絶縁膜を設け、引き続き第２のポリシリコン層
８を堆積し、第１のポリシリコン層４と同様に電気伝導
性を向上させるための不純物を導入する（図３（ｃ）参
照）。
【００２０】具体例としては酸化法により800 〜850
℃、約60分間の熱処理をして100 Åの厚さの酸化ケイ素
膜を設け、さらにＣＶＤ法により、チッ化ケイ素膜を約
200 Åの厚さ設け、さらにシラン（ＳｉＨ4 ）ガスとア
ンモニア（ＮＨ3 ）ガスを導入して酸化ケイ素膜を50Å
の厚さを設けたいわゆるＯＮＯ膜の三層構造で設けた。
ＯＮＯ膜の三層構造とすることにより層間絶縁膜形成プ
ロセスの低温化が可能であるが、いずれかまたは他の絶
縁膜による一層のみで設けてもよい。ついで、第１のポ
リシリコン層４と同じ条件で第２のポリシリコン層８を
約4500Åの厚さ堆積させ、リンイオンをドーズ量１Ｅ16
／cm2 、打込みエネルギー60keV でイオン注入して不純
物を導入した。
℃、約60分間の熱処理をして100 Åの厚さの酸化ケイ素
膜を設け、さらにＣＶＤ法により、チッ化ケイ素膜を約
200 Åの厚さ設け、さらにシラン（ＳｉＨ4 ）ガスとア
ンモニア（ＮＨ3 ）ガスを導入して酸化ケイ素膜を50Å
の厚さを設けたいわゆるＯＮＯ膜の三層構造で設けた。
ＯＮＯ膜の三層構造とすることにより層間絶縁膜形成プ
ロセスの低温化が可能であるが、いずれかまたは他の絶
縁膜による一層のみで設けてもよい。ついで、第１のポ
リシリコン層４と同じ条件で第２のポリシリコン層８を
約4500Åの厚さ堆積させ、リンイオンをドーズ量１Ｅ16
／cm2 、打込みエネルギー60keV でイオン注入して不純
物を導入した。
【００２１】つぎに第２のポリシリコン層８および第１
のポリシリコン層４をエッチングして各メモリセルのフ
ローティングゲート４ａおよびコントロールゲート８ａ
を形成する（図４（ｄ）参照）。この際、ソースライン
Ｓ上で分離酸化膜２のあいだの第１のポリシリコン層４
がすでに除去されている部分18は半導体基板１までエッ
チングされて図４（ｄ）の（Ｃ）にソースラインＳ部の
断面図が示されるようにリセス９が形成される。
のポリシリコン層４をエッチングして各メモリセルのフ
ローティングゲート４ａおよびコントロールゲート８ａ
を形成する（図４（ｄ）参照）。この際、ソースライン
Ｓ上で分離酸化膜２のあいだの第１のポリシリコン層４
がすでに除去されている部分18は半導体基板１までエッ
チングされて図４（ｄ）の（Ｃ）にソースラインＳ部の
断面図が示されるようにリセス９が形成される。
【００２２】具体例としては形成すべきコントロールゲ
ート８ａの形状にレジスト膜19をパターニングしてか
ら、たとえばドライエッチングでエッチングして第２の
ポリシリコン層８、層間絶縁膜７および第１のポリシリ
コン層４をエッチングして各メモリセルのゲート電極を
形成した。
ート８ａの形状にレジスト膜19をパターニングしてか
ら、たとえばドライエッチングでエッチングして第２の
ポリシリコン層８、層間絶縁膜７および第１のポリシリ
コン層４をエッチングして各メモリセルのゲート電極を
形成した。
【００２３】ついで、各メモリセルのゲート電極の両側
にそれぞれ不純物を導入してソース領域11およびドレイ
ン領域13をそれぞれ設けることによりメモリセルのアレ
イ部を形成する（図４（ｅ）、（ｆ）参照）。
にそれぞれ不純物を導入してソース領域11およびドレイ
ン領域13をそれぞれ設けることによりメモリセルのアレ
イ部を形成する（図４（ｅ）、（ｆ）参照）。
【００２４】具体例としてレジスト膜10でドレイン領域
13側を覆い、リンイオンをドーズ量１Ｅ14／cm2 、打込
みエネルギー150keVの条件でイオン注入し、さらにヒ素
イオンをそれぞれドーズ量１Ｅ15／cm2 、打込みエネル
ギー60keV の条件でイオン打込みをした。リンイオンを
イオン打込みして低濃度領域11ａを設け、さらにヒ素イ
オンをイオン打込みする理由は消去時ソースには12Ｖ程
度の高電圧が印加されるため高耐圧構造とするためであ
る。この際、各メモリセルのソース領域11とソース領域
11のあいだのソースラインＳ形成場所も同様にイオン打
込みされ、不純物領域が形成される。前述の条件でイオ
ン打込みされることにより、ソース領域は不純物濃度５
Ｅ19／cm3 程度に形成されるが、ソースラインＳ上のリ
セス９が形成された部分は高濃度不純物領域が深く形成
されているため、１Ｅ20／cm3 程度の不純物領域でリセ
スの下側で連結され、ソースライン全体としては低抵抗
に形成されている。ついで、ソース領域11やソースライ
ンＳ側をレジスト膜12でマスクしてドレイン領域側にボ
ロンイオンをドーズ量４Ｅ13／cm2 、打込みエネルギー
80keV 、ヒ素イオンをドーズ量３Ｅ15／cm2 、打込みエ
ネルギー60keV の条件でそれぞれイオン打込みすること
により、ｐ＋型の高濃度領域13ａおよびドレイン領域13
を形成した。ｐ＋型の高濃度領域13ａを設けるのは、書
込みの際ドレインでのホットエレクトロンの注入で行う
ため、該ホットエレクトロンの発生効率を高め、書込み
時間、書込み電圧の低減を行なうためである。
13側を覆い、リンイオンをドーズ量１Ｅ14／cm2 、打込
みエネルギー150keVの条件でイオン注入し、さらにヒ素
イオンをそれぞれドーズ量１Ｅ15／cm2 、打込みエネル
ギー60keV の条件でイオン打込みをした。リンイオンを
イオン打込みして低濃度領域11ａを設け、さらにヒ素イ
オンをイオン打込みする理由は消去時ソースには12Ｖ程
度の高電圧が印加されるため高耐圧構造とするためであ
る。この際、各メモリセルのソース領域11とソース領域
11のあいだのソースラインＳ形成場所も同様にイオン打
込みされ、不純物領域が形成される。前述の条件でイオ
ン打込みされることにより、ソース領域は不純物濃度５
Ｅ19／cm3 程度に形成されるが、ソースラインＳ上のリ
セス９が形成された部分は高濃度不純物領域が深く形成
されているため、１Ｅ20／cm3 程度の不純物領域でリセ
スの下側で連結され、ソースライン全体としては低抵抗
に形成されている。ついで、ソース領域11やソースライ
ンＳ側をレジスト膜12でマスクしてドレイン領域側にボ
ロンイオンをドーズ量４Ｅ13／cm2 、打込みエネルギー
80keV 、ヒ素イオンをドーズ量３Ｅ15／cm2 、打込みエ
ネルギー60keV の条件でそれぞれイオン打込みすること
により、ｐ＋型の高濃度領域13ａおよびドレイン領域13
を形成した。ｐ＋型の高濃度領域13ａを設けるのは、書
込みの際ドレインでのホットエレクトロンの注入で行う
ため、該ホットエレクトロンの発生効率を高め、書込み
時間、書込み電圧の低減を行なうためである。
【００２５】そののち層間膜15を設けドレイン領域13の
ビットコンタクト16を形成し、各メモリセルのビットコ
ンタクト16を連結することによりビット線を形成し、そ
の上に保護膜17を設けることにより、図１〜２に示され
る半導体記憶装置がえられる。
ビットコンタクト16を形成し、各メモリセルのビットコ
ンタクト16を連結することによりビット線を形成し、そ
の上に保護膜17を設けることにより、図１〜２に示され
る半導体記憶装置がえられる。
【００２６】具体例としては、ＢＰＳＧ膜をＣＶＤ法に
より堆積し、コンタクト孔を設けてアルミニウムを蒸着
法により堆積し、パターニングすることにより配線膜を
形成し、さらにその上にＣＶＤ法によりチッ化ケイ素膜
を設けた。
より堆積し、コンタクト孔を設けてアルミニウムを蒸着
法により堆積し、パターニングすることにより配線膜を
形成し、さらにその上にＣＶＤ法によりチッ化ケイ素膜
を設けた。
【００２７】前記製法ではメモリセルのアレイ部の製法
について説明したが、マイコンなどに使用される半導体
記憶装置ではメモリセルのアレイ部の周辺にメモリセル
を駆動する周辺回路部が同時に形成される。この周辺回
路部の形成はたとえば、前記セルの分離用酸化膜を形成
する前に、たとえばｐ型半導体基板にｎウェルを形成す
る。また、メモリセルのアレイ部形成の際に設けた第１
のポリシリコン層をフローティングゲート４ａの分離絶
縁膜２上のパターニングの際にも周辺回路部ではそのま
ま残存させて、高濃度不純物領域６を形成する際のマス
クとし、第１のポリシリコン層に不純物を導入したの
ち、周辺回路部での第１のポリシリコン層をエッチング
により除去し、引き続き周辺回路部でのゲート酸化膜を
エッチング除去する。この際、メモリセル部をレジスト
膜などでマスキングして行うが、第１のポリシリコン層
とゲート酸化膜を同一のマスクでエッチングできるた
め、従来と同じマスクで第１のポリシリコン層をエッチ
ングできる。そのため、ソースライン上で露出した半導
体基板に高濃度不純物を導入する際に周辺回路部で改め
てマスクを設ける必要がなく、特別のマスク工程を要し
ないで、メモリセルのアレイ部でソースライン上の高濃
度不純物領域を形成できると共に、周辺回路部での回路
を形成することができる。
について説明したが、マイコンなどに使用される半導体
記憶装置ではメモリセルのアレイ部の周辺にメモリセル
を駆動する周辺回路部が同時に形成される。この周辺回
路部の形成はたとえば、前記セルの分離用酸化膜を形成
する前に、たとえばｐ型半導体基板にｎウェルを形成す
る。また、メモリセルのアレイ部形成の際に設けた第１
のポリシリコン層をフローティングゲート４ａの分離絶
縁膜２上のパターニングの際にも周辺回路部ではそのま
ま残存させて、高濃度不純物領域６を形成する際のマス
クとし、第１のポリシリコン層に不純物を導入したの
ち、周辺回路部での第１のポリシリコン層をエッチング
により除去し、引き続き周辺回路部でのゲート酸化膜を
エッチング除去する。この際、メモリセル部をレジスト
膜などでマスキングして行うが、第１のポリシリコン層
とゲート酸化膜を同一のマスクでエッチングできるた
め、従来と同じマスクで第１のポリシリコン層をエッチ
ングできる。そのため、ソースライン上で露出した半導
体基板に高濃度不純物を導入する際に周辺回路部で改め
てマスクを設ける必要がなく、特別のマスク工程を要し
ないで、メモリセルのアレイ部でソースライン上の高濃
度不純物領域を形成できると共に、周辺回路部での回路
を形成することができる。
【００２８】そののち、周辺回路部のゲート酸化膜を設
け、前述の第２のポリシリコン層を堆積させて周辺部ト
ランジスタのゲート電極とし、イオン注入によりソース
領域およびドレイン領域を形成する。
け、前述の第２のポリシリコン層を堆積させて周辺部ト
ランジスタのゲート電極とし、イオン注入によりソース
領域およびドレイン領域を形成する。
【００２９】前記実施例ではｐ型半導体基板の例で説明
したが、ｎ型半導体基板でも導入する不純物を前記実施
例と逆の導電型にすることにより、同様にできる。
したが、ｎ型半導体基板でも導入する不純物を前記実施
例と逆の導電型にすることにより、同様にできる。
【００３０】
【発明の効果】本発明によれば、特別のマスク工程を増
やさないでソースラインの抵抗を下げることができるた
め、メモリセル書込み時におけるソースラインでの電圧
降下を抑制させることができ、その結果、低電圧による
書込みが可能となる。これに伴い、各メモリセルでの書
込みのバラツキを低減させることができる。
やさないでソースラインの抵抗を下げることができるた
め、メモリセル書込み時におけるソースラインでの電圧
降下を抑制させることができ、その結果、低電圧による
書込みが可能となる。これに伴い、各メモリセルでの書
込みのバラツキを低減させることができる。
【００３１】さらに第１のポリシリコン層への不純物の
導入を、第１のポリシリコン層をエッチングしたのちに
熱拡散法により行うことにより、エッチングにより露出
したポリシリコン層の側壁の底面側も均一な酸化膜厚で
層間膜を形成することができるため、第１および第２の
ポリシリコン層間のリーク特性を向上させることがで
き、メモリセルの電荷保持特性を向上させることができ
る。
導入を、第１のポリシリコン層をエッチングしたのちに
熱拡散法により行うことにより、エッチングにより露出
したポリシリコン層の側壁の底面側も均一な酸化膜厚で
層間膜を形成することができるため、第１および第２の
ポリシリコン層間のリーク特性を向上させることがで
き、メモリセルの電荷保持特性を向上させることができ
る。
【図１】本発明の半導体記憶装置の一実施例の部分平面
説明図である。
説明図である。
【図２】図１の部分断面図で（Ａ）は図１のＡ−Ａ線断
面図、（Ｂ）は図１のＢ−Ｂ線断面図、（Ｃ）は図１の
Ｃ−Ｃ線断面図である。
面図、（Ｂ）は図１のＢ−Ｂ線断面図、（Ｃ）は図１の
Ｃ−Ｃ線断面図である。
【図３】本発明の半導体記憶装置の製法の一実施例の各
工程を示す断面説明図である。
工程を示す断面説明図である。
【図４】本発明の半導体記憶装置の製法の一実施例の各
工程を示す断面説明図である。
工程を示す断面説明図である。
【図５】従来の半導体記憶装置のソースラインのオーバ
エッチングされた部分の断面説明図である。
エッチングされた部分の断面説明図である。
【図６】従来の半導体記憶装置の第１のポリシリコン層
をエッチングしたのちの酸化膜を設けた状態の断面説明
図である。
をエッチングしたのちの酸化膜を設けた状態の断面説明
図である。
１ 半導体基板 ２ セル分離絶縁膜 ３ トンネル絶縁膜 ４ 第１のポリシリコン層 ４ａ フローティングゲート ６ 高濃度不純物領域 ７ａ 層間絶縁膜 ８ 第２のポリシリコン層 ８ａ コントロールゲート ９ リセス 11 ソース領域 13 ドレイン領域 Ｓ ソースライン
Claims (2)
- 【請求項１】 半導体基板に設けられたドレイン領域お
よびソース領域と、該ドレイン領域およびソース領域と
のあいだの前記半導体基板表面上にトンネル絶縁膜を介
して順次設けられたフローティングゲート、層間絶縁膜
およびコントロールゲートとからなるメモリセルがマト
リックス状に形成され、横または縦方向に隣り合うメモ
リセルの各ソース領域を前記半導体基板の不純物領域で
連結してソースラインが形成されてなる半導体記憶装置
であって、前記ソース領域が消去時の耐圧がえられる一定値以下の
不純物濃度で形成され、かつ、 前記ソースラインにおけ
る隣り合うメモリセルの各ソース領域のあいだの半導体
基板にリセスが形成され、該リセスの周囲全体に前記各
ソース領域の不純物濃度より濃い不純物領域が形成され
てなる半導体記憶装置。 - 【請求項２】 （ａ）半導体基板に横（または縦）方向
の各メモリセルを分離するセル分離絶縁膜を設け、 （ｂ）前記半導体基板の表面にトンネル絶縁膜を介して
第１のポリシリコン層を堆積し、 （ｃ）第１のポリシリコン層を縦（または横）方向の溝
状にエッチングすることにより、前記セル分離絶縁膜上
におけるフローティングゲートのパターニングをし、 （ｄ）前記セル分離絶縁膜のあいだであって、第１のポ
リシリコン層のエッチングにより露出した半導体基板に
イオン打込みをすることにより高濃度不純物領域を設
け、 （ｅ）（ｃ）工程ののちいずれかの工程で第１のポリシ
リコン層に不純物を導入しておき、該不純物の導入され
た第１のポリシリコン層表面に層間絶縁膜を設け、 （ｆ）前記半導体基板の表面全面に第２のポリシリコン
層を堆積すると共に不純物を導入し、 （ｇ）第２のポリシリコン層および第１のポリシリコン
層をエッチングして、各メモリセルのフローティングゲ
ートおよびコントロールゲートを形成し、 （ｈ）各メモリセルの前記ゲートの両側の半導体基板に
それぞれ不純物を導入することによりソース領域および
ドレイン領域を設けることによりメモリセルのアレイ部
を形成することを特徴とする半導体記憶装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34449392A JP2872874B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体記憶装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34449392A JP2872874B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体記憶装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196712A JPH06196712A (ja) | 1994-07-15 |
| JP2872874B2 true JP2872874B2 (ja) | 1999-03-24 |
Family
ID=18369697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34449392A Expired - Fee Related JP2872874B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体記憶装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2872874B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3669221B2 (ja) | 1998-12-11 | 2005-07-06 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP5064651B2 (ja) * | 2003-11-14 | 2012-10-31 | ラピスセミコンダクタ株式会社 | 半導体記憶装置 |
-
1992
- 1992-12-24 JP JP34449392A patent/JP2872874B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196712A (ja) | 1994-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |