JPH08172199A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH08172199A
JPH08172199A JP6316129A JP31612994A JPH08172199A JP H08172199 A JPH08172199 A JP H08172199A JP 6316129 A JP6316129 A JP 6316129A JP 31612994 A JP31612994 A JP 31612994A JP H08172199 A JPH08172199 A JP H08172199A
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JP
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semiconductor layer
film
region
forming
insulating film
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JP6316129A
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English (en)
Inventor
Toshiyuki Kishi
敏幸 岸
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Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【構成】 絶縁膜上に形成したＭＯＳ型半導体装置およ
びＭＯＮＯＳ型半導体不揮発性記憶装置のソース６領域
とドレイン５領域の半導体層３膜厚が、チャネル領域７
の半導体層３膜厚より厚膜であること、あるいはソース
６領域とドレイン５領域の半導体層３膜厚のいずれか
が、チャネル領域７の半導体層３膜厚より厚膜であるこ
とを特徴とする半導体装置とその製造方法。 【効果】 本発明の半導体装置の構造およびその製造方
法においてバルクコンタクトを設けるため安定したトラ
ンジスタ特性が得られる。また本発明の半導体不揮発性
記憶装置の構造およびその製造方法においてもバルクコ
ンタクトを設けるため書き込み消去時のゲート電極とチ
ャネル領域の電位差が安定し、書き込み消去動作を安定
に行うことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は絶縁膜上の半導体層に形
成するＭＯＳ型半導体装置の構造とその製造方法とに関
する。
【０００２】
【従来の技術】支持基板に形成する絶縁膜の上に導体層
を有する半導体基板、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置
が知られている。
【０００３】このＳＯＩ基板を用いる半導体装置におい
ては、素子間の完全な絶縁分離が可能であり、ラッチア
ップやソフトエラーを抑制することができるという利点
をもつことが知られている。
【０００４】さらにまた、絶縁膜に形成する半導体層を
薄膜化する半導体装置では、空乏層電荷の大部分がゲー
トのポテンシャルに支配されるため、短チャネル効果の
抑制や電流駆動能力の向上などの効果が得られる。
【０００５】このＳＯＩ基板を用いた従来のＭＯＳ型の
半導体装置の構造を、図１９の断面図を用いて説明す
る。
【０００６】図１９に示すように、ＳＯＩ基板は支持基
板１と絶縁膜２と半導体層３からなる。そして、半導体
層３の周囲と下面は、フィールド酸化膜３１と絶縁膜２
とにより完全に絶縁分離している。
【０００７】半導体層３に設けるチャネル領域７上にゲ
ート酸化膜１４とゲート電極８とを設ける、いわゆるＭ
ＯＳ型半導体装置を構成している。
【０００８】さらにゲート電極８に整合する領域の半導
体層３には、ソース６とドレイン５とを設ける。そして
ゲート電極８に整合して設けるソース６とドレイン５と
の高濃度不純物層は、絶縁膜２に接している。
【０００９】さらに層間絶縁膜３２に設けるコンタクト
ホールを介して、ソース６とドレイン５と接続する配線
３３を設ける。
【００１０】この支持基板１と絶縁膜２と半導体層３と
からなるＳＯＩ基板を用いた半導体装置でも、バルクシ
リコン基板を用いた半導体装置で課題となる、ソース６
とドレイン５との高濃度不純物層と、バルクシリコン基
板とで構成するＰＮ接合の寄生容量が発生する。
【００１１】このため、図１９に示す構造のように、半
導体層３の膜厚を１００ｎｍ以下に薄膜化し、ソース６
とドレイン５との高濃度不純物層を絶縁膜２と接する構
造とし、高濃度不純物層と半導体層３に形成されるＰＮ
接合をゲート電極８直下の半導体層３領域のみにしてい
る。
【００１２】
【発明が解決しようとする課題】図１９を用いて説明し
たＭＯＳ型半導体装置では、半導体層３の膜厚が１００
ｎｍ以下と薄い。このため、ソース６とドレイン５との
高濃度不純物層の不純物は、絶縁膜２に接するまで満た
されている。
【００１３】したがって、チャネル領域７の半導体層３
は、ソース６とドレイン５とフィールド酸化膜３１とに
より完全に囲まれているため、電気的にフローティング
な構造となっている。
【００１４】このような電気的にフローティング構造を
有するＭＯＳ型の半導体装置を駆動すると、たとえばＮ
チャネルＭＯＳ半導体装置では、ドレイン５近傍の空乏
層内で発生するホールが半導体層３に蓄積し、全体のポ
テンシャルを上げ、ソース６からの電子注入を顕著に
し、電流特性の変動をもたらす。
【００１５】この電流特性の変動現象は、電源電圧が高
いほどドレイン領域近傍での電界が高くなるため顕著と
なる。
【００１６】したがって、この半導体装置により構成す
る入出力保護回路や、降圧回路や、昇圧回路などの駆動
電圧が高い回路領域では、その信頼性が低下するという
問題点が発生する。
【００１７】さらにまた、ソース６とドレイン５との高
濃度不純物層が絶縁膜２との界面にまで達していること
により、半導体層３と絶縁膜２界面に存在する界面準位
によりリーク電流が発生するという問題点も発生する。
【００１８】つぎに図１９を用いて説明したＭＯＳ型半
導体装置と同様な構造を有する半導体不揮発性記憶装置
について、図２０の断面図を用いて説明する。
【００１９】図２０に示すように、ＳＯＩ基板は支持基
板１と絶縁膜２と半導体層３とからなる。そして、半導
体層３の周辺と下面とは、フィールド酸化膜３１と絶縁
膜２とにより完全に絶縁分離している。
【００２０】さらに半導体層３に設けるチャネル領域７
上に、トンネル酸化膜１１と窒化シリコン膜１２とトッ
プ酸化膜１３とゲート電極８とを設け、いわゆるＭＯＮ
ＯＳ型半導体不揮発性記憶装置を構成している。
【００２１】このトンネル酸化膜１１と窒化シリコン膜
１２とトップ酸化膜１３とが、メモリゲート絶縁膜とな
る。
【００２２】ゲート電極８に整合して設けるソース６と
ドレイン５との高濃度不純物層は、絶縁膜２に接してい
る。
【００２３】さらに、ゲート電極８に整合する領域の半
導体層３には、ソース６とドレイン５とを設ける。そし
て層間絶縁膜３２に設けるコンタクトホールを介して、
ソース６とドレイン５と接続する配線３３を設ける。
【００２４】この支持基板１と絶縁膜２と半導体層３と
からなるＳＯＩ基板を用いた半導体不揮発性記憶装置で
も、バルクシリコン基板を用いた半導体装置で課題とな
る、ソース６とドレイン５との高濃度不純物層と、バル
クシリコン基板とで構成するＰＮ接合の寄生容量が発生
する。
【００２５】このため、図２０に示す構造のように、半
導体層３の膜厚を１００ｎｍ以下に薄膜化し、さらにソ
ース６とドレイン５との高濃度不純物層を絶縁膜２と接
する構造とし、高濃度不純物層と半導体層３とに形成す
るＰＮ接合をゲート電極８直下の半導体層３領域のみに
している。
【００２６】この図２０に示したＭＯＮＯＳ型不揮発性
記憶装置においては、図１９で示したＭＯＳ型半導体装
置と同様に、チャネル領域７の半導体層３が電気的にフ
ローティングとなっている。
【００２７】このために、電気的にフローティングデー
タなＭＯＮＯＳ型不揮発性記憶装置は、書き込み消去時
にチャネル領域７の電位が安定せず、半導体不揮発性記
憶装置は誤動作を生じるという問題点が発生する。
【００２８】本発明の目的は上記課題を解決して、電源
電圧が高い回路領域での信頼性を向上することが可能な
半導体装置の構造と、この構造を得るための製造方法
と、書き込み消去動作を確実に行うことが可能な半導体
不揮発性記憶装置の構造と、この構造を得るための製造
方法とを提供することである。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＭＯＳ型半導体装置と半導体不揮発性記憶
装置との半導体装置の構造とその製造方法とは、下記記
載の手段を採用する。
【００３０】本発明の半導体装置は、支持基板と絶縁膜
と半導体層とを備え、半導体層はその膜厚が異なる厚膜
形成領域と薄膜形成領域とを有することを特徴とする。
【００３１】本発明の半導体装置は、支持基板と絶縁膜
と半導体層とを備え、絶縁膜上に設ける半導体層膜厚
は、半導体不揮発性記憶装置から構成するメモリセル領
域を設ける半導体層膜厚と入出力保護回路を設ける領域
の半導体層膜厚と、ＭＯＳ型半導体装置から構成する内
部回路を設ける半導体層膜厚とで異なることを特徴とす
る。
【００３２】本発明の半導体装置は、支持基板と絶縁膜
と半導体層とを備え、絶縁膜上に設ける半導体層膜厚
は、半導体不揮発性記憶装置から構成するメモリセル領
域を設ける半導体層膜厚と入出力保護回路を設ける領域
の半導体層膜厚とは、ＭＯＳ型半導体装置から構成する
内部回路を設ける半導体層膜厚より厚いことを特徴とす
る。
【００３３】本発明の半導体装置は、支持基板と絶縁膜
と半導体層とを備え、ソースとドレインとを設ける半導
体層膜厚はＭＯＳ型半導体装置のチャネル領域の半導体
層膜厚より厚膜であり、ソースとドレインとの厚膜形成
領域とチャネル領域の薄膜形成領域との境界領域領域は
膜厚が除々に変化しており、さらにソースとドレインは
このソースドレインと逆導電型の半導体層を介して半導
体層の下層である絶縁膜と分離しており、さらに厚膜形
成領域の半導体層に半導体層と同導電型のバルクコンタ
クトを備えることを特徴とする。
【００３４】本発明の半導体装置は、支持基板と絶縁膜
と半導体層とを備え、ソースの半導体層膜厚はＭＯＳ型
半導体装置のチャネル領域の半導体層膜厚より厚膜であ
り、ソースの厚膜形成領域とチャネル領域の薄膜形成領
域との境界領域は膜厚が除々に変化しており、さらにソ
ースはこのソースと逆導電型の半導体層を介して半導体
層の下層である絶縁膜と分離しており、さらにドレイン
は半導体層の下層である絶縁膜と接しており、さらに厚
膜形成領域の半導体層にこの半導体層と同導電型のバル
クコンタクトを備えることを特徴とする。
【００３５】本発明の半導体装置は、支持基板と絶縁膜
と半導体層とを備え、ドレインの半導体層の膜厚はＭＯ
Ｓ型半導体装置のチャネル領域の半導体層膜厚より厚膜
であり、ドレインの厚膜形成領域とチャネル領域の薄膜
形成領域との境界領域は膜厚が除々に変化しており、さ
らにドレインはこのドレインと逆導電型の半導体層を介
して半導体層の下層である絶縁膜と分離しており、さら
にソースは半導体層の下層である絶縁膜と接しており、
さらに厚膜形成領域の半導体層にこの半導体層と同導電
型のバルクコンタクトを備えることを特徴とする。
【００３６】本発明の半導体装置は、支持基板と絶縁膜
と半導体層とを備え、ソースとドレインの半導体層膜厚
はＭＮＯＳ型あるいはＭＯＮＯＳ型の半導体不揮発性記
憶装置のチャネル領域の半導体層膜厚より厚膜であり、
ソースとドレインの厚膜形成領域とチャネル領域の薄膜
形成領域との境界は膜厚が除々に変化しており、ソース
とドレインの高濃度不純物層はこのソースドレインと逆
導電型の半導体層を介して半導体層の下層である絶縁膜
と分離しており、さらに厚膜形成領域の半導体層にこの
半導体層と同導電型のバルクコンタクトを備えることを
特徴とする。
【００３７】本発明の半導体装置は、支持基板と絶縁膜
と半導体層とを備え、ソースの半導体層膜厚は、ＭＮＯ
Ｓ型あるいはＭＯＮＯＳ型半導体不揮発性記憶装置のチ
ャネル領域の半導体層膜厚より厚膜であり、ソース領域
の厚膜形成領域とチャネル領域の薄膜形成領域との境界
領域は膜厚が除々に変化しており、ソースはこのソース
と逆導電型の半導体層を介して半導体層の下層である絶
縁膜と分離しており、さらにドレイン領域の高濃度不純
物層は半導体層の下層である絶縁膜と接しており、さら
に厚膜形成領域の半導体層にこの半導体層と同導電型の
バルクコンタクトとを備えることを特徴とする。
【００３８】本発明の半導体装置は、支持基板と絶縁膜
と半導体層とを備え、ドレインの半導体層膜厚は、ＭＮ
ＯＳ型あるいはＭＯＮＯＳ型半導体不揮発性記憶装置の
チャネル領域の半導体層膜厚より厚膜であり、ドレイン
の厚膜形成領域とチャネル領域の薄膜形成領域との境界
領域は膜厚が除々に変化しており、さらにドレインはこ
のドレインと逆導電型の半導体層を介して半導体層の下
層である絶縁膜と分離しており、さらにソースは半導体
層の下層である絶縁膜と接しており、さらに厚膜形成領
域の半導体層にこの半導体層と同導電型のバルクコンタ
クトを備えることを特徴とする。
【００３９】本発明の半導体装置の製造方法は、支持基
板と絶縁膜と半導体層とを有する半導体基板の半導体層
の上に感光性樹脂を形成し、感光性樹脂をエッチングマ
スクに用いて薄膜形成領域の半導体層をエッチングする
工程と、ゲート酸化膜を形成し、ゲート電極材料を全面
に形成し、ゲート電極材料上に感光性樹脂を形成する工
程と、感光性樹脂をエッチングマスクに用いてゲート電
極材料をパターニングしてゲート電極を形成し、ゲート
電極に整合する領域の半導体層にこの半導体層と逆導電
型の不純物を導入してソースとドレインとを形成する工
程と、感光性樹脂をマスクとして用いてバルクコンタク
ト領域に半導体層と同導電型の不純物を導入してバルク
コンタクトを形成し、層間絶縁膜を全面に形成し、この
層間絶縁膜にコンタクトホールを形成し、配線を形成す
る工程とを有することを特徴とする。
【００４０】本発明の半導体装置の製造方法は、支持基
板と絶縁膜と半導体層とを有する半導体基板の半導体層
上に感光性樹脂を形成し、感光性樹脂をエッチングマス
クに用いて薄膜形成領域の半導体層をエッチングする工
程と、トンネル酸化膜と窒化シリコン膜とトップ酸化膜
からなるメモリゲート絶縁膜を形成し、ゲート電極材料
を全面に形成し、ゲート電極材料上に感光性樹脂を形成
する工程と、感光性樹脂をエッチングマスクに用いてゲ
ート電極材料をパターニングしてゲート電極を形成し、
ゲート電極に整合する領域の半導体層にこの半導体層と
逆導電型の不純物を導入してソースとドレインを形成す
る工程と、感光性樹脂をマスクとして用いバルクコンタ
クト領域に半導体層と同導電型の不純物を導入してバル
クコンタクトを形成し、層間絶縁膜を全面に形成し、層
間絶縁膜にコンタクトホールを形成し、配線を形成する
工程とを有することを特徴とする。
【００４１】本発明の半導体装置の製造方法は、支持基
板と絶縁膜と半導体層とを有する半導体基板の半導体層
の上にパッド酸化膜と耐酸化膜とを形成し、薄膜形成領
域の耐酸化膜をエッチング除去し、耐酸化膜を酸化防止
膜として用いる選択酸化法により薄膜形成領域にフィー
ルド酸化膜を形成し、耐酸化膜を除去し、パッド酸化膜
と薄膜形成領域に形成するフィールド酸化膜とを除去
し、半導体層にパッド酸化膜を形成し、そのパッド酸化
膜上に耐酸化膜を形成する工程と、素子分離領域の耐酸
化膜をエッチング除去し、耐酸化膜を酸化防止膜として
用いる選択酸化法によりフィールド酸化膜を素子分離領
域に形成し、素子形成領域が絶縁膜により囲む薄膜形成
領域と素子形成領域が素子分離絶縁膜によって分離する
厚膜形成領域とを形成する工程と、耐酸化膜を除去し、
さらにパッド酸化膜を除去し、ゲート酸化膜を形成し、
ゲート酸化膜上に感光性樹脂を形成し、感光性樹脂をエ
ッチングマスクに用いてゲート酸化膜をパターニング
し、さらにトンネル酸化膜と窒化シリコン膜とトップ酸
化膜とからなるメモリゲート絶縁膜を形成し、トップ酸
化膜上に感光性樹脂を形成する工程と、感光性樹脂をエ
ッチングマスクに用いてトップ酸化膜と窒化シリコン膜
とをパターニングし、ゲート電極材料を全面に形成し、
ゲート電極材料上に感光性樹脂を形成する工程と、感光
性樹脂をエッチングマスクに用いてゲート電極材料をパ
ターニングしてゲート電極を形成し、ゲート電極に整合
する領域の半導体層に半導体層と逆導電型の不純物を導
入してソースとドレインを形成する工程と、感光性樹脂
をマスクとして用いてバルクコンタクト領域に半導体層
と同導電型の不純物を導入してバルクコンタクトを形成
し、層間絶縁膜を全面に形成し、層間絶縁膜にコンタク
トホールを形成し、配線を形成する工程とを有すること
を特徴とする。
【００４２】本発明の半導体装置の製造方法は、支持基
板と絶縁膜と半導体層とを有する半導体基板の半導体層
の上に感光性樹脂を形成し、感光性樹脂をエッチングマ
スクに用いて薄膜形成領域の半導体層をエッチングする
工程と、半導体層にパッド酸化膜を形成し、そのパッド
酸化膜上に耐酸化膜を形成する工程と、素子分離領域の
耐酸化膜をエッチング除去し、耐酸化膜を酸化防止膜と
して用いる選択酸化法によりフィールド酸化膜を素子分
離領域に形成し、素子形成領域が絶縁膜により囲む薄膜
形成領域と、素子形成領域がフィールド酸化膜によって
分離する厚膜形成領域とを形成する工程と、耐酸化膜と
パッド酸化膜を除去し、ゲート酸化膜を形成し、ゲート
酸化膜上に感光性樹脂を形成し、感光性樹脂をエッチン
グマスクに用いてゲート酸化膜をパターニングし、さら
にトンネル酸化膜と窒化シリコン膜とトップ酸化膜から
なるメモリゲート絶縁膜を形成し、トップ酸化膜上に感
光性樹脂を形成する工程と、感光性樹脂をエッチングマ
スクに用いてトップ酸化膜と窒化シリコン膜とをパター
ニングし、ゲート電極材料を全面に形成し、ゲート電極
材料上に感光性樹脂を形成する工程と、感光性樹脂をエ
ッチングマスクに用いてゲート電極材料をパターニング
してゲート電極を形成し、ゲート電極に整合する領域の
半導体層に半導体層と逆導電型の不純物を導入してソー
スとドレインを形成する工程と、感光性樹脂をマスクと
して用いてバルクコンタクト領域に半導体層と同導電型
の不純物を導入してバルクコンタクトを形成し、層間絶
縁膜を全面に形成し、層間絶縁膜にコンタクトホールを
形成し、配線を形成する工程とを有することを特徴とす
る。
【００４３】本発明の半導体装置の製造方法は、支持基
板と絶縁膜と半導体層とを有する半導体基板の半導体層
上にパッド酸化膜と耐酸化膜とを形成し、チャネル領域
の耐酸化膜をエッチング除去し、耐酸化膜を酸化防止膜
として用いる選択酸化処理によりチャネル領域にフィー
ルド酸化膜を形成し、耐酸化膜とパッド酸化膜を除去
し、ゲート酸化膜を形成し、ゲート電極材料を全面に形
成し、ゲート電極材料上に感光性樹脂を形成する工程
と、感光性樹脂をエッチングマスクに用いてゲート電極
材料をパターニングしてゲート電極を形成し、ゲート電
極に整合する領域の半導体層に半導体層と逆導電型の不
純物を導入してソースとドレインを形成する工程と、感
光性樹脂をマスクとして用いてバルクコンタクト領域に
半導体層と同導電型の不純物を導入してバルクコンタク
トを形成し、層間絶縁膜を全面に形成し、層間絶縁膜に
コンタクトホールを形成し、配線を形成する工程とを有
することを特徴とする。
【００４４】本発明の半導体装置の製造方法は、支持基
板と絶縁膜と半導体層とを有する半導体基板の半導体層
上にパッド酸化膜と耐酸化膜とを形成し、チャネル領域
の耐酸化膜をエッチング除去し、耐酸化膜を酸化防止膜
として用いる選択酸化法によってチャネル領域にフィー
ルド酸化膜を形成し、耐酸化膜とパッド酸化膜とを除去
し、トンネル酸化膜と窒化シリコン膜とトップ酸化膜か
らなるメモリゲート絶縁膜を形成し、ゲート電極材料を
全面に形成し、ゲート電極材料上に感光性樹脂を形成す
る工程と、感光性樹脂をエッチングマスクに用いてゲー
ト電極材料をパターニングしてゲート電極を形成し、ゲ
ート電極に整合する領域の半導体層に半導体層と逆導電
型の不純物を導入してソースとドレインとを形成する工
程と、感光性樹脂をマスクとして用いてバルクコンタク
ト領域に半導体層と同導電型の不純物を導入してバルク
コンタクトを形成し、層間絶縁膜を全面に形成し、層間
絶縁膜にコンタクトホールを形成し、配線を形成する工
程とを有することを特徴とする。
【００４５】
【作用】本発明の半導体装置は、ソースとドレインとの
いずれか、あるいはソースとドレインとの両方の半導体
層膜厚をチャネル領域の半導体層膜厚より厚膜とする。
【００４６】さらに、ソース領域あるいはドレイン領域
の高濃度不純物層は、半導体層の下層である絶縁膜と接
しないような構造を採用する。さらにまた、チャネル領
域の半導体層と導通するバルクコンタクトを設けてい
る。
【００４７】このようにチャネル領域の半導体層にバル
クコンタクトを設けているため、半導体層が電気的にフ
ローティングとはならない。
【００４８】したがって、ドレイン近傍の空乏層内で発
生する電荷はバルク側に流れる。この結果、ＭＯＳ型半
導体装置は、電荷が半導体層に蓄積してポテンシャルを
上げることはなく、電流特性の変動や、ソースドレイン
耐圧の低下は発生しない。
【００４９】同じように半導体不揮発性記憶装置におい
ても、バルクコンタクトを設ける。このため書き込み消
去時のゲート電極とチャネル領域の電位差が安定し、書
き込み消去動作を確実に行うことができる。
【００５０】
【実施例】以下図面を用いて本発明の実施例を説明す
る。まずはじめに、図１の断面図を用いて本発明の実施
例における半導体装置の構造を説明する。
【００５１】本発明のＭＯＳ型の半導体装置は、図１に
示すように、支持基板１と絶縁膜２と半導体層３とを有
するＳＯＩ基板を使用する。
【００５２】そして、ゲート電極８とゲート酸化膜１４
と半導体層３とからなるＭＯＳ型半導体装置を設けてい
る。
【００５３】このＭＯＳ型半導体装置のドレイン５領域
の半導体層３の膜厚は、チャネル領域７の半導体層３の
膜厚より厚膜としている。
【００５４】この厚膜形成領域と薄膜形成領域の境界領
域の半導体層３は、図１に示すように、ゲート酸化膜１
４とゲート電極８との被覆性を良くするため、半導体層
３の膜厚が除々に変化するように構成している。
【００５５】このように本発明のＭＯＳ型半導体装置の
半導体層３は、薄膜形成領域と厚膜形成領域を設ける構
造を採用する。
【００５６】さらに本発明のＭＯＳ型半導体装置は、ソ
ース６の高濃度不純物層は絶縁膜２と接する構造であ
り、これに対してドレイン５の高濃度不純物層は絶縁膜
２に接しない構造を採用する。
【００５７】さらに半導体層３の厚膜形成領域に、絶縁
膜２に接しないようなバルクコンタクト２１の高濃度不
純物層を設ける。
【００５８】この図１に示す構造により、ＭＯＳ型半導
体装置のチャネル領域７は、バルクコンタクト２１と導
通する、そしてさらにソース６とドレイン５とバルクコ
ンタクト２１の高濃度不純物層は導通する構造となる。
【００５９】ドレイン５とソース６とバルクコンタクト
２１とのそれぞれの高濃度不純物層は、フィールド酸化
膜３１により絶縁分離する。
【００６０】さらに層間絶縁膜３２に設けるコンタクト
ホールを介して配線３３は、ドレイン５とソース６とバ
ルクコンタクト２１とに接続する。
【００６１】チャネル領域７の半導体層３に接続するバ
ルクコンタクト２１を設けることが可能となり、このバ
ルクコンタクト２１によって半導体層３は、電気的にフ
ローティングとはならない。
【００６２】したがって、ドレイン５近傍の空乏層内で
発生する電荷は、バルクコンタクト２１側に流れる。
【００６３】このため、空乏層内で発生する電荷は、半
導体層３に蓄積してポテンシャルを上げることはなく、
安定したトランジスタ動作を有するＭＯＳ型半導体装置
を得ることができる。
【００６４】つぎに、図２の断面図に本発明の実施例に
おける半導体不揮発性記憶装置の構造を示す。
【００６５】図２に示すように、本発明の実施例におけ
る半導体不揮発性記憶装置は、支持基板１の絶縁膜２を
介して半導体層３を設ける。
【００６６】さらに、半導体層３上に設けるトンネル酸
化膜１１と窒化シリコン膜１２とトップ酸化膜１３とか
らなる酸化シリコン膜と窒化シリコン膜と酸化シリコン
膜とのＯＮＯ膜を有し、ＭＯＮＯＳ型の半導体不揮発性
記憶装置を構成している。
【００６７】このトンネル酸化膜１１と窒化シリコン膜
１２とトップ酸化膜１３とが、メモリゲート絶縁膜とな
る。
【００６８】このＭＯＮＯＳ型の半導体不揮発性記憶装
置は、図１を用いて説明したＭＯＳ型の半導体装置と同
様に、ソース６の高濃度不純物層は絶縁膜２と接し、ド
レイン５の高濃度不純物層は絶縁膜２と接しない構造を
採用する。
【００６９】さらに半導体層３の厚膜形成領域に、絶縁
膜２と接しないようにバルクコンタクト２１の高濃度不
純物層を設ける。
【００７０】さらにそのうえ層間絶縁膜３２のコンタク
トホールを介して配線３３をソース６とドレイン５とバ
ルクコンタクト２１と接続するように設ける。
【００７１】このため半導体不揮発性記憶素子のチャネ
ル領域７は、バルクコンタクト２１と導通する構造とな
る。
【００７２】この図２に示すように、本発明の半導体不
揮発性記憶装置のドレイン５領域の半導体層３の膜厚
は、チャネル領域７のソース６を設ける半導体層３の膜
厚より厚膜であることを特徴とする。
【００７３】このため半導体層３に導通するバルクコン
タクト２１を設けることができ、書き込み消去時のゲー
ト電極８とチャネル領域７の電位差は、ゲート電極８に
印加する電圧により決めることが可能となる。
【００７４】すなわち、ゲート電極８に印加する電圧に
より、バルクコンタクト２１からキャリアの供給がチャ
ネル領域７へ行われるため、安定した書き込み消去動作
を確実に行うことができる。
【００７５】つぎに本発明の半導体装置の他の実施例
を、図３と図４と図５との断面図を用いて説明する。な
お図３と図４とにおいては、図１と同一構成要素には図
１に付けた符号と同一符号を付けてあり、詳細な説明は
省略する。
【００７６】図３に示す本発明の実施例における半導体
装置は、ソース６側の半導体層３の膜厚は、チャネル領
域７のドレイン５側の半導体層３の膜厚より厚膜とする
構造を採用する。
【００７７】この図３に示す実施例では、ソース６の高
濃度不純物層は絶縁膜２に接していない構造とする。こ
のため、チャネル領域７とバルクコンタクト２１が導通
する構造となる。
【００７８】図４に示す本発明の実施例における半導体
装置は、ドレイン５とソース６とを設ける半導体層３の
中間領域に膜厚の薄い領域を設け、チャネル領域７の半
導体層３の膜厚はソース６ドレイン５を設ける半導体層
３の膜厚より厚膜とする構造を採用する。
【００７９】この図４に示す実施例の半導体装置では、
ソース６の高濃度不純物層とドレイン５の高濃度不純物
層とは絶縁膜２と接していない。このため、チャネル領
域７とバルクコンタクト２１とが導通する構造となる。
【００８０】これら図３と図４とに示す実施例ではＭＯ
Ｓ型の半導体装置を用いて説明したが、ゲート酸化膜１
４をトンネル酸化膜１１と窒化シリコン膜１２とトップ
酸化膜１３とに変えることによって、ＭＯＮＯＳ型の半
導体不揮発性記憶装置が得られる。
【００８１】このＭＯＮＯＳ型の半導体不揮発性記憶装
置においても、図２を用いて説明した実施例と同様に、
安定した書き込み消去動作を確実に行うことができると
いう効果を備えている。
【００８２】図５の回路図には、本発明の実施例におけ
る半導体不揮発性記憶装置の回路構成を示す。
【００８３】本発明の実施例における半導体不揮発性記
憶装置の回路構成は、図５に示すように、外部機器との
接続部であるパッド端子６１と、内部回路に対する過電
圧を防止する保護回路６２と、半導体装置で構成する内
部回路６３と、半導体不揮発性記憶素子で構成するメモ
リセル６４とを備える。
【００８４】図５に示すように、半導体不揮発性記憶装
置から構成するメモリセル６４と入出力保護回路６２と
は、絶縁膜２上の半導体層３膜厚が厚い厚膜形成領域４
１に設ける。
【００８５】これに対して、ＭＯＳ型半導体装置から構
成する内部回路６３は、絶縁膜２上の半導体層３膜厚が
薄い薄膜形成領域４２に設ける。
【００８６】このため駆動電圧が高い回路を設ける厚膜
形成領域４１では、チャネル領域７のバルクコンタクト
２１の形成が可能であり、半導体不揮発性記憶装置の安
定した動作を得ることができる。
【００８７】さらにまた駆動電圧が低い回路を設ける薄
膜形成領域４２では、半導体層３を薄膜化することによ
り得られるＭＯＳ型半導体装置の特性向上、すなわち半
導体層３膜厚が薄いことにより、動作時の空乏電荷の量
が非常に限定される。
【００８８】このため、チャネル領域７中の可動電荷が
効果的に現れ、電流駆動能力が向上することを利用する
ことが可能となる。
【００８９】つぎに図１に示す半導体装置の構造を形成
するための製造方法を、図６から図９の断面図を用いて
説明する。
【００９０】まず図６に示すように、支持基板１として
Ｐ型の単結晶シリコン基板に、酸素イオンをイオン注入
量４×１０17ｃｍ-2、加速エネルギー１２０ＫｅＶの条
件で全面にイオン注入する。
【００９１】その後、温度１３２０℃で時間３６０分間
の熱アニール処理を行って、支持基板１と、膜厚８０ｎ
ｍの絶縁膜２と、膜厚１８０ｎｍのＰ型の半導体層３と
からなるいわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ ＩＭｐｌａｎｔｅｄＯｘｙｇｅｎ）基板を形成す
る。
【００９２】その後、この支持基板１の半導体層３上の
全面に感光性樹脂５１を回転塗布法によって形成する。
さらにその後、所定のフォトマスクを用いて露光処理
と、現像処理とを行い、厚膜形成領域４１上に感光性樹
脂５１を形成するように、この感光性樹脂５１をパター
ニングする。
【００９３】その後、感光性樹脂５１をエッチングマス
クに用いて半導体層３を１００ｎｍの厚さエッチングす
る。
【００９４】この半導体層３のエッチングは、反応性イ
オンエッチング装置を用いて、エッチングガスとして六
フッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と酸素（Ｏ
2 ）との混合ガスを用いて行う。半導体層３のエッチン
グ後、エッチングマスクに用いた感光性樹脂５１を除去
する。
【００９５】この結果、半導体層３の膜厚が１８０ｎｍ
の厚膜形成領域４１と、半導体層３の膜厚が８０ｎｍの
薄膜形成領域４２とを形成することができる。
【００９６】そして、薄膜形成領域４２と厚膜形成領域
４１との境界領域は、エッチング時のサイドエッチング
により徐々に膜厚が変化する傾斜をもった構造となる。
【００９７】つぎに図７に示すように、半導体層３を酸
化処理して、酸化シリコン膜からなるパッド酸化膜５２
を２０ｎｍの膜厚で形成する。
【００９８】このパッド酸化膜５２の形成条件は、酸素
と窒素との混合ガス雰囲気中で、温度１０００℃、時間
３０分の条件で行う。
【００９９】その後、ジクロルシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が１００ｎｍの窒化シリコ
ン膜からなる耐酸化膜５３を全面に形成する。
【０１００】その後、この耐酸化膜５３上の全面に感光
性樹脂５１を回転塗布法により形成し、所定のフォトマ
スクを用いて露光処理と、現像処理を行い、素子領域７
１上とバルクコンタクト領域７２とに感光性樹脂５１を
形成するように、この感光性樹脂５１をパターニングす
る。
【０１０１】その後、感光性樹脂５１をエッチングマス
クに用いて、窒化シリコン膜からなる耐酸化膜５３をパ
ターニングする。すなわち、素子分離領域の耐酸化膜５
３をエッチング除去する。
【０１０２】この耐酸化膜５３のエッチングは、反応性
イオンエッチング装置を用いて、エッチングガスとして
六フッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と三フッ
化メタン（ＣＨＦ3 ）との混合ガスを用いて行う。窒化
シリコン膜からなる耐酸化膜５３のエッチング後、感光
性樹脂５１を除去する。
【０１０３】つぎに図８に示すように、この耐酸化膜５
３を酸化防止膜に用いる選択酸化処理を行うことによっ
て、素子領域７１とバルクコンタクト領域７２との周囲
の素子分離領域にフィールド酸化膜３１を１８０ｎｍの
膜厚で形成する。
【０１０４】この選択酸化処理により、薄膜形成領域４
２ではフィールド酸化膜３１と絶縁膜２とが接する構造
となる。一方、厚膜形成領域４１ではフィールド酸化膜
３１と絶縁膜２とは分離し、フィールド酸化膜３１と絶
縁膜２との間に半導体層３を有する構造となる。
【０１０５】このフィールド酸化膜３１を形成する選択
酸化処理条件は、水蒸気酸化雰囲気中で、温度９５０
℃、時間４０分の条件で行う。
【０１０６】その後、選択酸化処理の酸化防止膜として
使用した耐酸化膜５３を加熱したリン酸を用いて除去す
る。つぎにフッ酸系のエッチング液を用いたウェットエ
ッチング法によりてパッド酸化膜５２を除去する。
【０１０７】つぎに半導体層３上にゲート酸化膜１４を
膜厚２０ｎｍ程度で形成する。このゲート酸化膜１４の
形成条件は、酸素と窒素との混合ガス雰囲気中で、１０
００℃の温度で、時間３０分の条件で行う。
【０１０８】その後、反応ガスとしてモノシラン（Ｓｉ
Ｈ4 ）を用いる化学気相成長法によって、膜厚が４００
ｎｍの多結晶シリコン膜からなるゲート電極材料８１を
全面に形成する。
【０１０９】その後、全面に感光性樹脂５１を回転塗布
法により形成し、所定のフォトマスクを用いて露光処理
と、現像処理を行い、感光性樹脂５１をゲート電極８の
形状にパターニングする。
【０１１０】つぎに図９に示すように、感光性樹脂５１
をエッチングマスクに用いて、ゲート電極材料８１をパ
ターニングしてゲート電極８を形成する。
【０１１１】このゲート電極８のエッチングは、反応性
イオンエッチング装置を用いて、エッチングガスとして
六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との混合ガス
を用いて行う。
【０１１２】その後、感光性樹脂（図示せず）をイオン
注入の阻止膜として用い、ゲート電極８に整合する領域
の半導体層３に、この半導体層８と逆導電型の不純物で
ある砒素（Ａｓ）を導入して、ソース６とドレイン５と
なる高濃度不純物層を形成する。この感光性樹脂は、バ
ルクコンタクト２１を被覆するように形成している。
【０１１３】このソース６とドレイン５である領高濃度
不純物層を形成するための砒素のイオン注入量は、３×
１０15ｃｍ-2程度の条件で行う。
【０１１４】つぎに感光性樹脂（図示せず）をイオン注
入の阻止膜として用い、バルクコンタクト２１領域の半
導体層３に、この半導体層３と同導電型の不純物である
ボロン（Ｂ）を導入してバルクコンタクト２１の高濃度
不純物層を形成する。この感光性樹脂は、ソース６とド
レイン５とを被覆するように形成している。
【０１１５】このバルクコンタクト２１である高濃度不
純物層を形成するためのボロンのイオン注入量は、３×
１０15ｃｍ-2程度の条件で行う。
【０１１６】つぎに、窒素雰囲気中で温度８００℃、時
間１５分の処理を行うことにより、ソース６とドレイン
５とバルクコンタクト２１の高濃度不純物層にイオン注
入した不純物イオンを活性化する。
【０１１７】この加熱処理により、ソース６の高濃度不
純物層は絶縁膜２に接し、ドレイン５の高濃度不純物層
とバルクコンタクト２１の高濃度不純物層とは絶縁膜２
に接しない構造となる。
【０１１８】その後、リンとボロンとを含む酸化シリコ
ン膜からなる層間絶縁膜３２を膜厚４００ｎｍ程度で、
化学気相成長法により全面に形成する。
【０１１９】つぎに層間絶縁膜３２上の全面に感光性樹
脂（図示せず）を回転塗布法により形成し、所定のフォ
トマスクを用いて露光処理と、現像処理を行い、コンタ
クトホールに対応する開口を有する感光性樹脂をパター
ニングする。
【０１２０】その後、このパターニングした感光性樹脂
をエッチングマスクに用いて層間絶縁膜３２をエッチン
グして、コンタクトホールを形成する。
【０１２１】このコンタクトホールのエッチングは、反
応性イオンエッチング装置を用い、三フッ化メタン（Ｃ
ＨＦ3 ）と二フッ化メタン（ＣＨ2 Ｆ2 ）との混合ガス
をエッチングガスとして用いて行う。
【０１２２】その後、スパッタリング装置を用いて、シ
リコンと銅とを含むアルミニウムからなる配線材料を、
８００ｎｍ程度の膜厚で全面に形成する。
【０１２３】その後、配線材料上に感光性樹脂（図示せ
ず）を回転塗布法により形成し、所定のフォトマスクを
用いて露光処理と、現像処理を行い、配線３３に対応す
るパターンを有する感光性樹脂をパターニングする。
【０１２４】その後、このパターニングした感光性樹脂
をマスクにして配線材料をエッチングして配線３３を形
成する。
【０１２５】この配線３３のエッチングは、反応性イオ
ンエッチング装置を用い、エッチングガスとして塩素
（Ｃｌ2 ）と三塩化ホウ素（ＢＣｌ3 ）との混合ガスを
用いて行う。
【０１２６】この結果、ドレイン５側の半導体層３の膜
厚は、チャネル領域７のソース６側の半導体層３の膜厚
より厚膜である、ＭＯＳ型の半導体装置を形成すること
ができる。
【０１２７】つぎに図２に示す本発明の実施例における
半導体不揮発性記憶装置の構造を形成するための製造方
法について、図１０と図１１との断面図を用いて説明す
る。
【０１２８】図６と図７とを用いて説明した製造方法と
同じ処理工程を行うことによって、半導体層３に膜厚の
厚い厚膜形成領域４１と膜厚の薄い薄膜形成領域４２と
を形成する。
【０１２９】さらに耐酸化膜とパッド酸化膜とを形成
し、選択酸化処理により素子分離絶縁膜であるフィール
ド酸化膜３１を形成する。その後、耐酸化膜とパッド酸
化膜とを除去する。
【０１３０】つぎに図１０に示すように、支持基板１の
酸化処理を行い、半導体層３上に酸化シリコン膜からな
るトンネル酸化膜１１を２ｎｍの膜厚で形成する。
【０１３１】このトンネル酸化膜１１の形成条件は、酸
素と窒素との混合ガス雰囲気中で、温度８５０℃、時間
２０分の条件で行う。
【０１３２】その後、ジクロルシランとアンモニアとを
反応ガスとして用いる化学気相成長法により、膜厚が１
１ｎｍの窒化シリコン膜１２を全面に形成する。
【０１３３】その後、水蒸気酸化雰囲気中で、温度９０
０℃、時間６０分の酸化条件で酸化処理を行い、窒化シ
リコン１２上に酸化シリコン膜からなるトップ酸化膜１
３を形成する。
【０１３４】このトップ酸化膜１３を窒化シリコン膜１
２上に形成することにより、窒化シリコン膜１２の膜厚
は減少し、当初の膜厚１１ｎｍから８ｎｍになる。
【０１３５】その後、反応ガスとしてモノシラン（Ｓｉ
Ｈ4 ）を用いる化学気相成長法によって、膜厚が４００
ｎｍの多結晶シリコン膜からなるゲート電極材料８１を
全面に形成する。
【０１３６】その後、全面に感光性樹脂５１を回転塗布
法により形成し、所定のフォトマスクを用いて露光処理
と、現像処理を行い、感光性樹脂５１をゲート電極８の
形状にパターニングする。
【０１３７】つぎに図１１に示すように、感光性樹脂５
１をエッチングマスクに用いて、ゲート電極材料８１を
パターニングしてゲート電極８を形成する。
【０１３８】このゲート電極８のエッチングは、反応性
イオンエッチング装置を用いて、エッチングガスとして
六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との混合ガス
を用いて行う。
【０１３９】このゲート電極８のエッチングにつづい
て、ゲート電極８下層のトップ酸化膜１３と窒化シリコ
ン膜１２とをエッチングする。
【０１４０】その後、感光性樹脂（図示せず）をイオン
注入の阻止膜として用い、ゲート電極８に整合する領域
の半導体層３に、この半導体層８と逆導電型の不純物で
ある砒素を導入して、ソース６とドレイン５となる高濃
度不純物層を形成する。この感光性樹脂は、バルクコン
タクト２１を被覆するように形成している。
【０１４１】このソース６とドレイン５である高濃度不
純物層を形成するための砒素のイオン注入量は、３×１
０15ｃｍ-2程度の条件で行う。
【０１４２】つぎに感光性樹脂（図示せず）をイオン注
入の阻止膜として用い、バルクコンタクト２１領域の半
導体層３に、この半導体層８と同導電型の不純物である
ボロンを導入して高濃度不純物層を形成する。この感光
性樹脂は、ソース６とドレイン５とを被覆するように形
成している。
【０１４３】このバルクコンタクト２１である高濃度不
純物層を形成するためのボロンのイオン注入量は、３×
１０15ｃｍ-2程度の条件で行う。
【０１４４】その後、リンとボロンとを含む酸化シリコ
ン膜からなる層間絶縁膜３２を、膜厚４００ｎｍ程度
で、化学気相成長法により全面に形成する。
【０１４５】つぎに、窒素雰囲気中で温度８００℃、時
間１５分の熱処理を行うことによって、ソース６とドレ
イン５とバルクコンタクト２１である高濃度不純物層に
イオン注入した不純物イオンを活性化する。
【０１４６】この熱処理により、ソース６の高濃度不純
物層は絶縁膜２に接し、ドレイン５の高濃度不純物層と
バルクコンタクト２１の高濃度不純物層とは、絶縁膜２
に接しない構造となる。
【０１４７】つぎに層間絶縁膜３２上の全面に感光性樹
脂（図示せず）を回転塗布法により形成し、所定のフォ
トマスクを用いて露光処理と、現像処理を行い、コンタ
クトホールに対応する開口を有する感光性樹脂をパター
ニングする。
【０１４８】その後、このパターニングした感光性樹脂
をエッチングマスクに用いて層間絶縁膜３２をエッチン
グして、コンタクトホールを形成する。
【０１４９】このコンタクトホールのエッチングは、反
応性イオンエッチング装置を用い、三フッ化メタン（Ｃ
ＨＦ3 ）と二フッ化メタン（ＣＨ2 Ｆ2 ）との混合ガス
をエッチングガスとして用いて行う。
【０１５０】その後、スパッタリング装置を用いて、シ
リコンと銅とを含むアルミニウムからなる配線材料を、
８００ｎｍ程度の膜厚で全面に形成する。
【０１５１】その後、配線材料上に感光性樹脂（図示せ
ず）を回転塗布法により形成し、所定のフォトマスクを
用いて露光処理と、現像処理を行い、配線３３に対応す
るパターンを有する感光性樹脂をパターニングする。
【０１５２】その後、このパターニングした感光性樹脂
をマスクにして配線材料をエッチングして配線３３を形
成する。
【０１５３】この配線３３のエッチングは、反応性イオ
ンエッチング装置を用い、エッチングガスとして塩素
（Ｃｌ2 ）と三塩化ホウ素（ＢＣｌ3 ）との混合ガスを
用いて行う。
【０１５４】この結果、ドレイン５側の半導体層３膜厚
は、チャネル領域７のソース６側の半導体層３膜厚より
厚膜である、ＭＯＮＯＳ型の半導体不揮発性記憶装置を
形成することができる。
【０１５５】つぎに本発明の実施例である図５に示した
メモリセル６４領域を厚膜形成領域４１とし、ＭＯＳ型
の半導体装置から構成する内部回路６３領域を薄膜形成
領域４２とする半導体装置の製造方法について、図１２
から図１８の断面図を用いて説明する。
【０１５６】図１２に示すように、支持基板１と、膜厚
８０ｎｍの絶縁膜２と、膜厚１８０ｎｍのＰ型の半導体
層３とを有するＳＩＭＯＸ基板を図６を用いて説明した
処理工程と同じ製造方法により形成する。
【０１５７】その後、その支持基板１の半導体層３上に
酸化シリコン膜からなるパッド酸化膜５２を２０ｎｍの
膜厚で形成する。
【０１５８】このパッド酸化膜５２の形成条件は、酸素
と窒素との混合ガス雰囲気中で、温度１０００℃、時間
３０分の条件で行う。
【０１５９】その後、ジクロルシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が１００ｎｍの窒化シリコ
ン膜からなる耐酸化膜５３を全面に形成する。
【０１６０】その後、この耐酸化膜５３上の全面に感光
性樹脂５１を回転塗布法によって形成し、所定のフォト
マスクを用いて露光処理と、現像処理とを行い、厚膜形
成領域４１に感光性樹脂５１を形成するように、この感
光性樹脂５１をパターニングする。
【０１６１】その後、このパターニングした感光性樹脂
５１をエッチングマスクに用いて、窒化シリコン膜から
なる耐酸化膜５３をパターニングする。すなわち、薄膜
形成領域４２の耐酸化膜５３をエッチング除去する。
【０１６２】この耐酸化膜５３のエッチングは、反応性
イオンエッチング装置を用いて、エッチングガスとして
六フッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と三フッ
化メタン（ＣＨＦ3 ）との混合ガスを用いて行う。
【０１６３】窒化シリコン膜からなる耐酸化膜５３のエ
ッチング後、エッチングマスクに用い感光性樹脂５１を
除去する。
【０１６４】つぎに図１３に示すように、この耐酸化膜
５３を酸化防止膜として用いる選択酸化処理を行うこと
により、薄膜形成領域４２にフィールド酸化膜３１を２
２０ｎｍの膜厚で形成する。
【０１６５】このフィールド酸化膜３１を形成する選択
酸化処理条件は、水蒸気酸化雰囲気中で、温度９５０
℃、時間５０分の条件で行う。
【０１６６】その後、選択酸化処理の酸化防止膜として
使用した耐酸化膜５３を加熱したリン酸を用いて除去す
る。つぎにフッ酸系のエッチング液を用いたウェットエ
ッチング法によって、パッド酸化膜５２とフィールド酸
化膜３１とを除去する。
【０１６７】このフィールド酸化膜３１を除去すること
により薄膜形成領域４２の半導体層３の膜厚は８０ｎｍ
となり、厚膜形成領域４１の半導体層３の膜厚は１７０
ｎｍとなる。
【０１６８】さらに厚膜形成領域４１と薄膜形成領域４
２との境界領域は、半導体層３の膜厚が徐々に変化する
ように形成することができる。
【０１６９】つぎに図１４に示すように、支持基板１の
半導体層３上に酸化シリコン膜からなるパッド酸化膜５
４を２０ｎｍの膜厚で形成する。
【０１７０】このパッド酸化膜５４の形成条件は、酸素
と窒素との混合ガス雰囲気中で、温度１０００℃、時間
３０分の条件で行う。
【０１７１】その後、ジクロルシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が１００ｎｍの窒化シリコ
ン膜からなる耐酸化膜５３を全面に形成する。
【０１７２】その後、この耐酸化膜５３上の全面に感光
性樹脂５１を回転塗布法により形成し、所定のフォトマ
スクを用いて露光処理と、現像処理を行い、素子領域７
１とバルクコンタクト領域７２とに感光性樹脂５１を形
成するように、この感光性樹脂５１をパターニングす
る。
【０１７３】その後、このパターニングした感光性樹脂
５１をエッチングマスクに用いて、窒化シリコン膜から
なる耐酸化膜５３をパターニングする。すなわち、素子
分離領域の耐酸化膜５３をエッチング除去する。
【０１７４】この耐酸化膜５３のエッチングは、反応性
イオンエッチング装置を用いて、エッチングガスとして
六フッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と三フッ
化メタン（ＣＨＦ3 ）との混合ガスを用いて行う。
【０１７５】窒化シリコン膜からなる耐酸化膜５３のエ
ッチング後、エッチングマスクに用いた感光性樹脂５１
を除去する。
【０１７６】つぎに図１５に示すように、この耐酸化膜
５３を酸化防止膜に用いる選択酸化処理を行うことによ
り、素子領域７１とバルクコンタクト領域７２との周囲
の素子分離領域にフィールド酸化膜３１を２２０ｎｍの
膜厚で形成する。
【０１７７】このフィールド酸化膜３１を形成する選択
酸化処理条件は、水蒸気酸化雰囲気中で、温度９５０
℃、時間４０分の条件で行う。
【０１７８】その後、選択酸化処理の酸化防止膜として
使用した耐酸化膜５３を加熱したリン酸を用いて除去す
る。つぎにフッ酸系のエッチング液を用いたウェットエ
ッチング法によりパッド酸化膜５４を除去する。
【０１７９】この選択酸化処理によって、薄膜形成領域
４２のフィールド酸化膜３１は絶縁膜２と接する。
【０１８０】これに対して、厚膜形成領域４１のフィー
ルド酸化膜３１は絶縁膜２とは分離し、フィールド酸化
膜３１と絶縁膜２との間に半導体層３を有する構造とな
る。
【０１８１】つぎに、半導体層３上に酸化シリコン膜か
らなるゲート酸化膜１４を２０ｎｍ程度の膜厚で形成す
る。
【０１８２】このゲート酸化膜１４の形成条件は、酸素
と窒素との混合ガス雰囲気中で、温度１０００℃、時間
３０分の条件で行う。
【０１８３】つぎに図１６に示すように、全面に感光性
樹脂５１を回転塗布法によって形成し、所定のフォトマ
スクを用いて露光処理と、現像処理を行い、感光性樹脂
５１を厚膜形成領域４１の素子領域７１が開口するよう
な形状にパターニングする。
【０１８４】その後、感光性樹脂５１をエッチングのマ
スクに用い、そしてフッ酸系のエッチング液を用いるウ
ェットエッチング法によて、厚膜形成領域４１の素子領
域７１のゲート酸化膜１４を除去する。
【０１８５】厚膜形成領域４１の素子領域７１のゲート
酸化膜１４をエッチング後、エッチングマスクに用いた
感光性樹脂５１を除去する。
【０１８６】つぎに図１７に示すように、支持基板１を
酸化処理し、半導体層３上に酸化シリコン膜からなるト
ンネル酸化膜１１を２ｎｍの膜厚で形成する。
【０１８７】このトンネル酸化膜１１の形成条件は、酸
素と窒素との混合ガス雰囲気中で、温度８５０℃、時間
２０分の条件で行う。
【０１８８】その後、ジクロルシランとアンモニアとを
反応ガスとして用いる化学気相成長法により、膜厚が１
１ｎｍの窒化シリコン膜１２を全面に形成する。
【０１８９】その後、水蒸気酸化雰囲気中で、温度９０
０℃、時間６０分の酸化条件で、窒化シリコン膜１２上
に酸化シリコン膜からなるトップ酸化膜１３を形成す
る。
【０１９０】このトップ酸化膜１３を窒化シリコン膜１
２上に形成することにより、窒化シリコン膜１２の膜厚
は減少し、当初の膜厚１１ｎｍから８ｎｍになる。
【０１９１】その後、全面に感光性樹脂５１を回転塗布
法により形成し、所定のフォトマスクを用いて露光処理
と、現像処理を行い、感光性樹脂５１をメモリゲート形
成領域４３に残存するような形状にパターニングする。
【０１９２】つぎに、感光性樹脂５１をエッチングマス
クに用いて、トップ酸化膜１３と窒化シリコン膜１２と
をエッチングする。
【０１９３】このトップ酸化膜１３とシリコン窒化膜１
２のエッチングは、反応性イオンエッチング装置を用い
て、エッチングガスとして六フッ化イオウ（ＳＦ6 ）と
ヘリウム（Ｈｅ）と三フッ化メタン（ＣＨＦ3 ）との混
合ガスを用いて行う。
【０１９４】トップ酸化膜１３とシリコン窒化膜１２と
のエッチング後、エッチングマスクに用いた感光性樹脂
５１を除去する。
【０１９５】つぎに図１８に示すように、反応ガスとし
てモノシラン（ＳｉＨ4 ）を用いる化学気相成長法によ
って、膜厚が４００ｎｍの多結晶シリコン膜からなるゲ
ート電極材料を全面に形成する。
【０１９６】その後、全面に感光性樹脂（図示せず）を
回転塗布法により形成し、所定のフォトマスクを用いて
露光処理と、現像処理を行い、感光性樹脂をゲート電極
８の形状にパターニングする。
【０１９７】その後、このパターニングした感光性樹脂
５１をエッチングマスクに用いて、ゲート電極材料８１
をパターニングして、ゲート電極８を形成する。
【０１９８】このゲート電極８のエッチングは、反応性
イオンエッチング装置を用いて、エッチングガスとして
六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との混合ガス
を用いて行う。
【０１９９】その後、感光性樹脂（図示せず）をイオン
注入の阻止膜として用いて、ゲート電極８に整合する領
域の半導体層３に、この半導体層３と逆導電型の不純物
である砒素を導入して、ソース６とドレイン５となる高
濃度不純物層を形成する。この感光性樹脂は、バルクコ
ンタクト２１を被覆するように形成する。
【０２００】このソース６とドレイン５である高濃度不
純物層を形成するための砒素のイオン注入量は、３×１
０15ｃｍ-2程度の条件で行う。
【０２０１】つぎに感光性樹脂（図示せず）をイオン注
入の阻止膜として用いて、バルクコンタクト２１領域の
半導体層３に、この半導体層８と同導電型の不純物であ
るボロンを導入してバルクコンタクト２１を形成する。
この感光性樹脂は、ソース６とドレイン５とを被覆する
ように形成する。
【０２０２】このバルクコンタクト２１である高濃度不
純物層を形成するためのボロンのイオン注入量は、３×
１０15ｃｍ-2程度の条件で行う。
【０２０３】その後、リンとボロンとを含む酸化シリコ
ン膜からなる層間絶縁膜３２を膜厚４００ｎｍ程度で、
化学気相成長法により全面に形成する。
【０２０４】つぎに、窒素雰囲気中で温度８００℃、時
間１５分の熱処理を行うことによって、ソース６とドレ
イン５とバルクコンタクト２１との高濃度不純物層にイ
オン注入した不純物イオンを活性化する。
【０２０５】この熱処理により、薄膜形成領域４２の半
導体装置のドレイン５とソース６の高濃度不純物層は絶
縁膜２に接し、厚膜形成領域４１の半導体不揮発性記憶
装置のドレイン５とソース６との高濃度不純物層とバル
クコンタクト２１の高濃度不純物層とは、絶縁膜２に接
しない構造となる。
【０２０６】つぎに層間絶縁膜３２上の全面に感光性樹
脂（図示せず）を回転塗布法により形成し、所定のフォ
トマスクを用いて露光処理と、現像処理を行い、コンタ
クトホールに対応する開口を有する感光性樹脂をパター
ニングする。
【０２０７】その後、このパターニングした感光性樹脂
をエッチングマスクに用いて層間絶縁膜３２をエッチン
グして、コンタクトホールを形成する。
【０２０８】このコンタクトホールのエッチングは、反
応性イオンエッチング装置を用い、三フッ化メタン（Ｃ
ＨＦ3 ）と二フッ化メタン（ＣＨ2 Ｆ2 ）との混合ガス
をエッチングガスとして用いて行う。
【０２０９】その後、スパッタリング装置を用いて、シ
リコンと銅とを含むアルミニウムからなる配線材料を、
８００ｎｍ程度の膜厚で全面に形成する。
【０２１０】その後、配線材料上の全面に感光性樹脂
（図示せず）を回転塗布法により形成し、所定のフォト
マスクを用いて露光処理、現像処理を行い、配線３３に
対応するパターンを有する感光性樹脂をパターニングす
る。
【０２１１】その後、このパターニングした感光性樹脂
をエッチングマスクに用いて、配線材料をエッチングし
て配線３３を形成する。
【０２１２】この配線３３のエッチングは、反応性イオ
ンエッチング装置を用い、エッチングガスとして塩素
（Ｃｌ2 ）と三塩化ホウ素（ＢＣｌ3 ）との混合ガスを
用いて行う。
【０２１３】この結果、メモリセル６４領域を厚膜形成
領域４１に形成し、ＭＯＳ型半導体装置から構成する内
部回路６３領域を薄膜形成領域４２に形成する半導体装
置を形成することができる。
【０２１４】以上説明した実施例では、ＳＯＩ基板とし
てＳＩＭＯＸ基板を用いて説明したが、表面にシリコン
酸化膜を形成したシリコン基板を貼り合わせた後、シリ
コン基板の研磨を行うＤＷＢ（Ｄｉｒｅｃｔ Ｗａｆｅ
ｒ Ｂｏｎｄｉｎｇ）基板を用いても、本発明の半導体
装置および半導体不揮発性記憶装置を形成することがで
きる。
【０２１５】さらに以上説明した実施例では、半導体不
揮発性記憶装置としてＭＯＮＯＳ型を説明したが、ゲー
ト電極と窒化シリコン膜とトンネル酸化膜とを半導体層
上に設ける、いわゆるＭＮＯＳ型の半導体不揮発性記憶
装置でも本発明の構造と製造方法とは適用可能である。
【０２１６】さらに以上説明した実施例では、Ｎチャネ
ル型を形成する例で説明したが、Ｐチャネル型でも本発
明の構造と製造方法とは適用可能である。
【０２１７】
【発明の効果】以上の説明で明らかなように、本発明の
半導体装置の構造およびその製造方法においては、従来
問題であった半導体層が電気的にフローティングとな
り、電流特性の変動やソース、ドレイン耐圧の低下は発
生せず、安定したトランジスタ動作を有する半導体装置
を得ることができる。さらに、本発明の半導体不揮発性
記憶装置の構造およびその製造方法においては、バルク
コンタクトを設けるため書き込み消去時のゲート電極と
チャネル領域の電位差が安定し、書き込み消去動作を確
実に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施例における半導体装置の構造を示
す断面図である。
【図２】本発明の実施例における半導体不揮発性記憶装
置の構造を示す断面図である。
【図３】本発明の実施例における半導体装置の構造を示
す断面図である。
【図４】本発明の実施例における半導体装置の構造を示
す断面図である。
【図５】本発明の実施例における半導体不揮発性記憶装
置の回路構成を示すブロック図である。
【図６】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図７】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図８】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図９】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図１０】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１１】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１２】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１３】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１４】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１５】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１６】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１７】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１８】本発明の実施例における半導体装置の製造方
法を示す断面図である。
【図１９】従来例における半導体装置の構造を示す断面
図である。
【図２０】従来例における半導体不揮発性記憶装置の構
造を示す断面図である。
【符号の説明】
１ 支持基板 ２ 絶縁膜 ３ 半導体層 ５ ドレイン ６ ソース ７ チャネル領域 ８ ゲート電極 １１ トンネル酸化膜 １２ 窒化シリコン膜 １３ トップ酸化膜 １４ ゲート酸化膜 ２１ バルクコンタクト ３１ フィールド酸化膜 ３２ 層間絶縁膜 ３３ 配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｚ 21/8247 29/788 29/792 29/78 Ｈ０１Ｌ 29/78 ３７１ 9056−4Ｍ ６２６ Ｂ 9055−4Ｍ ６５７ Ｃ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 支持基板と絶縁膜と半導体層とを備え、
    半導体層はその膜厚が異なる厚膜形成領域と薄膜形成領
    域とを有することを特徴とする半導体装置。
  2. 【請求項２】 支持基板と絶縁膜と半導体層とを備え、
    絶縁膜上に設ける半導体層膜厚は、半導体不揮発性記憶
    装置から構成するメモリセル領域を設ける半導体層膜厚
    と入出力保護回路を設ける領域の半導体層膜厚と、ＭＯ
    Ｓ型半導体装置から構成する内部回路を設ける半導体層
    膜厚とで異なることを特徴とする半導体装置。
  3. 【請求項３】 支持基板と絶縁膜と半導体層とを備え、
    絶縁膜上に設ける半導体層膜厚は、半導体不揮発性記憶
    装置から構成するメモリセル領域を設ける半導体層膜厚
    と入出力保護回路を設ける領域の半導体層膜厚とは、Ｍ
    ＯＳ型半導体装置から構成する内部回路を設ける半導体
    層膜厚より厚いことを特徴とする半導体装置。
  4. 【請求項４】 支持基板と絶縁膜と半導体層とを備え、
    ソースとドレインとを設ける半導体層膜厚はＭＯＳ型半
    導体装置のチャネル領域の半導体層膜厚より厚膜であ
    り、ソースとドレインとの厚膜形成領域とチャネル領域
    の薄膜形成領域との境界領域領域は膜厚が除々に変化し
    ており、さらにソースとドレインはこのソースドレイン
    と逆導電型の半導体層を介して半導体層の下層である絶
    縁膜と分離しており、さらに厚膜形成領域の半導体層に
    半導体層と同導電型のバルクコンタクトを備えることを
    特徴とする半導体装置。
  5. 【請求項５】 支持基板と絶縁膜と半導体層とを備え、
    ソースの半導体層膜厚が、ＭＯＳ型半導体装置のチャネ
    ル領域の半導体層膜厚より厚膜であり、ソースの厚膜形
    成領域とチャネル領域の薄膜形成領域との境界領域は膜
    厚が除々に変化しており、さらにソースはこのソースと
    逆導電型の半導体層を介して半導体層の下層である絶縁
    膜と分離しており、さらにドレインは半導体層の下層で
    ある絶縁膜と接しており、さらに厚膜形成領域の半導体
    層にこの半導体層と同導電型のバルクコンタクトを備え
    ることを特徴とする半導体装置。
  6. 【請求項６】 支持基板と絶縁膜と半導体層とを備え、
    ドレインの半導体層膜厚はＭＯＳ型半導体装置のチャネ
    ル領域の半導体層膜厚より厚膜であり、ドレインの厚膜
    形成領域とチャネル領域の薄膜形成領域との境界領域は
    膜厚が除々に変化しており、さらにドレインはこのドレ
    インと逆導電型の半導体層を介して半導体層の下層であ
    る絶縁膜と分離しており、さらにソースは半導体層の下
    層である絶縁膜と接しており、さらに厚膜形成領域の半
    導体層にこの半導体層と同導電型のバルクコンタクトを
    備えることを特徴とする半導体装置。
  7. 【請求項７】 支持基板と絶縁膜と半導体層とを備え、
    ソースとドレインの半導体層膜厚は、ＭＮＯＳ型あるい
    はＭＯＮＯＳ型の半導体不揮発性記憶装置のチャネル領
    域の半導体層膜厚より厚膜であり、ソースとドレインの
    厚膜形成領域とチャネル領域の薄膜形成領域との境界領
    域は膜厚が除々に変化しており、ソースとドレインの高
    濃度不純物層はこのソースドレインと逆導電型の半導体
    層を介して半導体層の下層である絶縁膜と分離してお
    り、さらに厚膜形成領域の半導体層にこの半導体層と同
    導電型のバルクコンタクトを備えることを特徴とする半
    導体装置。
  8. 【請求項８】 支持基板と絶縁膜と半導体層とを備え、
    ソースの半導体層膜厚は、ＭＮＯＳ型あるいはＭＯＮＯ
    Ｓ型半導体不揮発性記憶装置のチャネル領域の半導体層
    膜厚より厚膜であり、ソース領域の厚膜形成領域とチャ
    ネル領域の薄膜形成領域との境界領域は膜厚が除々に変
    化しており、ソースはこのソースと逆導電型の半導体層
    を介して半導体層の下層である絶縁膜と分離しており、
    さらにドレイン領域の高濃度不純物層は半導体層の下層
    である絶縁膜と接しており、さらに厚膜形成領域の半導
    体層にこの半導体層と同導電型のバルクコンタクトとを
    備えることを特徴とする半導体装置。
  9. 【請求項９】 支持基板と絶縁膜と半導体層とを備え、
    ドレインの半導体層膜厚は、ＭＮＯＳ型あるいはＭＯＮ
    ＯＳ型半導体不揮発性記憶装置のチャネル領域の半導体
    層膜厚より厚膜であり、ドレインの厚膜形成領域とチャ
    ネル領域の薄膜形成領域との境界領域は膜厚が除々に変
    化しており、さらにドレインはこのドレインと逆導電型
    の半導体層を介して半導体層の下層である絶縁膜と分離
    しており、さらにソースは半導体層の下層である絶縁膜
    と接しており、さらに厚膜形成領域の半導体層にこの半
    導体層と同導電型のバルクコンタクトを備えることを特
    徴とする半導体装置。
  10. 【請求項１０】 支持基板と絶縁膜と半導体層とを有す
    る半導体基板の半導体層の上に感光性樹脂を形成し、感
    光性樹脂をエッチングマスクに用いて薄膜形成領域の半
    導体層をエッチングする工程と、ゲート酸化膜を形成
    し、ゲート電極材料を全面に形成し、ゲート電極材料上
    に感光性樹脂を形成する工程と、感光性樹脂をエッチン
    グマスクに用いてゲート電極材料をパターニングしてゲ
    ート電極を形成し、ゲート電極に整合する領域の半導体
    層にこの半導体層と逆導電型の不純物を導入してソース
    とドレインを形成する工程と、感光性樹脂をマスクとし
    て用いてバルクコンタクト領域に半導体層と同導電型の
    不純物を導入してバルクコンタクトを形成し、層間絶縁
    膜を全面に形成し、この層間絶縁膜にコンタクトホール
    を形成し、配線を形成する工程とを有することを特徴と
    する半導体装置の製造方法。
  11. 【請求項１１】 支持基板と絶縁膜と半導体層とを有す
    る半導体基板の半導体層上に感光性樹脂を形成し、感光
    性樹脂をエッチングマスクに用いて薄膜形成領域の半導
    体層をエッチングする工程と、トンネル酸化膜と窒化シ
    リコン膜とトップ酸化膜からなるメモリゲート絶縁膜を
    形成し、ゲート電極材料を全面に形成し、ゲート電極材
    料上に感光性樹脂を形成する工程と、感光性樹脂をエッ
    チングマスクに用いてゲート電極材料をパターニングし
    てゲート電極を形成し、ゲート電極に整合する領域の半
    導体層にこの半導体層と逆導電型の不純物を導入してソ
    ースとドレインを形成する工程と、感光性樹脂をマスク
    として用いバルクコンタクト領域に半導体層と同導電型
    の不純物を導入してバルクコンタクトを形成し、層間絶
    縁膜を全面に形成し、層間絶縁膜にコンタクトホールを
    形成し、配線を形成する工程とを有することを特徴とす
    る半導体装置の製造方法。
  12. 【請求項１２】 支持基板と絶縁膜と半導体層とを有す
    る半導体基板の半導体層の上にパッド酸化膜と耐酸化膜
    とを形成し、薄膜形成領域の耐酸化膜をエッチング除去
    し、耐酸化膜を酸化防止膜として用いる選択酸化法によ
    り薄膜形成領域にフィールド酸化膜を形成し、耐酸化膜
    を除去し、パッド酸化膜と薄膜形成領域に形成するフィ
    ールド酸化膜とを除去し、半導体層にパッド酸化膜を形
    成し、そのパッド酸化膜上に耐酸化膜を形成する工程
    と、素子分離領域の耐酸化膜をエッチング除去し、耐酸
    化膜を酸化防止膜として用いる選択酸化法によりフィー
    ルド酸化膜を素子分離領域に形成し、素子形成領域が絶
    縁膜により囲む薄膜形成領域と素子形成領域が素子分離
    絶縁膜によって分離する厚膜形成領域とを形成する工程
    と、耐酸化膜を除去し、さらにパッド酸化膜を除去し、
    ゲート酸化膜を形成し、ゲート酸化膜上に感光性樹脂を
    形成し、感光性樹脂をエッチングマスクに用いてゲート
    酸化膜をパターニングし、さらにトンネル酸化膜と窒化
    シリコン膜とトップ酸化膜とからなるメモリゲート絶縁
    膜を形成し、トップ酸化膜上に感光性樹脂を形成する工
    程と、感光性樹脂をエッチングマスクに用いてトップ酸
    化膜と窒化シリコン膜とをパターニングし、ゲート電極
    材料を全面に形成し、ゲート電極材料上に感光性樹脂を
    形成する工程と、感光性樹脂をエッチングマスクに用い
    てゲート電極材料をパターニングしてゲート電極を形成
    し、ゲート電極に整合する領域の半導体層に半導体層と
    逆導電型の不純物を導入してソースとドレインを形成す
    る工程と、感光性樹脂をマスクとして用いてバルクコン
    タクト領域に半導体層と同導電型の不純物を導入してバ
    ルクコンタクトを形成し、層間絶縁膜を全面に形成し、
    層間絶縁膜にコンタクトホールを形成し、配線を形成す
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  13. 【請求項１３】 支持基板と絶縁膜と半導体層とを有す
    る半導体基板の半導体層の上に感光性樹脂を形成し、感
    光性樹脂をエッチングマスクに用いて薄膜形成領域の半
    導体層をエッチングする工程と、半導体層にパッド酸化
    膜を形成し、そのパッド酸化膜上に耐酸化膜を形成する
    工程と、素子分離領域の耐酸化膜をエッチング除去し、
    耐酸化膜を酸化防止膜として用いる選択酸化法によりフ
    ィールド酸化膜を素子分離領域に形成し、素子形成領域
    が絶縁膜により囲む薄膜形成領域と、素子形成領域がフ
    ィールド酸化膜によって分離する厚膜形成領域とを形成
    する工程と、耐酸化膜とパッド酸化膜を除去し、ゲート
    酸化膜を形成し、ゲート酸化膜上に感光性樹脂を形成
    し、感光性樹脂をエッチングマスクに用いてゲート酸化
    膜をパターニングし、さらにトンネル酸化膜と窒化シリ
    コン膜とトップ酸化膜からなるメモリゲート絶縁膜を形
    成し、トップ酸化膜上に感光性樹脂を形成する工程と、
    感光性樹脂をエッチングマスクに用いてトップ酸化膜と
    窒化シリコン膜とをパターニングし、ゲート電極材料を
    全面に形成し、ゲート電極材料上に感光性樹脂を形成す
    る工程と、感光性樹脂をエッチングマスクに用いてゲー
    ト電極材料をパターニングしてゲート電極を形成し、ゲ
    ート電極に整合する領域の半導体層に半導体層と逆導電
    型の不純物を導入してソースとドレインを形成する工程
    と、感光性樹脂をマスクとして用いてバルクコンタクト
    領域に半導体層と同導電型の不純物を導入してバルクコ
    ンタクトを形成し、層間絶縁膜を全面に形成し、層間絶
    縁膜にコンタクトホールを形成し、配線を形成する工程
    とを有することを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 支持基板と絶縁膜と半導体層とを有す
    る半導体基板の半導体層上にパッド酸化膜と耐酸化膜と
    を形成し、チャネル領域の耐酸化膜をエッチングし、耐
    酸化膜を酸化防止膜として用いる選択酸化処理によりチ
    ャネル領域にフィールド酸化膜を形成し、耐酸化膜とパ
    ッド酸化膜を除去し、ゲート酸化膜を形成し、ゲート電
    極材料を全面に形成し、ゲート電極材料上に感光性樹脂
    を形成する工程と、感光性樹脂をエッチングマスクに用
    いてゲート電極材料をパターニングしてゲート電極を形
    成し、ゲート電極に整合する領域の半導体層に半導体層
    と逆導電型の不純物を導入してソースとドレインを形成
    する工程と、感光性樹脂をマスクとして用いてバルクコ
    ンタクト領域に半導体層と同導電型の不純物を導入して
    バルクコンタクトを形成し、層間絶縁膜を全面に形成
    し、層間絶縁膜にコンタクトホールを形成し、配線を形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
  15. 【請求項１５】 支持基板と絶縁膜と半導体層とを有す
    る半導体基板の半導体層上にパッド酸化膜と耐酸化膜と
    を形成し、チャネル領域の耐酸化膜をエッチング除去
    し、耐酸化膜を酸化防止膜として用いる選択酸化法によ
    りチャネル領域にフィールド酸化膜を形成し、耐酸化膜
    とパッド酸化膜を除去し、トンネル酸化膜と窒化シリコ
    ン膜とトップ酸化膜からなるメモリゲート絶縁膜を形成
    し、ゲート電極材料を全面に形成し、ゲート電極材料上
    に感光性樹脂を形成する工程と、感光性樹脂をエッチン
    グマスクに用いてゲート電極材料をパターニングしてゲ
    ート電極を形成し、ゲート電極に整合する領域の半導体
    層に半導体層と逆導電型の不純物を導入してソースとド
    レインを形成する工程と、感光性樹脂をマスクとして用
    いてバルクコンタクト領域に半導体層と同導電型の不純
    物を導入してバルクコンタクトを形成し、層間絶縁膜を
    全面に形成し、層間絶縁膜にコンタクトホールを形成
    し、配線を形成する工程とを有することを特徴とする半
    導体装置の製造方法。
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