KR100323447B1 - 모스전계효과트랜지스터의제조방법 - Google Patents
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Abstract
본 발명은 모스 전계효과 트랜지스터의 제조방법에 관한것으로서, 반도체 기판상에 적층되어있는 게이트산화막 및 제 1 도전층 패턴을 형성하고, 노출되어있는 반도체기판과 제 1 도전중의 상부에 TEOS 산화막을 형성한 후, 상기 상기 제 1 도전층 패턴과 게이트산화막 패턴의 측벽에 상기 제 1 도전층과 연결되는 제 2 도전층 페턴을 형성하여 제 1 및 제 2 도전층 패턴으로된 게이트전극을 형성하며, 상기 제 2 도전층 패턴과 반도체 기판의 사이에는 TEOS 산화막이 개재되어 있는 MOSFET를 형성하였으므로, 게이트산화막과 반도체기판의 접촉 면적을 최소화하여 개면에 형성되는 트랩이나 전하의 생성을 감소시켜 게이트산화막의 신뢰성을 향상시키고 절연파괴를 방지하여 소자동작의 신뢰성 및 공정수율을 향상시킬 수 있다.
Description
본 발명은 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOSFET라 칭함)의 제조방법에 관한것으로서, 특히 게이트산화막의 상측 및 양측에 게이트전극을 형성하여 게이트산화막과 반도체기판과의 경계면적을 작게하여 결함발생을 감소시켜 소자동작의 신뢰성 및 공정수율을 향상시킬 수 있는 MOS FET의 제조방법에 관한것이다.
반도체소자가 고집적화되어 감에 따라 MOSFET의 게이트 전극도 폭이 줄어들고 있으나, 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 모스 전계효과 트랜지스터 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저저항 게이트로서 실용화되었으며, 폴리실리콘층상에 텅스텐등과 같은 고융점금속층을 적층하여 저저항 게이트를 형성하기도 한다.
그러나 상기와 같은 고융점금속을 적층한 게이트전극은 고융점 금속층 형성 공정시 스파이크 현상에 의해 고융점 금속이 게이트 절연막내로 침투하여 계면준위나 고정전하를 증가시키고, 게이트전극 형성후의 고온 열처리 공정에서 고융점금속이 산화되는 등의 문제점이 있으며, 이를 해결하기 위하여 고융점금속을 고순도화하고, 고융점금속막 형성방법을 개선하거나, H2O/H2혼합가스 분위기에서 열처리하여 산화를 방지하는 방법등이 연구되고 있다.
또한 일반적으로 N 또는 P형 반도체기판에 P 또는 N형 불순물로 형성되는 PN 접합은 불순물을 이온주입한 후, 열처리로 활성화시켜 형성한다.
최근에는 반도체소자가 고집적화되어 소자의 밀도 및 스위칭 스피드가 증가되고, 소비전력을 감소시키기 위하여 반도체소자의 디자인룰이 0.5㎛ 이하로 감소된다. 이에 따라 확산영역으로 부터의 측면 확산에 의한 숏채널 효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하며, 소오스/드레인전극을 저농도 불순물영역을 갖는 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조로 형성하여 열전하 효과도 방지한다.
도시되어있지는 않으나, 종래 MOSFET의 제조방법에 관하여 살펴보면 다음과 같다.
먼저, N 또는 P형 반도체기판 상에 게이트산화막을 형성하고, 상기 게이트산화막 상에 다결정실리콘층 패턴으로된 일련의 게이트전극을 형성한 후, 상기 게이트전극의 저항을 감소시키기 위하여 상기 게이트전극에 POCl3를 도핑하고, 상기 게이트전극 양측의 반도체기판에 P 또는 N형 불순물로된 소오스/드레인전극을 형성한다. 이때 상기 소오스/드레인전극을 LDD 구조로 형성하기 위하여 상기 게이트전극의 측벽에 산화막 스페이서를 형성하기도 한다.
상기와 같은 종래의 MOSFET 제조방법은 반도체기판과 게이트산화막의 경계면의 상태에 따라 여러가지 종류의 결함들이 발생된다.
즉, 반도체기판과 게이트산화막의 계면에 생성되는 이온이나 전하의 종류로는 1), 게이트산화막이 형성되는 도중의 불완전 산화막인 SiOx와의 계면에 위치하는 계면 트랩 전하(interface trapped charge; 이하 Qit라 칭함) 2), SiOx내에 형성되는 고정 트랩 전하(fixed trapped charge; 이하 Qf라 칭함) 3),게이트산화막 최하층부의 SiO2와 SiOx의 경계면에 위치하는 산화막 트랩 전하(oxide trapped charge: 이하 Qox라 칭함) 4), 게이트산화막과 게이트전극의 계면에 분포하는 모빌 이온전하(mobile ionic charge; 이하 Qm이라 칭함) 등이 있다.
여기서 상기 Qit는 전자나 홀의 자유 캐리어(free carrier)가 그들의 전하상태(charge state)를 바꾸면서 생성되는데, 기판의 표면에 존재하는 금속성 불순물이나 OH, Ox기 등에 의하여 형성되고, Qf는 기판 표면의 전위들인 H2나 O2등이 표면의 분포하는 금속들과 결합하여 형성되는 포텐셀(potential)에 의해 형성된다.
또한 Qox는 게이트산화막내에서 Fe, Mo 또는 Ca등과 같은 불순물이나 깨진 본드에 의해 형성되고, 직접적인 사호막의 결함이 되어 절연파괴점이 되어 게이트산화막의 신뢰성을 떨어뜨리는 문제점이 있다.
또한 모빌 이온으로는 주로 알카리 금속 이온들인 K+, Na+등으로 구성되며, 이는 문턱전압을 상승시키거나, 외부에서 인가되는 바이어스(bias)에 소자의 동작이 이루어지지 않도록하는 원인이 되어 절연파괴 및 소자동작의 신뢰성을 저하시키는 문제점이 있다.
더우기 게이트전극의 측벽에 산화막 스페이서를 형성하기 위한 CVD 공정시 금속불순물이 게이트산화막으로 침투하는 문제점이 있다.
본발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 게이트산화막에 형성되는 전하나 이온들이 거의 모두 기판의 표면이나 벌크쪽의 특성에 의해 나타나는 것이므로, 게이트산화막과 반도체기판과의 접촉 면적을 감소시켜 소자동작에 악영향을 비치는 결함들의 생성을 방지하여 소자동작의 신뢰성 및 공정수율을 향상시킬 수 있는 MOSFET의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 MOSFET 제조방법의 특징은, 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막상에 제 1 도전층을 형성하는 공정과, 상기 제 1 도전층 및 게이트산화막을 패턴닝하여 반도체기판을 노출시키는 제 1 도전층 패턴과 게이트산화막 패턴을 형성하는 공정과, 상기 반도체기판과 제 1 도전층 패턴의 상부에 TEOS 산화막을 형성하는 공정과, 상기 구조의 전표면에 제 2 도전층을 형성하는 공정과, 상기 제 2 도전층을 전면 이방성 식각하여 상기 게이트산화막 및 제 1 도전층 패턴의 측벽에 상기 제 1 도전층 패턴과 연결되는 제 2 도전층 패턴을 형성하여 제 1 및 제 2 도 전층 패턴으로 구성되는 게이트전극을 형성하는 공정과, 상기 노출되어 있는 TEOS 산화막을 제거하는 공정을 구비함에 있다.
이하, 본발명에 따른 MOSFET의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제 1A 도 내지 제 1D 도는 본발명에 따른 MOSFET의 제조 공정도이다.
먼저, 제 1 도전형, 예를들어 N 또는 P형 반도체기판(1)상에 소정두께, 예를들어 70∼150Å 정도의 통상의 두께로 게이트산화막(2)을 형성하고, 상기 게이트산화막(2)상에 도전층, 예를들어 제 1 다결정실리콘층(3)을 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 300∼800Å 정도의 두께로 형성한다. (제 1A 도 참조).
그다음 상기 반도체기판(1)에서 MOSFET의 채널로 예정되어있는 부분상측이 남도록 제 1 다결정실리콘층(3)과 게이트산화막(2)을 패턴닝하여 반도체기판(1)을 노출시키는 적층되어 있는 제 1 다결정실리콘층(3) 및 게이트산화막(2) 패턴을 형성한 후, 상기 노출되어있는 반도체기판(1)과 제 1 다결정실리콘층(3) 패턴의 상부에 300∼500Å 정도 두께의 TEOS 산화막(4)을 CVD 방법으로 형성한다. 이때 상기제 1 다결정실리콘층(3) 및 게이트산화막(2) 패턴의 측벽은 노출되어있다. (제 1B 도 참조).
그후, 1000∼2000Å 정도 두께의 제 2 다결정실리콘층(5)을 형성하고, 상기 제 2 다결정실리콘층(5)을 전면 이방성식각하여 상기 제 1 다결정실리콘층(3) 및 게이트산화막(2) 패턴의 측벽에 제 1 다결정실리콘층(3) 패턴과 연결되는 제 2 다결정실리콘층(5) 패턴을 형성하여 제 1 및 제 2 다결정실리콘층(3),(5) 패턴으로된 게이트산화막(2) 패턴을 감싸는 게이트전극을 형성한다. 이때 반도체기판(1) 상부의 TEOS 산화막(4)도 모두 제거되며, 제 2 다결정실리콘층(5) 패턴과 반도체기판(1) 사이에는 TEOS 산화막(4)이 개재되어있다. (제 1C 도 참조).
그다음 상기 제 1 다결정실리콘층(3) 패턴 상부의 TEOS 산화막(4)을 제거하고, 상기 게이트전극의 양측의 반도체기판(1)에 P 또는 N형 불순물로소오스/드레인전극(6)을 형성하여 MOSFET를 완성한다. (제 1D 도 참조).
이상에서 설명한 바와 같이, 본발명에 따른 MOSFET의 제조방법은 반도체기판상에 적층되어있는 게이트산화막 및 제 1 도전층 패턴을 형성하고, 노출되어있는 반도체기판과 제 1 도전층의 상부에 TEOS 산화막을 형성한 후, 상기 상기 제 1 도전층 패턴과 게이트산화막 패턴의 측벽에 상기 제 1 도전층과 연결되는 제 2 도전층 패턴을 형성하여 제 1 및 제 2 도전층 패턴으로된 게이트전극을 형성하며, 상기 제 2 도전층 패턴과 반도체기판의 사이에는 TEOS 산화막이 개재되어 있는 MOSFET를 형성하였으므로, 게이트산화막과 반도체기판의 접촉 면적을 최소화하여 개면에 형성되는 트랩이나 전하의 생성을 감소시켜 게이트산화막의 신뢰성을 향상시키고 절연파괴를 방지하여 소자동작의 신뢰성 및 공정수율을 향상시킬 수 있는 이점이 있다.
제 1A 도 내지 제 1D 도는 본발명에 따른 모스 전계효과 트랜지스터의 제조공정도.
◈ 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트산화막
3 : 제 1 다결정실리콘층 4 : TEOS 산화막
5 : 제 2 다결정실리콘층 6 : 소오스/드레인전극
Claims (6)
- 반도체기판상에 게이트산화막을 형성하는 공정과,상기 게이트산화막상에 제 1 도전층을 형성하는 공정과,상기 제 1 도전층 및 게이트산화막을 패턴닝하여 반도체기판을 노출시키는 제 1 도전층 패턴과 게이트산화막 패턴을 형성하는 공정과,상기 반도체기판과 제 1 도전층 패턴의 상부에 TEOS 산화막을 형성하는 공정과,상기 구조의 전표면에 제 2 도전층을 형성하는 공정과,상기 제 2 도전층을 전면 이방성식각하여 상기 게이트산화막 및 제 1 도전층 패턴의 측벽에 상기 제 1 도전층 패턴과 연결되는 제 2 도전층 패턴을 형성하여 제 1 및 제 2 도전층 패턴으로 구성되는 게이트전극을 형성하는 공정과,상기 노출되어 있는 TEOS 산화막을 제거하는 공정을 구비하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트산화막을 70∼150Å 두께로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 1 도전층을 300∼800Å 두께로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 TEOS 산화막을 300∼500Å 두께로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 2 도전층을 1000∼2000Å 두께로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 도전층을 다결정실리콘층으로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조 방법.
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