KR0151198B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법

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KR0151198B1
KR0151198B1 KR1019940030879A KR19940030879A KR0151198B1 KR 0151198 B1 KR0151198 B1 KR 0151198B1 KR 1019940030879 A KR1019940030879 A KR 1019940030879A KR 19940030879 A KR19940030879 A KR 19940030879A KR 0151198 B1 KR0151198 B1 KR 0151198B1
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Abstract

본 발명은 고집적소자에 적당하도록 한 반도체소자 및 그 제조방법에 관한 것이다.
본 발명은 활성영역과 소자분리영역으로 구분된 제1도전형의 반도체기판의 활성영역 표면부위의 소정영역에 소정 간격 서로 이격되어 형성된 제2도전형의 고농도 소오스 및 드레인영역과; 상기 소오스 및 드레인영역의 서로 마주보는 쪽에 소오스 및 드레인영역에 인접하여 각각 형성된 제2도 전형의 저농도 불순물영역; 상기 저농도 불순물영역 사이의 기판 표면부위에 형성되는 트랜지스터 채널영역; 상기 소오스 및 드레인영역 상부에 형성된 불순물이 도핑된 실리콘패드; 상기 저농도 불순물영역 상부에 형성된 불순물이 도핑된 실리콘으로 이루어진 측벽스페이서; 상기 채널영영과 상기 측벽스페이서 및 상기 실리콘패드의 소정영역에 걸쳐 형성된 게이트전극; 상기 채널영역 및 상기 측벽스페이서 상부와 상기 게이트전극 사이에 형성된 게이트절연막; 상기 실리콘패드의 소정영역과 상기 게이트전극 사이에 형성된 절연막; 상기 실리콘패드 상부에 형성되며 상기 게이트전극과는 절연막에 의해 절연되고 상기 소오스 및 드레인영역과는 상기 실리콘패드를 통해 전기적으로 접속되는 소오스 및 드레인전극을 포함하여 구성된 반도체소자를 제공함으로써 고집적 반도체장치에 적용할 수 있는 우수한 특성을 갖는 MOSFET를 구현한다.

Description

반도체소자 및 그 제조방법
제1도는 종래의 MOSFET 제조방법을 도시한 공정순서도.
제2도는 종래의 MOSFET 제조공정에 있어서의 산화막 식각후의 실리콘 기판의 SIMS 분석 프로파일을 나타낸 도면.
제3도 및 제4도는 종래의 MOSFET 제조공정의 문제점을 도시한 도면.
제5도는 본 발명에 의한 MOSFET 단면구조도.
제6도는 본 발명에 의한 MOSFET 제조방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 11 : 필드산화막
12 : 제1비정질실리콘층 13 : 제2비정실질실리콘층
14 : 폴리실리콘패드 15 : 산화막
16 : 측벽스페이서 17 : 게이트절연막
18 : 저농도 LDD영역 19 : 소오스 및 드레인영역
20 : 게이트전극 21 : 고융점금속층
22 : 실리사이드층 23 : 절연막
24 : 소오스 및 드레인전극
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 고집적소자에 적당하도록 한 MOSFET소자구조 및 이의 제조방법에 관한 것이다.
반도체 집적회로의 제조에 있어서, 성능이 우수하면서 고집적화된 반도체 집적회로를 얻기 위해 반도체 집적회로를 구성하는 MOSFET의 크기를 줄이기 위한 노력이 계속되어 왔다.
이러한 노력의 결과로 반도체 집적회로의 제조기술이 서브마이크론(sub-micron)수준으로 스케일다운(scale down)되기에 이르렀다. 그 대표적인 MOSFET제조방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도 (a)에 도시된 바와 같이 필드산화막(2)에 트랜지스터가 형성될 활성영역이 정의된 p형 반도체기판(1)상에 게이트산화막(3)과 게이트전극 형성용 도전층(4a) 및 캡 게이트 산화막 형성용 제1산화막(5a)을 차례로 형성한다.
이어서 제1도 (b)에 도시된 바와 같이 상기 제1산화막(5a) 및 도전층(4a)을 게이트패턴으로 패터닝하여 게이트전극(4)과 캡 게이트 산화막(5)을 형성한다.
다음에 제1도 (c)에 도시된 바와 같이 n형 불순물로서, 예컨대 인(P)을 저농도로 이온주입하여 상기 기판(1)내에 n영역(6)을 상기 게이트전극(4)에 자기정합적으로 형성한다.
이어서 제1도 (d)에 도시된 바와 같이 상기 기판(1) 전면에 CVD(Chemical Vapor Deposition)방법에 의해 제2산화막(7a)을 형성한 후, 제1도 (e)에 도시된 바와 같이 상기 제2산화막(7a)을 반응성 이온식각(RIE;Reactive Ion Etching)에 의해 에치백하여 상기 게이트전극(4) 및 캡게이트 산화막(5) 측면에 측벽스페이서(7)을 형성한 다음, n형 불순물을 고농도로 이온주입하여 제1도 (f)에 도시된 바와 같이 깊은 접합을 갖는 n+소오스 및 드레인영역(8)을 형성한다.
기존의 MOSFET 제조방법은 소자의 집적도 증가로 인하여 짧은 채널(short channel)에 따른 핫캐리어(hot carrier) 발생등이 문제가 되어 상기한 바와 같은 LDD구조의 MOSFET를 채택하게 되었다.
그러나 상술한 게이트 측벽스페이서를 이용한 LDD구조를 갖는 트랜지스터 제조방법에는 몇가지 문제가 있으며, 특히 고집적, 고품위를 요구하는 차세대 반도체소자 제조의 실용화기술로는 부적합하다.
즉, 추가공정인 게이트 측벽스페이서 형성공정은 CVD산화막을 증착한 후, 에치백하는 공정으로 에치백공정히 활성영역의 실리콘기판이 노출되고, 노출된 활성영역이 과도식각(즉, 실리콘기판의 손상)될 수 있으며, 이와 같이 과도식각된 깊이가 실리콘기판의 위치 및 패턴의 밀도에 따라 서로 다른 양심의 심한 불균일성을 보이므로 소자의 전기적 특성이 칩상에서의 위치에 따라 불균일하게 나타난다.
또한, 측벽스페이서 형성을 위한 에치백공정시 사용되는 CF4, CHF3, O2등의 플라즈마기류(plasma radical species)가 실리콘기판의 침투하여 식각시의 RF파워에 따라 다르기는 하지만 실리콘기판 표면으로부터 500Å범위내에서 CFx-폴리머(polymer), Si-C결합(bond), Si-O결합, Si-O-C결합 등의 화합물(compound)층을 만든다.
제2도는 측벽스페이서 형성을 위해 산화막을 식각한 후의 실리콘기판을 SIMS(Secon-dary Ion Mass Spectroscopy)분석한 프로파일을 나타낸 것으로, 상기한 바와같은 CFx-폴리머, Si-C결합, Si-O결합, Si-O-C결합등을 확인할 수 있다.
그러므로 얕은 접합(shallow junction)을 요하는 고집적소자에 있어서는 상기와 같은 화합물성의 결합점(bonding site)이 접합에 인가된 전원하에서 디플리션(deplet-ion)영역내에 존재하게 되므로 캐리어를 생성하는 트랩중심(trap center)의 역할을 하여 접합의 누설전류를 증가시키는 원인이 된다.
이는 문헌 『Jae Jeong Kim et al., Cleaning process of removing of oxide etch residue, proceeding of cont-amination control and defect reduction in semiconductor manufacturing I, pp.408-415, 1992 Toronto』에 잘 나타나 있다.
또한, 게이트 측벽스페이서를 이용한 LDD구조 형성방법에 있어서의 또다른 문제점은 게이트 측벽스페이서가 일반적으로 거의 실리콘기판과 수직하게 형성되기 때문에 실리콘기판과 만나는 엣지(edge)영역에 스트레스가 집중되어 측벽스페이서의 엣지로부터 기판의 벌크방향으로 제3도에 도시된 바와 같이 게이트 측벽스페이서의 모양에 따라 결정결함선(dislocaton line)이 형성된다는 것이다.
즉, 제4도에 도시된 바와 같이 실리콘기판과 이루는 각도에 따라서 실리콘 기판에 인가되는 스트레스가 2.7X9dyn/㎝(제4도 (b)의 경우) 내지 5.4X109dyn/㎝(제4도 (a)의 경우)의 크기로 나타나며, 이 스트레스가 측벽 스페이서와 실리콘기판과 만나는 엣지영역에 집중되며, 게이트 측벽스페이서의 경사가 급격하면 급격할수록 결정결합이 쉽게 발생하게 된다.
상기한 바와 같이 종래의 LDD구조를 갖는 MOSFET 제조방법은 게이트 측벽스페이서 형성과정에서 발생하는 문제로 인해 트랜지스터의 소오스 및 드레인과 기판간의 접합의 질(quality)(특히 접합 누설전류)이 떨어져 DRAM등의 소자에 리프레쉬(refr-esh)특성을 저하시키고 랜덤 비트페일(random bit fail)의 원인이 되며, 그밖의 일반 소자에서는 신뢰성 저하의 원인이 된다.
한편, 소자의 집적도가 증가하면서 특히 64M DRAM급 소자가 요구되면서 이에 따라 소자의 CD(critical demension)가 감소하게 되었으며, 트랜지스터의 소오스 및 드레인영역의 감소로 인하여 전기적으로 연결하기 위한 배선공정이 문제로 제기되었다.
즉, 소오스 및 드레인과 배선을 연결하기 위한 콘택홀 형성 및 금속층 매립공정에 있어서 콘택홀 크기감소에 따릍 콘택저항 미스얼라인(misalign)으로 인한 트랜지스터 특성의 불균일성, 그리고 게이트와 콘택홀내에 매립된 금속층간으 단락 가능성, 콘택홀의 높은 애스펙트비(aspect ratio;콘택단차와 콘택홀의 직경과의 비율)로 인하여 콘택홀내의 금속층 매립시 스텝 커버리지(step coverage)문제, 콘택홀 식각시의 소오스 및 드레인영역의 과도식각에 따른 기판손상등의 문제가 발생한다.
본 발명은 상술한 종래기술의 제반문제들을 해결할 수 있는 MOSFET구조 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 반도체소자는 활성영역과 소자분리 영역으로 구분된 제1도전형의 반도체기판의 활성영역 표면부위의 소정영역에 소정 간격 서로 이격되어 형성된 제2도전형의 고농도 소오스 및 드레인영역과; 상기 소오스 및 드레인영역의 서로 마주보는 쪽에 소오스 및 드레인영역에 인접하여 각각 형성된 제2도전형의 저농도 불순물영역;상기 저농도 불순물영역 사이의 기판 표면부위에 형성되는 트랜지스터 채널영역; 상기 소오스 및 드레인영역 상부에 형성된 불순물이 도핑된 실리콘패드; 상기 저농도 불순물영역 상부에 형성된 불순물이 도핑된 실리콘으로 이루어진 측벽스페이서; 상기 채널영역과 상기 측벽스페이서 및 상기 실리콘패드의 소정영역에 걸쳐 형성된 게이트전극; 상기 채널영역 및 상기 측벽스페이서 상부와 상기 게이트전극 사이에 형성된 게이트절연막; 상기 실리콘패드의 소정영역과 상기 게이트전극 사이에 형성된 절연막; 상기 실리콘패드 상부에 형성되며 상기 게이트전극과는 절연막에 의해 절연되고 상기 소오스 및 드레인영역과는 상기 실리콘패드를 통해 전기적으로 접속되는 소오스 및 드레인전극을 포함하여 구성된다.
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 제1도전형의 반도체기판상에 제2전도전형을 갖는 제1실리콘층을 형성하는 단계와, 상기 제1실리콘층상에 제1절연막을 형성하는 단계, 상기 제1절연막과 제1실리콘층을 선택적으로 식각하여 트랜지스터 채널영역의 기판부위를 노출시킴과 아울러 상기 트랜지스터 채널영역 양측에 실리콘패드를 각각 형성하는 단계, 기판 전면에 제2도전형을 갖는 제2실리콘층을 형성하는 단계, 상기 제2실리콘층을 에치백하여 상기 실리콘패드 측면에 측벽스페이서를 형성하는 단계, 상기 측벽스페이서 및 노출된 기판상부에 게이트절연막을 형성하는 단계, 기판 전면에 도전층을 형성하는 단계, 상기 도전층 및 그 하부의 절연막을 패터닝하여 게이트전극을 형성하는 단계, 기판 전면에 제2 절연막을 형성하는 단계, 상기 제2절연막을 선택적으로 식각하여 상기 실리콘패드를 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀 상부에 상기 콘택홀을 통해 실리콘패드에 접속되는 소오스 및 드레인전극을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제5도에 본 발명에 의한 MOSFET의 단면구조를 도시하였다.
본 발명에 의한 MOSFET는 활성영역과 소자분리영역으로 구분된 반도체기판(10)의 활성영역 표면부위의 소정영역에 소정 간격 서로 이격되어 고농도(n+) 소오스 및 드레인영역(19)이 각각 형성되고, 상기 소오스 및 드레인영역(19)의 서로 마주보는 쪽에 소오스 및 드레인영역(19)에 인접하여 저농도(n-)의 LDD영역(18)이 형성되어 있다. 상기 LDD영역(18) 사이의 기판(10) 표면부위에는 트랜지스터의 채널영역이 된다.
상기 소오스 및 드레인영역(19)상부에는 불순물이 도핑된 폴리실리콘패드(14)가 형성되고, 상기 저농도 LDD영역(18) 상부에는 불순물이 도핑된 폴리실리콘으로 이루어진 측벽스페이서(16)가 형성되어 있다. 상기 폴리실리콘패드(14)는 소오스 및 드레인영역(19) 상부 및 소오스 및 드레인영역(19)과 인접한 소자분리영역 상부에까지 걸쳐 형성된다.
상기 소오스 및 드레인영역(19) 사이의 기판(10)영역과 상기 측벽스페이서(16) 상부에 걸쳐 게이트절연막(17)이 형성되고, 게이트절연막(17) 상부 및 상기 측벽스페이서(16)와 인접한 폴리실리콘패드(14) 부분 상부에 걸쳐 게이트전극(20)이 형성되며, 게이트전극(20)과 폴리실리콘패드(14) 사이에는 산화막(15)으로 절연되어 있다.
상기 폴리실리콘패드(14) 및 게이트전극(20) 전표면에는 도전층으로서 실리사이드(22)가 형성되고, 폴리실리콘패드(14) 상부에 절연막(23)을 개재하여 소오스 및 드레인전극(24)이 형성되어 있다.
상기 고농도 소오스 및 드레인영역(19)은 그 상부에 형성된 상기 폴리실리콘패드(14)로부터 불순물이 확산되어 형성되며, 상기 저농도 LDD영역(18)은 그 상부에 형성된 측벽스페이서(16)로부터 불순물이 확산되어 형성된다.
상기 폴리실리콘패드(14)는 상기 측벽스페이서(16)보다 불순물 농도가 높으며, 이에 따라 고농도의 소오스 및 드레인영역(19)과 저농도의 LDD영역(18)이 각각 형성되는 것이다.
제6도를 참조하여 상술한 본 발명에 의한 MOSFET의 제조방법을 설명하면 다음과 같다.
먼저, 제6도 (a)에 도시된 바와 같이 필드산호막(11)에 의해 활성영역과 소자분리영역이 구분된 p형 반도체기판(10)상에 제6도 (b)에 도시된 바와 같이 제1실리콘층을 형성하는바, 제1실리콘층으로서 불순물이 도핑되지 않은 언도우프드(undoped)폴리실리콘이나 제1비정질실리콘(12)을 500Å정도의 두께로 증착하고 이어서 이위에 n형 불순물로서, 예컨대 인(phosphorus)이 도핑된 폴리실리콘이나 제2비정질실리콘(13)을 LPCVD (Low Pressure Chemical Vapor Deposition)법으로 1500Å정도의 두께로 연속적으로 증착하여 제1폴리실리콘층(14a)을 형성한다. 이때, 상기 기판(10)상에 폴리실리콘을 증착한 후, 불순물을 이온주입하여 제1폴리실리콘층(14a)을 형성할 수도 있다.
이어서 제6도 (c)에 도시된 바와 같이 상기 제1폴리실리콘층(14a)상에 제1절연막으로서, 예컨대 LPCVD방법 또는 열산화방법에 의해 750℃정도의 온도에서 산화막(15)을 500Å정도의 두께로 형성한다.
다음에 제6도 (d)에 도시된 바와 같이 상기 산화막(15) 형성 공정시 사용한 열처리 공정으로 상기 제2비정질실리콘(13)에 도핑된 n형 불순물이 상기 제1비정질실리콘(12)으로 확산된 상태에서 상기 산화막(15)과 제1폴리실리콘층(14a)을 선택적으로 식각하여 상기 트랜지스터 채널영역의 기판(10)부위를 노출시킴과 아울러 상기 트랜지스터 채널영역 양측에 소오스 및 드레인 형성을 위한 폴리실리콘패드(14)를 각각 형성한다.
이어서 제6도 (e)에 도시된 바와 같이 상기 기판(10) 전면에 LDD영역 및 측벽스페이서형성을 위한 제2실리콘층으로서, n형 불순물이 저농도로(lightly) 도핑된 제2폴리실리콘층(16a)을 1000Å정도의 두께로 증착한 후, RIE등의 방법으로 에치백하여 제6도 (f)에 도시된 바와 같이 상기 제2폴리실리콘층(16a)으로 이루어진 측벽스페이서(16)를 형성한다. 이때, 측벽스페이서(16)를 이루는 제2폴리실리콘층(16a)은 상기 폴리실리콘패드(14)보다 불순물농도가 낮은 것을 사용한다.
다음에 제6도 (g)에 도시된 바와 같이 850℃에서 30분간 산화곤정을 지행하여상기 측벽스페이서(16) 및 노출된 기판(10)상부에 게이트절연막(17)을 100Å정도의 두께로 형성한다. 이때, 상기 폴리실리콘패드(14)와 폴리실리콘 측벽스페이서(16) 하부의 기판(10)부위에 폴리실리콘패드(14)와 폴리실리콘 측벽스페이서(16)로부터 불순물이 확산되어 n+소오스 및 드레인영역(19)과 저농도 LDD영역(18)이 각각 형성된다. 이후, 문턱전압 조절을 위해 예컨대 붕소(B)를 이온주입한다.
이어서 제6도 (h)에 도시된 바와 같이 상기 기판(10) 전면에 게이트전극형성을 위한 도전층으로서, 예컨대 인이 도핑된 제3폴리실리콘층(20a)(금속을 사용할 수도 있다)을 증착한 후, 상기 제3폴리실리콘층(20a) 및 그 하부의 산화막(15)을 사진식각공정을 통해 소정의 게이트전극패턴으로 패터닝하여 제6도 (i)에 도시된 바와 같이 게이트전극(20)을 형성한다. 상기 제3폴리실리콘층(20a) 및 산화막(15)을 패터닝함에 따라 상기 게이트전극(20)이 형성되지 않은 부위의 상기 폴리실리콘패드(14)가 노출되게 된다.
다음에 제6도 (j)에 도시된 바와 같이 상기 기판(10) 전면에 금속층으로서, 예컨데 Ti(또는 Co)의 고융점금속층(21)을 1000Å정도의 두께로 증착하고 열처리하여 Ti와 상기 게이트전극(20)을 이루는 폴리실리콘 및 노출돈 폴리실리콘패드(14)의 Si이 반응하여 상기 폴리실리콘패드(14)와 게이트전극(20) 표면에 실리사이드(silicide)층이 발생되도록 한다. 이때, Si표면과 접촉하는 Ti막은 실리사이드로 바뀌고 상기 산화막(15)상에 형성된 Ti막은 반응하지 않은 채로 금속상태로 남아 있게 된다. 이어서 남아 있는 Ti막을 선택적으로 제거하게 되면 제6도 (k)에 도시된 바와 같이 상기 폴리실리콘패드(14)와 게이트전극(20)상에만 실리사이드층(22)이 자동정렬된 상태로 존재하게 된다.
이어서 제6도 (l)에 도시된 바와 같이 전면에 절연막(23)을 형성한 후, 이를 선택적으로 식각하여 상기 폴리실리콘패드(14) 표면을 노출시키는 콘택홀을 형성한 다음 그위에 도전층을 형성하고 이를 소정패턴으로 패터닝하여 상기 콘택홀을 통해 폴리실리콘패드(14)와 접속되는 소오스 및 드레인전극(24)을 형성함으로써 MOSFET제조를 완료한다.
이상과 같이 본 발명은 임계크기(critcal feature size)를 갖는 MOSFET에서 소오스 및 드레인과 게이트전극이 효율적으로 배치되므로(소오스 및 드레인과 게이트전극이 충분히 오버랩되어 배치됨) 공정의 여유도(tolerence)가 크며, 콘택영역이 넓게 확보되므로 낮은 콘택저항을 얻을 수 있다.
또한, 콘택공정시 소오스 및 드레인전극을 직접 기판에 연결하지 않고 소오스 및 드레인의 폴리실리콘패드위에 연결하므로 기판에 콘택 식각에 의한 손상을 입히지 않게 되므로 누설전류를 방지할 수 있는등 트랜지스터의 접합특성이 좋아진다.
또한, 폴리실리콘패드의 불순물을 기판에 도핑시켜 소오스 및 드레인접합을 형성하므로 얕은 접합깊이를 가지는 소오스 및 드레인의 형성이 가능하게 된다.
또한, 폴리실리콘패드를 이용하여 소오스 및 드레인전극의 콘택을 형성하므로 콘택홀의 단차가 크지 않게 되어 콘택내의 금속 매립공정시 스텝커버리지가 개선되며, 콘택홀 형성을 위한 얼라인먼트(alignment)시 미스얼라인(misalign)에 따른 게이트전극과의 단락문제를 해결할 수 있다.
그리고 LDD영역을 종래의 절연막 측벽스페이서를 이용한 방법을 사용하지 않고 폴리실리콘 측벽스페이서로부터 기판으로의 불순물의 도핑방법으로 형성하므로 절연막스페이서 형성을 위한 산화막 식각시 기판에 유입되는 산화막 식각가스 플라즈마로 인한 오염을 방지할 수 있어 이에 따른 전기적 특성불량을 해결할 수 있다.

Claims (16)

  1. 활성영역과 소자분리영역으로 구분된 제1도전형의 반도체기판의 활성영역 표면부위의 소정영역에 소정 간격 서로 이격되어 형성된 제2도전형의 고농도 소오스 및 드레인영역과; 상기 소오스 및 드레인영역의 서로 마주보는 쪽에 소오스 및 드레인영역에 인접하여 각각 형성된 제2도전형의 저농도 불순물영역; 상기 저농도 불순물영역 사이의 기판 표면부위에 형성되는 트랜지스터 채널영역; 상기 소오스 및 드레인영역 상부에 형성된 불순물이 도핑된 실리콘패드; 상기 저농도 불순물영역 상부에 형성된 불순물이 도핑된 실리콘으로 이루어진 측벽스페이서; 상기 채널영역과 상기측벽스페이서 및 상기 실리콘패드의 소정영역에 걸쳐 형성된 게이트전극; 상기 채널영역 및 상기 측벽스페이서 상부와 상기 게이트전극 사이에 형성된 게이트절연막; 상기 실리콘패드의 소정영역과 상기 게이트전극 사이에 형성된 절연막; 상기 실리콘패드 상부에 형성된 상기 게이트전극과는 절연막에 의해 절연되고 상기 소오스 및 드레인영역과는 달리 실리콘패드를 통해 전기적으로 접속되는 소오스 및 드레인영역을 포함하여 구성된 것을 특징으로 하는 반도체소자.
  2. 제1항에 있어서, 상기 실리콘패드는 상기 소오스 및 드레인영역상부를 포함하여 소오스 및 드레인영역과 인접한 기판의 소자분리영역 상부에 걸쳐 형성된 것을 특징으로 하는 반도체소자.
  3. 제1항에 있어서, 상기 실리콘패드는 불순물이 도핑되지 않은 언도우프드 폴리실리콘이나 비정질실리콘층과 이위에 형성된 제2도전형의 불순물이 도핑된 폴리실리콘이나 비정질실리콘층으로 이루어진 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 실리콘패드는 제2도전형의 불순물이 이온주입된 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 실리콘패드는 상기 측벽스페이서보다 불순물 농도가 높은 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 실리콘패드 및 게이트전극 전표면에 형성된 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제1도전형의 반도체기판상에 제2도전혀을 갖는 제1실리콘층을 형성하는 단계와, 상기 제1실리콘층상에 제1절연막을 형성하는 단계, 상기 제1절연막과 제1실리콘층을 선택적으로 식각하여 트랜지스터 채널영역의 기판부위를 노출시킴과 아울러 상기 트랜지스터 채널영역 양측에 실리콘패드를 각각 형성하는 단계, 기판 전면에 제2도전형을 갖는 제2실리콘층을 형성하는 단계, 상기 제2실리콘층을 에치백하여 상기 실리콘패드 측면에 측벽스페이서를 형성하는 단계, 상기 측벽스페이서 및 노출된 기판상부에 게이트절연막 형성하는 단계, 기판 전면에 도전층을 형성하는 단계, 상기 도전층 및 그 하부의 절연막을 패터닝하여 게이트전극을 형성하는 단계, 기판 전면에 제2절연막을 형성하는 단계, 상기 제2절연막을 선택적으로 식각하여상기 실리콘패드를 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀 상부에 상기 콘택홀을 통해 실리콘패드에 접속되는 소오스 및 드레인전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제7항에 있어서, 상기 제1실리콘층을 불순물이 도핑되지않은 언도우프드 폴리실리콘이나 비정질실리콘을 증착하고 이어서 이위에 제2도전형의 불순물이 도핑된 폴리실리콘이나 비정질실리콘을 연속적으로 증착하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제7항에 있어서, 상기 제1실리콘층을 폴리실리콘을 증착한 후 제2도전형의 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제7항에 있어서, 상기 제1절연막 LPCVD방법 또는 열산화방법에 의해 형성된 산화막임을 특징으로 하는 반도체소자의 제조방법.
  11. 제7항에 있어서, 상기 제2실리콘층은 제2도전형의 불순물이 저농도로 도핑된 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제7항에 있어서, 상기 실리콘패드와 측벽스페이서 하부의 기판부위에 실리콘패드와 측벽스페이서로부터 불순물이 확산되어 소오드 및 드레인영역과 저농도 불순물영역이 각각 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제12항에 있어서, 상기 실리콘패드의 불순물농도가 상기 측벽스페이서의 불순물농도보다 높은 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제7항에 있어서, 상기 게이트전극을 형성하는 단계후에 상기 게이트전극과 상기 실리콘패드의 노출된 표면에 선택적으로 도전층을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제14항에 있어서, 상기 도전층을 형성하는 단계는 기판 전면에 고용점 금속을 증착하고 열처리하여 선택적으로 실리사이드층을 형성한 후 남아 있는 고융점금속막을 선택적으로 제거하는 공정으로 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제15항에 있어서, 상기 고융점금속으로 Ti 또는 Co를 이용하는 것을 특징으로 하는 반도체소자의 제조방법.
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