KR20000004472A - 트렌치 게이트 구조의 전력 반도체장치 및 그 제조방법 - Google Patents

트렌치 게이트 구조의 전력 반도체장치 및 그 제조방법 Download PDF

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Abstract

소요되는 마스크의 수를 줄이고 특성을 향상시킬 수 있는 트렌치 게이트 구조의 전력 반도체장치 및 그 제조방법에 대해 개시되어 있다. 이 전력 반도체장치는, 반도체기판과, 반도체기판에 형성된 제1 도전형의 반도체영역과, 제1 도전형의 반도체영역의 표면에 형성된 제2 도전형의 소오스영역과, 소오스영역 및 제1 도전형의 반도체영역을 관통하도록 형성된 트렌치 내에 형성되며, 게이트절연막을 개재하여 반도체기판과 절연되도록 형성된 제1 도전층과, 제1 도전층에 의해 둘러싸인 제2 도전층으로 이루어진 게이트와, 반도체기판 상에 형성된 층간절연막과, 층간절연막에 형성된 콘택홀을 통해 게이트와 접속하는 게이트전극, 및 층간절연막에 형성된 콘택홀을 통해 소오스영역과 접속하는 소오스전극을 구비하여 이루어진다.

Description

트렌치 게이트 구조의 전력 반도체장치 및 그 제조방법
본 발명은 전력 반도체장치 및 그 제조방법에 관한 것으로, 특히 트렌치 게이트 구조를 갖는 전력 반도체장치 및 그 제조방법에 관한 것이다.
최근 응용 기기의 대형화·대용량화 추세에 따라 높은 브레이크다운 전압(breakdown voltage), 높은 전류(high current) 및 고속 스위칭 특성을 갖는 전력제어용 반도체 소자의 필요성이 대두되고 있다. 이러한 전력 제어용 반도체 소자는 정상동작 상태에서 전력의 손실이 매우 작아야 하며, 시스템의 소형화 경향에 따라 점차 소형화되고 있다.
이와 같은 전력제어용 반도체 소자로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 디모스펫(DMOSFET) 구조가 사용되었으나, 최근에는 반도체기판을 소정깊이 식각하여 트렌치를 형성하고 그 내부를 게이트 도전층으로 매립하는 트렌치 게이트형의 MOSFET 구조가 연구되고 있다.
일반적으로, 트렌치 게이트 구조를 갖는 반도체 소자는 플래너(planar) 구조를 갖는 소자에 비해 제조공정이 복잡하며 소요되는 마스크의 수가 1-2장 더 많다. 원가적인 측면에서는 하나의 칩에 들어가는 소자의 수, 즉 넷 다이(net die)의 수를 증가시켜야 이익이 되나, 공정스텝 수나 공정시간이 많이 소요되므로 오히려 경제적으로 더 손실을 가져올 수 있다. 따라서, 트렌치 구조를 갖는 모스펫(MOSFET) 또는 절연게이트형 바이폴라 트랜지스터(IGBT)의 경우 마스크의 수를 줄이는 것이 필연적으로 요구된다.
도 1은 종래의 트렌치 게이트 구조의 전력 MOSFET을 도시한 단면도이다.
도 1에서, 도면부호 "10"은 제1 도전형의 불순물이 고농도로 도우프된 N+반도체기판, "12"는 N_에피택셜층, "14"는 제2 도전형의 불순물이 저농도로 도우프된 P-바디영역(body region), "16"은 N+소오스영역, "18"은 게이트절연막, "20"은 폴리실리콘이 매립된 트렌치형의 게이트, "22"는 층간절연막, "24"는 상기 N+소오스영역과 접속된 소오스전극, 그리고 "26"은 상기 게이트와 접속된 게이트전극을 각각 나타낸다.
종래에는, 반도체기판에 트렌치를 형성한 후 그 내부를 폴리실리콘으로 완전히 매립함으로써 게이트를 형성하였다. 상기 트렌치는, 매립을 용이하게 하기 위하여 폭을 1㎛ 정도로 형성하였다. 그러나, 1㎛의 트렌치에 형성된 게이트와 게이트전극을 접속시키기 위해서는 콘택 마진(margin)이 적어도 0.25㎛ 이하가 되어야 한다. 따라서, 매우 정밀한 공정수준이 요구되고, 수율이 낮아지므로 원가적인 측면에서 오히려 불이익을 가져올 수가 있다. 또한, 트렌치에 매립된 폴리실리콘막의 표면의 거칠기가 균일하지 못하여 전극과의 콘택을 안정하게 형성하기가 어려운 문제점이 있었다.
이러한 문제를 해소하기 위하여 종래에는, 트렌치의 내부에만 폴리실리콘이 채워지도록 하는 것이 아니라, 도 1에 도시된 바와 같이 반도체기판 위에 폴리실리콘막이 일정두께 잔류되도록 한 다음, 마스크를 사용하여 이 폴리실리콘막을 패터닝함으로써 게이트전극(26)과의 콘택이 용이하게 하도록 하고 있다. 따라서, 마스크의 수가 증가하여 제조원가가 증가하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 소요되는 마스크의 수를 줄여 제조원가를 절감할 수 있는 전력 반도체장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 전력 반도체장치의 적합한 제조방법을 제공하는 것이다.
도 1은 종래의 트렌치 게이트 구조의 전력 MOSFET의 일 예를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 의한 트렌치 게이트 구조의 전력 반도체장치를 도시한 단면도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 의한 트렌치 게이트 구조의 전력 반도체장치의 제조방법을 공정순서에 따라 도시한 단면도들이다.
도 7은 본 발명의 다른 실시예에 의한 트렌치 게이트 구조의 전력 반도체장치를 도시한 단면도이다.
상기 과제를 이루기 위하여 본 발명에 의한 트렌치 게이트 구조의 전력 반도체장치는, 반도체기판; 상기 반도체기판에 형성된 제1 도전형의 반도체영역; 상기 제1 도전형의 반도체영역의 표면에 형성된 제2 도전형의 소오스영역; 상기 소오스영역 및 제1 도전형의 반도체영역을 관통하도록 형성된 트렌치 내에 형성되며, 게이트절연막을 개재하여 상기 반도체기판과 절연되도록 형성된 제1 도전층과, 상기 제1 도전층에 의해 둘러싸인 제2 도전층으로 이루어진 게이트; 상기 반도체기판 상에 형성된 층간절연막; 상기 층간절연막에 형성된 콘택홀을 통해 상기 게이트와 접속하는 게이트전극; 및 상기 층간절연막에 형성된 콘택홀을 통해 상기 소오스영역과 접속하는 소오스전극을 구비하는 것을 특징으로 한다.
상기 게이트의 윗면의 폭이 상기 트렌치의 폭과 동일하거나 그 이하이고, 상기 게이트의 평면적인 구조가 원형 또는 다각형 구조인 것이 바람직하다. 특히, 상기 게이트와 게이트전극의 콘택이 이루어지는 부분의 상기 트렌치의 폭은 2㎛인 것이 바람직하다.
그리고, 상기 제1 도전층은 폴리실리콘으로 이루어지고, 상기 제2 도전층은 금속으로 이루어진다.
본 발명의 일 실시예에 의하면, 상기 반도체기판은 제2 도전형의 불순물이 고농도로 도우프된 제1 영역과, 상기 제1 영역의 상부에 형성되며, 제2 도전형의 불순물이 저농도로 도우프된 제2 영역으로 이루어진다.
본 발명의 다른 실시예에 의하면, 상기 반도체기판은 제1 도전형의 불순물이 고농도로 도우프된 제1 영역과, 제2 도전형의 불순물이 고농도로 도우프된 제2 영역과, 상기 제1 영역의 상부에 형성되며, 제2 도전형의 불순물이 저농도로 도우프된 제3 영역으로 이루어진다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 트렌치 게이트 구조의 전력 반도체장치의 제조방법은, 반도체기판에 제1 도전형의 반도체영역을 형성하는 단계; 상기 반도체영역의 상측에 제2 도전형의 소오스영역을 형성하는 단계; 상기 반도체기판의 소정 영역에 트렌치를 형성하는 단계; 트렌치가 형성된 반도체기판 상에, 게이트절연막을 형성하는 단계; 상기 트렌치 내에, 상기 게이트절연막에 의해 상기 반도체기판과 절연되도록 형성된 제1 도전층과, 상기 제1 도전층에 의해 둘러싸인 제2 도전층으로 이루어진 게이트를 형성하는 단계; 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 패터닝하여 상기 소오스영역 및 게이트를 노출시키는 단계; 및 상기 소오스영역 및 게이트와 각각 접속된 소오스전극 및 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체기판에 트렌치를 형성하는 단계에서, 상기 게이트와 게이트전극의 콘택이 이루어지는 부분의 상기 트렌치의 폭을 2㎛ 정도로 형성하는 것이 바람직하다. 또한, 상기 트렌치의 상면의 모양을 원형 또는 다각형으로 형성한다.
상기 게이트를 형성하는 단계는, 게이트절연막이 형성된 반도체기판 상에 제1 도전층과 제2 도전층을 차례로 증착하는 단계와, 상기 제2 도전층 및 제1 도전층의 표면을 평탄화하여, 상기 트렌치 내에 매립시키는 단계로 이루어진다.
그리고, 상기 제1 도전층은 폴리실리콘으로 형성하고, 상기 제2 도전층은 금속으로 형성한다.
상기 반도체기판은 제2 도전형의 불순물이 고농도로 도우프된 제1 영역과, 상기 제1 영역의 상부에 형성되며, 제2 도전형의 불순물이 저농도로 도우프된 제2 영역으로 이루어지거나, 제1 도전형의 불순물이 고농도로 도우프된 제1 영역과, 제2 도전형의 불순물이 고농도로 도우프된 제2 영역과, 상기 제1 영역의 상부에 형성되며, 제2 도전형의 불순물이 저농도로 도우프된 제3 영역으로 이루어진다.
본 발명에 따르면, 게이트와 게이트전극 사이에 직접 콘택이 이루어지도록 할 수 있으므로, 게이트용 폴리실리콘막을 패터닝하기 위한 마스크를 생략할 수 있다. 그리고, 빠른 증착속도와 높은 전기전도도, 그리고 내열성을 갖는 금속을 이용하므로 콘택저항을 낮출 수 있으며, 열공정에 의해 소자의 특성이 열화되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 2는 본 발명의 일 실시예에 의한 트렌치 게이트 구조의 전력 반도체장치를 도시한 단면도로서, 전력 MOSFET을 도시하고 있다. 실시예를 설명함에 있어서, N형을 제1 도전형, P형을 제2 도전형으로 한정하여 설명하기로 한다.
도 2를 참조하면, 제1 도전형의 불순물이 고농도로 도우프된 N+반도체기판(30) 및 상기 반도체기판 상에 형성된 저농도(N-)의 에피택셜층(32)을 바닥층으로 하여 제2 도전형의 P-바디영역(34)이 형성되어 있으며, 상기 P-바디영역(34)의 상측에는 제1 도전형의 불순물이 고농도로 도우프된 N+소오스영역(36)이 형성되어 있다.
그리고, 상기 N+소오스영역(36) 및 P-바디영역(34)을 관통하여 N-에피택셜층(32)의 일부까지 연장되도록 트렌치가 형성되어 있으며, 상기 트렌치와 기판표면을 덮도록 게이트절연막(38)이 형성되어 있다.
상기 트렌치 내에는, 게이트절연막(38)에 의해 반도체기판과 절연되도록 형성된 제1 도전층(40)과, 상기 제1 도전층(40)에 의해 둘러싸인 제2 도전층(42)으로 이루어진 게이트가 형성되어 있다. 그리고, 층간절연막(44)에 형성된 콘택홀을 통해 상기 게이트(40+42)와 접속하는 게이트전극(48)과 상기 소오스영역(38)과 접속하는 소오스전극(46)이 형성되어 있다.
이 때, 상기 게이트와 게이트전극의 콘택이 이루어지는 부분의 상기 트렌치의 폭은 2㎛ 정도로서, 활성영역의 트렌치의 폭에 비해 넓게 형성되어 있다. 이는, 게이트와 게이트전극의 콘택을 형성하는 공정에서 트렌치 내에 형성되는 게이트와 게이트전극 사이의 얼라인 마진을 넓게 하여 직접콘택이 이루어지도록 하기 위한 것이다. 그리고, 상기 트렌치 상측의 모양은 사각형이 아니라, 원 또는 다각형으로 형성하는 것이 게이트용 도전물질의 트렌치 매립을 용이하게 할 수 있다.
그리고, 상기 제1 도전층(40)은 폴리실리콘으로 이루어져 있고, 상기 제2 도전층(42)은, 예를 들어 구리(Copper)와 같은 금속 또는 폴리실리콘으로 이루어져 있다. 금속막을 이용하면, 금속이 폴리실리콘막에 비해 높은 전기전도도를 갖기 때문에 게이트와 게이트전극 사이의 콘택저항을 낮출 수 있으며, 증착속도가 빠르기 때문에 넓은 트렌치를 비교적 빠르고 완전하게 매립할 수 있다.
도 3 내지 도 6은 본 발명의 일 실시예에 의한 트렌치 게이트 구조의 전력 반도체장치의 제조방법을 설명하기 위한 단면도들이다.
먼저 도 3을 참조하면, 제1 도전형, 예를 들어 N형의 불순물이 고농도로 도우프된 반도체기판(30)상에 저농도의 N-에피택셜층(32)을 형성한 다음, 상기 N-에피택셜층(32) 상에 얇은 산화막(도시되지 않음)을 형성한다. 이 산화막은 후속 공정에서 형성될 마스크용 질화막과 상기 반도체기판의 열팽창 계수의 차이에 따른 스트레스를 완화하기 위한 버퍼층(buffer layer)으로서, 경우에 따라 생략할 수도 있다.
이어서, 상기 산화막(도시되지 않음)의 전면에, 소정의 식각공정에서 상기 산화막과 식각선택비를 갖는 절연막, 예를 들어 질화막을 증착한 다음, 통상의 사진식각 공정으로 상기 질화막을 패터닝하여 마스크용 질화막패턴(도시되지 않음)을 형성한다. 다음에, 상기 질화막 패턴(도시되지 않음)을 이온주입 마스크로 사용하여 상기 N-에피택셜층(32)에 상기 반도체기판과 반대 도전형, 예를 들어 P형의 불순물을 저농도로 이온주입한다. 이어서, 소정의 열처리를 실시하여 상기 이온주입된 불순물을 확산시킴으로써, N-에피택셜층(32)에 P-바디영역을 형성한다.
도 4를 참조하면, P-바디영역을 형성한 방법과 마찬가지로 통상의 사진공정과 이온주입 공정을 실시하여 상기 P-바디영역(34)에 N+소오스영역(36)을 형성한다. 다음에, 통상의 사진공정을 이용하여 트렌치가 형성될 영역을 오픈(open)시키는 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 이 포토레지스트 패턴을 식각 마스크로 사용하여 N+소오스영역(36) 및 P-바디영역(34)이 형성되어 있는 N-에피택셜층(32)을 소정 깊이 식각하여 트렌치를 형성한다.
이 때, 게이트전극과의 콘택이 형성될 부분의 트렌치의 폭은 활성영역의 트렌치의 폭에 비해 넓게, 예를 들어 2㎛ 정도로 넓게 형성한다. 이는, 후속 공정에서 트렌치 내에 형성되는 게이트와 게이트전극 사이의 얼라인 마진을 넓게 하여 직접콘택이 이루어지도록 하기 위한 것이다. 그리고, 상기 트렌치의 평면적인 모양은 사각형이 아니라, 원 또는 다각형으로 형성하는 것이 게이트용 도전물질의 트렌치 매립을 용이하게 할 수 있다.
도 5를 참조하면, 트렌치가 형성된 반도체기판의 전면에 얇은 산화막을 형성하여 게이트절연막(38)을 형성한다. 이어서, 게이트절연막이 형성된 반도체기판의 전면에 폴리실리콘막(40)과 금속막(42)을 차례로 증착한 다음, 에치백(etch back) 또는 화학적 물리적 폴리슁(Chemical Mechanical Polishing; CMP)과 같은 평탄화 공정을 실시하여 상기 금속막(42)과 폴리실리콘막(40)을 평탄화함으로써, 상기 트렌치에 금속막과 폴리실리콘막이 매립되도록 한다.
상기 금속막(42)은, 예를 들어 구리(Copper)와 같이 폴리실리콘막에 비해 높은 전기전도도를 갖는 물질로서 게이트전극과의 콘택저항을 낮출 수 있으며, 증착속도가 빠르기 때문에 넓은 트렌치를 비교적 빠르고 완전하게 매립할 수 있는 이점이 있다. 상기 금속막(42) 대신에 폴리실리콘막을 사용할 수도 있다.
또한, 트렌치를 넓게 형성하기 때문에, 도 1에 도시된 종래의 방법에서와 같이 반도체기판 상에 게이트용 폴리실리콘막(도 1의 20)을 잔류시켜서 패터닝하지 않고, 게이트전극과 직접 콘택을 형성하더라도 공정 마진이 충분하기 때문에 공정상의 어려움을 해소할 수 있으며, 마스크의 수를 줄일 수 있다.
도 6을 참조하면, 게이트가 형성된 반도체기판 상에, 예를 들어 PSG(Phosphorus Silicate Glass) 또는 BPSG(Boro-Phosphorus Silicate Glass)와 같은 절연막을 증착하여 트랜지스터를 다른 도전층과 절연시키기 위한 층간절연막(44)을 형성한다. 다음에, 통상의 사진식각 공정으로 상기 층간절연막(44)을 식각하여 소오스영역(38) 및 게이트를 노출시키는 콘택홀을 형성한다.
이어서, 상기 층간절연막(44)의 평탄화를 위하여 열처리를 실시하는데, 이 열처리 공정은 콘택 형성공정 전에 실시할 수도 있다.
다음, 콘택홀이 형성된 결과물의 전면에 금속막을 증착한 다음 통상의 사진식각 공정으로 상기 금속막을 패터닝함으로써, 소오스전극(46) 및 게이트전극(48)을 형성한다. 이후의 공정은 통상의 MOSFET 제조공정과 동일하게 이루어진다.
이상 N+소오스영역을 갖는 MOSFET의 경우에 대해서 설명하였으나, P+소오스영역을 갖는 MOSFET의 경우도 본 발명을 적용할 수 있다.
도 7은 본 발명의 다른 실시예를 설명하기 위한 단면도로서, IGBT의 단면도이다.
도면 참조부호 50은 P+반도체기판, 52는 N+버퍼층, 54는 N-에피택셜층, 56은 P-바디영역, 58은 N+소오스영역, 60은 게이트절연막, 62는 게이트용 폴리실리콘막, 64는 게이트용 금속막, 66은 층간절연막, 68은 소오스전극, 그리고 70은 게이트전극을 각각 나타낸다.
도 2 및 도 6의 MOSFET과 비교할 때, N+반도체기판(도 2의 30) 대신에 P+반도체기판(50) 상에 N+버퍼층(52)이 형성된 것을 제외하고는 제조공정과 구조가 동일하므로, 제조공정 및 구조에 대한 설명을 생략하기로 한다.
상술한 본 발명에 의한 트렌치 게이트 구조의 전력 반도체장치 및 그 제조방법에 따르면, 게이트와 게이트전극 사이의 콘택이 이루어지는 부분의 트렌치를 넓게 형성하고, 폴리실리콘막과 금속막을 이용하여 트렌치를 매립함으로써 게이트와 게이트전극 사이에 직접 콘택이 이루어지도록 할 수 있다. 따라서, 종래와 같이 콘택을 위하여 반도체기판 상에 일정 넓이의 폴리실리콘막을 잔류시켜야 할 필요가 없으므로, 폴리실리콘막을 패터닝하기 위한 마스크를 생략할 수 있다. 그리고, 금속의 빠른 증착속도와 높은 전기전도도, 그리고 내열성으로 인해 콘택저항을 낮출 수 있으며, 열공정에 의해 소자의 특성이 열화되는 것을 방지할 수 있는 이점이 있다.

Claims (14)

  1. 반도체기판;
    상기 반도체기판에 형성된 제1 도전형의 반도체영역;
    상기 제1 도전형의 반도체영역의 표면에 형성된 제2 도전형의 소오스영역;
    상기 소오스영역 및 제1 도전형의 반도체영역을 관통하도록 형성된 트렌치 내에 형성되며, 게이트절연막을 개재하여 상기 반도체기판과 절연되도록 형성된 제1 도전층과, 상기 제1 도전층에 의해 둘러싸인 제2 도전층으로 이루어진 게이트;
    상기 반도체기판 상에 형성된 층간절연막;
    상기 층간절연막에 형성된 콘택홀을 통해 상기 게이트와 접속하는 게이트전극; 및
    상기 층간절연막에 형성된 콘택홀을 통해 상기 소오스영역과 접속하는 소오스전극을 구비하는 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치.
  2. 제1항에 있어서, 상기 게이트의 윗면의 폭이 상기 트렌치의 폭과 동일하거나 그 이하인 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치.
  3. 제1항에 있어서, 상기 게이트의 평면적인 구조가 원형 또는 다각형 구조인 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치.
  4. 제1항에 있어서, 상기 게이트와 게이트전극의 콘택이 이루어지는 부분의 상기 트렌치의 폭은 2㎛인 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치.
  5. 제1항에 있어서, 상기 제1 도전층은 폴리실리콘으로 이루어지고,
    상기 제2 도전층은 금속으로 이루어진 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치.
  6. 제1항에 있어서, 상기 반도체기판은,
    제2 도전형의 불순물이 고농도로 도우프된 제1 영역과,
    상기 제1 영역의 상부에 형성되며, 제2 도전형의 불순물이 저농도로 도우프된 제2 영역으로 이루어진 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치.
  7. 제1항에 있어서, 상기 반도체기판은,
    제1 도전형의 불순물이 고농도로 도우프된 제1 영역과,
    제2 도전형의 불순물이 고농도로 도우프된 제2 영역과,
    상기 제1 영역의 상부에 형성되며, 제2 도전형의 불순물이 저농도로 도우프된 제3 영역으로 이루어진 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치.
  8. 반도체기판에 제1 도전형의 반도체영역을 형성하는 단계;
    상기 반도체영역의 상측에 제2 도전형의 소오스영역을 형성하는 단계;
    상기 반도체기판의 소정 영역에 트렌치를 형성하는 단계;
    트렌치가 형성된 반도체기판 상에, 게이트절연막을 형성하는 단계;
    상기 트렌치 내에, 상기 게이트절연막에 의해 상기 반도체기판과 절연되도록 형성된 제1 도전층과, 상기 제1 도전층에 의해 둘러싸인 제2 도전층으로 이루어진 게이트를 형성하는 단계;
    결과물 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 소오스영역 및 게이트를 노출시키는 단계; 및
    상기 소오스영역 및 게이트와 각각 접속된 소오스전극 및 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 반도체기판에 트렌치를 형성하는 단계에서,
    상기 게이트와 게이트전극의 콘택이 이루어지는 부분의 상기 트렌치의 폭을 2㎛ 정도로 형성하는 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치의 제조방법.
  10. 제8항에 있어서, 상기 트렌치의 상면의 모양을 원형 또는 다각형으로 형성하는 것을 특징으로 하는 트렌치 게이트구조의 전력 반도체장치의 제조방법.
  11. 제8항에 있어서, 상기 게이트를 형성하는 단계는,
    게이트절연막이 형성된 반도체기판 상에 제1 도전층과 제2 도전층을 차례로 증착하는 단계와,
    상기 제2 도전층 및 제1 도전층의 표면을 평탄화하여, 상기 트렌치 내에 매립시키는 단계로 이루어지는 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치의 제조방법.
  12. 제8항에 있어서, 상기 제1 도전층은 폴리실리콘으로 형성하고,
    상기 제2 도전층은 금속으로 형성하는 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치의 제조방법.
  13. 제8항에 있어서, 상기 반도체기판은,
    제2 도전형의 불순물이 고농도로 도우프된 제1 영역과,
    상기 제1 영역의 상부에 형성되며, 제2 도전형의 불순물이 저농도로 도우프된 제2 영역으로 이루어진 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치의 제조방법.
  14. 제8항에 있어서, 상기 반도체기판은,
    제1 도전형의 불순물이 고농도로 도우프된 제1 영역과,
    제2 도전형의 불순물이 고농도로 도우프된 제2 영역과,
    상기 제1 영역의 상부에 형성되며, 제2 도전형의 불순물이 저농도로 도우프된 제3 영역으로 이루어진 것을 특징으로 하는 트렌치 게이트 구조의 전력 반도체장치의 제조방법.
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