JP3764343B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧の半導体装置、例えばＩＧＢＴ（Insulating Gate Bi-polar
Transistor）に関する。
【０００２】
【従来の技術】
図１８（ａ）は、従来のパンチスルー型の縦型ＩＧＢＴを示している。このＩＧＢＴ１０は、ｐ＋型の基板１１の上にエピタキシャル成長によりｎ＋型のバッファ層（以下、ｎ＋バッファ層と称す）１２とｎ−型の高抵抗層（以下、ｎ−高抵抗層と称す）１３が形成され、このｎ−高抵抗層１３の表面領域にｐ型のベース層１４が形成されている。このベース層１４の表面領域にｎ＋型のソース領域（カソード）１５が形成されている。このソース領域１５、ベース層１４、ｎ−高抵抗層１３内にトレンチ型のゲート電極１６が形成されている。このゲート電極１６とソース領域１５、ベース層１４、及びｎ−高抵抗層１３は、ゲート絶縁膜１７により絶縁されている。
【０００３】
上記ＩＧＢＴ１０は、例えば予めエピタキシャルが形成されたエピタキシャル基板を用いて製造される。しかし、エピタキシャル基板はウェハのコストが高く、素子の製造コストが高くなる問題を有している。
【０００４】
また、上記ＩＧＢＴ１０は、厚い基板１１をｐ＋型のドレイン層（アノード）として用いる。このため、キャリアの注入効率を下げるためにライフタイム制御が必要となる。代表的な例としては５〜１０μｓのライフタイムを１００ｎｓ程度に短縮する処理が行われる。これにより高速のターンオフ特性が得ることができるが、オン電圧が高くなる欠点がある。この理由は、ライフタイムを短くすることにより、高抵抗のｎ−高抵抗層１３中のキャリア濃度が低下してしまうからである。
【０００５】
一方、ライフタイムを短縮しなければオン電圧は低減できるが、ターンオフ時間が非常に長くなってしまう。このように、オン電圧とターンオフ時間はトレードオフの関係にある。
【０００６】
さらに、ターンオフ時に素子に電圧が印加され、空乏層がベース層１４から伸びてくる際、高濃度のｎ＋バッファ層１２に空乏層が到達した時点で、急にこれ以上伸びることができなくなる。このため、ドレイン電流が急速に零になり、ドレイン電圧が振動してノイズが発生する。
【０００７】
図１８（ｂ）は、別の従来例を示すものであり、上記素子の特性を改善する方法を示している。図１８（ｂ）に示すＩＧＢＴ２０は、ノンパンチスルー型のＩＧＢＴで採用している低ドーズ量で低注入のｐ＋型のアノード構造を採用することにより、ライフタイム制御を行わずに高速化を図っている。すなわち、このＩＧＢＴ２０は、ｎ−高抵抗層２１とｐ＋型のドレイン層（アノード）２２の相互間にｎ型のバッファ層（以下、ｎバッファ層と称す）２３を形成し、このｎバッファ層２３により耐圧を維持する構造としている。
【０００８】
この構造において、ドレイン層２２は低ドーズ量で、なお且つその表面でオーミックコンタクトがとれる程度に濃度を上げる必要がある。このため、ドレイン層２２の拡散深さを非常に薄くする必要がある。つまり、ＩＧＢＴの総厚は、耐圧に応じた厚さを有するｎ−高抵抗層２１と、ｎバッファ層２３の厚みに、ｐ＋型のドレイン層２２の厚みを足した厚さである。具体的には、例えば耐圧６００Ｖ系の素子の場合、総厚は６０μｍ程度と、薄い構造となる。
【０００９】
このように、素子の総厚は非常に薄く、研磨等でこの厚さが設計した値よりも数ミクロン厚くなったり薄くなったりすると、バッファ層２３の厚みが変化する。このバッファ層２３の厚みの変動はバッファ層２３のドーズ量の変動に反映し、素子の特性に与える影響が大きくなる。したがって、素子の製造において、総厚をできるだけ設計通りの厚さに仕上げる必要がある。しかし、現状の研磨技術では研磨誤差が±５〜１０μｍであり、６０μｍの総厚に対して非常に大きな割合を占めている。
【００１０】
【発明が解決しようとする課題】
上記のように、従来の縦型ＩＧＢＴは、オン特性とターンオフ時間とはトレードオフの関係にあり、厚いｐ＋型の基板をｐ＋型のアノードとして用いているパンチスルー型のＩＧＢＴでは、ライフタイム制御が必須であり、オン特性の低減には限界があった。また、ノンパンチスルー型のＩＧＢＴで採用しているｐ＋型のドレイン層２２とｎ−高抵抗層２１との相互間にｎバッファ層２３を形成し、このｎバッファ層２３で耐圧を維持する縦型ＩＧＢＴの場合、素子の総厚を非常に薄くする必要があるが、研磨誤差が大きく素子の特性変動が大きくなっていた。
【００１１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、薄層基板を用いて所要のターンオフ時間及びオン特性を有する素子を形成でき、しかも、研磨誤差が素子特性に与える影響を抑えることが可能な半導体装置の製造方法を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、高抵抗の第１導電型の第１の基板の第１の面に第１導電型のバッファ層を形成する工程と、前記第１の基板の第１の面の表面に第１の絶縁膜を形成する工程と、第１の面に第２の絶縁膜を有する第２の基板を、前記第２の絶縁膜を前記第１の絶縁膜に接触させて前記第１の基板に接合する工程と、前記第１の基板の前記第１の面と反対の第２の面を研磨し、所定の耐圧に対応する厚みにする工程と、前記第１の基板の第２の面にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、前記第２の基板及び第１、第２の絶縁膜を除去する工程と、前記第１の基板の第１の面で、前記バッファ層より浅い位置に第２導電型のドレイン層を形成する工程とを具備している。
【００１３】
また、本発明の半導体装置の製造方法は、高抵抗の第１の基板の第１の面の表面に第１の絶縁膜を形成する工程と、第１の面に第２の絶縁膜を有する第２の基板を、前記第２の絶縁膜を前記第１の絶縁膜に接触させて前記第１の基板に接合する工程と、前記第１の基板の前記第１の面と反対の第２の面を研磨し、所定の耐圧に対応する厚みにする工程と、前記第１の基板の第２の面にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、前記第２の基板及び第１、第２の絶縁膜を除去する工程と、前記第１の基板の第１の面に第１導電型のバッファ層を形成するとともに、前記バッファ層より浅い位置に第２導電型のドレイン層を形成する工程とを具備している。
【００１４】
さらに、本発明の半導体装置の製造方法は、高抵抗の第１の基板の第１の面に第１導電型のバッファ層を形成するとともに、前記バッファ層より浅い位置に第２導電型のドレイン層を形成する工程と、前記第１の基板の第１の面の表面に前記ドレイン層を覆う第１の絶縁膜を形成する工程と、第１の面に第２の絶縁膜を有する第２の基板を、前記第２の絶縁膜を前記第１の絶縁膜に接触させて前記第１の基板に接合する工程と、前記第１の基板の前記第１の面と反対の第２の面を研磨し、所定の耐圧に対応する厚みにする工程と、前記第１の基板の第２の面にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、前記第２の基板及び第１、第２の絶縁膜を除去する工程とを具備している。
さらに、本発明の半導体装置の製造方法は、第１の不純物濃度を有する基板の第１の面から第１の深さの位置に絶縁膜を形成する工程と、前記第１の面上に所定の耐圧に対応する厚みを有し、前記第１の不純物濃度より低い第２の不純物濃度を有する第１導電型の半導体層を形成する工程と、前記半導体層にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、前記基板の前記第１の面と反対の第２の面及び前記絶縁膜を除去する工程と、前記第１の面に前記第１の深さより浅い位置に第２導電型のドレイン層を形成する工程とを具備している。
さらに、本発明の半導体装置の製造方法は、基板の表面に多孔質シリコン層を形成する工程と、前記多孔質シリコン層上に所定の耐圧に対応する厚みを有し、第１の不純物濃度を有する第１導電型の半導体層を形成する工程と、前記半導体層の前記多孔質シリコン層と反対の第１の面にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、前記基板及び前記多孔質シリコン層を除去する工程と、前記半導体層の前記第１の面と反対の第２の面に第１導電型のバッファ層、及び前記バッファ層より浅い位置に第２導電型のドレイン層を形成する工程とを具備している。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すものであり、薄層基板を用いた縦型ＩＧＢＴの断面図である。図１において、図１８（ａ）（ｂ）と同一部分には同一符号を付す。
【００１７】
図１において、本発明のＩＧＢＴは、ノンパンチスルー型の素子で採用している低注入のｐ＋型のドレイン層（アノード）２２とｎバッファ層２３との相互間に、ｎバッファ層２３より不純物濃度の高いｎ＋バッファ層３１を有することを特徴とする。
【００１８】
前記ｎバッファ層２３の不純物濃度は、例えば３×１０１４ｃｍ−３程度の低濃度であり、厚みは例えば３０μｍである。前記ｐ＋型のドレイン層２２の表面濃度は３×１０１８ｃｍ−３程度の低ドーズ量で、厚みは０．３μｍである。すなわち、ドレイン層２２の不純物総量は、１×１０１５ｃｍ−２以下であることが好ましい。
【００１９】
また、前記ｎ＋バッファ層３１は、不純物濃度が例えば１×１０１８ｃｍ−３で、厚みが例えば０．５μｍ以上、３μｍ以下であり、好ましくは例えば１．５μｍに設定される。
【００２０】
前記ソース領域及びベース層には、ソース電極４１が設けられ、ｐ＋型のドレイン層２２には、ドレイン電極４２が設けられる。
【００２１】
上記ＩＧＢＴは、低ドーズ量のｐ＋型のドレイン層２２を採用している。このため、アノードからのキャリアの注入効率を下げることができ、ライフタイム制御を施すことなく高速化することが可能である。
【００２２】
また、ライフタイム制御を施さないため高抵抗のｎ−高抵抗層２１のキャリア濃度を大きくできる。このため、オン時の電圧降下は例えば１．２Ｖ程度であり、従来のＩＧＢＴの電圧効果に比べて飛躍的に低く抑えることができる。
【００２３】
したがって、第１の実施形態の構造とすることにより、スイッチング速度の高速化と低オン電圧のトレードオフの関係を向上させることができる。
【００２４】
また、ｎ−高抵抗層２１の下に低濃度のｎバッファ層２３が存在するため、ターンオフ過程において、ベース層１４から伸びる空乏層が急激に止まることはない。よって、図２に示すように、ターンオフ時にドレイン電流密度が緩やかに減少するため、ドレイン電流やドレイン電圧に振動が発生することを防止できる。
【００２５】
一方、ｎバッファ層２３のみであると、高電圧の逆バイアス印加時に耐圧を維持できない。このため、通常はｎバッファ層２３の厚みを厚くして耐圧を確保する方法が講じられる。しかし、この方法によると、基板の総厚が厚くなり、オン電圧の上昇を招いてしまう。
【００２６】
そこで、第１の実施形態のように、ｎバッファ層２３とｎ＋バッファ層３１を重ねて形成することにより、逆バイアス印加時の耐圧も十分に確保することができる。このｎバッファ層２３は印加電圧に応じて徐々に空乏化するような濃度に設定することが必要である。つまり、素子の耐圧を維持する程度にｎバッファ層２３中まで空乏化し、なお且つターンオフ時に振動が発生しないように、高濃度のｎ＋バッファ層３１までは空乏層が達しない程度に設定するのがよい。
【００２７】
すなわち、ｎバッファ層２３の不純物濃度は、例えば２×１０１４ｃｍ−３〜２×１０１５ｃｍ−３の範囲にあるのが好ましい。より好ましくは、例えば３×１０１４ｃｍ−３〜１×１０１５ｃｍ−３の範囲にあるのが良い。また、ｎ＋バッファ層３１は、耐圧を確保する程度に高濃度にする必要がある。しかし、プロセスの簡便性から不純物イオンの注入、及び熱工程で形成することを仮定して、その不純物濃度は、例えば１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３であることが好ましい。より好ましくは、例えば１×１０１７ｃｍ−３〜５×１０１８ｃｍ−３の範囲にあるのが良い。
【００２８】
図３は、不純物濃度が３×１０１４ｃｍ−３で、膜厚が３０μｍのｎバッファ層２３に、不純物濃度が１×１０１８ｃｍ−３のｎ＋バッファ層３１を組み合わせた場合における不純物濃度のプロファイルを示している。
【００２９】
また、図４は、ＯＳＬ（One Side Lap）ウェハを用いてｎバッファ層２３を形成した場合における不純物濃度のプロファイルを示している。
【００３０】
次に、上記構成のＩＧＢＴの製造方法について説明する。以下の説明において、図１と同一部分には同一符号を付す。尚、図１に示すソース領域１５と接したＰ＋型のコンタクト領域は、以下の説明において省略している。
【００３１】
（第１の製造方法）
図５、図６は、ｎバッファ層２３が予めエピタキシャル成長により形成したウェハを用いた場合を示している。
【００３２】
図５（ａ）に示すように、ウェハ５１には、ｎバッファ層２３が予めエピタキシャル成長により形成されている。ｎバッファ層２３の厚みは、例えば６２５μｍである。
【００３３】
先ず、図５（ｂ）に示すように、ｎバッファ層２３の上に膜厚が例えば２５〜６０μｍのｎ−高抵抗層２１がエピタキシャル成長により形成される。したがって、ｎバッファ層２３とｎ−高抵抗層２１の総厚は、約６８５〜６５０μｍである。
【００３４】
この後、図５（ｃ）に示すように、周知のプロセスにより、ｐ型のベース層１４、ｎ＋型のソース領域１５、トレンチ型のゲート電極１６、ゲート絶縁膜１７、ソース電極４１が順次形成される。
【００３５】
次に、図６に示すように、バッファ層２３の裏面がラッピングされる。耐圧６００ＶのＩＧＢＴの場合、ベース層１４の表面からｎバッファ層２３の裏面までの総厚は、例えば６０μｍ〜８０μｍとされる。
【００３６】
この後、ｎバッファ層２３の裏面から、リン、及びボロンが順次イオン注入され、レーザーアニール、フラッシュアニール、シンター、もしくは拡散などの熱処理によって、ｎ＋バッファ層３１、及びｐ＋型のドレイン層２２が形成される。この後、ドレイン電極４２が形成され、図１に示すＩＧＢＴが完成する。
【００３７】
なお、ソース電極４１は、ドレイン層２２を形成した後でもよい。
【００３８】
（第２の製造方法）
図７は、ｎバッファ層２３をＯＳＬで形成したウェハを用いた場合を示しており、ＭＯＳトランジスタの製造工程、及び、ｎ＋バッファ層３１、ドレイン層２２の製造工程は第１の製造方法と同様である。
【００３９】
図７（ａ）に示すように、ＯＳＬで形成したウェハ７１は、ｎバッファ層２３とｎ−高抵抗層２１が形成され、ｎ−高抵抗層２１の表面を予め研磨することにより、厚さが例えば２５０μｍとされている。
【００４０】
図７（ｂ）は、ｎバッファ層２３とｎ−高抵抗層２１の不純物濃度を示している。これらの不純物濃度は、上述した通りである。
【００４１】
図７（ｃ）に示すように、ｎ−高抵抗層２１の表面領域に上記のように周知のプロセスにより、ｐ型のベース層１４、ｎ＋型のソース領域１５、トレンチ型のゲート電極１６、ゲート絶縁膜１７、ソース電極４１が順次形成される。この後、ｎバッファ層２３の裏面をラッピングして、前述したように総厚が約６０μｍ〜８０μｍとされる。次いで、第１の製造方法と同様にｎ＋バッファ層３１、及びドレイン層２２が形成される。
【００４２】
上記第２の製造方法によっても第１の製造方法と同様の効果を得ることができる。
【００４３】
次に、研磨後の膜厚を安定に保持できる製造方法について説明する。
【００４４】
（第３の製造方法）
図８、図９は、低ドーズ量のドレイン層を有するＩＧＢＴにおいて、研磨厚を高精度に制御可能な本発明の第３の製造方法を示している。
【００４５】
図８（ａ）に示すように、ｎ型のシリコンからなるウェハ８１の一方面に、ｎバッファ層２３を形成するために例えばリンがイオン注入される。この後、熱処理が行われ、図８（ｂ）に示すように、ｎバッファ層２３が形成される。次に、このウェハ８１の一方面に酸化膜８２が形成される。
【００４６】
この後、図８（ｃ）（ｄ）に示すように、ウェハ８１は支持基板８３に接着される。この支持基板８３はウェハ８１と同様にｎ型のシリコンからなるウェハであり、表面に酸化膜８４が形成されている。ウェハ８１の酸化膜８２と支持基板８３の酸化膜８４が対向され、これら酸化膜８２、８３がファンデルワース力により接合される。これら酸化膜８３、８４の厚さは問わない。また、ウェハ８１と支持基板８２の両方に酸化膜を形成する必要はなく、どちらか一方に形成してもよい。このようにして、ＳＯＩ構造の基板が形成される。
【００４７】
この後、図９（ａ）に示すように、ウェハ８１の他方面が研磨され、例えば耐圧６００Ｖ系のＩＧＢＴの場合、ウェハ８１の厚さが例えば６０μｍ程度とされる。したがって、ｎバッファ層２３の上にｎ−高抵抗層２１が形成される。
【００４８】
次いで、図９（ｂ）に示すように、ウェハ８１のｎ−高抵抗層２１の部分に、上記と同様のプロセスにより、トレンチ型ＩＧＢＴのＭＯＳゲート構造８５が形成される。
【００４９】
この後、図９（ｃ）に示すように、支持基板８３が研磨され、除去される。次いで、酸化膜８２、８４が例えばＣＤＥ（化学的ドライエッチング）により除去される。酸化膜８２、８４とシリコンウェハとは選択エッチングが可能であり、酸化膜８２、８４とｎバッファ層２３との界面でエッチングを止めることができる。したがって、ウェハ８１側は、前記研磨後の膜厚を保持することができる。つまり、上記ＳＯＩ構造を用いて支持基板８３をエッチングすることにより、従来のような研磨誤差を除去できる。
【００５０】
次に、図９（ｄ）に示すように、アノード側のプロセスが行われる。すなわち、ｎバッファ層２３の表面領域に、例えばボロンがイオン注入される。この後、レーザーアニール、フラッシュアニール、シンター、もしくは拡散などの熱処理によってｐ＋ドレイン層２２が形成される。最後にドレイン電極が形成され完成する。
【００５１】
上記第３の製造方法によれば、ウェハ８１と支持基板８３とによりＳＯＩ構造を形成し、ウェハ８１を所定の厚みに研磨してＭＯＳゲート構造８５が形成した後、支持基板８３を研磨し、酸化膜８２、８４を選択エッチングすることにより、除去している。したがって、ＭＯＳゲート構造８５を形成した後、ＩＧＢＴの総厚が変化しないため、ＩＧＢＴの特性を設計通りに製造できる利点を有している。
【００５２】
（第４の製造方法）
図１０、図１１は、本発明の第４の製造方法を示すものであり、第３の製造方法と同一部分には同一符号を付している。第４の製造方法は第３の製造方法に対して、ｎバッファ層、ｐ＋ドレイン層とも、基板を薄層化した後に形成する。
【００５３】
図１０（ａ）（ｂ）に示すように、ｎ型のシリコンからなるウェハ８１の一方面に、酸化膜８２が形成される。
【００５４】
この後、図１０（ｃ）（ｄ）に示すように、ウェハ８１は支持基板８３に接着される。この支持基板８３はウェハ８１と同様にｎ型のシリコンからなるウェハであり、表面に酸化膜８４が形成されている。ウェハ８１の酸化膜８２と支持基板８３の酸化膜８４が対向され、これら酸化膜８２、８３がファンデルワース力により接合される。これら酸化膜８３、８４の厚さは問わない。また、ウェハ８１と支持基板８２の両方に酸化膜を形成する必要はなく、どちらか一方に形成してもよい。このようにして、ＳＯＩ構造の基板が形成される。
【００５５】
この後、図１１（ａ）に示すように、ウェハ８１の他方面が研磨され、例えば耐圧６００Ｖ系のＩＧＢＴの場合、ウェハ８１の厚さが例えば６０μｍ程度とされる。このようにして、ｎ−高抵抗層２１が形成される。
【００５６】
次いで、図１１（ｂ）に示すように、ウェハ８１のｎ−高抵抗層２１の部分に、上記と同様のプロセスにより、トレンチ型ＩＧＢＴのＭＯＳゲート構造８５が形成される。
【００５７】
この後、図１１（ｃ）に示すように、支持基板８３が研磨され、除去される。次いで、酸化膜８２、８４が例えばＣＤＥにより除去される。エッチングは、酸化膜８２、８４とｎ−高抵抗層２１との界面で止まる。したがって、ウェハ８１側は、前記研磨後の膜厚を保持することができる。次いで、アノード側のプロセスが行われる。すなわち、ｎ−高抵抗層２１の裏面に、例えばリンがイオン注入され、ｎバッファ層２３が形成される。
【００５８】
次に、図１１（ｄ）に示すように、ｎバッファ層２３の表面領域に、例えばボロンがイオン注入される。この後、レーザーアニール、フラッシュアニール、シンター、もしくは拡散などの熱処理によってｐ＋ドレイン層２２が形成される。最後にドレイン電極が形成され完成する。
【００５９】
上記第４の製造方法によっても第３の製造方法と同様の効果を得ることができる。しかも、ｐ＋ドレイン層２２は最後に近い工程で製造される。このため、熱処理の影響が少なく、ドーズ量や膜厚の変化を防止できる利点を有している。
【００６０】
（第５の製造方法）
図１２、図１３は、本発明の第５の製造方法を示すものであり、第３の製造方法と同一部分には同一符号を付している。第５の製造方法は第４の製造方法に対して、ＳＯＩ構造の形成前に、ウェハ８１にｎバッファ層２３、ｐ＋ドレイン層２２を形成するための不純物イオンを注入する。
【００６１】
図１２（ａ）に示すように、ｎ型のシリコンからなるウェハ８１の一方面に、ｎバッファ層２３を形成するために例えばリン（Ｐ）、及びｐ＋ドレイン層２２を形成するためのボロン（Ｂ）がイオン注入される。この後、図１２（ｂ）に示すように、ウェハ８１の一方面に酸化膜８２が形成される。
【００６２】
この後、図８（ｃ）（ｄ）に示すように、ウェハ８１は支持基板８３に接着される。この支持基板８３はウェハ８１と同様にｎ型のシリコンからなるウェハであり、表面に酸化膜８４が形成されている。ウェハ８１の酸化膜８２と支持基板８３の酸化膜８４が対向され、これら酸化膜８２、８３がファンデルワース力により接合される。これら酸化膜８３、８４の厚さは問わない。また、ウェハ８１と支持基板８２の両方に酸化膜を形成する必要はなく、どちらか一方に形成してもよい。このようにして、ＳＯＩ構造の基板が形成される。
【００６３】
この後、図１３（ａ）に示すように、ウェハ８１の他方面が研磨され、例えば耐圧６００Ｖ系のＩＧＢＴの場合、ウェハ８１の厚さが例えば６０μｍ程度とされる。したがって、ｎ−高抵抗層２１が形成される。
【００６４】
次いで、図１３（ｂ）に示すように、ウェハ８１のｎ−高抵抗層２１の部分に、上記と同様のプロセスにより、トレンチ型ＩＧＢＴのＭＯＳゲート構造８５が形成される。これと同時に、このときの各種熱処理により、先にウェハ８１内に導入されたリン及びボロンが拡散され、ｎバッファ層２３、ｐ＋ドレイン層２２が形成される。
【００６５】
この後、図１３（ｃ）に示すように、支持基板８３が研磨され、除去される。次いで、酸化膜８２、８４が例えばＣＤＥにより除去される。酸化膜８２、８４とシリコンウェハとは選択エッチングが可能であり、酸化膜８２、８４とｎバッファ層２３との界面でエッチングを止めることができる。したがって、ウェハ８１側は、前記研磨後の膜厚を保持することができる。つまり、上記ＳＯＩ構造を用いて支持基板８３をエッチングすることにより、従来のような研磨誤差を除去できる。
【００６６】
上記第５の製造方法によれば、ＳＯＩ構造を形成する以前にウェハ８１にｎバッファ層２３、ｐ＋ドレイン層２２を形成するための不純物イオンを注入している。このため、両イオンを連続して注入できるため、作業工程を簡略化できる。しかも、厚いウェハの状態でイオン注入を行うことができるため、作業が容易である。
【００６７】
（第６の製造方法）
図１４、図１５は、本発明の第６の製造方法を示すものであり、第３の製造方法と同一部分には同一符号を付している。第３乃至第５の製造方法はウェハ８１に支持基板８３を接着することにより、ＳＯＩ構造を形成していた。これに対して、第６の製造方法はＳＩＭＯＸ（Separation by IMplanted OXide）構造の基板を用いて製造する。
【００６８】
図１４（ａ）に示すように、ｎ型のシリコンからなるウェハ８１の一方面に、例えば酸素がイオン注入され、図１４（ｂ）に示すように、ウェハ８１の表面から例えば数μｍの深さに酸化膜８２が形成される。
【００６９】
この後、図１４（ｃ）に示すように、ウェハ８１の表面に例えばエピタキシャル成長により、ｎ−高抵抗層２１が形成される。このｎ−高抵抗層２１は、酸化膜８２からの厚さが例えば６０μｍとなるように制御される。このようにして、ＳＯＩ構造の基板が形成される。
【００７０】
次いで、図１４（ｄ）に示すように、ウェハ８１のｎ−高抵抗層２１の部分に、上記と同様のプロセスにより、トレンチ型ＩＧＢＴのＭＯＳゲート構造８５が形成される。
【００７１】
この後、図１５（ａ）に示すように、ウェハ８１の裏面が研磨され、除去される。次いで、酸化膜８２が例えばＣＤＥにより除去される。酸化膜８２とシリコンウェハとは選択エッチングが可能である。したがって、ｎ−高抵抗層２１側は、前記研磨後の膜厚を保持することができる。つまり、上記ＳＯＩ構造を用いて支持基板８３をエッチングすることにより、従来のような研磨誤差を除去できる。
【００７２】
次いで、図１５（ａ）（ｂ）に示すように、ウェハ８１の裏面側からリン、及びボロンが順次イオン注入され、ｎバッファ層２３、ｐ＋ドレイン層２２が形成される。
【００７３】
上記第６の製造方法によれば、ＳＩＭＯＸ構造の基板を用いて製造している。このため、支持基板を使用する必要がないため、製造コストを低廉化できる。
【００７４】
（第７の製造方法）
図１６、図１７は、本発明の第７の製造方法を示すものであり、第３の製造方法と同一部分には同一符号を付している。第３乃至第５の製造方法はウェハ８１に支持基板８３を接着することにより、ＳＯＩ構造を形成していた。これに対して、第７の製造方法はポーラスシリコン（多孔質シリコン）を用いた製造方法である。
【００７５】
図１６（ａ）に示すように、ｎ型のシリコンからなる支持基板としてのウェハ８１の一方面に、例えばポーラスシリコン層９１が形成される。
【００７６】
この後、図１６（ｂ）に示すように、ポーラスシリコン層９１の表面に例えばエピタキシャル成長により、ｎ−高抵抗層２１が形成される。このｎ−高抵抗層２１は、厚さが例えば６０μｍとなるように制御される。
【００７７】
次いで、図１７（ａ）に示すように、ｎ−高抵抗層２１の部分に、上記と同様のプロセスにより、トレンチ型ＩＧＢＴのＭＯＳゲート構造８５が形成される。
【００７８】
この後、図１７（ｂ）に示すように、ポーラスシリコン層９１の部分でｎ−高抵抗層２１とウェハ８１が分離される。次いで、ポーラスシリコン層９１が例えばＣＤＥにより除去される。
【００７９】
次いで、図１７（ｃ）（ｄ）に示すように、ｎ−高抵抗層２１の裏面側からリン、及びボロンが順次イオン注入され、ｎバッファ層２３、ｐ＋ドレイン層２２が形成される。
【００８０】
上記第７の製造方法によれば、ウェハ８１にポーラスシリコン層９１を形成し、このポーラスシリコン層９１上に形成したｎ−高抵抗層２１内にＭＯＳゲート構造８５を形成した後、ポーラスシリコン層９１部分でウェハ８１を分離している。したがって、従来のような研磨工程がないため、ｎ−高抵抗層２１の厚さが変化しない利点を有している。
【００８１】
しかも、支持基板としてのウェハ８１はポーラスシリコン層９１の部分で分離した後再利用することができる。このため、製造コストを低廉化できる。
【００８２】
さらに、第３乃至第６の製造方法において、酸化膜８２、８４を形成したが、これらは酸化膜に限定されるものではなく、エッチングの際、シリコンと選択エッチングが可能な材料であればよい。
【００８３】
さらに、第３乃至第６の製造方法において、酸化膜８２、８４を形成したが、これらは酸化膜に限定されるものではなく、エッチングの際、シリコンと選択エッチングが可能な材料であればよい。
【００８４】
また、上記実施形態は、トレンチ型のＩＧＢＴに本発明を適用した場合について説明したが、これに限定されるものではなく、プレーナ型のＩＧＢＴに本発明を適用することも可能である。
【００８５】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００８６】
【発明の効果】
以上、詳述したように本発明によれば、薄層基板を用いて所要のターンオフ時間及びオン特性を有する素子を形成でき、しかも、研磨誤差が素子特性に与える影響を抑えることが可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体装置の断面図。
【図２】図１に示す半導体装置のターンオフ特性を示す図。
【図３】図１に示す半導体装置の不純物濃度のプロファイルを示す図。
【図４】図１に示す半導体装置において、ＯＳＬウェハを用いた場合の不純物濃度のプロファイルを示す図。
【図５】本発明の半導体装置の第１の製造方法を示す断面図。
【図６】本発明の半導体装置の第１の製造方法を示す断面図。
【図７】本発明の半導体装置の第２の製造方法を示す断面図。
【図８】本発明の半導体装置の第３の製造方法を示す断面図。
【図９】本発明の半導体装置の第３の製造方法を示す断面図。
【図１０】本発明の半導体装置の第４の製造方法を示す断面図。
【図１１】本発明の半導体装置の第４の製造方法を示す断面図。
【図１２】本発明の半導体装置の第５の製造方法を示す断面図。
【図１３】本発明の半導体装置の第５の製造方法を示す断面図。
【図１４】本発明の半導体装置の第６の製造方法を示す断面図。
【図１５】本発明の半導体装置の第６の製造方法を示す断面図。
【図１６】本発明の半導体装置の第７の製造方法を示す断面図。
【図１７】本発明の半導体装置の第７の製造方法を示す断面図。
【図１８】従来の半導体装置の例を示す断面図。
【符号の説明】
１４…ベース層、
１５…ｎ＋型のソース領域（カソード）、
１６…ゲート電極、
２１…ｎ−高抵抗層、
２２…ｐ＋型のドレイン層（アノード）、
２３…ｎバッファ層、
３１…ｎ＋バッファ層、
５１、８１…ウェハ、
８２、８４…酸化膜、
８３…支持基板、
８５…ＭＯＳゲート構造、
９１…ポーラスシリコン層。

Claims (6)

  1. 高抵抗の第１導電型の第１の基板の第１の面に第１導電型のバッファ層を形成する工程と、
    前記第１の基板の第１の面の表面に第１の絶縁膜を形成する工程と、
    第１の面に第２の絶縁膜を有する第２の基板を、前記第２の絶縁膜を前記第１の絶縁膜に接触させて前記第１の基板に接合する工程と、
    前記第１の基板の前記第１の面と反対の第２の面を研磨し、所定の耐圧に対応する厚みにする工程と、
    前記第１の基板の第２の面にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
    前記第２の基板及び第１、第２の絶縁膜を除去する工程と、
    前記第１の基板の第１の面で、前記バッファ層より浅い位置に第２導電型のドレイン層を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
  2. 高抵抗の第１の基板の第１の面の表面に第１の絶縁膜を形成する工程と、
    第１の面に第２の絶縁膜を有する第２の基板を、前記第２の絶縁膜を前記第１の絶縁膜に接触させて前記第１の基板に接合する工程と、
    前記第１の基板の前記第１の面と反対の第２の面を研磨し、所定の耐圧に対応する厚みにする工程と、
    前記第１の基板の第２の面にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
    前記第２の基板及び第１、第２の絶縁膜を除去する工程と、
    前記第１の基板の第１の面に第１導電型のバッファ層を形成するとともに、前記バッファ層より浅い位置に第２導電型のドレイン層を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
  3. 高抵抗の第１の基板の第１の面に第１導電型のバッファ層を形成するとともに、前記バッファ層より浅い位置に第２導電型のドレイン層を形成する工程と、
    前記第１の基板の第１の面の表面に前記ドレイン層を覆う第１の絶縁膜を形成する工程と、
    第１の面に第２の絶縁膜を有する第２の基板を、前記第２の絶縁膜を前記第１の絶縁膜に接触させて前記第１の基板に接合する工程と、
    前記第１の基板の前記第１の面と反対の第２の面を研磨し、所定の耐圧に対応する厚みにする工程と、
    前記第１の基板の第２の面にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
    前記第２の基板及び第１、第２の絶縁膜を除去する工程と
    を具備することを特徴とする半導体装置の製造方法。
  4. 第１の不純物濃度を有する基板の第１の面から第１の深さの位置に絶縁膜を形成する工程と、
    前記第１の面上に所定の耐圧に対応する厚みを有し、前記第１の不純物濃度より低い第２の不純物濃度を有する第１導電型の半導体層を形成する工程と、
    前記半導体層にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
    前記基板の前記第１の面と反対の第２の面及び前記絶縁膜を除去する工程と、
    前記第１の面に前記第１の深さより浅い位置に第２導電型のドレイン層を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
  5. 基板の表面に多孔質シリコン層を形成する工程と、
    前記多孔質シリコン層上に所定の耐圧に対応する厚みを有し、第１の不純物濃度を有す る第１導電型の半導体層を形成する工程と、
    前記半導体層の前記多孔質シリコン層と反対の第１の面にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
    前記基板及び前記多孔質シリコン層を除去する工程と、
    前記半導体層の前記第１の面と反対の第２の面に第１導電型のバッファ層、及び前記バッファ層より浅い位置に第２導電型のドレイン層を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
  6. 前記バッファ層と前記ドレイン層の相互間に前記バッファ層より不純物濃度が高い第２のバッファ層を形成する工程をさらに具備することを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
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