JP2015201476A

JP2015201476A - 半導体装置およびその製造方法

Info

Publication number: JP2015201476A
Application number: JP2014077680A
Authority: JP
Inventors: 川上　剛史; Takashi Kawakami; 剛史川上; 古川　彰彦; Akihiko Furukawa; 彰彦古川; 明清井; Akira Kiyoi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-04-04
Filing date: 2014-04-04
Publication date: 2015-11-12

Abstract

【課題】高耐圧とスナッピーな挙動の緩和とを両立させた、薄板の半導体装置を提供する。【解決手段】表面と裏面とを有する第１導電型の半導体基板と、半導体基板の裏面側に設けられた第１の導電型の第１不純物層と、第１不純物層より裏面側に設けられた第１の導電型の第２不純物層と、を含み、第１不純物層中の、熱平衡時の多数キャリア濃度は、半導体基板の裏面から表面に向かう板厚方向に、単調に減少し、かつ下に凸な分布を有し、その最大値は、第２不純物層中の最大値よりも小さくて、半導体基板中の最大値よりも大きく、第１不純物層の、板厚方向の厚みは、半導体基板の厚みの０．１５倍以上であり、第２不純物層中の、熱平衡時の多数キャリア濃度の最大値は、第１不純物層中の最大値の２倍以上であり、第２不純物層の板厚方向の厚みは、第１不純物層の板厚方向の厚みの０．１倍以下である。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、パワーエレクトロニクス用の半導体装置およびその製造方法に関する。

パワーエレクトロニクスに用いられる半導体装置（以下「パワー半導体デバイス」と記載する場合がある。）は、多くの場合、スイッチングデバイスであるトランジスタと、整流デバイスであるダイオードとを対にして、パワー半導体モジュールに搭載される。トランジスタとしては、ユニポーラデバイスである金属−酸化膜−半導体電界効果型トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor: MOSFET）、バイポーラデバイスである絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor: IGBT）が挙げられる。ダイオードとしては、ユニポーラデバイスであるショットキーバリアダイオード（Schottky Barrier Diode: SBD）、バイポーラデバイスである真性半導体層を挟んだＰＮ接合ダイオード（P-Intrinsic-N diode: PIN）が挙げられる。耐圧６００ボルト以上のパワー半導体モジュールにおいては、多くの場合、高耐圧性や低抵抗性、大電流容量性の観点から、半導体基板の板厚方向の、一方側の表面（以下「基板表面」と記載する場合がある。）に対して垂直に電流を流す、縦型のバイポーラデバイスが使用される。

パワー半導体モジュールにおいては、パワー半導体デバイスに流れる電流を遮断した際に（以下、通電状態から電流阻止状態に移行させることを「遮断」と定義する。）、電圧の大きなオーバーシュート（以下「電圧サージ」と記載する場合がある。）、および、電圧波形および電流波形の振動（以下「リンギング」と記載する場合がある。）が観測されることがある。電圧サージおよびリンギングは、パワー半導体モジュールに搭載される回路配線が持つ寄生インダクタンスと、電流が遮断されたパワー半導体デバイスとの相互作用によって生じる。電圧サージは、パワー半導体デバイス内部のキャリアの消失に伴う電流変化による、回路配線の電磁誘導に起因する。パワー半導体デバイス内部のキャリアが急激に消失すると、電流変化が急峻になり、電圧サージは大きくなる。それだけでなく、急峻な電流変化（以下「スナッピーな挙動」、「スナッピネス」と記載する場合がある。）は、回路配線の寄生インダクタンスとパワー半導体デバイスが持つ寄生キャパシタンスとの共鳴、すなわち、リンギングを引き起こす。ここで、電圧サージは、パワー半導体デバイスの性能の低下、寿命の短縮、または、故障（破壊）といった信頼性の問題に繋がる。一方、リンギングは、パワー半導体モジュールの動作を妨害するだけでなく、放射ノイズによってパワー半導体モジュールの外部に対して電磁干渉（Electro Magnetic Interference: EMI）を引き起こす。

近年、低オン抵抗化およびスイッチング高速化の要請から、縦型のバイポーラデバイスを構成する半導体基板の薄板化が進んでいる。その結果、基板表面と、半導体基板の板厚方向の、他方側の表面（以下「基板裏面」と記載する場合がある。）との距離が縮まり、半導体基板のオリジナルの不純物濃度を保った領域（以下「ドリフト層」と記載する場合がある。）の板厚方向の幅も縮まる。そのため、このようなデバイスでは、電流阻止状態において、比較的低い電圧で、空乏層がドリフト層の基板裏面側の底部まで到達する。縦型のＩＧＢＴでは、基板裏面に設けられた、ドリフト層と異なる極性を持つ比較的高濃度な不純物層（以下「コレクタ層」と記載する場合がある。）まで空乏層が到達すると、パンチスルーと呼ばれる状態になり、リーク電流が著しく増加する。そこで、縦型のＩＧＢＴでは、基板裏面に、ドリフト層と同じ極性を持つ比較的高濃度な不純物層（以下「バッファ層」と記載する場合がある。）を設け、パンチスルーを防止している。

また、薄板の縦型のバイポーラデバイスを搭載したパワー半導体モジュールでは、そのデバイスの高速スイッチング性により、従来よりも、大きな電圧サージおよびリンギングが生じやすくなっている。このような大きな電圧サージおよびリンギングを抑制するためには、バッファ層を設ける領域を基板表面に向かって広げ、スナッピーな挙動を緩和することが有効である（例えば、特許文献１、２参照）。特許文献１に示されるように、このようなバッファ層によるスナッピーな挙動の緩和は、ＩＧＢＴだけでなく、ＰＩＮでも有効である。したがって、ユニポーラデバイスであるＭＯＳＦＥＴの寄生ダイオードであるＰＩＮにも有効である。

特開２００７−１５８３２０号公報特開２００９−１７６８９２号公報

しかしながら、薄板の縦型デバイスにおいて、スナッピーな挙動を緩和するためにバッファ層を設ける領域を基板表面に向かう方向に拡張すると、デバイスの耐圧が低下するという問題があった。

そこで、本発明は、このような問題点を解決するためになされたものであり、高耐圧とスナッピーな挙動の緩和とを両立させた、薄板の半導体装置の提供を目的とする。

本発明は、表面と裏面とを有する第１導電型の半導体基板と、
該半導体基板の裏面側に設けられた第１の導電型の第１不純物層と、
該第１不純物層より該裏面側に設けられた第１の導電型の第２不純物層と、を含み、
該第１不純物層中の、熱平衡時の多数キャリア濃度は、該半導体基板の裏面から表面に向かう板厚方向に、単調に減少し、かつ下に凸な分布を有し、その最大値は、該第２不純物層中の最大値よりも小さくて、該半導体基板中の最大値よりも大きく、
該第１不純物層の、板厚方向の厚みは、該半導体基板の厚みの０．１５倍以上であり、
該第２不純物層中の、熱平衡時の多数キャリア濃度の最大値は、該第１不純物層中の最大値の２倍以上であり、
該第２不純物層の板厚方向の厚みは、該第１不純物層の板厚方向の厚みの０．１倍以下であることを特徴とする半導体装置である。

本発明によれば、高耐圧とスナッピーな挙動の緩和とを両立した薄板の半導体装置を提供することができる。

本発明の実施の形態１にかかる半導体装置の断面図である。図１のＩＩ−ＩＩ線における濃度プロファイルである。本発明の実施の形態１の寄生キャパシタンスを示すグラフである。本発明の実施の形態２にかかる半導体装置の断面図である。図４中のＩＶ−ＩＶ線における濃度プロファイルである。本発明の実施の形態２にかかる製造工程（製造方法１）の断面図である。図６中のＶＩ−ＶＩ線における濃度プロファイルである。本発明の実施の形態２にかかる製造工程（製造方法１）の断面図である。図８中のＶＩＩＩ−ＶＩＩＩ線における濃度プロファイルである。本発明の実施の形態２にかかる製造工程（製造方法１）の断面図である。図１０中のＸ−Ｘ線における濃度プロファイルである。本発明の実施の形態２にかかる他の製造工程（製造方法２）の断面図である。図１２中のＸＩＩ−ＸＩＩ線における濃度プロファイルである。本発明の実施の形態２にかかる他の製造工程（製造方法２）の断面図である。図１４中のＸＩＶ−ＸＩＶ線における濃度プロファイルである。本発明の実施の形態２にかかる他の製造工程（製造方法２）の断面図である。図１６中のＸＶＩ−ＸＶＩ線における濃度プロファイルである。本発明の実施の形態２にかかる他の製造工程（製造方法２）の断面図である。図１８中のＸＶＩＩＩ−ＸＶＩＩＩ線における濃度プロファイルである。本発明の実施の形態２にかかる他の製造工程（製造方法３）の断面図である。図２０中のＸＸＩＶ−ＸＸＩＶ線における濃度プロファイルである。本発明の実施の形態３にかかる半導体装置の断面図である。図２２中のＸＸ−ＸＸ線における濃度プロファイルである。本発明の実施の形態３にかかる半導体装置の断面図である。図２４中のＸＸＩＩ−ＸＸＩＩ線における濃度プロファイルである。

実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかるＩＧＢＴの断面図である。また、図２は、図１のＩＩ−ＩＩ線における不純物濃度のプロファイルである。ここでは、不純物の活性化率を１００％とし、正味の不純物濃度は、熱平衡時の多数キャリア濃度とほぼ等しいものとする。

図１に示すように、ＩＧＢＴ１００は、表面（図１では上側）と裏面（図１では下側）とを有する、低濃度ｎ型の半導体基板５０を含む。半導体基板５０は、表面において開口した複数のトレンチを有する。ここで、半導体基板５０の、トレンチ底部から基板表面に至る部分（換言すれば、トレンチ底部から基板表面までの範囲において、トレンチの形成後に残っている部分）を、メサ部と呼ぶ。つまり、隣り合うトレンチの間の部分がメサ部であり、隣り合うメサ部の間の空間がトレンチである。

トレンチ内には、絶縁ゲート電極であるトレンチゲート２が埋め込まれている。トレンチゲート２は、トレンチ内に、トレンチゲート２を囲むゲート絶縁膜３によって半導体基板５０から絶縁されるように設けられる。

一方、メサ部には、ｐ型不純物層であるベース層４が設けられている。ベース層４の表面（すなわち基板表面）の一部には、高濃度のｎ型不純物層であるエミッタ層５が設けられている。エミッタ層５はゲート絶縁膜３に接しており、ゲート絶縁膜３と反対側の側面および底面はベース層４に接している。

ベース層４とエミッタ層５とは、基板表面においてエミッタ電極６に接続されている。エミッタ電極６とトレンチゲート２との間には層間絶縁膜７が設けられており、層間絶縁膜７によりエミッタ電極６はトレンチゲート２から絶縁されている。なお、トレンチゲート２は、図１に示されていない部分でゲート電極（図示せず）に接続されている。

半導体基板５０の裏面側には、ｎ型不純物層である第１バッファ層８と、ｎ型不純物層である第２バッファ層９と、ｐ型不純物層であるコレクタ層１０とが設けられている。コレクタ層１０と、第２バッファ層９と、第１バッファ層８とは、所定の深さで基板の裏面から見てこの順に設けられている。さらにコレクタ層１０の裏面側にはコレクタ電極１１が設けられている。

半導体基板５０の厚み（単位：μｍ）は、たとえば、材料がシリコン（Ｓｉ）の場合は、定格電圧（単位：Ｖ）の０．１倍以下である。なお、半導体基板５０のうち、ベース層４の直下から第１バッファ層８の直上までの低濃度ｎ型の半導体層を「ドリフト層１」と呼ぶ場合もある。

第１バッファ層８の不純物濃度は、半導体基板の裏面側から表面側に向かう板厚方向に（図１では上方向に）単調減少し、かつ下に凸の分布（プロファイル）である。換言すれば、半導体基板の裏面側から表面側に向かう板厚方向に関する１階微分が負であり、板厚方向に関する２階微分が正であるような分布となる。そして、第１バッファ層８とドリフト層１との境界において、第１バッファ層８の不純物濃度はドリフト層１の不純物濃度と等しくなる。

第２バッファ層９は、板厚方向に対してほぼ一定の熱平衡キャリア濃度のプロファイル、もしくは、極大を持つ不純物濃度のプロファイルを備える。

第１バッファ層８の不純物の積算濃度（不純物濃度を板厚方向の距離で積分した値で、単位はｃｍ^−２）は、後述するリサーフ条件を満たす値と同程度、好適には、リサーフ条件を満たす値の０．５倍から１．５倍である。

ここで、リサーフ条件とは、低濃度ｎ型基板の表面に低濃度ｐ型不純物層を形成することにより、基板表面の電界を緩和した構造（リサーフ構造：REduced SURface Field）において、電界の緩和（耐圧の向上）に最適な条件をいい、低濃度ｐ型不純物層の不純物面密度で表される。リサーフ条件を満たすリサーフ構造においては、定格電圧近傍で低濃度ｐ型不純物層がほぼ完全に空乏化する。

また、第２バッファ層９の不純物の積算濃度も、リサーフ条件を満たす値と同程度、好適には、この値の０．５倍から１．５倍である。リサーフ条件は、半導体基板５０を構成する材料で決まる値であり、材料がＳｉの場合、約１×１０^１２ｃｍ^−２となり、材料がポリタイプ４Ｈの炭化珪素（ＳｉＣ）の場合、約１×１０^１３ｃｍ^−２となる。

なお、第１バッファ層８および第２バッファ層９の不純物の活性化率が１００％未満であるときは、不純物濃度を増やして補償すれば良い。例えば、不純物の活性化率がＸ％（０＜Ｘ＜１００）であるときは、不純物濃度を（１００／Ｘ）倍にすればよい。

第１バッファ層８の厚み（図１では上下方向の長さ）は、Ｓｉでは、２０μｍ以上であることが好ましい。一方で、第２バッファ層９の厚みは、第１バッファ層８に比べて十分薄くて良く（たとえば、０．１倍以下）、Ｓｉでは１μｍ程度である。

上述のような構成では、必然的に、第１バッファ層８の不純物濃度は、半導体基板５０（すなわちドリフト層１）の不純物濃度よりも高く、第２バッファ層９の不純物濃度よりも低くなる。そして、通常は、第２バッファ層９の不純物濃度の最大値は、第１バッファ層８の不純物濃度の２倍以上になる。

次に、本実施の形態１にかかるＩＧＢＴ１００の動作について説明する。ＩＧＢＴ１００では、ゲートがオフ状態からオン状態になると（すなわち、エミッタ電極に対して閾値電圧以上の正の電圧がゲート電極に印加されると）、ベース層４のうちでゲート絶縁膜３に接する部分にチャネルが形成される。そして、このチャネルを介してエミッタ層５からドリフト層１に、半導体基板５０と同じ導電型のキャリアである電子が注入される。これに伴い、コレクタ層１０からドリフト層１に正孔が注入され、伝導度変調効果が生じて、低いオン電圧で電流が流れる。

一方、ＩＧＢＴ１００のゲートがオフに切り替わる（たとえば、ゲート電極の電圧がエミッタ電極と同じになる）とドリフト層１への電子および正孔の注入が止まり、半導体基板５０に溜まった電子はコレクタ電極１１から吸い出され、半導体基板５０に溜まった正孔はエミッタ電極６から吸い出される。これと同時に、ベース層４の底面から基板裏面に向かって、ドリフト層１内に空乏層が広がる。コレクタ電極１１のエミッタ電極６に対する電位差（コレクタ−エミッタ間電圧）が比較的高い場合、空乏層はドリフト層１を突き抜け、第１バッファ層８まで広がる。コレクタ−エミッタ間電圧がさらに高い場合、空乏層は第１バッファ層８を突き抜け、第２バッファ層９まで広がる。ただし、コレクタ−エミッタ間電圧がＩＧＢＴ１００の耐圧に達しても、空乏層が第２バッファ層９を突き抜けることはない。すなわち、ＩＧＢＴ１００では、パンチスルーは発生しない。ただし、第１バッファ層８の不純物の積算濃度が高すぎる場合、例えば、リサーフ条件の２倍以上である場合、空乏層は第１バッファ層８を突き抜けられず、耐圧が大幅に低下する。

本発明の実施の形態１にかかるＩＧＢＴ１００を高耐圧にするためには、第１バッファ層８のｎ型不純物が、基板裏面から見て、板厚方向に単調減少し、かつ下に凸のプロファイルを有すること、第１バッファ層８の不純物の積算濃度はリサーフ条件を満たすこと、および、第２バッファ層９の板厚方向が短い（すなわち、第２バッファ層９が薄い）ことが好ましい。なぜなら、このような構成において、ＩＧＢＴ１００が降伏する際には、空乏層がＩＧＢＴ１００の大部分に広がっているからである。

また、ＩＧＢＴ１００のスナッピーな挙動を抑制するためには、第１バッファ層８のｎ型不純物が、基板裏面から見て、板厚方向に単調減少し、かつ下に凸のプロファイルを有すること、および第１バッファ層８が厚いことが好ましい。第１バッファ層８の存在により、通電状態において基板の裏面側のキャリアの量が増え、電流遮断時に基板の裏面側で生じるキャリアの消失が緩やかになる。この結果、ＩＧＢＴ１００のスナッピーな挙動が抑制される。したがって、ＩＧＢＴ１００を搭載したパワー半導体モジュールは、電圧サージおよびリンギングを抑制できる。

さらに、第１バッファ層８がこのような不純物濃度のプロファイルを有することにより、十分に高いコレクタ−エミッタ間電圧に至るまで、コレクタ−エミッタ間電圧の増加に伴い、空乏層の板厚方向の幅（空乏層幅）は滑らかに、かつ、緩やかに伸び続ける。ここで、空乏層が広がった状態では、ＩＧＢＴ１００の寄生キャパシタンスは空乏層のキャパシタンスでほぼ決まり、空乏層のキャパシタンスは空乏層幅の逆数に比例する。

図３は、第１バッファ層８を設けないＩＧＢＴと、第１バッファ層８を設けた本発明の実施の形態１にかかるＩＧＢＴ１００との、寄生キャパシタンスのコレクタ−エミッタ間電圧依存性を示したものである。図３において、横軸はコレクタ−エミッタ間電圧、縦軸は寄生キャパシタンスを表す。第１バッファ層８を設けないＩＧＢＴは符号５１を付した破線で示され、ＩＧＢＴ１００は符号５２を付した実線で示されている。

第１バッファ層８を設けないＩＧＢＴの場合（破線５１）、比較的低いコレクタ−エミッタ間電圧で空乏層が第２バッファ層９にまで到達する。ここで、比較的低いコレクタ−エミッタ間電圧とは、たとえば、定格電圧の０．５倍程度である。そこから、コレクタ−エミッタ間電圧をさらに上げても、空乏層幅はほぼ一定となり、寄生キャパシタンスもほぼ一定となる。

これに対して、本発明の実施の形態１にかかるＩＧＢＴ１００では、空乏層が第１バッファ層に広がり切り、第２バッファ層９にまで到達するには、比較的高いコレクタ−エミッタ間電圧が必要になる。ここで、比較的高いコレクタ−エミッタ間電圧とは、たとえば、定格電圧程度である。したがって、ＩＧＢＴ１００の寄生キャパシタンスは、コレクタ−エミッタ間電圧が定格電圧程度に達するまで、滑らかに、かつ、緩やかに減り続ける。このため、寄生キャパシタンスと回路配線の寄生インダクタンスで決まる共鳴周波数が一定値とならず、共鳴が起こりにくくなる。すなわち、ＩＧＢＴ１００を搭載したパワー半導体モジュールは、リンギングを大きく抑制できる。

このように、本発明の実施の形態１にかるＩＧＢＴ１００では、高耐圧とスナッピーな挙動の緩和との双方を同時に実現できる。また、ＩＧＢＴ１００を搭載するパワー半導体モジュールのサージ電圧やリンギングを抑制できる。

表１は、本発明の実施の形態１にかかるＩＧＢＴ１００について、電流遮断をシミュレーションした結果である。シミュレーションに用いたＩＧＢＴ１００は、厚さ１２０μｍ、ｎ型、不純物濃度１×１０^１４ｃｍ^−３のＳｉ基板５０に形成したトレンチ型ＩＧＢＴである。定格電圧は１２００Ｖに相当する。第１バッファ層８の板厚方向の幅は２９μｍ、第２バッファ層９の板厚方向の幅は０．５μｍ、コレクタ層１０の板厚方向の幅は０．５μｍである。

動作温度は１２５℃、通電する電流は有効面積１ｃｍ^２当たり１５０Ａ、電流阻止状態で定常的に印加される電圧（電源電圧）は６００Ｖおよび１２００Ｖとした。ゲート抵抗は典型的な値とした。通常の使用では、電源電圧は定格電圧の半分程度である。したがって、電源電圧を定格電圧とする条件は限界試験に相当する。

表１において、仕様１は、第１バッファ層の濃度を一定にしたもの、仕様２は、第１バッファ層の濃度を、基板裏面から見て、板厚方向に線形に減少させたもの、仕様３は、第１バッファ層の濃度を、基板裏面から見て、板厚方向に二次関数的に減少させたもの、仕様４は、第１バッファ層の濃度を、基板裏面から見て、板厚方向に指数関数的に減少させたもの、そして仕様５は、第１バッファ層を省略したものである。この中で、仕様３と仕様４は、第１バッファ層の濃度が、基板裏面から見て、板厚方向に単調減少し、かつ下に凸になっている。また、仕様４は、ガウス分布のテール部に近い濃度プロファイルを持つ。各仕様の通電状態のオン電圧は、コレクタ層の濃度を調整して、一定値に揃えている。仕様５の第１バッファ層の不純物の積算濃度の欄に括弧書きで示されている値は、板厚方向の幅２９μｍに含まれるＳｉ基板の不純物の積算濃度である。

サージ電圧、耐圧、ともに、仕様１＜仕様２＜仕様３＜仕様４＜仕様５となっているが、仕様５のみ、電源電圧１２００Ｖで激しいリンギングが発生している。換言すれば、仕様２、仕様３および仕様４は、仕様１に比べて、サージ電圧を抑制する効果は小さいが、耐圧の低下は小さく、電源電圧１２００Ｖでも十分にリンギングを抑制できている。一方、仕様１は、動作温度下限、例えば−４０℃で耐圧１２００Ｖを維持できないレベルまで耐圧が下がっている。すなわち、仕様２、仕様３および仕様４は、少なくとも仕様１よりは、サージ電圧抑制と耐圧低下のバランスが取れている。

サージ電圧抑制が不十分だと、電流遮断時の降伏によるデバイス破壊や、リンギングによる電磁ノイズの増大等が問題となる。耐圧が低いと、低温での降伏によるデバイス破壊や長時間のバイアス印加試験に対する裕度の不足等が問題になる。したがって、本発明の実施の形態１にかかるＩＧＢＴ１００では、例えば構成を仕様２、３、４とすることにより、電流遮断時の降伏によるデバイス破壊の抑制、リンギングの抑制、長時間のバイアス印加試験に対する裕度確保を同時に行うことができる。

実施の形態２．
図４は、全体が２００で表される、本発明の実施の形態２にかかるＰＩＮの断面図である。また、図５は、図４のＩＶ−ＩＶ線における不純物濃度のプロファイルである。ここでは、不純物の活性化率を１００％とし、正味の不純物濃度は熱平衡時の多数キャリア濃度とほぼ等しいとする。図４、５中、図１、２と同一符号は、同一又は相当箇所を示す。

図４に示すＰＩＮ２００では、半導体基板５０の基板表面に、ｐ型不純物層であるアノード層１２が設けられている。アノード層１２は、基板の表面においてアノード電極１３に接続されている。半導体基板５０の裏面側には、ｎ型不純物層である第１バッファ層８と、ｎ型不純物層であるカソード層１４が設けられている。カソード層１４は、基板の裏面から、予め定められた深さまで設けられており、続いて、第１バッファ層８が設けられている。カソード層１４は基板の裏面でカソード電極１５に接続されている。

カソード層１４は、実施の形態１のＩＧＢＴ１００における第２バッファ層１４に相当する。ただし、カソード層１４の不純物の積算濃度に上限はなく、リサーフ条件を満たす不純物濃度の０．５倍以上であれば良い。また、カソード層１４とカソード電極１５との接触抵抗を低減するために、カソード層１４の基板裏面の不純物濃度は、第１バッファ層８の不純物濃度の最大値の１００倍以上にしても良い。

ＰＩＮ２００では、電流の遮断は、アノード電極１３の、カソード電極１５に対する電位差（アノード−カソード間電圧）を正から負に切り替えることで実行される。このような動作は、パワー半導体モジュールにおいて、ＩＧＢＴのゲートがオフからオンに切り替わるときに発生する。正確に言えば、還流動作でＰＩＮに通電されていて、ＩＧＢＴが電流阻止状態から通電状態に移行するときに発生する。

ＰＩＮ２００でも、実施の形態１のＩＧＢＴ１００と同様の理由で、高耐圧とスナッピーな挙動の緩和を両立できる。また、ＰＩＮ２００を搭載するパワー半導体モジュールのサージ電圧やリンギングも抑制できる。

また、パワー半導体モジュールにＩＧＢＴ１００とＰＩＮ２００の両方を搭載することにより、パワー半導体モジュールをどのように動作させても、サージ電圧やリンギングを効果的に抑制することが可能になる。

半導体装置がＭＯＳＦＥＴである場合も、寄生ダイオードであるＰＩＮのスナッピーな挙動を抑制するために、第１バッファ層８を設けても良い。

次に、実施の形態２にかかるＰＩＮ２００の製造方法（第１の製造方法）について、図６〜図１１を参照しながら説明する。図６、８、１０は製造工程の途中におけるＰＩＮ２００の断面図であり、図７、９、１１は、それぞれの不純物濃度の分布を示す。ここでは、説明を簡単にするために、比較的単純な構造のＰＩＮ２００を挙げているが、実施の形態１にかかるＩＧＢＴ１００についても同様の製造方法を適用できる。

製造工程では、まず、図６のＰＩＮ２０１ａに示すように、高濃度ｎ型の支持基板２１の表面に、少しずつ不純物濃度を減少させた複数のｎ型のエピタキシャル層２２と、低濃度ｎ型のエピタキシャル層２３を備えた、エピタキシャル基板を準備する。図７に示すように、エピタキシャル層２２の不純物濃度は、支持基板２１のそれよりも低く、エピタキシャル基板２３のそれよりも高い。

次に、エピタキシャル基板２０１ａの基板表面、すなわち、エピタキシャル層２３の表面にｐ型不純物を注入し、高温の熱処理で活性化させ、アノード層１２を形成する。この高温の熱処理により、支持基板２１の表面、および、エピタキシャル層２２のｎ型不純物が拡散し、ドリフト層１と、滑らかな濃度プロファイルを持つ第１バッファ層８が形成される。この結果、図８に示すＰＩＮ２０１ｂのような構造となり、このときの不純物濃度分布は図９のようになる。

次に、図１０に示すように、アノード層１２の表面に、アノード電極１３を形成した後、支持基板２１を基板裏面から研削し、支持基板２１の表面部だけを残す。支持基板２１の表面部はカソード層１４となる。図１０のＰＩＮ２０１ｃにその断面図を示す。このときの不純物濃度分布は図１１のようになる。

最後に、カソード電極１５を基板の裏面に形成し、図４に示すＰＩＮ２００が完成する。

なお、支持基板２１を基板の裏面から研削するときに支持基板２１を全て除去し、基板裏面からリンなどのｎ型不純物を第２バッファ層の深さまでイオン注入した後に、基板裏面部を局所的に熱処理し、たとえば、レーザーアニールを行い、カソード層１４を形成しても構わない。

なお、実施の形態１にかかるＩＧＢＴ１００の製造工程では、まず、基板表面部の構造を全て形成した後に、第１バッファ層８を残して支持基板２１を全て除去する。続いて、基板の裏面からリンなどのｎ型不純物を注入し、局所的な熱処理を行うことで、第２バッファ層９を形成する。最後に、基板の裏面からホウ素などのｐ型不純物を注入し、局所的な熱処理を行うことで、コレクタ層１０を形成し、ＩＧＢＴ１００が完成する。

続いて、実施の形態２にかかるＰＩＮ２００の、他の製造方法（第２の製造方法）について、図１２〜図１７を参照しながら説明する。図１２、１４、１６は製造工程の途中におけるＰＩＮ２００の断面図であり、図１３、１５、１７は、それぞれの熱平衡時の多数キャリア濃度（実線）および水素原子濃度（破線）の分布を示す。ここでは、説明を簡単にするために、比較的単純な構造のＰＩＮ２００を挙げているが、実施の形態１にかかるＩＧＢＴ１００についても同様の製造方法を適用できる。

この製造方法では、質量数１の水素（Ｈ）原子（正確には、質量数１の水素イオン、すなわち、陽子、プロトン）を半導体基板５０に照射し、水素原子を半導体材料の格子間に位置させ、水素原子による欠陥準位を形成する。そして、この欠陥準位がドナー準位として働くことを利用する。換言すれば、格子間水素原子の寄生ドナー化（ｎ型の寄生ドーパント化）を利用する。

水素原子による欠陥準位は、熱処理やその他不純物との相互作用により多様に変化し、欠陥準位がドナー準位として働くのは、ごく一部の様態のみである。このため、格子間水素原子の濃度に比べて、格子間水素原子の寄生ドナー化により放出される電子の濃度は、小さくなる。
ここでは、水素原子濃度（破線）と、熱平衡時の多数キャリア濃度（実線）とを分けて説明する。

具体的な製造工程では、まず、一般的な方法で、図１２に示すようなＰＩＮ２０２ａを作製する。ＰＩＮ２０２ａでは、低濃度ｎ型の半導体基板５０の基板表面部にアノード層１２とアノード電極１３が形成され、基板裏面部にはカソード層１４が形成されている。このときの熱平衡時の多数キャリア濃度の分布は図１３のようになる。

次に、図１４に示すように、ＰＩＮ２０２ａの基板裏面から、１ＭｅＶ以上の一定の加速エネルギーで、水素原子を照射し、水素含有層３１を形成する。図１５に破線３３で示したように、照射された水素原子の濃度および位置は、半導体基板５０の内部で板厚方向にガウス分布となる。ガウス分布のピーク位置、すなわち、水素原子濃度が最大になる位置は、半導体基板５０の内部に位置するように調整される。また、ガウス分布の基板表面側のテールの位置、すなわち、最も深くに到達した水素原子の位置は、最終的に形成される第１バッファ層８よりも深くなるように調整される。

水素原子の通った部分は、イオン照射のダメージにより、ダメージ層３２となっている。図１４に示すように、高濃度水素含有層３１およびダメージ層３２には、高濃度の格子空孔や格子間Ｓｉが欠陥として存在しており、半導体基板５０のドナーの一部が不活性化している。

次に、ＰＩＮ２０２ｂを４００〜５００℃で熱処理すると、ゲッタリングにより、水素原子が基板の裏面側に移動し、図１６に示すような水素含有層３４が形成される。また、熱処理を行い、水素原子を寄生ドナー化することにより、水素含有層３４の水素原子濃度に比例して、熱平衡時の多数キャリア濃度（電子濃度）が増加する。さらに、図１７に破線３５で示すように、水素原子が基板裏面側に移動するにしたがって、水素原子濃度のガウス分布の半値幅が大きくなる。また、熱処理により、照射のダメージが回復し、半導体基板５０のドナーの不活性化は解消される。この結果、図１６に示すような構造のＰＩＮ２０２ｃとなる。

次に、ＰＩＮ２０２ｃを４００℃以上で熱処理すると、水素原子濃度のガウス分布の半値幅がさらに大きくなるとともに、照射した水素原子の過半数が基板裏面から放出されるそして、図１９に破線３６で示すような、ガウス分布のテール部のみが残った、水素原子濃度のプロファイルが得られる。この水素原子濃度に比例して、熱平衡時の多数キャリア濃度（電子濃度）が増加し、結果として、第１バッファ層８を備えるＰＩＮ２０２ｄが得られる。

最後に、カソード電極１５を基板の裏面に形成し、図４に示すようなＰＩＮ２００が完成する。

水素イオンを照射した直後には、水素原子が半導体基板５０および半導体基板５０と同程度の比重を持つアブソーバー（図示せず）により散乱されるため、照射の加速エネルギーが高いほど水素原子濃度のガウス分布の半値幅は大きくなる。熱拡散により、ガウス分布の半値幅は増加するが、半値幅の増加分は、水素原子深さの減少分と同程度である。

ここで、アブソーバーは、軽元素イオンをＭｅＶレベルの加速エネルギーで照射すると飛程が長すぎるので、基板中での停止位置を調整するために用いられるマスクで、例えばＳｉに近い原子量・比重のＡｌが用いられる。なお、加速エネルギーを下げると飛程を短くできるが、通過領域での散乱が弱まるため、軽元素の分布の半値幅が狭くなる。このため、軽元素の分布の半値幅が広い状態で停止位置を浅くするにはアブソーバーが必要である。

ここで、水素原子の加速エネルギーを固定すると、板厚方向の幅の大きな第１バッファ層８を得るためには、照射時により深い位置まで水素原子を到達させなければならない。しかし、水素原子の到達位置は基板表面で制限される。換言すれば、半導体基板５０の厚みよりも深い位置に到達した水素原子は、半導体基板５０を突き抜けるため、第１バッファ層８の形成には寄与しない。このため、板厚方向の幅の比較的大きな第１バッファ層８を得るためには、比較的高い加速エネルギー、たとえば、Ｓｉでは、４ＭｅＶ以上を使用して、熱拡散前の水素原子濃度のガウス分布の半値幅を大きくすることが好ましい。

また、水素原子の加速エネルギーを上げ、それに伴い、アブソーバー（図示せず）を厚くすると、水素原子照射後に、図１５に破線３３で示された水素原子濃度のプロファイルではなく、直接、図１７に破線３５で示された水素原子濃度のプロファイルを得ることができる。このような場合でも、熱処理により、図１９に破線３６で示された水素プロファイルとすることができる。つまり、水素原子の加速エネルギーを上げることにより、ＰＩＮ２０２ｄの状態に至るまでの熱処理の時間を短縮できる。

また、水素原子の加速エネルギーをさらに上げて、水素原子照射後に、図１９に破線３６で示す水素原子濃度のプロファイルを得ることは、理論上、可能である。そして、比較的短時間の熱処理により、水素原子の移動を抑えて、照射ダメージを回復することも可能である。しかし、この方法により、Ｓｉで３０μｍ以上の第１バッファ層８を得るためには、１６ＭｅＶ以上の加速エネルギー、および、μｍオーダで高精度に厚みを制御された極端に厚いアブソーバー（Ａｌで１．５ｃｍ以上）が必要になるため、現実的には困難であろう。

なお、実施の形態１のＩＧＢＴ１００を作製する場合は、まず、基板の表面部の構造と、第２バッファ層９、コレクタ層１０を形成した後に、上述の一連の工程で、第１バッファ層８を形成すれば良い。

さらに、実施の形態２にかかるＰＩＮ２００の、他の製造方法（第３の製造方法）について、図２０、２１を参照しながら説明する。この製造方法では、低濃度ｎ型の半導体基板５０をベースにして、半導体基板の材料の原子と置換して活性化する不純物、たとえば、半導体基板がＳｉの場合、リン（Ｐ）などを使用して、第１バッファ層８を形成する。

図２０は、製造工程の途中のＰＩＮ２０３ａの断面図であり、図２１は、図２０中のＸＸＩＶ−ＸＸＩＶ線における正味の不純物濃度のプロファイルである。
製造工程の途中のＰＩＮ２０３ａは、低濃度ｎ型の半導体基板５０であり、基板裏面から、５０ｋｅＶ以下のごく低い加速エネルギーでリンなどのｎ型不純物が浅く注入される。続いて、強い熱処理により、不純物を半導体基板５０の内部に拡散し、ｎ型不純物層４１を形成する。

ｎ型不純物層４１において、不純物濃度のプロファイルは、基板裏面を中心とするガウス分布になっている。つまり、ｎ型不純物層４１は、基板裏面から見て、図２１に示す深さＤまでは、半導体基板の板厚方向に対して単調減少し、かつ上に凸の分布となる。換言すれば、基板裏面から見て板厚方向に関する１階微分が負であり、板厚方向に関する２階微分が負であるような不純物濃度のプロファイルとなる。一方、深さＤより深い領域では、半導体基板の板厚方向に対して単調減少し、かつ下に凸の分布となる。換言すれば、基板裏面から見て板厚方向に関する１階微分が負であり、板厚方向に関する２階微分が正であるような不純物濃度のプロファイルとなる。

従って、ｎ型不純物層４１のうち、基板裏面側を少なくとも深さＤまで研削すれば、第１バッファ層８を形成することができる。

なお、実施の形態１のＩＧＢＴ１００を形成する場合は、基板表面部の構造を全て形成した後に、ｎ型不純物層４１のうち、基板裏面側を少なくとも深さＤまで研削し、第１バッファ層８を形成すれば良い。

本発明の実施の形態２で述べた製造方法１、３では、第１バッファ層８において不純物原子が半導体材料の原子と置換してドーパントとして活性化しているので、熱的に非常に安定である。

本発明の実施の形態２で述べた製造方法２では、基板の表面部を形成し、半導体基板５０を薄板にした後に、第１バッファ層８を形成できるという利点がある。また、例えば、完成した半導体装置に対し、水素原子を照射し、熱処理を施すことで、第１バッファ層８を形成することも可能である。換言すれば、まずは第１バッファ層８を持たない薄板の半導体装置を製造した後に、第１バッファ層８を追加で形成することにより、高耐圧とスナッピーな挙動の緩和とを両立させた、薄板の半導体装置を得ることも可能となる。

実施の形態３．
図２２は、全体が３００で表される、本発明の実施の形態３にかかるＩＧＢＴの断面図である。図２２中、図１と同一符号は、同一または相当箇所を示す。また、図２３は、図２２のＸＸ−ＸＸ線における不純物濃度のプロファイルである。また、図２４は、全体が３０１で表される、本発明の実施の形態３にかかるＰＩＮの断面図である。図２４中、図４と同一符号は、同一または相当箇所を示す。また、図２５は、図２４のＸＸＩＩ−ＸＸＩＩ線における不純物濃度のプロファイルである。

実施の形態１、２に示すＩＧＢＴやＰＩＮ（図１〜２１）では、ドリフト層１の板厚方向の幅は、第１バッファ層８の板厚方向の幅よりも大きいか、もしくは、同等程度としているが、半導体装置（縦型デバイス）の薄板化の結果、本実施の形態３にかかるＩＧＢＴ３００（図２２、２３）やＰＩＮ３０１（図２４、２５）のように、ドリフト層１の板厚方向の幅が第１バッファ層８の板厚方向の幅よりも小さくなっても良い。このような構造では、ＰＩＮ３０１は、基板表面部のトレンチがない分だけ、ＩＧＢＴ３００よりも薄板化できる。

実施の形態３は、半導体装置の薄板化を進める上で、半導体装置のスナッピーな挙動の緩和、および、パワー半導体モジュールのサージ電圧やリンギングの抑制において、大きな効果をもたらす。具体的には、実施の形態３にかかる発明は、半導体基板５０の厚み（単位：μｍ）を、たとえばシリコン（Ｓｉ）基板を、定格電圧（単位：Ｖ）の０．０８５倍未満まで薄板化する場合に、特に重要となる。そして、この薄板化を進めた半導体装置を用いることにより、さらに低いオン抵抗と高速なスイッチングが実現できる。

また、通常の薄板化した半導体装置、たとえば、Ｓｉでは、半導体基板５０の厚み（単位：μｍ）を定格電圧（単位：Ｖ）の０．０８５倍から０．１２倍とした場合でも、実施の形態３は、実施の形態１および２に比べて、半導体装置のスナッピーな挙動の緩和、および、パワー半導体モジュールのサージ電圧やリンギングの抑制において、大きな効果をもたらす。

たとえば、半導体装置のスイッチング速度を高速化するために、電子線照射などで半導体基板５０の全体のライフタイムを下げた場合、電流遮断時における半導体基板５０の内部のキャリアの消失が促進され、スナッピーな挙動が強化される。このような場合は、実施の形態３の構造を用いることにより、スナッピーな挙動をより緩和できる。

なお、実施の形態１、２ではｎ型半導体基板にＩＧＢＴおよびＰＩＮを形成する例を説明したが、半導体基板および不純物層の導電型を全て逆にしても（すなわちｎ型をｐ型に、ｐ型をｎ型にしても）、同様の効果を得ることできる。

また、スイッチングデバイスおよび整流デバイスには、バイポーラデバイスを使用しても良いし、バイポーラデバイスとユニポーラデバイスを組み合わせて使用しても良い。また、１つのデバイスにスイッチングデバイスと整流デバイスの両方の機能を持たせても良い。

また、半導体基板の材料は、Ｓｉ（シリコン）に限定されず、ワイドバンドギャップを有する半導体材料、たとえばＳｉＣ（炭化珪素）系材料、または、ＧａＮ（窒化ガリウム）系材料、ダイヤモンド系材料、または、Ｇａ_２Ｏ_３（酸化ガリウム）系材料等を用いても良い。

特に、ワイドバンドギャップ半導体材料を用いたスイッチングデバイスや整流デバイスは、耐圧（耐電圧性）が高く、許容電流密度も高い。このため、シリコンを用いた場合に比べて小型化が可能となる。このように小型化されたスイッチング素子またはダイオード素子を用いることにより、これらの素子を組み込んだ半導体装置モジュールの小型化が可能となる。

また、ワイドバンドギャップ半導体は耐熱性も高いので、ヒートシンクの放熱フィンを小型化できる。また、水冷ではなく空冷による冷却も可能である。これらの結果、半導体装置モジュールのいっそうの小型化が可能となる。

また、半導体材料を構成する原子と置換させてドーパント化させる不純物は、Ｂ（ホウ素）、Ｎ（窒素）、Ａｌ（アルミニウム）、Ｐ（リン）、Ａｓ（ヒ素）、Ｉｎ（インジウム）などであるが、半導体材料の原子と置換して活性化するものであれば、これらに限定されない。

また、半導体材料を構成する原子の格子間に位置させて寄生ドーパント化させる不純物は、Ｈ（水素）、Ｈｅ（ヘリウム）のような軽元素、Ａｕ（金）、Ｐｔ（白金）のような重金属などであるが、半導体材料の格子間に位置して欠陥準位を形成し、寄生ドーパント化するものであれば、これらに限定されるものではない。ただし、原子核の陽子数、質量数によって、不純物濃度のプロファイル、欠陥濃度のプロファイル、および、寄生ドーパント化により得られる熱平衡時の多数キャリア濃度のプロファイルは異なる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

１ドリフト層、２トレンチゲート、３ゲート絶縁膜、４ベース層、５エミッタ層、６エミッタ電極、７層間絶縁膜、８第１バッファ層、９第２バッファ層、１０コレクタ層、１１コレクタ電極、１２アノード層、１３アノード電極、１４カソード層、１５カソード電極、２１支持基板、２２、２３エピタキシャル層、３１、３３水素含有層、４１ｎ型不純物層、５０半導体基板、１００、３００ＩＧＢＴ（半導体装置）、２００、３０１ＰＩＮ（半導体装置）。

Claims

表面と裏面とを有する第１導電型の半導体基板と、
該半導体基板の裏面側に設けられた第１の導電型の第１不純物層と、
該第１不純物層より該裏面側に設けられた第１の導電型の第２不純物層と、を含み、
該第１不純物層中の、熱平衡時の多数キャリア濃度は、該半導体基板の裏面から表面に向かう板厚方向に、単調に減少し、かつ下に凸な分布を有し、その最大値は、該第２不純物層中の最大値よりも小さくて、該半導体基板中の最大値よりも大きく、
該第１不純物層の、板厚方向の厚みは、該半導体基板の厚みの０．１５倍以上であり、
該第２不純物層中の、熱平衡時の多数キャリア濃度の最大値は、該第１不純物層中の最大値の２倍以上であり、
該第２不純物層の板厚方向の厚みは、該第１不純物層の板厚方向の厚みの０．１倍以下であることを特徴とする半導体装置。
上記第１不純物層中の熱平衡時の多数キャリア濃度は、上記板厚方向の積算濃度が、上記半導体基板を構成する半導体材料のリサーフ条件を満たす値の、０．５倍以上２倍未満であることを特徴とする請求項１に記載の半導体装置。
上記第１不純物層の上記板厚方向の厚みは、上記半導体基板の厚みの０．５倍以上であることを特徴とする請求項１または２に記載の半導体装置。
上記半導体基板の材料は、ワイドバンドギャップ半導体材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
上記半導体基板の、上記第１不純物層の表面側に接した領域は、ドリフト層であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
絶縁ゲートバイポーラトランジスタまたはＰＩＮ接合ダイオードを構成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
請求項１〜６のいずれかに１項に記載の半導体装置の製造方法であって、
上記第１不純物層は、エピタキシャル成長で作製することを特徴とする製造方法。
請求項１〜６のいずれかに１項に記載の半導体装置の製造方法であって、
上記第１不純物層は、上記半導体基板に格子間不純物原子を導入して形成することを特徴とする製造方法。
請求項１〜６のいずれかに１項に記載の半導体装置の製造方法であって、
上記第１不純物層は、上記半導体基板の裏面から不純物を熱拡散させ、その後に、該半導体基板の一部を裏面から除去することにより形成することを特徴とする製造方法。