JP2004186620A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】1300℃程度の高温で長時間の熱処理を行い酸素をFZウェハ100に導入し、その後、導入された酸素の内、表面の酸素を外方拡散で取り除くことで、FZウェハ100内に酸素残留層105を形成し、この酸素残留層105が残るように、FZウェハ100の裏面を研削除去し、400℃程度の低温で熱処理することで酸素残留層105をドナー化して、バッファ層とする。このように、酸素を熱拡散してバッファ層を形成するので、従来のイオン注入法によるバッファ層の形成と比べて、デバイス特性を悪化させずに低コストでバッファ層を形成することができる。
【選択図】 図2
Description
【発明の属する技術分野】
この発明は電力変換装置などに使用される半導体装置の製造方法に関し、特にFZウェハを用いたパンチスルー型のIGBTの製造方法に関する。
【0002】
【従来の技術】
電力変換装置などに使用される半導体装置としてIGBTがある。IGBTには、ブロッキングモード(エミッタ・コレクタ間に所定の電圧(定格電圧以下の電圧)が印加され、ゲートにしきい値以上の電圧が印加されていないターンオフ過程でのオフ状態)時にエミッタ領域から伸びる空乏層がコレクタ層にまで伸展しないようにドリフト層を厚くしたノンパンチスルー型IGBT(以下、NPT−IGBTとする)と、ドリフト層とコレクタ層との間にバッファ層を設けて空乏層がコレクタ層にまで伸展するのを防ぐパンチスルー型IGBT(以下、PT−IGBTとする)とがある。一般に、NPT−IGBTは安価なFZウェハを用いて製造される。一方、PT−IGBTにはエピタキシャルウェハが用いられる。
【0003】
図10は、従来のNPT−IGBTの構成を示す縦断面図である。NPT−IGBTでは、図10に示すように、FZウェハよりなるn− ドリフト層11の一方の主面(以下、表面とする)側にpベース領域12およびn+ エミッタ領域13が設けられており、もう一方の主面(以下、裏面とする)側にp+ コレクタ層14が設けられている。そして、ベース領域12上にはゲート絶縁膜であるゲート酸化膜15を介してゲート電極16が形成されており、さらにその上に層間絶縁膜17を介してエミッタ電極18が形成されている。また、コレクタ層14の表面上にはコレクタ電極19が形成されている。
【0004】
図10に示す構成のNPT−IGBTでは、コレクタ電極19に正電圧を印加するとともにゲート電極16に正電圧を印加すると、IGBT表面にチャネルが形成され、ドリフト層11中を電子電流が流れる。電子がコレクタ層14に到達すると、ドリフト層11にホールが注入される。それによって、ドリフト層11は高注入状態となり、抵抗が激減するため、低オン電圧が実現される。しかし、この構成のNPT−IGBTでは、ドリフト層11が十分に厚いため、その分抵抗が上昇し、IGBTのオン状態における電圧降下量が大きくなるとともに、ドリフト層11での蓄積キャリア量が増大してターンオフ時の損失が大きくなるという欠点がある。
【0005】
図11は、従来のPT−IGBTの構成を示す縦断面図である。PT−IGBTでは、図11に示すように、p+ コレクタ層24上にn+ バッファ層20およびn− ドリフト層21が順に設けられる。これら3つの層(コレクタ層24、バッファ層20およびドリフト層21)は、高濃度p型シリコン基板上に高濃度n型エピタキシャル層を成長させ、さらにその上に低濃度n型エピタキシャル層を成長させたウェハにより構成される。n− ドリフト層21の表面部分にはpベース領域22およびn+ エミッタ領域23が設けられている。そして、さらにその上に、ゲート絶縁膜であるゲート酸化膜25、ゲート電極26、層間絶縁膜27およびエミッタ電極28が形成されている。また、コレクタ層24の裏面にはコレクタ電極29が形成されている。
【0006】
図11に示す構成のPT−IGBTでは、ブロッキングモード時の空乏層の伸びがバッファ層20で止められるため、ドリフト層21が薄くても高い耐圧を得ることができる。このため、同耐圧のNPT−IGBTに比較して、オン状態の電圧降下量が小さいという利点を有する。しかし、順方向導通時にコレクタ層24から注入されるホールの量が極めて多いため、ターンオフ損失が大きいという欠点がある。また、エピタキシャルウェハは高価格であるため、NPT−IGBTに比べてコストが増大するという欠点もある。
そこで、FZウェハを用いたPT−IGBT(以下、I型ドリフト層PT−IGBTとする)が知られている。図12は、I型ドリフト層PT−IGBTの構成を示す縦断面図である。I型ドリフト層PT−IGBTは、図12に示すように、FZウェハよりなるn− ドリフト層31の裏面側にp+ コレクタ層34およびn+ バッファ層30がイオン注入法により形成され、コレクタ電極39が設けられた構成となっている。n− ドリフト層31の表面側には、pベース領域32、n+ エミッタ領域33、ゲート酸化膜(ゲート絶縁膜)35、ゲート電極36、層間絶縁膜37およびエミッタ電極38が形成されている。
【0007】
図12に示す構成のI型ドリフト層PT−IGBTでは、ブロッキングモード時の空乏層の伸びがバッファ層30で止められるため、ドリフト層31が薄くても高い耐圧を得ることができる。このため、同耐圧のNPT−IGBTに比較して、オン状態の電圧降下量が小さいという利点を有する。また、コレクタ層34が低濃度であるため、順方向導通時におけるホール注入量が少ない。したがって、ターンオフ損失が小さいという利点も有する。
一般に、IGBTの損失を低減するためには、ドリフト層をできるだけ短くするのが望ましい。しかし、ドリフト層を短くすると耐圧が低くなってしまう。図13は、ブロッキングモード時にIGBTに生じる電界分布の様子を表すグラフである。このグラフにおいて、各IGBTの、PN接合部における最大電界強度が臨界電界強度に達したときの電界分布の積分値、すなわち各電界分布の面積がそれぞれのIGBTの耐圧を表す。この面積が大きいほど耐圧特性が高くなる。したがって、短いドリフト層で高い耐圧特性を得るためには、図13に実線で示す「I型ドリフト層PT−IGBT」のように、ドリフト層中での電界分布の傾きをできるだけ小さくして四角形電界分布を実現すればよいことがわかる。ドリフト層中での電界分布の傾きを小さくするためには、ドリフト層の不純物濃度を非常に小さくしてI層化すればよい。
【0008】
しかしながら、ドリフト層をI層化すると、ターンオフ時に非常に高いサージ電圧を伴う激しい振動が発生するという問題点がある。この振動が発生する理由は以下のとおりである。バッファ層付きのIGBTは、ターンオフ時に空乏層の電界によってドリフト層中の蓄積キャリアが掃き出されて、ブロッキングモードに移行する。スイッチング時のコレクタ・エミッタ間電圧はIGBTの定格耐圧の半分程度である。ターンオフ時に空乏層がバッファ層に到達すると、ドリフト層中に過剰キャリアが存在せず、IGBTは容量ε/Wのコンデンサとなる。ここで、εはシリコンの誘電率であり、Wはドリフ卜層幅である。このIGBTの容量と配線の寄生インダクタンスによりLC回路が構成されることになるため、振動が発生する。
【0009】
また、ドリフト層をI層化すると、空乏層が素子の側面(ダイシング面)にまで容易に到達してしまう。この素子側面にはダイシング後の物理的な歪が残っているため、キャリア寿命が非常に短い。したがって、素子側面に空乏層が到達すると非常に大きな発生電流が流れてしまい、十分な耐圧を得ることができないという問題点もある。したがって、実際には、定格電圧が印加されたときに空乏層が素子側面に到達しない程度にドリフト層の不純物濃度を高くする必要があるので、ドリフト層をI層化することは極めて困難である。
これを解決するために、FZウェハを用い、I層化したドリフト層を有するバッファ層付きのI型ドリフト層PT−IGBTを構成する半導体装置およびその製造方法が特願2001−158612号に報告されている。
【0010】
その内容について詳細に説明する。図14は、この半導体装置を構成するI型ドリフト層PT−IGBTの構成の一例を示す縦断面図である。このI型ドリフト層PT−IGBTは、図14に示すように、n− ドリフト層41、pベース領域42、n+ エミッタ領域43、p+ コレクタ層44、ゲート絶縁膜であるゲート酸化膜45、ゲート電極46、層間絶縁膜47、エミッタ電極48、コレクタ電極49、n+ バッファ層40およびn+ 分離領域51を備えている。図14においては、n− ドリフト層41にはPベース領域42が1つしか形成されていないが、pベース領域42を複数形成することができる。そしてそれぞれのpベース領域42に対してn+ エミッタ領域43、ゲート酸化膜45、ゲート電極46、層間絶縁膜47を備えるようにすることもできる。
【0011】
ドリフト層41はFZウェハにより構成される。ベース領域42はドリフト層41の表面部分に形成されている。エミッタ領域43はベース領域42の表面部分に形成されている。ゲート酸化膜45はベース領域42のチャネル領域となる部分の表面に形成されており、その上にゲート電極46が形成されている。エミッタ電極48は、層間絶縁膜47によりゲート電極46およびドリフト層41から絶縁された状態で、エミッタ領域43およびベース領域42に電気的に接続されている。コレクタ層44およびコレクタ電極49は、ドリフト層41の裏面部分に形成されている。バッファ層40はコレクタ層44とドリフト層41との間に設けられている。分離領域51は、素子側面に沿ってドリフト層41の表面からバッファ層40に達するように設けられている。
【0012】
ここで、ドリフト層41は、不純物濃度が非常に小さく、I層化されている。また、バッファ層40は、図15に示すように、バッファ層幅が長く、さらに低めの濃度に設定されている。これによって、ターンオフ時に、空乏層の伸びがバッファ層40中で阻止される。また、バッファ層濃度が低いため、空乏層が阻止された位置よりもさらにコレクタ側に過剰キャリアが存在する。一般に、I型ドリフト層PT−IGBTでターンオフ時に振動が発生するのは、ドリフト層中の過剰キャリアが枯渇することが原因である。このI型ドリフト層PT−IGBTでは、バッファ層40中のコレクタ側に存在する過剰キャリアによってターンオフ時の振動が抑制される。
【0013】
ここで、順方向導通時のバッファ層40中の電子濃度をNとすると、バッファ層40の平均ドーピング濃度がN以下の場合に高注入状態となり、過剰キャリアが存在する。したがって、バッファ層40の厚さをxとすると、バッファ層40中の総不純物濃度はx・N以下である必要がある。一方、バッファ層40において空乏層を阻止するためには、バッファ層40内で臨界電界、たとえば2×105 V/cmをゼロにする必要がある。したがって、シリコン中の誘電率をEps、素電荷をqとすると、2×105 <q・(バッファ層中の総不純物濃度)/Epsという式が成り立つ必要がある。この式について定数を計算すると、x・N>(バッファ層中の総不純物濃度)>1.3×1012が得られる。
【0014】
また、定格耐圧をV、ドリフト層41の不純物濃度をNDとすると、縦方向の空乏層幅は√((2・Eps・V)/(q・ND))で与えられる。横方向の空乏層幅を縦方向の空乏層幅のたとえば6倍であるとすると、横方向の空乏層幅は6√((2・Eps・V)/(q・ND))となる。これを計算すると、横方向の空乏層幅は√(4.68×108 V/ND)となる。
この場合には、定格耐圧V、ドリフト層41の不純物濃度NDおよび耐圧構造幅Wの間には、W2 <4.68×108 V/NDという関係が成り立つ。つまり、耐圧構造幅Wは横方向の空乏層幅よりも短い。したがって、分離領域51がないと仮定すると、ブロッキングモード時に空乏層が素子側面にまで広がり、漏れ電流が大きくなってしまう。これを防ぐため、前記の分離領域51が設けられている。つまり、分離領域51により空乏層が素子側面に到達するのを防いでいるので、漏れ電流が従来のIGBTと同程度かそれ以下に抑えられる。なお、耐圧構造幅Wが横方向の空乏層幅よりも長い場合に分離領域51を設けても何ら特性上の問題はない。
【0015】
つぎに、図14に示す構成のI型ドリフト層PT−IGBTの製造プロセスについて説明する。図16〜図21は、製造途中のI型ドリフト層PT−IGBTの要部を示す縦断面図である。一例として、このIGBTの耐圧を1200Vとする。まず、たとえば比抵抗が1000Ωcmで厚さが500μmのFZ(フローティング・ゾーン)ウェハの表面に、たとえば100μmの間隔をあけて選択的にマスク61を形成する(図16)。そして、ウェハ表面からn型不純物をイオン注入する。これによって、ウェハ表面の、マスク61で被われていない領域に不純物注入領域62ができる(図17)。
【0016】
つづいて、熱処理によって不純物注入領域62のn型不純物をたとえば110μmの深さまで選択拡散させて分離領域51を形成する(図18)。ウェハ表面の熱酸化膜63を除去した後、隣り合う分離領域51,51間に、ベース領域42、エミッタ領域43、ゲート酸化膜45およびゲート電極46を形成する。そして、表面に層間絶縁膜47を形成した後、アルミニウムを蒸着し、パターニングしてエミッタ電極48を形成する(図19)。しかる後、FZウェハを裏面から研削し、シリコン領域の厚さをたとえば95μmにする(図20)。
つづいて、ウェハ裏面にボロンイオンを照射した後、300℃〜500℃でアニールをおこない、ボロン原子を活性化させて、たとえば厚さ0.5μmのコレクタ層44を形成する。つづいて、ウェハ裏面にプロトンまたは酸素イオンを照射した後、300℃〜500℃でアニールをおこない、たとえばピーク濃度が5×1015cm−3で幅が20μmのバッファ層40を形成する(図21)。このとき、ドリフト層41の幅はたとえば75μmとなる。最後に、ウェハ裏面にコレクタ電極49を形成し、ダイシングすれば図14に示すI型ドリフト層PT−IGBTが完成する。なお、図14および図16〜図21において、ダイシング面を破線で示す。
【0017】
前記したように製造することで、バッファ層40により、ブロッキングモード時の空乏層の伸びがコレクタ層44に到達するのが阻止されるとともに、空乏層の伸びを阻止した状態でバッファ層40の、コレクタ層寄りの領域に過剰キャリアが存在するので、I層化したドリフト層41を有するIGBTにおいてターンオフ時に振動が発生するのを防ぐことができる。図22に、実施の形態のI型ドリフト層PT−IGBTと従来のI型ドリフト層PT−IGBT(図12参照)についてターンオフ波形を示す。実施の形態によれば、ターンオフ時に振動が発生していないことがわかる。
【0018】
また、前記したように製造すれば、分離領域51により、ブロッキングモード時の空乏層の伸びが素子側面に到達するのが阻止されるので、耐圧構造幅が横方向の空乏層幅よりも短い場合でも漏れ電流を抑えることができる。したがって、ターンオフ時に振動発生のない、高耐圧のI型ドリフト層PT−IGBTを構成する半導体装置が得られる。
また、前記した製造において、順方向導通時の過剰キャリア分布に関して、ドリフト層中間位置における過剰キャリア濃度がドリフト層41とバッファ層40の境界における過剰キャリア濃度以上で、かつ5倍以下になるようにするとよい。そうすれば、オン電圧対ターンオフ損失のトレードオフを最適化することができる。これにはトレンチゲート構造を採用するとよい。図23に、定格耐圧を1200Vとした場合の、実施の形態のI型ドリフト層PT−IGBT、それにトレンチゲート構造を採用したI型ドリフト層PT−IGBT、従来のI型ドリフト層PT−IGBT(図12参照)、および従来のNPT−IGBT(図10参照)のトレードオフを示す。また、オン電圧と耐圧のトレードオフも改善される。
【0019】
また、前記の内容とは異なるが、耐圧を維持する半導体領域の表面に、減圧CVD(Chemical Vapor Deposition)法を用いて、700℃の高温でシリコンに酸素を添加し、107 〜1013Ω・cmの高抵抗の半導電膜を形成して、耐圧の安定を確保する構造がある。しかし、この半導電膜に冷却過程(700℃から室温に戻す過程)で外部から酸素が混入すると、ホットエレクトロンがこの半導電膜に入り込み、デバイス内の電界に乱れが生じて耐圧劣化を起こすので、この半導電膜をポリシリコンの導電膜で被覆し、冷却過程で外部からの酸素の混入を抑制して、耐圧の安定化を図ることが開示されている(例えば、特許文献1参照)。
【0020】
【特許文献1】
特開2000−312012号公報
【0021】
【発明が解決しようとする課題】
しかし、前記のようにイオン注入法で低濃度で幅の広いバッファ層を形成するためには、プロトンまたは酸素をイオン注入できる特別の高価なイオン注入装置が必要となり、また、イオン注入工程の後に長時間のアニール工程が必要となる。このように、イオン注入を長時間行うと、半導体基板にダメージが発生し、デバイスのもれ電流が増大し、キャリアの移動度が低下してオン電圧が増大するなどデバイス特性が悪化する。また、ウェハ厚みを薄くした後でこのようなイオン注入すると、ウェハ割れが発生し良品率が低下して製造コストが増大する。また、注入時間を短縮するために、イオン注入の加速電圧を過大に上げると、イオン注入しない箇所を遮蔽することが困難となる不都合が出てくる。
【0022】
この発明の目的は、前記の課題を解決して、低濃度で幅の広いバッファ層をデバイス特性を悪化させずに低コストで形成できる半導体装置の製造方法を提供することにある。
【0023】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板の両面から高温で酸素を拡散する工程と、前記半導体基板の表面層の酸素を高温の熱処理で除去する工程と、前記半導体基板の一方の面を研削し厚さを半分以下とする工程と、半導体基板に残留した酸素を熱処理でドナー化する工程と、を含む製造方法とする。
また、前記酸素の拡散深さが、前記半導体基板の厚さの半分より浅い場合に、前記研削面は該酸素の拡散深さに達しないようにする。
また、第1導電型低不純物濃度のドリフト層の一方の主面に形成された第2導電型高不純物濃度のベース領域と、該ベース領域の表面層に形成された第1導電型のエミッタ領域と、該エミッタ領域および前記ベース領域の両方に電気的に接続するエミッタ電極と、前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドリフト層の他方の主面に形成された第2導電形のコレクタ層と、該コレクタ層と電気的に接続するコレクタ電極と、前記ドリフト層と前記コレクタ層との間に形成され、ブロッキングモード時の空乏層の伸びを途中で阻止すると共に、ターンオフ時に前記コレクタ寄りの領域に過剰キャリアを有する第1導電形のバッファ層と、前記ドリフト層の一方の主面から前記バッファ層まで、半導体ウェハに形成された個々の素子を切りわける際の切断面に沿って延びる第1導電形高不純物濃度の分離領域とを具備する半導体装置の製造方法において、酸素雰囲気中における高温長時間の熱処理により酸素を半導体ウェハ中に拡散させ、その後の無酸素または低酸素雰囲気中における熱処理により前記半導体ウェハ表面から酸素を逃がし、酸素濃度勾配を形成させ、低温熱処理により酸素をドナー化させることにより前記バッファ層を形成する製造方法とする。
【0024】
また、FZウェハの両面から酸素雰囲気中における所定の温度の第1の熱処理により酸素を半導体ウェハ中に拡散させる工程と、無酸素もしくは低酸素雰囲気中における所定の温度の第2の熱処理により前記半導体ウェハ表面から酸素を逃がし、酸素濃度勾配を形成する工程と、低温の第3の熱処理により酸素をドナー化させることにより前記バッファ層を形成する工程と、前記ウェハの一方の主面側に選択的に高不純物濃度の分離領域を形成する工程と、隣り合う分離領域間のウェハ表面に、エミッタ領域、ゲート絶縁膜、ゲート電極およびエミッタ電極を形成する工程と、ウェハの他方の主面を研削する工程と、ウェハの研削後に、ウェハの他方の主面にコレクタ層を形成する工程と、該コレクタ層上にコレクタ電極を形成する工程と、を含む製造方法とする。
【0025】
また、前記第1の熱処理の温度が、1150℃〜1350℃の範囲であるとよい。
また、前記第2の熱処理の温度が、1150℃〜1350℃の範囲であるとよい。
また、前記第3の熱処理の温度が、350℃〜550℃のの範囲であるとよい。
〔作用〕
1150℃〜1350℃の高温でシリコンに導入された酸素は、原子の状態でシリコン原子格子間に点在する。これを350℃から550℃の範囲で熱処理すると、この点在する酸素が集まって来てクラスターの状態となる。このとき、酸素の持っている電子が飛び出すため、このクラスターはドナーの働きをする。温度が550℃を超えると、このクラスターがシリコン結晶内で析出して、電子の放出はなくなり、ドナーの働きが無くなる。また、温度が350℃未満では、ドナーの働きをするクラスターが形成されない。
【0026】
そのため、シリコン結晶内に導入された酸素がドナーとして働く温度は、350℃から550℃の間であり、その効果が高い温度範囲は、400℃から500℃である。
【0027】
【発明の実施の形態】
図1〜図3は、この発明の第1実施例の半導体装置の製造方法であり、各図(a)は工程順に示す要部製造工程断面図、各図(b)は、各図(a)の酸素濃度または不純物濃度のプロフィル図である。尚、プロフィル図の縦軸はLOG目盛りであり、図3(b)は図3(a)のY−Y線の不純物濃度のプロフィルである。
1000Ω・cmの比抵抗で厚み500μmのn型のFZウェハ100に1.6μmの厚みの熱酸化膜101を形成する。その後、スクライブ予定箇所上の熱酸化膜101をエッチングして開口部102を形成し、シリコンを露出させる。その後、POCl3 ガスを酸素雰囲気で、1200℃で2時間流し、リンを開口部102のシリコン上にドープする。その後、酸素雰囲気(O2 を約12リットル/分、H2 を約9.6リットル/分流す雰囲気)中で1300℃で100時間、ドライブして、拡散深さ120μmのn型の分離領域103を形成する。このとき同時に酸素をFZウェハ100中に拡散させる。その拡散長(濃度が37%となる距離)は約200μmになる。その酸素拡散層104は、FZウェハ100の全域に及ぶ。また、図示しないが表面はリンガラス膜で被覆される(図1)。 つぎに、熱酸化膜101と図示しないリンガラス膜を除去せずに、窒素雰囲気(N2 12リットル/分流す雰囲気)中において、1150℃で24時間の熱処理を行いウェハ表面から酸素を逃がす(抜き取る:外方拡散)。この結果、酸素残留層105が形成され、酸素濃度に勾配が出来る。このときFZウェハ100表面に熱酸化膜が存在しても、シリコン内の酸素は酸化膜に吸収されて酸化膜の成長に使われるか、または酸化膜を通りぬけて外部に逃げるので、FZウェハ100内部の酸素は、シリコンからシリコン外へ抜けていく(抜き取られる)ことになる。前記の熱酸化膜101と図示しないリンガラス膜を除去して、シリコン内の酸素を除去すると、分離層103からリンが外方拡散し、そのリンが再度シリコン内に拡散して、デバイス形成領域を汚染するので、熱酸化膜101および図示しないリンガラス膜は除去しない方がよい。図中のL0はドナー化予定層の厚さである(図2)。
【0028】
つぎに、熱酸化膜101および図示しないリンガラス膜を除去して、FZウェハ100表面に従来通りの方法でIGBTセルの表面側の構造(つまり、ベース領域106、エミッタ領域107、ゲート電極108およびエミッタ電極109などで構成される構造)を形成し、裏面からFZウェハ100を分離層103が露出するまで研削して(図2(a)参照)、ウェハを90μm厚(A部の厚さ)にする。その後、裏面にボロンイオンを注入し、450℃で5時間アニールする。この低温度アニールによってボロンが活性化してp型のコレクタ層111が形成されるのと同時に、前記のドナー化予定層の酸素がドナー化して、ピーク濃度が5×1015cm−3程度で、厚さWが20μm程度のn型のバッファ層110が形成される。図中のLはドナー化された層の厚さで、120はn− 層のドリフト層である(図3)。
【0029】
その後、FZウェハ100の図示しないスクライブラインに沿って切断して、比較的低濃度で厚いバッファ層を有する、I型ドリフト層付きPT型IGBTチップが出来上がる。
図4〜図6は、この発明の第2実施例の半導体装置の製造方法であり、各図(a)は工程順に示す要部製造工程断面図、各図(b)は、各図(a)の酸素濃度または不純物濃度のプロフィル図である。尚、プロフィル図の縦軸はLOG目盛りであり、図6(b)は図6(a)のY−Y線の不純物濃度のプロフィルである。
【0030】
図1〜図3との違いはFZウェハの比抵抗が小さい(不純物濃度が高い)点のみでありその他は同じである。
60Ω・cmの比抵抗で500μmのn型のFZウェハ200を第1実施例と同様の条件の酸素雰囲気中で1300℃で100時間の熱処理することで、図1と同様に図4のような酸素濃度のプロフィルが出来上がる。その後、前記と同様の条件の窒素雰囲気中において1150℃で24時間の熱処理を行い、FZウェハ200表面から酸素を逃がすと、図2と同様に図5のような酸素濃度勾配が出来る。
【0031】
FZウェハ200表面に従来通りの方法で、図3と同様に、IGBTセルの表面側の構造を形成し、裏面からFZウェハ200を研削して140μm厚にする。裏面にボロンイオンを注入し、450℃で5時間アニールする。この低温度アニールによってボロンが活性化してコレクタ層111が形成されるのと同時に、酸素がドナー化して、ピーク濃度が5×1015cm−3程度で、厚さWが20μm程度の図6のようなバッファ層110が形成される。図6中の130はn− 層のドリフト層である。
その後、FZウェハ200のスクライブラインに沿って切断して、比較的低濃度で厚いバッファ層を有する、I型ドリフト層付きPT型IGBTチップが出来上がる。
【0032】
前記の第1実施例および第2実施例の酸素導入工程で、拡散温度が高い程酸素の拡散係数が上り、より短い時間で所定の拡散距離を得ることができる。しかし温度が1350℃を超えてシリコンの融点(1414℃)に近づくとシリコンの結晶性が乱れてデバイス特性を悪化させる。一方、拡散温度が1150℃を下回ると拡散係数が小さくなり過ぎて、拡散に時間がかかる。1300℃における酸素の拡散係数は約1×10−9cm2 /secであるが、1150℃ではその1/10の約1×10−10 m2 /secになる。例えば1150℃で100時間では60μm程度しか拡散できない。そのため、1150℃で200μm拡散しようとすると300時間以上かかることになり、これを超える長い時間の熱処理は現実的でない。
【0033】
また、酸素をシリコン表面から除去する(逃がす)工程も酸素の熱拡散を利用しているので、前記の温度範囲が好適である。
このことから、酸素をシリコンへ拡散する温度、酸素をシリコンから抜き取る温度を共に1150℃以上で1350℃以下とする。また、効果的に酸素を拡散するためには、もしくは、効果的に酸素を抜き取るためには、この温度は1250℃以上で1320℃以下であるとよい。
また、酸素のドナー化は450℃で最も効率よく進む。550℃を超えると逆にドナーが減少してしまうし、350℃未満ではほとんどドナー化が生じない。従って酸素のドナー化のためには350以上で550℃以下の温度範囲とする。また、さらに好ましくは、400℃以上で500℃の範囲が効果的である。
【0034】
また、前記の酸素導入の拡散条件(拡散温度と時間)と酸素を逃がす熱処理条件(熱処理温度と時間)の組合せによって、様々なn+ バッファ層のプロフィルを形成することが出来る。
図7〜図9は、この発明の第3実施例の半導体装置の製造方法であり、各図(a)は工程順に示す要部製造工程断面図、各図(b)は、各図(a)の酸素濃度または不純物濃度のプロフィル図である。尚、プロフィル図の縦軸はLOG目盛である。
酸素を拡散する時間を短くして、FZウエハ400の表面および裏面から70μm程度まで酸素を拡散して酸素拡散層404を形成する(図7)。つぎに熱処理でこの酸素を引き抜き酸素残留層405を形成する(図8)。その後、裏面を研削した後で、この酸素をドナー化することで、薄くしたウェハの中央部に幅の広いn+ バッファ層410を形成する(図9)。このようにすると、n− ドリフト層420/n+ バッファ層410/n− ドリフト層420のようなn− ドリフト層の中央部にn+ バッファ層を有するプロフィルを形成することができる。このような拡散プロフィルをIGBTやpinダイオードのドリフト層に適用することで、ブロッキングモードの電圧波形の振動を抑制することができる。
【0035】
【発明の効果】
この発明では、酸素を長時間の熱処理で半導体基板に導入し、これを再度熱処理で外方拡散させ、表面層の酸素を除去することでバッファ層を形成するため、容易に低濃度で幅の広いバッファ層を形成できる。
また、熱処理によりバッファ層を形成するため、イオン注入でバッファ層を形成するときに問題となるダメージの発生がなくデバイス特性を悪化させることがない。
また、バッファ層の形成は厚いウェハで行うため、薄いウェハでイオン注入してバッファ層を形成するときのウェハの割れは発生しない。そのため、良品率を向上できて、製造コストの低減を図ることができる。
【図面の簡単な説明】
【図1】この発明の第1実施例の半導体装置の製造方法を示す図であり、(a)は要部製造工程断面図、(b)は酸素濃度のプロフィル図
【図2】図1に続く、この発明の第1実施例の半導体装置の製造方法を示す図であり、(a)は要部製造工程断面図、(b)は酸素濃度のプロフィル図
【図3】図2に続く、この発明の第1実施例の半導体装置の製造方法を示すであり、(a)は要部製造工程断面図、(b)は、(a)のY−Y線での不純物濃度のプロフィル図
【図4】この発明の第2実施例の半導体装置の製造方法を示す図であり、(a)は要部製造工程断面図、(b)は酸素濃度のプロフィル図
【図5】図4に続く、この発明の第2実施例の半導体装置の製造方法を示す図であり、(a)は要部製造工程断面図、(b)は酸素濃度のプロフィル図
【図6】図5に続く、この発明の第2実施例の半導体装置の製造方法を示す図であり、(a)は要部製造工程断面図、(b)は、(a)のY−Y線での不純物濃度のプロフィル図
【図7】この発明の第3実施例の半導体装置の製造方法を示す図であり、(a)は要部製造工程断面図、(b)は酸素濃度のプロフィル図
【図8】図7に続く、この発明の第3実施例の半導体装置の製造方法を示す図であり、(a)は要部製造工程断面図、(b)は酸素濃度のプロフィル図
【図9】図8に続く、この発明の第3実施例の半導体装置の製造方法を示す図であり、(a)は要部製造工程断面図、(b)は酸素濃度のプロフィル図
【図10】従来のNPT−IGBTの構成を示す縦断面図
【図11】従来のPT−IGBTの構成を示す縦断面図
【図12】従来のPT−IGBTの別の構成を示す縦断面図
【図13】ブロッキングモード時にIGBTに生じる電界分布の様子を表すグラフ
【図14】本発明にかかる半導体装置を構成するI型ドリフト層PT−IGBTの構成の一例を示す縦断面図
【図15】図14に示す構成のI型ドリフト層PT−IGBTにおいてバッファ層中に過剰キャリアが存在することを説明するための図
【図16】図14に示す構成のI型ドリフト層PT−IGBTの製造途中の要部を示す縦断面図
【図17】図14に示す構成のI型ドリフト層PT−IGBTの製造途中の要部を示す縦断面図
【図18】図14に示す構成のI型ドリフト層PT−IGBTの製造途中の要部を示す縦断面図
【図19】図14に示す構成のI型ドリフト層PT−IGBTの製造途中の要部を示す縦断面図
【図20】図14に示す構成のI型ドリフト層PT−IGBTの製造途中の要部を示す縦断面図
【図21】図14に示す構成のI型ドリフト層PT−IGBTの製造途中の要部を示す縦断面図
【図22】図14のI型ドリフト層PT−IGBTと従来のI型ドリフト層PT−IGBTについてターンオフ波形を示す波形図
【図23】図14を含む種々のI型ドリフト層PT−IGBTについてオン電圧対ターンオフ損失のトレードオフを示す図
【符号の説明】
100 FZウェハ(n型/1000Ω・cm)
101、401 熱酸化膜
102 開口部
103 分離領域
104、404 酸素拡散層
105、405 酸素残留層
106 ベース領域
107 エミッタ領域
108 ゲート電極
109 エミッタ電極
110 バッファ層
111 コレクタ層
112 コレクタ電極
120 ドリフト層
130 ドリフト層
200 FZウェハ(n型/60Ω・cm)
400 FZウェハ
L0 ドナー化予定層の厚さ
L ドナー化された層の厚さ
W バッファ層の厚さ
Claims (7)
- 半導体基板の両面から高温で酸素を拡散する工程と、前記半導体基板の表面層の酸素を高温の熱処理で除去する工程と、前記半導体基板の一方の面を研削し厚さを半分以下とする工程と、半導体基板に残留した酸素を熱処理でドナー化する工程と、を含むことを特徴とする半導体装置の製造方法。
- 前記酸素の拡散深さが、前記半導体基板の厚さの半分より浅く、前記研削面が、該酸素の拡散深さに達しないことを特徴とする請求項1に記載の半導体装置の製造方法。
- 第1導電型低不純物濃度のドリフト層の一方の主面に形成された第2導電型高不純物濃度のベース領域と、該ベース領域の表面層に形成された第1導電型のエミッタ領域と、該エミッタ領域および前記ベース領域の両方に電気的に接続するエミッタ電極と、前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドリフト層の他方の主面に形成された第2導電形のコレクタ層と、該コレクタ層と電気的に接続するコレクタ電極と、前記ドリフト層と前記コレクタ層との間に形成され、ブロッキングモード時の空乏層の伸びを途中で阻止すると共に、ターンオフ時に前記コレクタ寄りの領域に過剰キャリアを有する第1導電形のバッファ層と、前記ドリフト層の一方の主面から前記バッファ層まで、半導体ウェハに形成された個々の素子を切りわける際の切断面に沿って延びる第1導電形高不純物濃度の分離領域とを具備する半導体装置の製造方法において、
酸素雰囲気中における高温長時間の熱処理により酸素を半導体ウェハ中に拡散させ、その後の無酸素または低酸素雰囲気中における熱処理により前記半導体ウェハ表面から酸素を逃がし、酸素濃度勾配を形成させ、低温熱処理により酸素をドナー化させることにより前記バッファ層を形成することを特徴とする半導体装置の製造方法。 - FZウェハの両面から酸素雰囲気中における所定の温度の第1の熱処理により酸素を半導体ウェハ中に拡散させる工程と、無酸素もしくは低酸素雰囲気中における所定の温度の第2の熱処理により前記半導体ウェハ表面から酸素を逃がし、酸素濃度勾配を形成する工程と、低温の第3の熱処理により酸素をドナー化させることにより前記バッファ層を形成する工程と、前記ウェハの一方の主面側に選択的に高不純物濃度の分離領域を形成する工程と、隣り合う分離領域間のウェハ表面に、エミッタ領域、ゲート絶縁膜、ゲート電極およびエミッタ電極を形成する工程と、ウェハの他方の主面を研削する工程と、ウェハの研削後に、ウェハの他方の主面にコレクタ層を形成する工程と、該コレクタ層上にコレクタ電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
- 前記第1の熱処理の温度が、1150℃〜1350℃の範囲であることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第2の熱処理の温度が、1150℃〜1350℃の範囲であることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第3の熱処理の温度が、350℃〜550℃のの範囲であることを特徴とする請求項4に記載の半導体装置の製造方法。
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