JP5028749B2 - 半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置の製造方法に関し、特にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を構成するパワー半導体装置の製造方法に関する。

ＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、一方、オン時には、できる限り小さい電圧降下、すなわち、オン抵抗で電流を流すというスイッチとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記する。以下に、ＩＧＢＴの特性等について説明する。

（ＩＧＢＴ性能のトレードオフについて）
ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、二律背反の関係（いわゆるトレードオフ関係）が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。最終的には、このトレードオフ関係の限界値は、シリコンの物性で決まる。このトレードオフを限界まで向上させるためには、電圧保持時に局所的な電界集中が生じるのを防ぐなど、設計面での工夫が必要である。

また、ＩＧＢＴの性能を表すもう一つの重要な指標として、オン電圧とスイッチング損失（特に、ターンオフ損失）のトレードオフ関係がある。ＩＧＢＴは、スイッチングデバイスであるため、オンからオフまたはオフからオンの動作を行う。このスイッチング動作の瞬間に、時間当たり大きな損失が発生する。一般に、オン電圧の低いＩＧＢＴほどターンオフが遅いので、ターンオフ損失が大きい。以上のようなトレードオフ関係を改善することによって、ＩＧＢＴの性能の向上を図ることができる。なお、ターンオン損失のオン電圧に対する依存性は小さい。ターンオン損失は、組み合わせて使われる還流ダイオードの特性に大きく左右される。

（卜レードオフの改善について）
オン電圧とターンオフ損失のトレードオフ関係（以下、オン電圧−ターンオフ損失の関係とする）を最適化するには、ＩＧＢＴがオン状態のときの内部の過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。しかし、ターンオフ時には、この過剰キャリアをすべてデバイスの外に掃き出すか、または、電子−ホール再結合により消滅させる必要がある。そのため、ターンオフ損失が増加してしまう。従って、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。

最適なトレードオフを実現するには、アノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよい。さらに、ドリフト層のキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。

ＩＧＢＴのターンオフ時には、空乏層は、カソード側のｐｎ接合からドリフト層内部に拡がり、裏面のアノード層へ向かって進展する。その際、ドリフト層内の過剰キャリアのうち、ホールは、電界によって空乏層端から引き抜かれる。このようにして電子過剰状態となり、余った電子は、中性領域を抜けてｐ型のアノード層に注入される。そして、アノード側ｐｎ接合がやや順バイアスされることになるので、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。

電荷の担い手であるキャリア（ここでは、ホール）が電界領域を通過してカソード側に抜けるため、電界はキャリアに対して仕事をすることになる。キャリアが電界から受けた仕事は、最終的には、シリコンなどの結晶格子との衝突による格子振動となり、熱として散逸する。この散逸するエネルギーがターンオフ損失となる。ところで、空乏層が伸びきらないうちに引き抜かれるキャリアによって散逸するエネルギーは、空乏層が伸びきったときに引き抜かれるキャリアによって散逸するエネルギーよりも小さい。これは、空乏層が伸びきっていないと、キャリアが空乏層を通過する際の電位差が小さいため、空乏層の電界から受ける仕事が少ないからである。

ミクロの観点で見ると以上のようになる。これを、デバイスの端子電圧というマクロの観点で見ると、アノード−カソード間電圧が上がり終わる前、すなわち上昇中に流れる電流の方が、上がり終わった後に流れる電流よりも、電圧と電流の積（電圧×電流）で表される損失に対する寄与が少ないということを意味する。以上のことから、後述するＩＥ効果によりカソード側に偏重したキャリア分布は、低電圧で引き抜かれるキャリアの割合が多く、オン電圧が同じであるという条件下では、アノード側偏重のキャリア分布よりもターンオフ損失が小さいということがわかる。

アノード側のキャリア濃度を下げるには、アノード層の総不純物量を下げればよい。これ自体は、特に困難なことではない。ただし、６００Ｖなどのように定格耐圧の低いＩＧＢＴでは、アノード層の総不純物量を下げるためには、製造工程中に、１００μｍ程度の厚さ、あるいはそれよりも薄いウェハを扱う必要があるため、生産技術上の困難が存在する。一方、カソード側のキャリア濃度を上げるメカニズムは、ＩＥ効果と呼ばれている。

ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。また、トレンチゲート構造において、隣り合うトレンチ間のメサ部に、ドリフト層よりも高濃度のｎ層を挿入したＣＳＴＢＴ構造や、ＩＥＧＴ（インジェクション エンハンスメント ゲート トランジスタ）構造などが提案されている（例えば、特許文献３、非特許文献１参照。）。一般に、トレンチ型におけるＩＥ効果の方がプレーナ型におけるＩＥ効果よりも大きい。

（ＩＥ効果について）
ＩＥ効果については、その本質が議論され、報告されている（例えば、非特許文献２参照。）。よく描かれるＩＧＢＴの等価回路は、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）とバイポーラトランジスタの組み合わせである。しかし、実際のデバイス動作を考えると、図１に示す等価回路のように、ＭＯＳＦＥＴ１とｐｎｐバイポーラトランジスタ２とｐｉｎダイオード３の組み合わせであると考えられる。

図２は、プレーナ型ＩＧＢＴの要部の構成を示す断面図である。図２において、符号４はｐｎｐバイポーラトランジスタ領域（以下、ｐｎｐ−ＢＪＴ領域とする）であり、符号５はｐｉｎダイオード領域である。また、図２において、実線の矢印は電子電流の流れを表し、点線の矢印はホール電流の流れを表す。なお、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎ⁺またはｐ⁺の領域（層を含む）は、それぞれ「＋」が付されていないｎまたはｐの領域（層を含む）よりも高不純物濃度であることを意味する。さらに、ｎ⁺⁺領域（層を含む）は、ｎ⁺領域（層を含む）よりも高不純物濃度であることを意味する。

図２に示すように、電子は、ＭＯＳ部の表面のｎ⁺⁺領域６から、ｎ⁺⁺領域６を囲むｐ層７の表面のｎ⁺反転層８と、ｎ^-ドリフト層９の表面のｎ⁺電子蓄積層１０を経由して、裏面のｐアノード層１１に向かって流れる。この電子電流の一部は、ｐｎｐ−ＢＪＴ領域４のベース電流となる。ｐｎｐ−ＢＪＴ領域４では、ｐアノード層１１から拡散またはドリフトによってやってきたホールがｐ層７にコレクトされるだけであり、そのｐｎ接合部は、若干逆バイアスされている。従って、そのｐｎ接合部付近のｎ^-ドリフト層９中の少数キャリア、すなわちホールの濃度は、極めて低い。

一方、ｐｉｎダイオード領域５のｎカソードは、ｎ^-ドリフト層９の表面のｎ⁺電子蓄積層１０である。このｎ⁺／ｎ^-接合は、若干順バイアスされているので、ｎ^-ドリフト層９中に電子が注入される。大電流時には、電子濃度は、ｎ^-ドリフト層９のドーピング濃度よりも遥かに高くなる（高注入状態）。そして、電荷中性条件を満たすため、電子と同じ濃度のホールも存在する。従って、ｎ⁺／ｎ^-接合付近のｎ^-ドリフト層９中の少数キャリア、すなわちホールの濃度は、極めて高い。

ＩＧＢＴにおいて、カソード側偏重の最適キャリア分布を実現するためには、ｐｎｐ−ＢＪＴ領域を減らして、ｐｉｎダイオード領域を増やすことが重要である。また、ｎ⁺／ｎ^-順バイアス量を増やして、電子注入を促進することが非常に重要である。これまで提案されたＩＥ効果を有する構造は、ｐｉｎダイオード領域の比率を増やすと同時に、ｎ⁺／ｎ^-順バイアスの増加も実現されている。

ところで、プレーナ構造において、セルピッチに占めるｐベースの比率が小さくなると、オン電圧が低減する。これは、ｐｉｎダイオード領域の比率が大きくなったことに加えて、表面付近での横方向電流密度が高くなり、電圧降下が大きくなったことによって、ｎ⁺／ｎ^-接合の順バイアスが大きくなった効果が大きいと考えられる。ｎ⁺／ｎ^-接合の順バイアスが大きくなるのは、ｎ⁺層は低抵抗であるため、その電位はカソード電位に等しいが、ｎ^-層は高抵抗であるため、その電位が大電流により持ち上がるからである。

同様に、トレンチ構造において、ｐｎｐ−ＢＪＴ領域の比率を減らすことによって、ＩＥ効果を高めることができる。ｐｎｐ−ＢＪＴ領域の比率を減らすには、例えば一部のメサ部において、ｐベース領域をフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をｐｎ接合から離すことによっても、ＩＥ効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、ＩＥ効果が大きくなる。これらは、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるｎ⁺／ｎ^-順バイアスが強くなったためと考えられる。

ここで、ドリフト層のドーピング濃度をＮｄとし、ｎ⁺／ｎ^-接合にかかる順バイアスをＶｎとすると、ｎ⁺／ｎ^-接合のｎ^-層側の電子濃度ｎは、次式で表される。ただし、ｋはボルツマン定数であり、Ｔは絶対温度である。
ｎ＝Ｎｄ^*ｅｘｐ（Ｖｎ／ｋＴ）

上記式より明らかなように、ｎ⁺／ｎ^-接合に印加される順バイアスに応じて、カソード側の電子濃度ｎは、指数関数的に増大する。順バイアス量を増やす手段として、上述したように、大電流による電圧降下を利用するものがある。また、上記特許文献１〜３に記載されているように、ｎ⁺濃度を増やすことによっても、順バイアス量を増やすことができる。ただし、特許文献１に記載されているＨｉＧＴ構造は、プレーナ構造であるため、表面側のｎ⁺バッファ層の濃度が高すぎると、順耐圧が大きく低下してしまう。

一方、特許文献３に記載されているＣＳＴＢＴ構造では、表面側のｎ⁺バッファ層は、トレンチゲート酸化膜により挟まれており、そのゲート酸化膜を介してポリシリコン電位へと続いている。そのため、順電圧保持時、すなわちブロッキングモード時には、表面側のｎ⁺バッファ層は、ｐｎ接合だけでなく、両側のトレンチゲート酸化膜との境界からも空乏化するので、低い順バイアスで完全に空乏化する。従って、表面側のｎ⁺バッファ層は高濃度であるにもかかわらず、その内部の電界は緩和されている。順バイアスをさらに上げても、トレンチ間のメサ部の電界が緩和されていることによって、局所的なピーク電界が現れにくい。

これは、一様、かつ単一の導電型層よりなるドリフト層の代わりに、不純物濃度を高めた縦形層状のｎ型領域と縦形層状のｐ型領域を交互に繰り返し接合した並列ｐｎ構造をドリフト部に備える超接合構造のＭＯＳＦＥＴの原理にも通ずるものである。このように、ＣＳＴＢＴ構造は、ＩＥ効果を高めつつも、順耐圧が低下しにくいという特性を有する。表面側のｎ⁺バッファ層は、ｎ^-ドリフト層との間に拡散電位を作り、ホールにとっての電位障壁となるので、ドリフト層中のホール濃度が上昇する。

もう一つの説明として、表面側のｎ⁺バッファ層とｎ^-層との間が順バイアスされるので、ｎ⁺層から電子が注入されるからであるということができる。つまり、ｎ⁺／ｎ^-接合において、ｎ⁺層が高濃度であれば、電子注入効率が向上するので、ｎ⁺層に入るホール電流に対して、ｎ^-層に注入される電子電流の比率が大きくなる。ホールがｎ⁺層中を少数キャリアとして拡散して流れるためには、ｎ⁺／ｎ^-接合が順バイアスされる必要がある。ｎ⁺層濃度が高いほど、熱平衡状態における少数キャリアとしてのホール濃度が小さいため、同じホール電流を流すためには、より高い順バイアス量が必要となる。順バイアス量が大きいと、ｎ^-層に流れ込む電子電流が増えるので、電子濃度が増える。この第２の説明は
、物理的には、先の第１の説明を言い換えたものである。

ところで、シリコン半導体を用いた電力用半導体装置では、高周波、大電力の制御を目的として、種々の工夫により高性能化が進められている。しかし、理論的な限界に近づいてきていることと、高温環境下や放射線に曝される環境下での使用に適していないため、シリコンに代わる新しい半導体材料を用いることが検討されている。例えば、ガリウム砒素などのシリコン以外の半導体材料を用いたＭＩＳ半導体装置（金属−絶縁膜−半導体構造を有する絶縁ゲート型半導体装置）が公知である（例えば、特許文献４、特許文献５参照。）。

また、別の材料として、ＳｉＣ（シリコンカーバイド）がある。ＳｉＣは、シリコンと比較して、バンドギャップが広く、最大絶縁電界が約１桁大きいので、次世代の電力用半導体装置への応用が期待されている。最近では、ＳｉＣを用いた電力用半導体装置として、ショットキーダイオード、縦型ＭＯＳＦＥＴ、サイリスタまたはＣＭＯＳ−ＩＣが試作されており、従来のシリコン半導体装置よりも非常に良好な特性を有することが確認されている。

特開２００３−３４７５４９号公報 特表２００２−５３２８８５号公報 特開平８−３１６４７９号公報 特開２００２−１５８３５６号公報 特開２００２−２０８７０１号公報 アイ． オームラ（I. Omura）、他３名、「キャリア インジェクション エンハンスメント エフェクト オブ ハイ ボルテージ ＭＯＳ デバイシズ −デバイス フィジックス アンド デザイン コンセプト−（Carrier injection enhancement effect of high voltage MOS devices -Device physics and design concept-）」、ＩＳＰＳＤ’９７、ｐ．２１７−２２０ フロリン・ウドレア、他１名、「ア ユニファイド アナリティカル モデル フォア ザ キャリア ダイナミクス イン トレンチ インシュレイテッド ゲート バイポーラ トランジスタズ（ＴＩＧＢＴ）（A unified analytical model for the carrier dynamics in Trench Insulated Gate Bipolar Transistors(TIGBT)）」、ＩＳＰＳＤ’９５、ｐ．１９０−１９５

上述したように、従来のＩＧＢＴでも、ＩＥ効果によるカソード側に偏重したキャリア分布が実現されている。しかしながら、オン電圧−ターンオフ損失のトレードオフを最適化するには、オン状態におけるカソード側のキャリア濃度をさらに高くする必要がある。つまり、従来のＩＧＢＴでは、ＩＥ効果がまだ不十分である。ＣＳＴＢＴ構造やＩＥＧＴ構造のように、トレンチゲート構造を採用したものでもトレードオフ特性が向上しているが、それでもなお、さらなる微細化によって特性を改善することができる余地がある。

しかし、トレンチ構造の製造プロセスは、プレーナ構造の製造プロセスに比べて、長く、複雑である。そのため、トレンチ型デバイスの良品率は、プレーナ型デバイスの良品率よりも低い。従って、トレンチ型デバイスの製品コストは高い。それにもかかわらず、特性の向上を図るため、より一層の微細化を進めると、製造コストはさらに高くなってしまう。なお、トレンチゲート構造では、トレンチ底部に電界が集中しやすく、アバランシェ降伏を起こしやすいため、オン電圧−耐圧のトレードオフが悪化しやすい。また、構造上、ゲートをカソードに対して負電位にした場合に、トレンチ底部の電界強度が増し、さらに耐圧が劣化してしまうという問題を抱えている。

ＳｉＣを用いた半導体装置では、熱酸化によってゲート絶縁膜を形成すると、熱酸化膜中に含まれるＣ原子によってＳｉＣ層と熱酸化膜の界面付近に界面準位が形成されるため、酸化膜の固定電荷によって電子がトラップされやすくなる。そのため、チャネル層（反転層）における電子の移動度が非常に低いという問題点がある。また、ＳｉＣ層にボロン以外の拡散係数の小さい不純物をイオン注入する際には、最適な接合深さにするために加速エネルギーを調整する必要がある。そして、ＳｉＣ層の深い領域にイオン注入するには加速エネルギーを数ＭｅＶという極めて高いエネルギーにする必要があるため、ＳｉＣ層中に非常に多数の欠陥が生じてしまう。特に、オーミック電極に対するコンタクト領域を形成する場合には、そのコンタクト抵抗を低減するために非常に高密度のイオンを注入するため、ＳｉＣ層中に発生する欠陥の密度が高くなる。

このような欠陥は、逆バイアス電圧が印加されたときにリーク電流が流れたり、絶縁破壊が起こる原因となる。ＳｉＣ層中に発生した欠陥を修復するためには、１５００〜２０００℃でアニールを行う必要があるが、高い加速エネルギーで注入された不純物イオンによって発生した欠陥を完全に修復することは困難である。従って、ＳｉＣが本来有する優れた物性値から期待されるような高耐圧の半導体装置を作製することは極めて困難である。また、高エネルギーで不純物イオンを注入するための大型のイオン注入装置や、非常に高温でアニールするためのアニール装置が必要であるという問題点もある。

この発明は、上述した従来技術による問題点を解消するため、従来よりもＩＥ効果の大きい半導体装置、すなわちオン電圧−ターンオフ損失のトレードオフが最適化された半導体装置を提供することを目的とする。また、電圧保持時に、局所的な電界集中を防ぐことによって、オン電圧−耐圧のトレードオフの悪化を招くことのない半導体装置を提供することを目的とする。さらに、このような特性を有する半導体装置を、極端に微細でない低コストの製造プロセスを用いて、高良品率で製造することができる半導体装置の製造方法を提供することを目的とする。さらにまた、ＳｉＣの優れた特性を備えた半導体装置およびその製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、表面からの電子注入が促進されるような構造、すなわちＩＥ効果の大きい構造を検討した結果、次のような特徴を有する構造が有効であることがわかった。第１に、表面側のｐベース層とドリフト層との間に、高濃度のｎ⁺バッファ層を挿入する。ただし、順バイアス時に電界強度が大きくなりすぎないようにするため、電界が緩和されるような構造にする。第２に、ｐｎｐ−ＢＪＴの面積比率をできるだけ小さくする。ただし、チャネルの実効周辺長が小さくなりすぎると、チャネル部のオン電圧降下が大きくなってしまうので注意が必要である。第３に、ホールがｐベース層にコレクトされるまでの電流経路を細く、かつ長くする。このような構造とすることによって、オン電圧−ターンオフ損失のトレードオフを改善することができる。

この発明にかかる半導体装置の製造方法は、第１導電型ＳｉＣ基板の第１の主面上に第１の絶縁膜および多結晶半導体膜を順次形成する第１の工程と、前記多結晶半導体膜の一部を除去して窓部を形成する第２の工程と、前記多結晶半導体膜の露出部分を覆う第２の絶縁膜を形成した後、前記窓部において前記ＳｉＣ基板の一部を露出させる第３の工程と、前記ＳｉＣ基板の、前記窓部において露出した部分、および前記第２の絶縁膜の上に第１導電型半導体膜を積層する第４の工程と、前記第１導電型半導体膜の、前記ＳｉＣ基板と接触する第１の第１導電型半導体領域の隣に第１の第２導電型半導体領域を形成し、さらに該第１の第２導電型半導体領域を挟んで前記第１の第１導電型半導体領域の反対側に第２の第１導電型半導体領域を形成する第５の工程と、前記第１の第１導電型半導体領域、前記第１の第２導電型半導体領域および前記第２の第１導電型半導体領域の上に第３の絶縁膜を積層し、該第３の絶縁膜にコンタクトホールを開口して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部を露出させる第６の工程と、前記第３の絶縁膜の上に、前記コンタクトホールを介して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部に接触する第１の電極を形成した後に、前記ＳｉＣ基板の第２の主面を研削し、その研削面に沿って第２の第２導電型半導体領域を形成する第７の工程と、前記第２の第２導電型半導体領域に接触する第２の電極を形成する第８の工程を含むことを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４の工程において、前記第１導電型半導体膜を、前記ＳｉＣ基板よりも高濃度の第１導電型にドープすることを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記第７の工程において、前記ＳｉＣ基板の第２の主面を研削した後に、その研削面に沿って前記ＳｉＣ基板よりも高不純物濃度の第３の第１導電型半導体領域を前記第２の第２導電型半導体領域よりも深く形成することを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型半導体膜を多結晶シリコンで形成することを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型半導体膜の一部または全部を単結晶シリコンで形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、第１導電型ＳｉＣ基板の第１の主面上に第１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜の一部を除去して窓部を形成する第２の工程と、前記第１の絶縁膜および前記ＳｉＣ基板の、前記窓部において露出した部分の上に第１導電型半導体膜を積層する第３の工程と、前記第１導電型半導体膜の上に第２の絶縁膜および多結晶半導体膜を順次形成する第４の工程と、前記多結晶半導体膜の一部を除去して、前記第１導電型半導体膜の、前記ＳｉＣ基板と接触する第１の第１導電型半導体領域の上の部分に前記多結晶半導体膜を残し、前記第１導電型半導体膜の、前記第１の絶縁膜と前記第２の絶縁膜との間に第１の第２導電型半導体領域を形成し、さらに該第１の第２導電型半導体領域内の前記第２の絶縁膜側に第２の第１導電型半導体領域を形成する第５の工程と、前記多結晶半導体膜の上に第３の絶縁膜を積層し、該第３の絶縁膜にコンタクトホールを開口して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部を露出させ、前記第３の絶縁膜の上に、前記コンタクトホールを介して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部に接触する第１の電極を形成する第６の工程と、前記ＳｉＣ基板の第２の主面を研削し、その研削面に沿って第２の第２導電型半導体領域を形成する第７の工程と、前記第２の第２導電型半導体領域に接触する第２の電極を形成する第８の工程を含むことを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３の工程において、前記第１導電型半導体膜を、前記ＳｉＣ基板よりも高濃度の第１導電型にドープすることを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記第７の工程において、前記ＳｉＣ基板の第２の主面を研削した後に、その研削面に沿って前記ＳｉＣ基板よりも高不純物濃度の第３の第１導電型半導体領域を前記第２の第２導電型半導体領域よりも深く形成することを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型半導体膜を多結晶シリコンで形成することを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型半導体膜の一部または全部を単結晶シリコンで形成することを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型半導体膜をエピタキシャル成長法により形成することを特徴とする。

本発明にかかる半導体装置の製造方法によれば、カソード領域が第１の絶縁膜によってドリフト層（第１導電型ＳｉＣ基板）から隔てられているので、カソード領域の設計寸法は、ドリフト領域の特性に直接は寄与しない。従って、ソース領域を従来よりも微細化しなくても、トレードオフ特性は不変である。

さらに、ＳｉＣ中にゲート絶縁膜と、イオン注入による不純物層を形成する必要がないので、ＳｉＣ本来の優れた特性を備えた半導体装置が得られる。また、第１の第１導電型半導体領域がＳｉＣ基板よりも高濃度の第１導電型にドープされていることにより、ＩＧＢＴがオン状態のときのキャリア分布が表面側で多い分布となるので、オン電圧が低下する。

さらに、ＳｉＣ基板よりも高不純物濃度の第３の第１導電型半導体領域が設けられていることにより、耐圧を保ったままｎ^-ドリフト層を薄くすることができるので、オン電圧が低下する。また、第１導電型半導体膜をＳｉＣ基板の表面に形成することにより、ＳｉＣ基板中にカソードを形成する場合に発生する製造上の技術的な困難を回避することができる。

本発明にかかる半導体装置の製造方法によれば、低コストの製造プロセスを用いて、高良品率で、オン電圧−ターンオフ損失トレードオフおよびオン電圧−耐圧トレードオフの非常に良好なＩＧＢＴ等の半導体装置を得ることができるという効果を奏する。また、主たる半導体材料としてＳｉＣを用いたＩＧＢＴ等の半導体装置を得ることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の説明では、第１導電型をｎ型とし、第２導電型をｐ型として説明するが、本発明はその逆の場合にも成り立つ。また、以下の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図３は、実施の形態１のＩＧＢＴの構成を示す断面図である。図３に示すように、ドリフト層となるｎ^-ＳｉＣ基板２９の第１の主面上に、例えば酸化膜（第１の絶縁膜）２１が選択的に形成されている。そして、この酸化膜２１の上に、ゲート電極となるポリシリコン（以下、ゲートポリシリコンとする）２２が堆積されている。ゲートポリシリコン２２の表面は、ゲート酸化膜（第２の絶縁膜）２３で覆われている。

ゲート酸化膜２３の表面、およびｎ^-ＳｉＣ基板２９の、酸化膜２１で覆われていない部分は、ドリフト層（ｎ^-ＳｉＣ基板２９）よりも高濃度にｎ型ドープされたカソード膜２４で覆われている。カソード膜２４は、例えばポリシリコンでできていてもよいし、ｎ^-ＳｉＣ基板２９の、酸化膜２１で覆われていない部分からエピタキシャル成長させたｎ型の単結晶シリコンでできていてもよい。カソード膜２４の、ｎ^-ＳｉＣ基板２９と接触する部分は、ｎ⁺バッファ領域（第１の第１導電型半導体領域）２５となる。

カソード膜２４において、ｎ⁺バッファ領域２５に隣接し、かつゲート酸化膜２３に接する部分には、選択的に高濃度ｐ型にドープされたｐベース領域（第１の第２導電型半導体領域）２７が設けられている。ｐベース領域２７の内部の、ｎ⁺バッファ領域２５から離れた部分には、非常に高濃度のｎ⁺ソース領域（第２の第１導電型半導体領域）２６が形成されている。カソード膜２４の上には、例えばＢＰＳＧ等の酸化膜よりなる層間絶縁膜（第３の絶縁膜）２８が選択的に形成されている。

層間絶縁膜２８、ｎ⁺ソース領域２６およびｐベース領域２７の上には、エミッタ電極（第１の電極）３０となるアルミニウム層が形成されている。エミッタ電極３０は、ｎ⁺ソース領域２６の一部または全部とコンタクトしているとともに、ｐベース領域２７の一部とコンタクトしている。ｎ^-ＳｉＣ基板２９の第２の主面には、ｐ⁺アノード層（第２の第２導電型半導体領域）３１が形成されている。ｐ⁺アノード層３１の表面には、アノード電極（第２の電極）３２となるアルミニウム層が形成されている。なお、特に図示しないが、ドリフト層とｐ⁺アノード層３１との間に、ドリフト層（ｎ^-ＳｉＣ基板２９）よりも高不純物濃度のｎ⁺バッファ層（第３の第１導電型半導体領域）が設けられていてもよい。

ここで、阻止時に耐圧を保持し、導通時には電流を流すｎ^-ドリフト層をｎ^-ＳｉＣ基板２９で構成しているのは、以下の理由による。すなわち、ドリフト層は１次元的であり、複雑な構造をもたない。従って、物理特性がデバイスそのものの特性を左右する部分であり、物性定数（キャリア移動度およびキャリア寿命）を最大値に保つ必要があるからである。一方、カソードおよびアノードに関しては、それを構成する材料の物性定数は最重要ではなく、その構造の方が重要である。本実施の形態によるＩＧＢＴでは、カソード領域をドリフト層と構造的に分離している点に特徴があり、ＩＥ効果向上に有効である。

次に、実施の形態１の作用および効果について説明する。ここでは、カソード膜２４がポリシリコンでできているとする。

（定常オン状態について）
ゲート電極（ゲートポリシリコン２２）にエミッタに対して正の電位を印加すると、ｐベース領域２７の、ゲート酸化膜２３との界面付近の領域がｎ型に反転し、チャネルができる。コレクタ−エミッタ間に順バイアスを加えると、電子は、チャネルおよび電子蓄積層（ｎ⁺バッファ領域２５）を経由して、ドリフト層（ｎ^-ＳｉＣ基板２９）に流れ込み、裏面（第２の主面）のｐ⁺アノード層３１に達する。それによって、裏面のｐｎ接合、すなわちｐ⁺アノード層３１とドリフト層との接合は順バイアスされるので、ｐ⁺アノード層３１からドリフト層にホールが注入される。

注入されたホールは、ドリフト層の表面（第１の主面）に来ると、ｎ⁺バッファ領域２５に入る。ｎ⁺バッファ領域２５に入ったホールの一部は、ｎ⁺バッファ領域２５内で電子と再結合して消滅する。残りのホールは、ｎ⁺バッファ領域２５を通過してｐベース領域２７にコレクトされる。ホール電流は、狭くて長いポリシリコン領域（カソード膜２４）を流れるため、電圧降下が発生する。従って、電子蓄積層であるｎ⁺バッファ領域２５とｎ^-ドリフト層とからなるｎ⁺／ｎ^-接合が順バイアスされる。これにより、電子が注入されて、カソード側の電子濃度が上昇し、それに応じて、電荷中性条件を満たすために同濃度のホールが蓄積される。

また、ホールは、ｎ⁺バッファ領域２５に注入されるので、このｎ⁺／ｎ^-接合も順バイアスされることになり、電子が注入される。なお、ポリシリコン領域（カソード膜２４）とｎ^-ＳｉＣ基板２９とは、そのほとんどの部分において酸化膜２１により分離されている。従って、ｐｎｐ−ＢＪＴ領域は、デバイス全体の僅かな部分であり、大部分は、ｐｉｎダイオード領域である。また、面積を十分に使ってチャネルを形成することができ、チャネル周辺長も自在に大きくすることができる。ただし、周辺長が大きすぎると、伝達特性が高くなりすぎて、短絡時の制限電流が増大し、短絡耐量が低下してしまうので、この点を考慮して周辺長を決定する必要がある。

（順方向ブロッキング状態について）
次に、ゲート電位をエミッタ電位に比べて同じか負にして、コレクタ−エミッタ間に順バイアスを印加するブロッキングモード時の動作について説明する。ｐベース領域２７とｎ⁺バッファ領域２５からなるｐｎ接合から空乏層が広がると同時に、ゲート酸化膜２３からも空乏層が広がる。これは、ゲート電極がエミッタ電位以下であるのに対して、ｎ⁺バッファ領域２５が正にバイアスされるからである。ｎ⁺バッファ領域２５は、カソード膜２４となるポリシリコンの厚さ分のみであるので、僅かな順バイアスで完全に空乏化する。ｎ⁺バッファ領域２５の総不純物量を一定値以下に設定しておけば、ｎ⁺バッファ領域２５中の最大電界強度を抑えることができる。

順バイアスをさらに増やしていくと、空乏層は、ｎ^-ドリフト層中に伸びる。印加した順バイアスの大部分は、ｎ^-ドリフト層によって担われる。カソード領域中の電界強度の局所的なピークを抑えることができるので、局所的なアバランシェ降伏が起こりにくい。従って、十分な耐圧を確保することができる。この結果として、オン電圧−耐圧トレードオフが悪化することはない。これは、従来のプレーナ型またはトレンチ型のＩＧＢＴと比べて、大変に優れている点である。従来のプレーナ型またはトレンチ型のＩＧＢＴでは、局所的な電界集中を避けることは困難である。

（トレードオフ特性について）
ポリシリコンは、単結晶シリコンに比べて移動度およびキャリア寿命の点で劣る。しかし、１０００℃以上の高温でアニールすることによって、ポリシリコンの移動度およびキャリア寿命は、相当程度、回復する。レーザーアニールによって結晶粒径を制御しつつ移動度を回復する技術も開発されている。このような技術を用いれば、閾値や伝達特性などの特性バラツキを低減することが可能であると考えられる。

図３に示す構成のＩＧＢＴのオン状態における電位分担を説明する。図３に示すように、ＩＧＢＴのオン電圧は、ｎ⁺ソース領域２６内での電圧降下（矢印４１で示す）と、チャネル領域（ｐベース領域２７）内での電圧降下（矢印４２で示す）と、ｎ⁺バッファ領域２５内での電圧降下（矢印４３で示す）と、ｎ⁺バッファ領域２５とｎ^-ドリフト層（ｎ^-単結晶シリコン基板２９）との間の順バイアス（矢印４４で示す）と、ｎ^-ドリフト層中での電圧降下（矢印４５で示す）と、ｎ^-ドリフト層とｐ⁺アノード層３１との間の電圧降下（矢印４６で示す）とを足した値となる。

ｎ⁺ソース領域２６内では、ドーピング濃度が非常に高いため、移動度が低くても抵抗が低いので、電圧降下はほとんどない。また、本実施の形態では、チャネル領域（ｐベース領域２７）の周辺長を比較的自在に設定することができるため、移動度劣化分を補うように周辺長を長くすることによって、電圧降下を従来のＩＧＢＴと同じ程度にすることができる。ｎ⁺バッファ領域２５内では、ポリシリコンが低移動度であるため、電圧降下がやや増加するが、後のシミュレーションで示すように、全オン電圧への寄与は小さい。逆に、ｎ⁺バッファ領域２５内での電圧降下により、ｎ^-ドリフト層の電位がエミッタ電位に対して上昇する。一方、ｎ⁺バッファ領域２５の表面の電子蓄積層では、電子濃度が非常に高く（〜１×１０¹⁹ｃｍ^-3）、電気抵抗が低いので、電圧降下が少ない。

このため、ｎ⁺電子蓄積層とｎ^-ドリフト層とからなる接合がより順バイアスされるので、電子が注入されやすくなる。つまり、ｎ⁺バッファ領域２５において電圧降下が生じることにより、ｎ^-ドリフト層中のキャリア分布が表面偏重型になる。これによって、オン電圧−ターンオフ損失のトレードオフが最適化される。これは、特に高耐圧ＩＧＢＴにおけるオン電圧分担の大部分を占めるｎ^-ドリフト層中の電圧降下を、ある一定のターンオフ損失に対して最小化することを意味する。

（ラッチアップ耐量について）
ｎ⁺バッファ領域２５中のキャリア寿命および移動度が低いと、少数キャリアであるホールの拡散長が短くなり、ｎ⁺バッファ領域２５中でのキャリアの再結合が増える。その結果、ｐベース領域２７を通り抜けてエミッタ電極３０にコレクトされるホール電流が減少する。このため、ラッチアップに寄与するホール電流が減少し、ラッチアップ耐量が向上する。

ここで、ポリシリコンの物性を敢えて回復させない場合には、ｎ⁺バッファ領域２５中のホール拡散長がｎ⁺バッファ領域２５の長さよりも遥かに短くなる。従って、ホールのほとんどがｎ⁺バッファ領域２５内で再結合により消滅するので、ｐベース領域２７に到達するホール電流はゼロになる。この場合には、ラッチアップ・フリーのＩＧＢＴが実現される。これは、従来のＩＧＢＴとは動作が本質的に異なっている。この場合、ｐベース領域２７は、ＢＪＴのコレクタとしては動作しないので、ＭＯＳＦＥＴとＢＪＴとを組み合わせた従来のＩＧＢＴの等価回路モデルは成り立たない。このようなＩＧＢＴを等価回路で表すと、ＭＯＳＦＥＴとｐｉｎダイオードとを組み合わせた回路になる。

（微細プロセスについて）
上述したＩＧＢＴの構造には、極端な微細化が不要であるという設計上の長所がある。カソード領域は、酸化膜２１によりドリフト層と電気的に分離されており、酸化膜２１のない部分、すなわち酸化膜２１の窓部においてのみドリフト層に接続している。そのため、カソード領域の設計寸法は、ドリフト層の特性には直接は寄与しない。これは、従来のプレーナ型またはトレンチ型のＩＧＢＴとは対称的である。従来のＩＧＢＴでは、カソード領域のすべてが直接的にドリフト層に接続しており、その設計寸法が直接的に特性に結びついている。従って、本実施の形態では、ｎ⁺ソース領域２６を特に微細化しなくても
、トレードオフ特性は不変である。

実施の形態２．
図４は、実施の形態２のノンパンチスルー型ＩＧＢＴの構成を示す断面図である。図４に示すように、アノード層となる低濃度のｐ^-ＳｉＣ基板５１の第１の主面上に、ドリフト層となる低濃度のｎ^-ＳｉＣエピタキシャル層４９が形成されている。このｎ^-ＳｉＣエピタキシャル層４９の上に酸化膜２１が選択的に形成されている。酸化膜２１の表面、およびｎ^-ＳｉＣエピタキシャル層４９の、酸化膜２１で覆われていない部分は、ポリシリコンでできたカソード膜２４で覆われている。

カソード膜２４の、ｎ^-ＳｉＣエピタキシャル層４９と接触する部分は、ドリフト層（ｎ^-ＳｉＣエピタキシャル層４９）よりも高濃度にｎ型ドープされたｎ⁺バッファ領域２５となる。カソード膜２４において、酸化膜２１の窓部の外側、すなわち酸化膜２１の上には、選択的に高濃度ｐ型にドープされたｐベース領域２７が設けられている。ｐベース領域２７の内部の、ｎ⁺バッファ領域２５から離れた表面領域には、非常に高濃度のｎ⁺ソース領域２６が形成されている。

カソード膜２４の表面、すなわちｎ⁺バッファ領域２５、ｐベース領域２７およびｎ⁺ソース領域２６の表面には、ゲート酸化膜２３が選択的に形成されている。ゲート酸化膜２３上には、ゲートポリシリコン２２が形成されている。ゲートポリシリコン２２の表面は、例えばＢＰＳＧ等の酸化膜よりなる層間絶縁膜２８により覆われている。

層間絶縁膜２８、ｎ⁺ソース領域２６およびｐベース領域２７の上には、エミッタ電極３０となるアルミニウム層が形成されている。エミッタ電極３０は、ｎ⁺ソース領域２６の一部または全部とコンタクトしているとともに、ｐベース領域２７の一部とコンタクトしている。ｐ^-ＳｉＣ基板５１の第２の主面には、アノード電極３２となるアルミニウム層が形成されている。

実施の形態２では、ゲート電極（ゲートポリシリコン２２）をカソードに対して正電位にすると、ｐベース領域２７の、ゲート酸化膜２３との界面付近の領域に電子が誘起されて、チャネルが形成される。電子は、このチャネルを通ってｎ⁺バッファ領域２５に入る。ｎ⁺バッファ領域２５の表面には、極めて高濃度の電子蓄積層が形成されているので、電子電流の多くはこの電子蓄積層を経由して流れる。そして、電子は、ドリフト層（ｎ^-ＳｉＣエピタキシャル層４９）に入ると、電界ドリフトにより裏面のアノード層（ｐ^-ＳｉＣ基板５１）に注入される。アノード層に注入された電子は、拡散によってアノード電極３２まで移動する。

ドリフト層とアノード層との接合が順バイアスされるので、ホールがアノードから注入されて、ｎ^-ドリフト層中を電界ドリフトにより移動し、ｎ⁺バッファ領域２５に入る。ホールの大部分は、その拡散長が短いため、ｎ⁺バッファ領域２５およびｎ⁺バッファ領域２５の電子蓄積層において電子と再結合して、消滅する。電子蓄積層とｎ^-ドリフト層とからなる接合が順バイアスされるので、電子蓄積層からの電子注入が促進される（ＩＥ効果）。このため、カソード側のキャリア濃度が高まり、オン電圧−スイッチング損失のトレードオフが良好となる。

図５〜図１１は、実施の形態２の製造方法を説明するための断面図である。まず、低濃度のｐ^-ＳｉＣ基板５１上に低濃度のｎ^-ＳｉＣエピタキシャル層４９が形成されているエピタキシャルウェハを用意する。そして、ｎ^-ＳｉＣエピタキシャル層４９の表面に、ＬＴＯ（低温熱ＣＶＤ酸化）膜やＯＮＯ（ＳｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂）膜などの酸化膜２１を例えば０．１μｍの厚さに堆積する（図５）。

熱酸化により酸化膜２１を形成することもできる。その場合には、ＳｉＯ₂／ＳｉＣ界面に過剰なＣ原子などに起因する界面準位が発生するのを防ぐために、熱酸化後にＯ₂アニール処理を行って、過剰なＣ原子を減少させるとよい。次いで、パターニングおよびエッチングを行って、酸化膜２１の一部を除去する（図６）。

次いで、酸化膜２１およびｎ^-ＳｉＣエピタキシャル層４９の、酸化膜２１の窓部において露出する部分の上に、例えば１×１０¹⁶ｃｍ^-3の濃度でｎ型にドープされたポリシリコンを例えば０．２５μｍの厚さに堆積する。このポリシリコンは、カソード膜２４であり、後にソース領域、チャネル領域およびバッファ領域となる（図７）。次いで、熱酸化を行って、カソード膜２４の表面を酸化し、例えば０．１μｍの厚さのゲート酸化膜２３を形成する。その際、ポリシリコンが例えば０．０５μｍほど膜減りするので、カソード膜２４の厚さは、例えば０．２μｍとなる。

次いで、ゲート酸化膜２３の上に、ゲート電極となるゲートポリシリコン２２を例えば０．５μｍの厚さに堆積する。そして、例えばＰＯＣｌ₃雰囲気中で９００℃の熱処理を行い、ゲートポリシリコン２２を高濃度ｎ型にドープする（図８）。次いで、パターニングおよびエッチングを行って、ゲートポリシリコン２２とゲート酸化膜２３の一部を除去する。残ったゲートポリシリコン２２とゲート酸化膜２３をマスクとして、カソード膜２４に、例えば５×１０¹⁴ｃｍ^-2のドーズ量のボロンをイオン注入する。

続いて、パターニングしたレジストをマスクとして、カソード膜２４に、例えば１×１０¹⁵ｃｍ^-2のドーズ量の砒素をイオン注入する。そして、例えば窒素雰囲気中で１１５０℃、２時間のドライブを行い、チャネル領域となるｐベース領域２７とｎ⁺ソース領域２６を形成する（図９）。次いで、層間絶縁膜２８として例えば１μｍの厚さのＢＰＳＧを堆積し、パターニングおよびエッチングを行って、層間絶縁膜２８およびゲート酸化膜２３を貫通するコンタクトホールを形成する（図１０）。

次いで、層間絶縁膜２８の上に、アルミニウム等の金属を例えば５μｍの厚さにスパッタする。そして、アルミニウム等の金属のパターニングおよびエッチングを行い、エミッタ電極３０を形成する（図１１）。次いで、ｐ^-ＳｉＣ基板５１の裏面にアルミニウム、チタン、ニッケルおよび金等の金属を蒸着してアノード電極３２を形成すると、図４に示す構成のＩＧＢＴができあがる。最後に、ウェハをダイシングしてチップが完成する。

実施の形態３．
図１２は、実施の形態３のパンチスルー型ＩＧＢＴの構成を示す断面図である。図１２に示すように、実施の形態３は、アノード層となる低濃度のｐ^-ＳｉＣ基板５１の第１の主面上に、バッファ層となる高濃度のｎ⁺ＳｉＣエピタキシャル層５３が積層され、さらにその上にドリフト層となる低濃度のｎ^-ＳｉＣエピタキシャル層４９が積層されており、このｎ^-ＳｉＣエピタキシャル層４９の上に、実施の形態１と同様の構成のゲート構造とエミッタ構造が形成されたものである。ゲート構造とエミッタ構造については、説明を省略する。ｐ^-ＳｉＣ基板５１の第２の主面には、アルミニウム層よりなるアノード電極３２が形成されている。

実施の形態３では、ゲート電極（ゲートポリシリコン２２）をカソードに対して正電位にすると、ｐベース領域２７の、ゲート酸化膜２３との界面付近の領域に電子が誘起されて、チャネルが形成される。また、ｎ⁺バッファ領域２５の、ゲート酸化膜２３と接する領域に極めて高濃度の電子蓄積層が形成される。さらに、ｎ^-ＳｉＣエピタキシャル層４９の、ゲート電極（ゲートポリシリコン２２）の下で酸化膜２１に接する領域にも電子蓄積層が形成される。

電子は、ｎ⁺ソース領域２６からチャネルを通ってｎ⁺バッファ領域２５に入る。そして、電子電流の多くは、電子蓄積層を経由して流れてドリフト層（ｎ^-ＳｉＣエピタキシャル層４９）に入る。ドリフト層（ｎ^-ＳｉＣエピタキシャル層４９）では、電子は、電界ドリフトにより裏面のアノード層（ｐ^-ＳｉＣ基板５１）に注入される。アノード層に注入された電子は、拡散によってアノード電極３２まで移動する。

ドリフト層とアノード層との接合が順バイアスされるので、ホールがアノードから注入されて、ｎ^-ドリフト層中を電界ドリフトにより移動し、カソード膜２４に入る。ホールの大部分は、その拡散長が短いため、ｎ⁺バッファ領域２５およびｎ⁺バッファ領域２５の電子蓄積層において電子と再結合して、消滅する。電子蓄積層とｎ^-ドリフト層とからなる接合が順バイアスされるので、電子蓄積層からの電子注入が促進される（ＩＥ効果）。上述したように、図１２に示す構成では、ｎ^-ＳｉＣエピタキシャル層４９の、酸化膜２１との界面にも電子蓄積層が形成されるので、図４に示す実施の形態２の構成よりもＩＥ効果が大きい。

ＩＥ効果によりカソード側のキャリア濃度が高まり、オン電圧−スイッチング損失のトレードオフが良好となる。また、アノード層（ｐ^-ＳｉＣ基板５１）の上にバッファ層（ｎ⁺ＳｉＣエピタキシャル層５３）が設けられているので、耐圧を保持するためにドリフト層（ｎ^-ＳｉＣエピタキシャル層４９）を厚くする必要がない。従って、図４に示す構成のＩＧＢＴよりもオン電圧−耐圧のトレードオフが良好となる。

図１３〜図１９は、実施の形態３の製造方法を説明するための断面図である。まず、低濃度のｐ^-ＳｉＣ基板５１上に高濃度のｎ⁺ＳｉＣエピタキシャル層５３が形成され、さらにその上に低濃度のｎ^-ＳｉＣエピタキシャル層４９が形成されているエピタキシャルウェハを用意する。そして、ｎ^-ＳｉＣエピタキシャル層４９の表面に、ＬＴＯ（低温熱ＣＶＤ酸化）膜やＯＮＯ（ＳｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂）膜などの酸化膜２１を例えば０．１μｍの厚さに堆積する。

続いて、酸化膜２１の上にゲートポリシリコン２２を例えば０．５μｍの厚さに堆積する。そして、例えばＰＯＣｌ₃雰囲気中で９００℃の熱処理を行い、ゲートポリシリコン２２を高濃度ｎ型にドープする（図１３）。次いで、パターニングおよびエッチングを行って、ゲートポリシリコン２２の一部を除去する（図１４）。次いで、熱酸化を行って、ゲートポリシリコン２２の表面を酸化し、例えば０．１μｍの厚さのゲート酸化膜２３を形成する。続いて、パターニングおよびエッチングを行って、ゲート酸化膜２３および酸化膜２１の、ゲートポリシリコン２２のない部分を除去する（図１５）。

次いで、ゲート酸化膜２３およびｎ^-ＳｉＣエピタキシャル層４９の露出部分の上に、例えば１×１０¹⁶ｃｍ^-3の濃度でｎ型にドープされたポリシリコンを例えば０．２５μｍの厚さに堆積する（図１６）。このポリシリコンは、カソード膜２４であり、後にソース領域、チャネル領域およびバッファ領域となる。次いで、パターニングしたレジストをマスクとして、カソード膜２４に、例えば５×１０¹⁴ｃｍ^-2のドーズ量のボロンと、例えば１×１０¹⁵ｃｍ^-2のドーズ量の砒素をイオン注入する。

そして、レジストを灰化した後に、例えば窒素雰囲気中で１１５０℃、２時間のドライブを行い、チャネル領域となるｐベース領域２７とｎ⁺ソース領域２６を形成する。その際、ポリシリコン（カソード膜２４）の結晶粒径が大きくなり、移動度が回復する（図１７）。次いで、層間絶縁膜２８として例えば１μｍの厚さのＢＰＳＧを堆積し、パターニングおよびエッチングを行って、層間絶縁膜２８を貫通するコンタクトホールを形成する（図１８）。

次いで、層間絶縁膜２８の上に、アルミニウム等の金属を例えば５μｍの厚さにスパッタする。そして、アルミニウム等の金属のパターニングおよびエッチングを行い、エミッタ電極３０を形成する（図１９）。次いで、ｐ^-ＳｉＣ基板５１の裏面にアルミニウム、チタン、ニッケルおよび金等の金属を蒸着してアノード電極３２を形成すると、図１２に示す構成のＩＧＢＴができあがる。最後に、ウェハをダイシングしてチップが完成する。

実施の形態４．
図２０は、実施の形態４のノンパンチスルー型ＩＧＢＴの構成を示す断面図である。図２０に示すように、実施の形態４は、ドリフト層となる低濃度のｎ^-ＳｉＣ基板５９の第１の主面上に、実施の形態１と同様の構成のゲート構造とエミッタ構造が形成されたものである。ただし、ｎ⁺バッファ領域２５は、ｐベース領域２７に隔てられており、層間絶縁膜２８に接していない。

ゲート構造とエミッタ構造については、説明を省略する。ｎ^-ＳｉＣ基板５９の第２の主面側には、アノード層となる高濃度のｐ⁺拡散層６１が設けられている。ｐ⁺拡散層６１の表面、すなわちｎ^-ＳｉＣ基板５９の第２の主面には、アルミニウム層よりなるアノード電極３２が形成されている。

実施の形態４では、ゲート電極（ゲートポリシリコン２２）をカソードに対して正電位にすると、ｐベース領域２７の、ゲート酸化膜２３との界面付近の領域に電子が誘起されて、チャネルが形成される。また、ｎ⁺バッファ領域２５の、ゲート酸化膜２３と接する領域に極めて高濃度の電子蓄積層が形成される。さらに、ｎ^-ＳｉＣ基板５９の、ゲート電極（ゲートポリシリコン２２）の下で酸化膜２１に接する領域にも電子蓄積層が形成される。

電子は、ｎ⁺ソース領域２６からチャネルを通ってｎ⁺バッファ領域２５に入る。そして、電子電流の多くは、電子蓄積層を経由して流れてドリフト層（ｎ^-ＳｉＣ基板５９）に入る。ドリフト層（ｎ^-ＳｉＣ基板５９）では、電子は、電界ドリフトにより裏面のアノード層（ｐ⁺拡散層６１）に注入される。アノード層に注入された電子は、拡散によってアノード電極３２まで移動する。

ドリフト層とアノード層との接合が順バイアスされるので、ホールがアノードから注入されて、ｎ^-ドリフト層中を電界ドリフトにより移動し、カソード膜２４に入る。ホールの大部分は、その拡散長が短いため、ｎ⁺バッファ領域２５およびｎ⁺バッファ領域２５の電子蓄積層において電子と再結合して、消滅する。電子蓄積層とｎ^-ドリフト層とからなる接合が順バイアスされるので、電子蓄積層からの電子注入が促進される（ＩＥ効果）。上述したように、図２０に示す構成では、ｎ^-ＳｉＣ基板５９の、酸化膜２１との界面にも電子蓄積層が形成されるので、図４に示す実施の形態２の構成よりもＩＥ効果が大きい。ＩＥ効果によりカソード側のキャリア濃度が高まり、オン電圧−スイッチング損失のトレードオフが良好となる。

図２１〜図２７は、実施の形態４の製造方法を説明するための断面図である。まず、低濃度のｎ^-ＳｉＣ基板５９となるＦＺウェハを用意する。そして、ｎ^-ＳｉＣ基板５９の表面に、ＬＴＯ（低温熱ＣＶＤ酸化）膜やＯＮＯ（ＳｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂）膜などの酸化膜２１を例えば０．１μｍの厚さに堆積する。続いて、酸化膜２１の上にゲートポリシリコン２２を例えば０．５μｍの厚さに堆積し、例えばＰＯＣｌ₃雰囲気中で９００℃の熱処理を行い、ゲートポリシリコン２２を高濃度ｎ型にドープする（図２１）。

次いで、パターニングおよびエッチングを行って、ゲートポリシリコン２２の一部を除去する（図２２）。次いで、熱酸化を行って、ゲートポリシリコン２２の表面を酸化し、例えば０．１μｍの厚さのゲート酸化膜２３を形成する。続いて、パターニングおよびエッチングを行って、ゲート酸化膜２３および酸化膜２１の、ゲートポリシリコン２２のない部分を除去する（図２３）。

次いで、ｎ^-ＳｉＣ基板５９の開口部分から、例えば１×１０¹⁶ｃｍ^-3濃度のリンを含む単結晶シリコン層をエピタキシャル法により成長させる。エピタキシャル成長層は、まずＳｉＣ基板５９の開口部分から上方向に向かって成長し、ゲート酸化膜２３上には成長しない。そして、エピタキシャル成長層は、ゲート酸化膜２３の上面の高さまで成長すると、上方向および横方向に向かって成長を続ける。やがて、ＳｉＣ基板５９の隣り合う開口部分から成長してきたエピタキシャル成長層同士が接触し、ゲート酸化膜２３の上面がエピタキシャル成長層で完全に覆われる。このエピタキシャル成長した単結晶シリコン層は、カソード膜２４であり、後にソース領域、チャネル領域およびバッファ領域となる（図２４）。

次いで、カソード膜２４に、例えば１．５×１０¹⁴ｃｍ^-2のドーズ量のボロンをイオン注入する。続いて、パターニングしたレジストをマスクとして、カソード膜２４に、例えば１×１０¹⁵ｃｍ^-2のドーズ量の砒素をイオン注入する。そして、レジストを灰化した後に、例えば窒素雰囲気中で１１５０℃、２時間のドライブを行い、チャネル領域となるｐベース領域２７とｎ⁺ソース領域２６を形成する（図２５）。次いで、層間絶縁膜２８として例えば１μｍの厚さのＢＰＳＧを堆積し、パターニングおよびエッチングを行って、層間絶縁膜２８を貫通するコンタクトホールを形成する（図２６）。

次いで、層間絶縁膜２８の上に、アルミニウム等の金属を例えば５μｍの厚さにスパッタする。そして、アルミニウム等の金属のパターニングおよびエッチングを行い、エミッタ電極３０を形成する。次いで、ｎ^-ＳｉＣ基板５９の裏面を研削して、ウェハ厚を例えば１００μｍにする。その後、その研削面に、例えば１×１０¹⁴ｃｍ^-2のドーズ量のボロンをイオン注入する。

そして、例えば３８０℃で１時間のアニールを行い、アノード層となるｐ⁺拡散層６１を形成する（図２７）。次いで、ｐ⁺拡散層６１の表面にアルミニウム、チタン、ニッケルおよび金等の金属を蒸着し、アノード電極３２を形成すると、図２０に示す構成のＩＧＢＴができあがる。最後に、ウェハをダイシングしてチップが完成する。最後に、ウェハをダイシングしてチップが完成する。

実施の形態５．
図２８は、実施の形態５のパンチスルー型ＩＧＢＴの構成を示す断面図である。図２８に示すように、ドリフト層となる低濃度のｎ^-ＳｉＣ基板５９の第１の主面から所定の深さの所に、埋め込み酸化膜層４１が選択的に形成されている。ｎ^-ＳｉＣ基板５９の第１の主面と埋め込み酸化膜層４１の間のＳｉＣ層は、ｐベース領域２７となっている。ｐベース領域２７の、ＳｉＣ部分から離れた表面領域には、高濃度のｎ⁺ソース領域２６が形成されている。

ｎ^-ＳｉＣ基板５９の第１の主面上には、ｐベース領域２７の表面とｎ^-ＳｉＣ基板５９の表面を覆うようにゲート酸化膜２３が選択的に形成されている。ゲート酸化膜２３上には、高濃度にドープされたゲートポリシリコン２２が形成されている。ゲートポリシリコン２２の表面は、例えばＢＰＳＧ等の酸化膜よりなる層間絶縁膜２８により覆われている。層間絶縁膜２８、ｎ⁺ソース領域２６およびｐベース領域２７の上には、エミッタ電極３０となるアルミニウム層が形成されている。

エミッタ電極３０は、ｎ⁺ソース領域２６の一部または全部とコンタクトしているとともに、ｐベース領域２７の一部とコンタクトしている。ｎ^-ＳｉＣ基板５９の第２の主面の表面層は、バッファ層となる高濃度のｎ⁺拡散層６３となっている。さらに、このｎ⁺拡散層６３の表面層は、アノード層となる高濃度のｐ⁺拡散層６１となっている。ｐ⁺拡散層６１の表面、すなわちｎ^-ＳｉＣ基板５９の第２の主面には、アノード電極３２となるアルミニウム層が形成されている。

実施の形態５では、ゲート電極（ゲートポリシリコン２２）をカソードに対して正電位にすると、ｐベース領域２７の、ゲート酸化膜２３との界面付近の領域に電子が誘起されて、チャネルが形成される。また、ｎ^-ＳｉＣ基板５９の、ゲート酸化膜２３と接する領域（他の実施の形態のｎ⁺バッファ領域２５に相当する領域）に極めて高濃度の電子蓄積層が形成される。さらに、ｎ^-ＳｉＣ基板５９の、ゲート電極（ゲートポリシリコン２２）の下で埋め込み酸化膜層４１に接する領域にも電子蓄積層が形成される。

電子は、ｎ⁺ソース領域２６からチャネルを通ってｎ^-ＳｉＣ基板５９に入る。そして、電子電流の多くは、電子蓄積層を経由して流れてドリフト層（ｎ^-ＳｉＣ基板５９）に入る。ドリフト層（ｎ^-ＳｉＣ基板５９）では、電子は、電界ドリフトにより裏面のアノード層（ｐ⁺拡散層６１）に注入される。アノード層に注入された電子は、拡散によってアノード電極３２まで移動する。

ドリフト層とアノード層との接合が順バイアスされるので、ホールがアノードから注入されて、ｎ^-ドリフト層中を電界ドリフトにより移動し、ｎ^-ＳｉＣ基板５９の、ゲート酸化膜２３と接する領域、すなわち隣り合うｐベース領域２７に挟まれる領域に入る。ホールの大部分は、その拡散長が短いため、その隣り合うｐベース領域２７に挟まれる領域およびその領域の電子蓄積層において電子と再結合して、消滅する。電子蓄積層とｎ^-ドリフト層とからなる接合が順バイアスされるので、電子蓄積層からの電子注入が促進される（ＩＥ効果）。

上述したように、図２８に示す構成では、ｎ^-ＳｉＣ基板５９の、埋め込み酸化膜層４１との界面にも電子蓄積層が形成されるので、図４に示す実施の形態２の構成よりもＩＥ効果が大きい。ＩＥ効果によりカソード側のキャリア濃度が高まり、オン電圧−スイッチング損失のトレードオフが良好となる。また、アノード層（ｐ⁺拡散層６１）の上にバッファ層（ｎ⁺拡散層６３）が設けられているので、図４に示す構成のＩＧＢＴよりもオン電圧−耐圧のトレードオフが良好となる。

図２９〜図３５は、実施の形態５の製造方法を説明するための断面図である。まず、低濃度のｎ^-ＳｉＣ基板５９となるＦＺウェハを用意する。そして、ｎ^-ＳｉＣ基板５９の表面に、例えば１μｍの厚さのＬＴＯ（低温熱ＣＶＤ酸化）膜やＯＮＯ（ＳｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂）膜などの酸化膜３４を堆積する（図２９）。次いで、パターニングおよびエッチングを行って、酸化膜３４の一部を除去する。

残った酸化膜３４をマスクとして、ｎ^-ＳｉＣ基板５９に、例えば１００ｋｅＶの加速電圧で１×１０¹⁵ｃｍ^-2のドーズ量の酸素をイオン注入する（図３０）。図３０において、符号３５で示すハッチング領域は、酸素イオンの注入領域である。次いで、１３００℃でアニールを行い、結晶欠陥を回復させる。これによって、図３１に示すように、例えば０．３μｍの厚さの単結晶ＳｉＣの下に、例えば０．１μｍの厚さの埋め込み酸化膜層４１が選択的に形成される。この０．３μｍの厚さの単結晶ＳｉＣ層が他の実施の形態におけるカソード膜２４に相当する。

マスクとした酸化膜３４を除去した後、その表面にＬＴＯ（低温熱ＣＶＤ酸化）膜やＯＮＯ（ＳｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂）膜などのゲート酸化膜２３を例えば０．１μｍの厚さに堆積する。次いで、ゲート酸化膜２３の上にゲートポリシリコン２２を例えば０．５μｍの厚さに堆積する。そして、例えばＰＯＣｌ₃雰囲気中で９００℃の熱処理を行い、ゲートポリシリコン２２を高濃度ｎ型にドープする（図３１）。次いで、パターニングおよびエッチングを行って、ゲートポリシリコン２２およびゲート酸化膜２３の一部を除去する（図３２）。

残ったゲートポリシリコン２２をマスクとして、カソード膜２４に相当するＳｉＣ層に、例えば５×１０¹⁴ｃｍ^-2のドーズ量のボロンと、例えば１×１０¹⁵ｃｍ^-2のドーズ量の砒素をイオン注入する。そして、例えば窒素雰囲気中で１１５０℃、２時間のドライブを行い、チャネル領域となるｐベース領域２７とｎ⁺ソース領域２６を形成する（図３３）。次いで、層間絶縁膜２８として例えば１μｍの厚さのＢＰＳＧを堆積し、パターニングおよびエッチングを行って、層間絶縁膜２８を貫通するコンタクトホールを形成する（図３４）。

次いで、層間絶縁膜２８の上に、アルミニウム等の金属を例えば５μｍの厚さにスパッタする。そして、アルミニウム等の金属のパターニングおよびエッチングを行い、エミッタ電極３０を形成する。次いで、ｎ^-ＳｉＣ基板５９の裏面を研削して、ウェハ厚を例えば１００μｍにする。その後、その研削面に、例えば２×１０¹²ｃｍ^-2のドーズ量のリン、および例えば５×１０¹⁴ｃｍ^-2のドーズ量のボロンをイオン注入する。

そして、例えば１０００℃で５時間のアニールを行い、ｎ⁺拡散層６３およびｐ⁺拡散層６１を形成する。ｎ⁺拡散層６３はｐ⁺拡散層６１よりも深い位置に形成される（図３５）。次いで、ｐ⁺拡散層６１の表面にアルミニウム、チタン、ニッケルおよび金等の金属を蒸着し、アノード電極３２を形成すると、図２８に示す構成のＩＧＢＴができあがる。最後に、ウェハをダイシングしてチップが完成する。

以上説明したように、実施の形態１〜５によれば、ｎ^-ＳｉＣ基板２９、ｎ^-ＳｉＣエピタキシャル層４９またはｎ^-ＳｉＣ基板５９よりなるドリフト層中のキャリア分布が表面偏重型になるので、オン電圧−ターンオフ損失のトレードオフが最適化される。その一方で、カソード領域中の電界強度の局所的なピークを抑えることによって、局所的なアバランシェ降伏が起こりにくくなり、十分な耐圧を確保することができるので、オン電圧−耐圧のトレードオフが悪化するのを防ぐことができる。

また、カソード領域が酸化膜２１または埋め込み酸化膜層４１によってドリフト層から隔てられていることによって、カソード領域の設計寸法がドリフト領域の特性に直接、寄与しないので、従来よりも微細化しなくても、トレードオフ特性は不変である。従って、低コストの製造プロセスを用いて、高良品率で、オン電圧−ターンオフ損失トレードオフおよびオン電圧−耐圧トレードオフの非常に良好なＩＧＢＴを得ることができる。

特に、実施の形態２〜５によれば、カソード膜２４をＳｉＣ基板の表面に形成することにより、あるいはＳｉＣ基板の表面層をカソード膜とすることにより、ＳｉＣ基板中にカソードを形成する場合に発生する製造上の技術的な困難を回避することができる。従って、ＳｉＣ本来の優れた特性を備えたＩＧＢＴ等の半導体装置を得ることができる。

以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、ＩＧＢＴの耐圧クラス、各部の寸法や濃度、およびドーズ量などは一例であり、変更可能である。

以上のように、本発明にかかる半導体装置およびその製造方法は、電力変換装置などに使用されるパワー半導体装置に有用であり、特に、ＩＧＢＴに適している。

ＩＧＢＴの等価回路を示す図である。 プレーナ型ＩＧＢＴの要部の構成を示す断面図である。 実施の形態１のＩＧＢＴの構成を示す断面図である。 実施の形態２のＩＧＢＴの構成を示す断面図である。 実施の形態２の製造方法を説明するための断面図である。 実施の形態２の製造方法を説明するための断面図である。 実施の形態２の製造方法を説明するための断面図である。 実施の形態２の製造方法を説明するための断面図である。 実施の形態２の製造方法を説明するための断面図である。 実施の形態２の製造方法を説明するための断面図である。 実施の形態２の製造方法を説明するための断面図である。 実施の形態３のＩＧＢＴの構成を示す断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態３の製造方法を説明するための断面図である。 実施の形態４のＩＧＢＴの構成を示す断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態４の製造方法を説明するための断面図である。 実施の形態５のＩＧＢＴの構成を示す断面図である。 実施の形態５の製造方法を説明するための断面図である。 実施の形態５の製造方法を説明するための断面図である。 実施の形態５の製造方法を説明するための断面図である。 実施の形態５の製造方法を説明するための断面図である。 実施の形態５の製造方法を説明するための断面図である。 実施の形態５の製造方法を説明するための断面図である。 実施の形態５の製造方法を説明するための断面図である。

２１ 第１の絶縁膜（酸化膜）
２２ 多結晶半導体領域（ゲートポリシリコン）
２３ 第２の絶縁膜（ゲート酸化膜）
２４ 第１導電型半導体膜（カソード膜）
２５ 第１の第１導電型半導体領域（ｎ⁺バッファ領域）
２６ 第２の第１導電型半導体領域（ｎ⁺ソース領域）
２７ 第１の第２導電型半導体領域（ｐベース領域）
２８ 第３の絶縁膜（層間絶縁膜）
２９ 第１導電型ＳｉＣ基板（ｎ^-ＳｉＣ基板）
３０ 第１の電極（エミッタ電極）
３１ 第２の第２導電型半導体領域（ｐ⁺アノード層）
３２ 第２の電極（アノード電極）
３３ 第３の第１導電型半導体領域（ｎ⁺バッファ層）
４９ ｎ^-ＳｉＣエピタキシャル層
５１，５９ ＳｉＣ基板

Claims (11)

1. 第１導電型ＳｉＣ基板の第１の主面上に第１の絶縁膜および多結晶半導体膜を順次形成する第１の工程と、
   前記多結晶半導体膜の一部を除去して窓部を形成する第２の工程と、
   前記多結晶半導体膜の露出部分を覆う第２の絶縁膜を形成した後、前記窓部において前記ＳｉＣ基板の一部を露出させる第３の工程と、
   前記ＳｉＣ基板の、前記窓部において露出した部分、および前記第２の絶縁膜の上に第１導電型半導体膜を積層する第４の工程と、
   前記第１導電型半導体膜の、前記ＳｉＣ基板と接触する第１の第１導電型半導体領域の隣に第１の第２導電型半導体領域を形成し、さらに該第１の第２導電型半導体領域を挟んで前記第１の第１導電型半導体領域の反対側に第２の第１導電型半導体領域を形成する第５の工程と、
   前記第１の第１導電型半導体領域、前記第１の第２導電型半導体領域および前記第２の第１導電型半導体領域の上に第３の絶縁膜を積層し、該第３の絶縁膜にコンタクトホールを開口して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部を露出させる第６の工程と、
   前記第３の絶縁膜の上に、前記コンタクトホールを介して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部に接触する第１の電極を形成した後に、前記ＳｉＣ基板の第２の主面を研削し、その研削面に沿って第２の第２導電型半導体領域を形成する第７の工程と、
   前記第２の第２導電型半導体領域に接触する第２の電極を形成する第８の工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第４の工程において、前記第１導電型半導体膜を、前記ＳｉＣ基板よりも高濃度の第１導電型にドープすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第７の工程において、前記ＳｉＣ基板の第２の主面を研削した後に、その研削面に沿って前記ＳｉＣ基板よりも高不純物濃度の第３の第１導電型半導体領域を前記第２の第２導電型半導体領域よりも深く形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第１導電型半導体膜を多結晶シリコンで形成することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
5. 前記第１導電型半導体膜の一部または全部を単結晶シリコンで形成することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
6. 第１導電型ＳｉＣ基板の第１の主面上に第１の絶縁膜を形成する第１の工程と、
   前記第１の絶縁膜の一部を除去して窓部を形成する第２の工程と、
   前記第１の絶縁膜および前記ＳｉＣ基板の、前記窓部において露出した部分の上に第１導電型半導体膜を積層する第３の工程と、
   前記第１導電型半導体膜の上に第２の絶縁膜および多結晶半導体膜を順次形成する第４の工程と、
   前記多結晶半導体膜の一部を除去して、前記第１導電型半導体膜の、前記ＳｉＣ基板と接触する第１の第１導電型半導体領域の上の部分に前記多結晶半導体膜を残し、前記第１導電型半導体膜の、前記第１の絶縁膜と前記第２の絶縁膜との間に第１の第２導電型半導体領域を形成し、さらに該第１の第２導電型半導体領域内の前記第２の絶縁膜側に第２の第１導電型半導体領域を形成する第５の工程と、
   前記多結晶半導体膜の上に第３の絶縁膜を積層し、該第３の絶縁膜にコンタクトホールを開口して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部を露出させ、前記第３の絶縁膜の上に、前記コンタクトホールを介して前記第２の第１導電型半導体領域および前記第１の第２導電型半導体領域の一部に接触する第１の電極を形成する第６の工程と、
   前記ＳｉＣ基板の第２の主面を研削し、その研削面に沿って第２の第２導電型半導体領域を形成する第７の工程と、
   前記第２の第２導電型半導体領域に接触する第２の電極を形成する第８の工程と、
   を含むことを特徴とする半導体装置の製造方法。
7. 前記第３の工程において、前記第１導電型半導体膜を、前記ＳｉＣ基板よりも高濃度の第１導電型にドープすることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第７の工程において、前記ＳｉＣ基板の第２の主面を研削した後に、その研削面に沿って前記ＳｉＣ基板よりも高不純物濃度の第３の第１導電型半導体領域を前記第２の第２導電型半導体領域よりも深く形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
9. 前記第１導電型半導体膜を多結晶シリコンで形成することを特徴とする請求項６〜８のいずれか一つに記載の半導体装置の製造方法。
10. 前記第１導電型半導体膜の一部または全部を単結晶シリコンで形成することを特徴とする請求項６〜８のいずれか一つに記載の半導体装置の製造方法。
11. 前記第１導電型半導体膜をエピタキシャル成長法により形成することを特徴とする請求項１０に記載の半導体装置の製造方法。

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