JP2019216223A - 半導体装置 - Google Patents

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Abstract

【課題】ゲートパッド部の横方向の電圧降下を抑制し、少数キャリア（正孔）の注入を抑制し、大電流でもボディダイオードがオンしないようにできる半導体装置を提供する。【解決手段】半導体装置は、第１導電型の半導体基板１のおもて面に設けられた第１導電型の第１半導体層２と、第２導電型の第２半導体層３と、第１導電型の第１半導体領域７と、を備える。また、半導体装置は、ゲート絶縁膜９を介して設けられたゲート電極１０と、第１電極１３と、ショットキーバリアダイオードと、を備える。ショットキーバリアダイオードは、ゲートパッド部２０および活性部２１に設けられ、ゲートパッド部２０に設けられたショットキーバリアダイオードは、ゲートパッド部２０の周辺で第１電極１３と電気的に接続される。【選択図】図１

Description

この発明は、半導体装置に関する。
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナ構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
トレンチゲート構造は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）に形成したトレンチ内にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）を埋め込んで、トレンチ側壁に沿った部分をチャネル（反転層）として利用した３次元構造である。このため、同じオン抵抗（Ｒｏｎ）の素子同士で比べた場合、トレンチゲート構造は、炭化珪素基体上に平板状にＭＯＳゲートを設けたプレーナゲート構造よりも素子面積（チップ面積）を圧倒的に小さくすることができ、将来有望なデバイス構造といえる。
トレンチ型ＭＯＳＦＥＴにおいて、隣り合うゲートトレンチ間にショットキーダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）用トレンチを形成し、トレンチ側面にショットキー接合を形成した構造がある。図１３は、従来のＳＢＤ内臓トレンチ型炭化珪素半導体装置の構成を示す断面図である。図１３において、中央に記載した省略破線の左側は、素子構造が形成されオン時に電流の流れる活性部２１の構成を示し、中央に記載した省略破線の右側は、ゲートパッド部２０の構成を示す。
図１３に示すように、従来のトレンチ型炭化珪素半導体装置は、活性部２１において、ｎ型炭化珪素基板１のおもて面に、トレンチ型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造と、トレンチ型ＳＢＤを埋め込んだコンタクトトレンチ１９と、を備える。活性部２１とは、オン時に流れる電流を担う領域である。具体的には、ｎ型炭化珪素基板１は、ドレイン層であるｎ型炭化珪素基板１上にｎ-型ドリフト層２となるｎ-型層をエピタキシャル成長させてなる。ｎ型炭化珪素基板１のおもて面（ｎ-型ドリフト層２側の面）側に、ｐ型ベース層６、ｎ+型ソース領域７、ｐ+型コンタクト領域８、ゲート絶縁膜９およびゲート電極１０からなるＭＯＳゲート構造が設けられている。
ゲートトレンチ１８、コンタクトトレンチ１９の底部においてゲート絶縁膜９にかかる電界を緩和するため、ｐ+型ベース領域３が設けられている。メサ部には、ゲートトレンチ１８と同程度の深さでコンタクトトレンチ１９が設けられている。
ｎ+型ソース領域７は、隣り合うゲートトレンチ１８とコンタクトトレンチ１９との間において、ｐ型ベース層６の内部に選択的に設けられている。ｎ+型ソース領域７と、コンタクトトレンチ１９の内壁に露出するｐ型ベース層６とは、層間絶縁膜１１を深さ方向に貫通するコンタクトホールに露出されている。ｎ+型ソース領域７およびｐ+型コンタクト領域８にオーミックコンタクトするソース電極１３とコンタクトトレンチ１９に埋め込まれたショットキー電極１５に接触するようにコンタクトホールを介しておもて面電極としてソース電極パッド１４が設けられ、ｐ型ベース層６およびｎ+型ソース領域７に接する。ｎ型炭化珪素基板１の裏面（ｎ-型ドリフト層２と反対の面）には、裏面電極としてドレイン電極（不図示）が設けられている。
ゲートパッド部２０は、ゲート電極１０と電気的に接続されるゲート電極パッド１７が設けられる部分であり、ゲートトレンチ１８、コンタクトトレンチ１９等の素子構造が形成されていない。図１３に示すように、オン時に電流Ｓはドレイン電極側から活性部２１のソース電極１３側に流れる。
このような構造のトレンチ型ＭＯＳＦＥＴの内蔵ＳＢＤでは、ＭＯＳＦＥＴとドリフト領域を共用できるため外付けＳＢＤとＭＯＳＦＥＴとを合わせたチップ面積より小さくできる。また、外付けＳＢＤの場合は、ＳＢＤのＶＦ（順電圧）がＭＯＳＦＥＴのｐ型ベース層６とｎ-型ドリフト層２とで形成されるボディダイオードのビルトイン電圧以上になると、ボディダイオードがオンになり、ボディダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し、信頼性が低減する。
一方、内蔵ＳＢＤでは、外付けＳＢＤのカソードに相当するＭＯＳＦＥＴのドレインの電圧がボディダイオードのビルトイン電圧以上になってもボディダイオードを構成するｐｎ接合付近の電位差は、ドリフト領域で電圧を保持するため低くなっており、ボディダイオードに電流が流れ難い。このため大電流までボディダイオードに電流が流れず、バイポーラ動作による劣化を起こしにくい。
また、ゲートパッド部の破壊を防止するため、素子部が、ゲートトレンチよりも深く形成されている複数の第１保護トレンチと第１埋込層とを有する第１トレンチ構造を有し、ゲートパッド部が、複数の第２保護トレンチと、ショットキー接触を形成する金属層からなり、ソース電極層と電気的に接続されている第２埋込層とを有する第２トレンチ構造を有する半導体装置が公知である（例えば、特許文献１参照）。
国際公開第２０１６／００６６９６号公報
ここで、ゲートパッド部２０では、耐圧を確保するため通常ｐ型領域（ｐ+型ベース領域３、ｐ型ベース層６）が形成される。これらのｐ型領域は、活性部２１のｐ型領域と比較して面積が広いため、広がり抵抗による横方向の電圧降下が起こる。これにより、ｐ型領域とｎ-型ドリフト層からなるｐｎ接合が順方向にバイアスされた場合、少数キャリア（正孔）が注入され、ゲートパッド部２０では比較的小さな電流密度でもボディダイオードに電流が流れる。このように、ゲートパッド部２０のボディダイオードは、バイポーラ動作により経時的に特性が変化し、信頼性が低下するという課題がある。
この発明は、上述した課題を解消するため、ゲートパッド部の横方向の電圧降下を抑制し、少数キャリア（正孔）の注入を抑制し、大電流でもボディダイオードがオンしないようにできる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板のおもて面に、前記半導体基板より不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介してゲート電極が設けられる。前記第２半導体層と前記第１半導体領域の表面に第１電極が設けられる。前記第１半導体層に接する導電層が設けられる。前記導電層と前記第１半導体層とのショットキー接合で構成されたショットキーバリアダイオードが設けられる。前記ショットキーバリアダイオードは、前記ゲート電極と電気的に接続されるゲートパッド部および主電流が流れる活性部に設けられる。前記ゲートパッド部に設けられた前記ショットキーバリアダイオードは、前記ゲートパッド部の周辺で前記第１電極と電気的に接続される。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する複数のトレンチと、前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられた、前記トレンチの底面を覆う第２導電型の第２半導体領域と、を備え、前記ゲート電極は、複数の前記トレンチのうちの一部の第１トレンチの内部にゲート絶縁膜を介して設けられ、前記導電層は、複数の前記トレンチのうちの、前記第１トレンチ以外の第２トレンチの内部に設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲートパッド部に設けられた前記第２トレンチの底面を覆う前記第２半導体領域間の幅は、前記活性部に設けられた前記第２トレンチの底面を覆う前記第２半導体領域と前記活性部に設けられた前記第１トレンチの底面を覆う前記第２半導体領域との間の幅より狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記活性部に設けられた前記第２トレンチの内部に設けられた前記導電層および前記ゲートパッド部に設けられた前記第２トレンチの内部に設けられた前記導電層は、異なる材料による電極を積層していることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板のおもて面に、前記半導体基板より不純物濃度の低い第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介してゲート電極が設けられる。前記第２半導体層と前記第１半導体領域の表面に第１電極が設けられる。前記第１半導体層に接する導電層が設けられる。前記導電層と前記第１半導体層とのショットキー接合で構成されたショットキーバリアダイオードが設けられる。前記ゲート電極と電気的に接続されるゲートパッド部に、前記第２半導体層と分離して所定の距離離れている第２導電型の第３半導体領域を有する。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する複数のトレンチと、前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられた、前記トレンチの底面を覆う第２導電型の第２半導体領域と、を備え、前記ゲート電極は、複数の前記トレンチのうちの一部の第１トレンチの内部にゲート絶縁膜を介して設けられ、前記所定の距離は、主電流が流れる活性部に設けられた前記第２半導体領域間の幅より狭いことを特徴とする。
上述した発明によれば、ゲートパッド部に活性部と同様にＳＢＤが設けられる。これにより、ゲートパッド部下でもＳＢＤ電流を流すことができ、ゲートパッド部下の横方向の電圧降下を抑制し、少数キャリア（正孔）の注入を抑制することができる。また、ゲートパッド部のｐ型領域（第２導電型の第３半導体領域）は、ソース電位のｐ型領域と分離されている。これにより、ゲートパッド部のｐ型領域がフローティングとなり、ｐ型領域とｎ-型ドリフト層（第１導電型の第１半導体層）からなるｐｎ接合に順バイアス時に継続的な少数キャリアの注入を防止することができる。
本発明にかかる半導体装置によれば、ゲートパッド部の横方向の電圧降下を抑制し、少数キャリア（正孔）の注入を抑制し、大電流でもボディダイオードがオンしないようにできるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構成を示す図３のＹ−Ｙ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の構成を示す図３のＸ−Ｘ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の構成を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の構成を示す図３のＡ部拡大図である。 実施の形態１にかかる炭化珪素半導体装置の図３のＹ−Ｙ’断面における電流の流れを示す図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 実施の形態２にかかる炭化珪素半導体装置のゲートパッド部の構成を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置のゲートパッド部の他の構成を示す断面図である。 従来のＳＢＤ内臓トレンチ型炭化珪素半導体装置の構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す図３のＹ−Ｙ’断面図である。図２は、実施の形態１にかかる炭化珪素半導体装置の構成を示す図３のＸ−Ｘ’断面図である。図３は、実施の形態１にかかる炭化珪素半導体装置の構成を示す上面図である。
図１に示す実施の形態１にかかる半導体装置は、活性部２１において、半導体基体（半導体チップ）のおもて面側に、ゲートトレンチ（第１トレンチ）１８と、コンタクトトレンチ（第２トレンチ）１９と、を備えたトレンチ型ＳｉＣ−ＭＯＳＦＥＴである。活性部２１とは、オン状態のときに電流が流れる領域である。ゲートトレンチ１８とは、ゲート絶縁膜９を介してゲート電極１０が埋め込まれたトレンチである。コンタクトトレンチ１９とは、後述する導電層１５によるショットキー接合を有するＳＢＤを埋め込んだトレンチである。
具体的には、図１、図２に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ-型ドリフト層（第１導電型の第１半導体層）２が堆積されている。
ｎ型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ-型ドリフト層２は、ｎ型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ-型ドリフト層２の、ｎ型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域５が形成されている。ｎ型高濃度領域５は、ｎ型炭化珪素基板１よりも低くｎ-型ドリフト層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ型炭化珪素基板１とｎ-型ドリフト層２と後述するｐ型ベース層（第２導電型の第２半導体層）６とを併せて炭化珪素半導体基体とする。
また、ｎ型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（不図示）が設けられている。裏面電極は、ドレイン電極を構成する。
炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、ゲートトレンチ１８、コンタクトトレンチ１９は、ｐ型ベース層６のｎ型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ-型ドリフト層２に達する。ゲートトレンチ１８の内壁に沿って、ゲートトレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、ゲートトレンチ１８内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ-型ドリフト層２およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、ゲートトレンチ１８の上方（ソース電極パッド１４側）からソース電極パッド１４側に突出してもよい。
コンタクトトレンチ１９は、活性部２１では、隣り合うゲートトレンチ１８間に、ゲートトレンチ１８に平行に、かつゲートトレンチ１８と離して、Ｘ−Ｘ’方向に延びるストライプ状の平面レイアウトに配置されている。例えば、すべてのメサ部にコンタクトトレンチ１９を配置する場合、ゲートトレンチ１８およびコンタクトトレンチ１９は、Ｘ−Ｘ’方向と直交するＹ−Ｙ’方向に互いに離して交互に繰り返し配置される。コンタクトトレンチ１９は、炭化珪素半導体基体の第１主面側からｐ型ベース層６を貫通してｎ-型ドリフト層２に達する。コンタクトトレンチ１９の深さは、ゲートトレンチ１８の深さと同等程度である。
ｎ-型ドリフト層２のｎ型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、ｐ+型ベース領域３が選択的に設けられている。ｐ+型ベース領域３は、ゲートトレンチ１８、コンタクトトレンチ１９の下に形成されており、ｐ+型ベース領域３の幅はゲートトレンチ１８、コンタクトトレンチ１９の幅よりも広い。ｐ+型ベース領域３は、例えばアルミニウムがドーピングされている。また、ｐ+型ベース領域３は、ｐ型ベース層６と離れて設けられる。なお、ゲートトレンチ１８及びコンタクトトレンチ１９下のｐ+型ベース領域３は図示しない場所で互いに接続されていてもよい。また、高濃度ｎ型ドリフト層５はｐ+型ベース領域３より深い位置まで形成されていてもよい。
ｎ-型ドリフト層２の基体第１主面側には、ｐ型ベース層６が設けられている。ｐ型ベース層６の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７およびｐ+型コンタクト領域８が選択的に設けられている。ｎ+型ソース領域７はゲートトレンチ１８に接している。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。
図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、ゲートトレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。また、ゲートパッド部２０において、層間絶縁膜１１は、コンタクトトレンチ１９に埋め込まれた導電層１５を覆うように設けられている。ソース電極（第１電極）１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ+型コンタクト領域８に接する。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１４が設けられている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するＴｉ又はＴｉＮ等を単層又は積層としたバリアメタル１２が設けられている。
炭化珪素半導体基体おもて面およびコンタクトトレンチ１９の内壁に沿って、例えばＴｉシリサイド（ＴｉＳｉ）からなる導電層１５が設けられている。導電層１５は、異なる材料による電極を積層している構成としてもよい。導電層１５は、ソース電極１３とともにおもて面電極として機能する。導電層１５は、炭化珪素半導体基体おもて面からコンタクトトレンチ１９の側壁にわたってｐ+型コンタクト領域８に接する。
また、導電層１５は、コンタクトトレンチ１９の底部からコーナー部の全面にわたってｐ+型ベース領域３に接する。導電層１５は、コンタクトトレンチ１９の側壁においてｎ型高濃度領域５に接し、ｎ型高濃度領域５とのショットキー接合を形成する。これにより、コンタクトトレンチ１９内の導電層１５と、ｎ型高濃度領域５とからなるショットキーバリアダイオードが形成される。なお、ｎ型高濃度領域５を設けない場合は、コンタクトトレンチ１９の側壁においてｎ-型ドリフト層２とのショットキー接合が形成され、コンタクトトレンチ１９内の導電層１５と、ｎ-型ドリフト層２とからなるショットキーバリアダイオードが形成される。
ゲートパッド部２０に、ゲート電極１０と電気的に接続するゲート電極パッド１７が設けられる。ゲート電極パッド１７は、層間絶縁膜１１によって、導電層１５と電気的に絶縁されている。
コンタクトトレンチ１９は、ゲートパッド部２０にも設けられている。ゲートパッド部２０では、導電層１５はゲートパッド部２０の周辺部でソース電極１３に接続する。ゲートパッド部２０の周辺部とは、ゲートパッド部２０の活性部２１との境界の部分である。また、ゲートパッド部２０の中央部に例えば部分的にゲート電極１０がない部分Ｂ（図３参照）を設けて、その内部でゲート電極パッド１７下のＳＢＤのアノード電極とソース電極１３を接続するソースコンタクト部２４を設けてもよい。
図４は、実施の形態１にかかる炭化珪素半導体装置の構成を示す図３のＡ部拡大図である。図４に示すように、ソースコンタクト部２４の下（ｎ型炭化珪素基板１側）にオーミックコンタクトのため、ｎ+型領域２５を設けることが好ましい。また、図１、図４では、ゲートパッド部２０のｐ+型ベース領域３間の間隔Ｗ１は、活性部２１のコンタクトトレンチ１９の底面を覆うｐ+型ベース領域３とゲートトレンチ１８の底面を覆うｐ+型ベース領域３との間隔Ｗ２と同様の幅となっている。ただし、例えば、ゲートパッド部２０のコンタクトトレンチ１９間の間隔を狭くすることにより、間隔Ｗ１を間隔Ｗ２より狭くしてもよい。これは、活性部２１はＭＯＳ構造が設けられており、間隔Ｗ２を狭くすると、電流が通る領域が狭くなりオン抵抗が増加するため、間隔Ｗ２を狭くすることができない。一方、ゲートパッド部２０では、ＳＢＤが導通する場合、ｐｎ接合が順バイアスであることにより空乏層が縮むため狭くすることができる。
図５は、実施の形態１にかかる炭化珪素半導体装置の図３のＹ−Ｙ’断面におけるｐｎ接合順バイアス時の電流の流れを示す図である。ゲートパッド部２０に活性部２１と同様にＳＢＤを設けることで、図５のようにゲートパッド部２０下でもＳＢＤ電流Ｓ１を流すことができ、この電流によりゲートパッド部２０下の横方向の電圧降下を抑制し、少数キャリア（正孔）の注入を抑制することができる。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図６〜図１０は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ型炭化珪素基板１を用意する。そして、このｎ型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできたｎ-型ドリフト層２を、エピタキシャル成長させる。ここまでの状態が図６に示されている。
次に、ｎ-型ドリフト層２の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、ｐ+型ベース領域３を形成する。
次に、ｎ-型ドリフト層２の表面上に、窒素等のｎ型の不純物をドーピングした、ｎ型高濃度領域５の一部である下部ｎ型高濃度領域を形成する。次にｎ型エピタキシャル層を形成する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、ｎ-型ドリフト層２の表面領域の一部に、上部ｎ型高濃度領域を設ける。この上部ｎ型高濃度領域と下部ｎ型高濃度領域は少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図７に示されている。
次に、ｎ-型ドリフト層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型ベース層６をエピ成長により形成する。次に、ｐ型ベース層６および露出したｎ-型ドリフト層２の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ+型ソース領域７を形成する。ｎ+型ソース領域７の不純物濃度は、ｎ型高濃度領域５の不純物濃度より高くなるように設定する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ+型コンタクト領域８を設ける。ｐ+型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。ここまでの状態が図８に示されている。なお、ｐ型ベース層６はエピ成長ではなくアルミニウム等のｐ型不純物をイオン注入することにより形成してもよい。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、ｐ+型ベース領域３、ｎ+型ソース領域７、ｐ+型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ-型ドリフト層２に達するゲートトレンチ１８、コンタクトトレンチ１９を形成する。ゲートトレンチ１８、コンタクトトレンチ１９の底部はｎ-型ドリフト層２に形成されたｐ+型ベース領域３に達してもよい。ゲートトレンチ１８は活性部２１に形成し、コンタクトトレンチ１９は活性部２１とゲートパッド部２０に形成する。次に、トレンチ形成用マスクを除去する。ここまでの状態が図９に示されている。
次に、ゲートトレンチ１８、コンタクトトレンチ１９の底部および開口部の角を丸めるためのアニールを行う。アニールを行う前にゲートトレンチ１８、コンタクトトレンチ１９のダメージを除去するための等方性エッチングを行ってもよい。
次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面と、ゲートトレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はゲートトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、ゲートトレンチ１８内部に残すことによって、ゲート電極１０を形成する。
次に、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面と、コンタクトトレンチ１９の底部および側壁と、に沿って導電層１５を形成する。この導電層１５は、Ｔｉシリサイドで形成してもよい。
次に、ゲート絶縁膜９、ゲート電極１０および導電層１５を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル１２を形成する。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
次に、コンタクトホール内および層間絶縁膜１１の上にソース電極１３となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１３を残す。ここまでの状態が図１０に示されている。
次に、ｎ型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極（不図示）を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ型炭化珪素半導体基板１とオーミック接合するソース電極１３および裏面電極を形成する。
次に、ｎ+炭化珪素半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１３および活性部２１の層間絶縁膜１１を覆うようにアルミニウムを除去し、ソース電極パッド１５を形成する。次に、同様の方法でゲートパッド部２０の層間絶縁膜１１を覆うようにゲート電極パッド１７を形成する。
次に、裏面電極の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１、図２に示す炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、ゲートパッド部に活性部と同様にＳＢＤが設けられる。これにより、ゲートパッド部下でもＳＢＤ電流を流すことができ、ゲートパッド部下の横方向の電圧降下を抑制し、少数キャリア（正孔）の注入を抑制することができる。このため、大電流でもボディダイオードがオンしないようにできる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１１は、実施の形態２にかかる炭化珪素半導体装置のゲートパッド部の構成を示す断面図である。図１２は、実施の形態２にかかる炭化珪素半導体装置のゲートパッド部の他の構成を示す断面図である。実施の形態２にかかる炭化珪素半導体装置の活性部２１の構造は、実施の形態１と同様であるため記載を省略する（図１参照）。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ゲートパッド部２０にコンタクトトレンチ１９が設けられておらず、ゲートパッド部２０のｐ型領域（ｐ+型ベース領域３’、ｐ型ベース層６’）がフローティングとなっている点である。
ゲートパッド部２０のｐ型領域は、ソース電位のｐ型領域（ｐ+型ベース領域３、ｐ型ベース層６）とｎ型高濃度領域５により、所定の距離Ｗ３で離れている。このように、ゲートパッド部２０のｐ型領域をフローティングとすることにより、ｐ+型ベース領域３’とｎ-型ドリフト層２からなるｐｎ接合に順バイアス時に継続的な少数キャリアの注入を防止することができる。
また、フローティングによるｐｎ接合の逆バイアス時の耐圧低下を防止するため、ソース電位のｐ型領域とゲートパッド部２０のｐ型領域は、所定の距離Ｗ３を離して設けることが好ましい。この所定の距離Ｗ３は、活性部２１のｐ+型ベース領域３間の間隔Ｗ２（図１参照）以下が好ましい。Ｗ３を小さくすることによりｐｎ接合の逆バイアス時に活性領域２１のｐ+型ベース領域３から伸びた空乏層が容易にｐ+型ベース領域３’に到達しパンチスル―状態になりｐ+型ベース領域３’の電位がｐ+型ベース領域３に近づくとｐ+型ベース領域３’からも空乏層がｎ型ドリフト領域に伸びるため耐圧が低下しない。
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。活性部２１の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法と同様であるため省略する。ゲートパッド部２０では、ｎ-型ドリフト層２を形成後、ｎ型高濃度領域５を挟んで、ｐ+型ベース領域３とｐ+型ベース領域３’とを所定の距離Ｗ３離して形成する。
次に、ｐ型ベース層６をエピタキシャル成長で形成後、エッチング工程において、ゲートパッド部２０およびその周辺をエッチングすることでｐ型ベース層６を選択的に除去する。ここで、ｐ型ベース層６の除去は、図１１のようにゲートパッド部２０全体で除去してもよいし、図１２のように、ゲートパッド部２０の周辺部のみ除去してもよい。また、ＯＵＴエッチング工程とは、ｐ型ベース層６があると耐圧構造部を形成できないため、チップ周辺部（耐圧構造部）のｐ型ベース層６を除去する工程である。なお、ｐ型ベース層６をイオン注入により形成する場合は、マスクによりｐ型ベース層６を所定の距離Ｗ３離して形成すればよい。なお、ｐ+型ベース領域３’は図１１および図１２のようにｐベース層６’と接続するように形成してもよいし活性部と同様離して形成してもよい。
以上、説明したように、実施の形態２によれば、ゲートパッド部のｐ型領域は、ソース電位のｐ型領域と分離されている。これにより、ゲートパッド部のｐ型領域がフローティングとなり、ｐ型領域とｎ-型ドリフト層からなるｐｎ接合に順バイアス時に継続的な少数キャリアの注入を防止することができる。このため、大電流でもボディダイオードがオンしないようにすることができる。
また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、プレーナゲート型ＭＯＳＦＥＴやＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の半導体装置に適している。
１ ｎ型炭化珪素基板
２ ｎ-型ドリフト層
３、３’ ｐ+型ベース領域
５ ｎ型高濃度領域
６、６’ ｐ型ベース層
７ ｎ+型ソース領域
８ ｐ+型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ バリアメタル
１３ ソース電極
１４ ソース電極パッド
１５ 導電層
１６ フィールド酸化膜
１７ ゲート電極パッド
１８ ゲートトレンチ
１９ コンタクトトレンチ
２０ ゲートパッド部
２１ 活性部
２４ ソースコンタクト部
２５ ｎ+型領域

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域と、
    前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体層と前記第１半導体領域の表面に設けられた第１電極と、
    前記第１半導体層に接する導電層と、
    前記導電層と前記第１半導体層とのショットキー接合で構成されたショットキーバリアダイオードと、
    を備え、
    前記ショットキーバリアダイオードは、前記ゲート電極と電気的に接続されるゲートパッド部および主電流が流れる活性部に設けられ、
    前記ゲートパッド部に設けられた前記ショットキーバリアダイオードは、前記ゲートパッド部の周辺で前記第１電極と電気的に接続されることを特徴とする半導体装置。
  2. 前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する複数のトレンチと、
    前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられた、前記トレンチの底面を覆う第２導電型の第２半導体領域と、
    を備え、
    前記ゲート電極は、複数の前記トレンチのうちの一部の第１トレンチの内部にゲート絶縁膜を介して設けられ、
    前記導電層は、複数の前記トレンチのうちの、前記第１トレンチ以外の第２トレンチの内部に設けられることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲートパッド部に設けられた前記第２トレンチの底面を覆う前記第２半導体領域間の幅は、前記活性部に設けられた前記第２トレンチの底面を覆う前記第２半導体領域と前記活性部に設けられた前記第１トレンチの底面を覆う前記第２半導体領域との間の幅より狭いことを特徴とする請求項２に記載の半導体装置。
  4. 前記活性部に設けられた前記第２トレンチの内部に設けられた前記導電層および前記ゲートパッド部に設けられた前記第２トレンチの内部に設けられた前記導電層は、異なる材料による電極を積層していることを特徴とする請求項２または３に記載の半導体装置。
  5. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域と、
    前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体層と前記第１半導体領域の表面に設けられた第１電極と、
    前記第１半導体層に接する導電層と、
    前記導電層と前記第１半導体層とのショットキー接合で構成されたショットキーバリアダイオードと、
    を備え、
    前記ゲート電極と電気的に接続されるゲートパッド部に、前記第２半導体層と分離して所定の距離離れている第２導電型の第３半導体領域を有することを特徴とする半導体装置。
  6. 前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する複数のトレンチと、
    前記第１半導体層の内部に、前記第２半導体層と離して選択的に設けられた、前記トレンチの底面を覆う第２導電型の第２半導体領域と、
    を備え、
    前記ゲート電極は、複数の前記トレンチのうちの一部の第１トレンチの内部にゲート絶縁膜を介して設けられ、
    前記所定の距離は、主電流が流れる活性部に設けられた前記第２半導体領域間の幅より狭いことを特徴とする請求項５に記載の半導体装置。
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