WO2023140253A1 - 半導体装置 - Google Patents

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WO2023140253A1
WO2023140253A1 PCT/JP2023/001200 JP2023001200W WO2023140253A1 WO 2023140253 A1 WO2023140253 A1 WO 2023140253A1 JP 2023001200 W JP2023001200 W JP 2023001200W WO 2023140253 A1 WO2023140253 A1 WO 2023140253A1
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contact
gate
end region
trench portion
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洋輔 桜井
晴司 野口
浩介 吉田
竜太郎 浜崎
拓弥 山田
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富士電機株式会社
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    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode

Definitions

  • the present invention relates to semiconductor devices.
  • Patent Document 1 Japanese Patent Laid-Open No. 2019-91892
  • the breakdown voltage or withstand capacity of the semiconductor device does not decrease.
  • a semiconductor device may comprise a semiconductor substrate having a top surface and a bottom surface and including a drift region of a first conductivity type. Any one of the above semiconductor devices may include a second conductivity type base region provided between the drift region and the upper surface of the semiconductor substrate. Any one of the semiconductor devices described above may include a plurality of trench portions including a gate trench portion and a dummy trench portion provided from the upper surface of the semiconductor substrate to below the base region. Any one of the above semiconductor devices may include a first lower end region of a second conductivity type provided in contact with lower ends of two or more trench portions including the gate trench portion.
  • any one of the above semiconductor devices may include an isolation region that does not overlap the first lower end region when viewed from above.
  • the isolation region may have a second conductivity type second lower end region provided in contact with lower ends of one or more trench portions including the gate trench portion.
  • the number of trench portions contacted by one second lower end region may be less than the number of trench portions contacted by one first lower end region.
  • one of the second lower end regions may be in contact with the lower end of one of the gate trench portions and may not be in contact with the lower ends of the gate trench portions other than the gate trench portion.
  • one of the first lower end regions may be in contact with lower ends of the plurality of gate trench portions and the plurality of dummy trench portions.
  • one of the second lower end regions may be in contact with the lower end of one of the gate trench portions and may not be in contact with the lower end of the trench portion arranged next to the gate trench portion.
  • one of the second lower end regions may be in contact with the lower end of one of the gate trench portions and may be in contact with the lower end of the dummy trench portion arranged next to the gate trench portion.
  • any one of the above semiconductor devices may include a well region of a second conductivity type which is arranged at a position different from the first lower end region when viewed from above, is provided from the upper surface of the semiconductor substrate to below the base region, and has a higher doping concentration than the base region.
  • Any one of the semiconductor devices described above may include a third lower end region of the second conductivity type provided in contact with the lower end of the dummy trench portion.
  • the dummy trench portion with which the third lower end region is in contact may be arranged next to the gate trench portion with which the second lower end region is in contact.
  • the third bottom region may be separated from any of the first bottom region, the second bottom region and the well region.
  • a plurality of the second lower end regions may be arranged apart from each other along the longitudinal direction of the gate trench portion.
  • the isolation region may be sandwiched between the two first lower end regions when viewed from above.
  • the gate trench portion may have a gate insulating film and a gate conductive portion insulated from the semiconductor substrate by the gate insulating film.
  • the gate conductive portion in at least one of the gate trench portions in contact with the second lower end region may be shorter in the depth direction than the gate conductive portion in the gate trench portion in contact with the first lower end region.
  • two or more dummy trench portions that are not in contact with the first lower end region and the second lower end region may be continuously arranged next to the gate trench portion that is in contact with the first lower end region.
  • Any one of the semiconductor devices described above may include a fourth lower end region of the second conductivity type provided in contact with the lower ends of the two or more dummy trench portions arranged in succession.
  • the gate trench portion may have a gate insulating film and a gate conductive portion insulated from the semiconductor substrate by the gate insulating film.
  • the gate conductive portion at a position in contact with the gate insulating film may be longer in the depth direction than the gate conductive portion at a position farthest from the gate insulating film.
  • At least one of the gate trench portions contacting the second lower end region may be shorter in the depth direction than the gate trench portion contacting the first lower end region.
  • the isolation region may include one or more of the dummy trench portions. In any one of the semiconductor devices described above, at least one of the dummy trench portions of the isolation region may be longer in the depth direction than the dummy trench portion in contact with the first lower end region.
  • any one of the semiconductor devices described above may include an emitter region of the first conductivity type exposed on the upper surface of the semiconductor substrate, provided in contact with the gate trench portion, and having a doping concentration higher than that of the drift region.
  • Any one of the above semiconductor devices may include contact regions of the second conductivity type exposed on the upper surface of the semiconductor substrate, arranged alternately with the emitter regions along the longitudinal direction of the gate trench portion, and having a higher doping concentration than the base region.
  • the second lower end region may be arranged to overlap the emitter region when viewed from above.
  • Any one of the above semiconductor devices may include a collector region of the second conductivity type provided in contact with the lower surface of the semiconductor substrate.
  • any one of the semiconductor devices described above may include a first conductivity type source region exposed on the upper surface of the semiconductor substrate, provided in contact with the gate trench portion, and having a higher doping concentration than the drift region.
  • Any one of the semiconductor devices described above may include contact regions of a second conductivity type exposed on the upper surface of the semiconductor substrate, arranged alternately with the source regions along the longitudinal direction of the gate trench portion, and having a higher doping concentration than the base region.
  • the second lower end region may be arranged to overlap the source region when viewed from above.
  • Any one of the above semiconductor devices may include a drain region of the first conductivity type provided in contact with the lower surface of the semiconductor substrate.
  • the second lower end regions separated from each other may be provided for each of the two or more gate trench portions.
  • a second aspect of the present invention provides a semiconductor device.
  • a semiconductor device may comprise a semiconductor substrate having a top surface and a bottom surface and including a drift region of a first conductivity type. Any one of the above semiconductor devices may include a second conductivity type base region provided between the drift region and the upper surface of the semiconductor substrate. Any one of the semiconductor devices described above may include a plurality of trench portions including a gate trench portion and a dummy trench portion provided from the upper surface of the semiconductor substrate to below the base region. Any one of the above semiconductor devices may include a second conductivity type second lower end region provided in contact with lower ends of one or more trench portions including the gate trench portion. In any one of the above semiconductor devices, the gate trench portion in contact with the second lower end region may be shorter in the depth direction than at least one other gate trench portion.
  • FIG. 1 is a top view showing an example of a semiconductor device 100 according to one embodiment of the present invention
  • FIG. 2 is an enlarged view of a region D in FIG. 1
  • FIG. 3 is a diagram showing an example of an ee cross section in FIG. 2
  • FIG. 3 is a diagram showing an arrangement example of a well region 11 and a first lower end region 202 in top view
  • FIG. 5 is a diagram showing an example of the ff cross section in FIG. 4
  • FIG. 10 is a diagram showing another arrangement example of gate trench portions 40 and dummy trench portions 30
  • FIG. 10 is a diagram showing an example of the electric field distribution in the X-axis direction at the depth position of the lower end of the trench portion;
  • FIG. 10 is a diagram showing an example of the electric field distribution in the X-axis direction at the depth position of the lower end of the trench portion;
  • FIG. 10 is a diagram showing an example of the electric field distribution in the X-axis direction at the depth position of the lower
  • FIG. 10 is a diagram showing another example of the second lower end region 205; 3 is an enlarged view of the vicinity of a first lower end region 202 and a second lower end region 205;
  • FIG. 9B is a diagram illustrating an example of a forming process of FIG. 9A;
  • 8 is a diagram showing another configuration example of the isolation region 204;
  • FIG. FIG. 4 is a diagram showing an example of doping concentration distribution in the Z-axis direction of a first bottom region 202, a second bottom region 205, and a third bottom region 207;
  • FIG. 10 is a diagram showing another example of the isolation region 204;
  • FIG. 10 is a diagram showing another example of the isolation region 204;
  • FIG. 5 is a diagram showing an example of a gg cross section in FIG.
  • FIG. 6 is a diagram showing an example of the hh cross section in FIG. 5;
  • FIG. 6 is a diagram showing an example of the hh cross section in FIG. 5;
  • 4A and 4B are diagrams showing a part of steps of a method of manufacturing the semiconductor device 100;
  • FIG. It is a figure explaining an example of bottom area
  • FIG. 5 is a diagram showing an example of a jj cross section in FIG. 4;
  • FIG. 10 is a diagram showing another example of the ff cross section;
  • FIG. 8 is a diagram showing another structural example of the isolation region 204;
  • FIG. 8 is a diagram showing another structural example of the isolation region 204;
  • FIG. 8 is a diagram showing another structural example of the isolation region 204;
  • FIG. 8 is a diagram showing another structural example of the isolation region 204;
  • FIG. 8 is a diagram showing another structural example of the isolation region 204;
  • FIG. 8 is a diagram showing another structural example of
  • one side in the direction parallel to the depth direction of the semiconductor substrate is called “upper”, and the other side is called “lower”.
  • One of the two main surfaces of a substrate, layer or other member is called the upper surface and the other surface is called the lower surface.
  • the directions of “up” and “down” are not limited to the direction of gravity or the direction when the semiconductor device is mounted.
  • the Cartesian coordinate axes only specify the relative positions of the components and do not limit any particular orientation.
  • the Z axis does not limit the height direction with respect to the ground.
  • the +Z-axis direction and the ⁇ Z-axis direction are directions opposite to each other.
  • the Z-axis direction is described without indicating positive or negative, it means a direction parallel to the +Z-axis and -Z-axis.
  • orthogonal axes parallel to the upper and lower surfaces of the semiconductor substrate are defined as the X-axis and the Y-axis.
  • the axis perpendicular to the upper and lower surfaces of the semiconductor substrate is defined as the Z-axis.
  • the Z-axis direction may be referred to as the depth direction.
  • a direction parallel to the upper and lower surfaces of the semiconductor substrate, including the X-axis and Y-axis may be referred to as a horizontal direction.
  • the region from the center of the semiconductor substrate in the depth direction to the upper surface of the semiconductor substrate may be referred to as the upper surface side.
  • the region from the center of the semiconductor substrate in the depth direction to the bottom surface of the semiconductor substrate may be referred to as the bottom surface side.
  • the conductivity type of the doping region doped with impurities is described as P-type or N-type.
  • impurities may specifically refer to either N-type donors or P-type acceptors, and may also be referred to as dopants.
  • doping means introducing donors or acceptors into a semiconductor substrate to make it a semiconductor exhibiting N-type conductivity or a semiconductor exhibiting P-type conductivity.
  • doping concentration means the concentration of donors or the concentration of acceptors at thermal equilibrium.
  • the net doping concentration means the net concentration including charge polarity, where the donor concentration is the positive ion concentration and the acceptor concentration is the negative ion concentration.
  • the donor concentration is N D and the acceptor concentration is N A , then the net net doping concentration at any location is N D ⁇ N A.
  • net doping concentration may be simply referred to as doping concentration.
  • a donor has the function of supplying electrons to a semiconductor.
  • the acceptor has the function of receiving electrons from the semiconductor.
  • Donors and acceptors are not limited to impurities per se.
  • a VOH defect which is a combination of vacancies (V), oxygen (O), and hydrogen (H) present in a semiconductor, functions as a donor that supplies electrons.
  • VOH defects are sometimes referred to herein as hydrogen donors.
  • the semiconductor substrate herein is distributed throughout with N-type bulk donors.
  • Bulk donors are donors from dopants that are substantially uniformly contained within the ingot during the manufacture of the ingot from which the semiconductor substrate is made.
  • the bulk donor in this example is an element other than hydrogen.
  • Bulk donor dopants include, but are not limited to, phosphorus, antimony, arsenic, selenium or sulfur.
  • the bulk donor in this example is phosphorus.
  • Bulk donors are also included in the P-type regions.
  • the semiconductor substrate may be a wafer cut from a semiconductor ingot, or may be a chip obtained by singulating the wafer.
  • Semiconductor ingots may be manufactured by any of the Czochralski method (CZ method), the magnetic field applied Czochralski method (MCZ method), and the float zone method (FZ method).
  • the ingot in this example is manufactured by the MCZ method.
  • the oxygen concentration contained in the substrate manufactured by the MCZ method is 1 ⁇ 10 17 to 7 ⁇ 10 17 /cm 3 .
  • the oxygen concentration contained in the substrate manufactured by the FZ method is 1 ⁇ 10 15 to 5 ⁇ 10 16 /cm 3 .
  • a higher oxygen concentration tends to generate hydrogen donors more easily.
  • the bulk donor concentration may be the chemical concentration of bulk donors distributed throughout the semiconductor substrate and may be between 90% and 100% of the chemical concentration.
  • a non-doped substrate that does not contain a dopant such as phosphorus may be used as the semiconductor substrate.
  • the bulk donor concentration (D0) of the non-doped substrate is, for example, 1 ⁇ 10 10 /cm 3 or more and 5 ⁇ 10 12 /cm 3 or less.
  • the bulk donor concentration (D0) of the non-doped substrate is preferably 1 ⁇ 10 11 /cm 3 or higher.
  • the bulk donor concentration (D0) of the non-doped substrate is preferably 5 ⁇ 10 12 /cm 3 or less.
  • Each concentration in the present invention may be a value at room temperature. As an example of the value at room temperature, the value at 300 K (Kelvin) (approximately 26.9° C.) may be used.
  • the term "P+ type” or “N+ type” means that the doping concentration is higher than that of the P type or N type
  • the term “P-type” or “N- type” means that the doping concentration is lower than that of the P type or N type
  • the term P++ type or N++ type in this specification means that the doping concentration is higher than that of the P+ type or N+ type.
  • the unit system in this specification is the SI unit system unless otherwise specified. The unit of length is sometimes displayed in cm, but various calculations may be performed after converting to meters (m).
  • chemical concentration refers to the atomic density of impurities measured regardless of the state of electrical activation. Chemical concentrations can be measured, for example, by secondary ion mass spectroscopy (SIMS).
  • the net doping concentrations mentioned above can be measured by the voltage-capacitance method (CV method).
  • the carrier concentration measured by the spreading resistance measurement method (SR method) may be used as the net doping concentration.
  • the carrier concentration measured by the CV method or SR method may be a value in thermal equilibrium.
  • the donor concentration is sufficiently higher than the acceptor concentration in the N-type region, the carrier concentration in the region may be used as the donor concentration.
  • the carrier concentration in that region may be used as the acceptor concentration.
  • the doping concentration of the N-type regions is sometimes referred to herein as the donor concentration
  • the doping concentration of the P-type regions is sometimes referred to as the acceptor concentration.
  • the peak value may be taken as the concentration of donors, acceptors or net doping in the region.
  • the average value of the concentration of donors, acceptors or net doping in the region may be used as the concentration of donors, acceptors or net doping.
  • atoms/cm 3 or /cm 3 are used to express concentration per unit volume. This unit is used for donor or acceptor concentrations, or chemical concentrations, within a semiconductor substrate. The atoms notation may be omitted.
  • the carrier concentration measured by the SR method may be lower than the donor or acceptor concentration.
  • the carrier mobility of the semiconductor substrate may be lower than the value in the crystalline state. A decrease in carrier mobility is caused by scattering of carriers due to disorder of the crystal structure due to lattice defects or the like.
  • the donor or acceptor concentration calculated from the carrier concentration measured by the CV method or the SR method may be lower than the chemical concentration of the element representing the donor or acceptor.
  • the donor concentration of phosphorus or arsenic as a donor or the acceptor concentration of boron (boron) as an acceptor in a silicon semiconductor is about 99% of these chemical concentrations.
  • the donor concentration of hydrogen serving as a donor in a silicon semiconductor is about 0.1% to 10% of the chemical concentration of hydrogen.
  • FIG. 1 is a top view showing an example of a semiconductor device 100 according to one embodiment of the present invention.
  • FIG. 1 shows the positions of each member projected onto the upper surface of the semiconductor substrate 10 .
  • FIG. 1 only some members of the semiconductor device 100 are shown, and some members are omitted.
  • a semiconductor device 100 includes a semiconductor substrate 10 .
  • the semiconductor substrate 10 is a substrate made of a semiconductor material.
  • the semiconductor substrate 10 is a silicon substrate.
  • the semiconductor substrate 10 has an edge 162 when viewed from above. In this specification, simply referring to a top view means viewing from the top side of the semiconductor substrate 10 .
  • the semiconductor substrate 10 of this example has two sets of edges 162 facing each other when viewed from above. In FIG. 1 , the X-axis and Y-axis are parallel to one of the edges 162 . Also, the Z-axis is perpendicular to the upper surface of the semiconductor substrate 10 .
  • An active portion 160 is provided on the semiconductor substrate 10 .
  • the active portion 160 is a region through which a main current flows in the depth direction between the upper and lower surfaces of the semiconductor substrate 10 when the semiconductor device 100 operates.
  • An emitter electrode is provided above the active portion 160, but is omitted in FIG.
  • the active portion 160 may refer to a region overlapping the emitter electrode when viewed from above. Also, the active portion 160 may include a region sandwiched between the active portions 160 when viewed from above.
  • the active section 160 is provided with a transistor section 70 including a transistor element such as an IGBT (Insulated Gate Bipolar Transistor).
  • the active portion 160 may further include a diode portion 80 including a diode element such as a freewheeling diode (FWD).
  • FWD freewheeling diode
  • the transistor portions 70 and the diode portions 80 are alternately arranged along a predetermined arrangement direction (X-axis direction in this example) on the upper surface of the semiconductor substrate 10 .
  • the semiconductor device 100 of this example is a reverse conducting IGBT (RC-IGBT).
  • the region where the transistor section 70 is arranged is denoted by the symbol "I”
  • the region where the diode section 80 is arranged is denoted by the symbol "F”.
  • the direction perpendicular to the arrangement direction in top view may be referred to as the stretching direction (the Y-axis direction in FIG. 1).
  • the transistor section 70 and the diode section 80 may each have a length in the extending direction. That is, the length in the Y-axis direction of the transistor section 70 is greater than the width in the X-axis direction. Similarly, the length in the Y-axis direction of the diode section 80 is greater than the width in the X-axis direction.
  • the extending direction of the transistor portion 70 and the diode portion 80 may be the same as the longitudinal direction of each trench portion described later.
  • the diode section 80 has an N+ type cathode region in a region in contact with the lower surface of the semiconductor substrate 10 .
  • the region provided with the cathode region is referred to as the diode section 80 . That is, the diode portion 80 is a region that overlaps with the cathode region when viewed from above.
  • a P+ type collector region may be provided on the lower surface of the semiconductor substrate 10 in a region other than the cathode region.
  • the diode section 80 may also include an extension region 81 extending in the Y-axis direction from the diode section 80 to the gate wiring described later.
  • a collector region is provided on the lower surface of the extension region 81 .
  • the transistor section 70 has a P+ type collector region in a region in contact with the lower surface of the semiconductor substrate 10 .
  • a gate structure having an N-type emitter region, a P-type base region, a gate conductive portion, and a gate insulating film is periodically arranged on the upper surface side of the semiconductor substrate 10 .
  • the semiconductor device 100 may have one or more pads above the semiconductor substrate 10 .
  • the semiconductor device 100 of this example has a gate pad 164 .
  • Semiconductor device 100 may have pads such as an anode pad, a cathode pad, and a current sensing pad. Each pad is arranged near the edge 162 .
  • the vicinity of the edge 162 refers to a region between the edge 162 and the emitter electrode in top view.
  • each pad may be connected to an external circuit via a wiring such as a wire.
  • a gate potential is applied to the gate pad 164 .
  • Gate pad 164 is electrically connected to the conductive portion of the gate trench portion of active portion 160 .
  • the semiconductor device 100 includes a gate wiring that connects the gate pad 164 and the gate trench portion. In FIG. 1, the gate wiring is hatched with oblique lines.
  • the gate wiring of this example has a peripheral gate wiring 130 and an active side gate wiring 131 .
  • the peripheral gate wiring 130 is arranged between the active portion 160 and the edge 162 of the semiconductor substrate 10 when viewed from above.
  • the peripheral gate wiring 130 of this example surrounds the active portion 160 when viewed from above.
  • a region surrounded by the peripheral gate wiring 130 in a top view may be the active portion 160 .
  • a well region is formed below the gate wiring.
  • a well region is a P-type region having a higher concentration than a base region, which will be described later, and is formed from the upper surface of the semiconductor substrate 10 to a position deeper than the base region.
  • a region surrounded by the well region in top view may be the active portion 160 .
  • the peripheral gate wiring 130 is connected to the gate pad 164 .
  • the peripheral gate wiring 130 is arranged above the semiconductor substrate 10 .
  • the peripheral gate wiring 130 may be a metal wiring containing aluminum or the like.
  • the active side gate wiring 131 is provided in the active portion 160 .
  • variations in wiring length from the gate pad 164 can be reduced for each region of the semiconductor substrate 10 .
  • the peripheral gate wiring 130 and the active side gate wiring 131 are connected to the gate trench portion of the active portion 160 .
  • the peripheral gate wiring 130 and the active side gate wiring 131 are arranged above the semiconductor substrate 10 .
  • the peripheral gate wiring 130 and the active side gate wiring 131 may be wirings formed of a semiconductor such as polysilicon doped with impurities.
  • the active side gate wiring 131 may be connected to the peripheral gate wiring 130 .
  • the active-side gate wiring 131 of this example extends in the X-axis direction from one peripheral gate wiring 130 sandwiching the active portion 160 to the other peripheral gate wiring 130 so as to cross the active portion 160 at substantially the center in the Y-axis direction.
  • the transistor portions 70 and the diode portions 80 may be alternately arranged in the X-axis direction in each divided region.
  • the semiconductor device 100 may also include a temperature sensing section (not shown), which is a PN junction diode made of polysilicon or the like, and a current detecting section (not shown) that simulates the operation of the transistor section provided in the active section 160.
  • a temperature sensing section (not shown)
  • a current detecting section (not shown) that simulates the operation of the transistor section provided in the active section 160.
  • the semiconductor device 100 of this example includes an edge termination structure portion 90 between the active portion 160 and the edge 162 when viewed from above.
  • the edge termination structure 90 in this example is located between the peripheral gate line 130 and the edge 162 .
  • the edge termination structure 90 reduces electric field concentration on the upper surface side of the semiconductor substrate 10 .
  • Edge termination structure 90 may include at least one of a guard ring, a field plate, and a resurf annularly surrounding active portion 160 .
  • FIG. 2 is an enlarged view of area D in FIG. Region D is a region including transistor section 70 , diode section 80 , and active-side gate wiring 131 .
  • the semiconductor device 100 of this example includes a gate trench portion 40 , a dummy trench portion 30 , a well region 11 , an emitter region 12 , a base region 14 and a contact region 15 provided inside the upper surface side of the semiconductor substrate 10 .
  • Each of the gate trench portion 40 and the dummy trench portion 30 is an example of the trench portion.
  • the semiconductor device 100 of this example also includes an emitter electrode 52 and an active-side gate wiring 131 provided above the upper surface of the semiconductor substrate 10 . Emitter electrode 52 and active-side gate line 131 are provided separately from each other.
  • An interlayer insulating film is provided between the emitter electrode 52 and the active-side gate wiring 131 and the upper surface of the semiconductor substrate 10, but is omitted in FIG.
  • a contact hole 54 is provided through the interlayer insulating film of this example. In FIG. 2, each contact hole 54 is hatched with oblique lines.
  • the emitter electrode 52 is provided above the gate trench portion 40 , the dummy trench portion 30 , the well region 11 , the emitter region 12 , the base region 14 and the contact region 15 .
  • Emitter electrode 52 contacts emitter region 12 , contact region 15 and base region 14 on the upper surface of semiconductor substrate 10 through contact hole 54 .
  • the emitter electrode 52 is connected to the dummy conductive portion in the dummy trench portion 30 through a contact hole provided in the interlayer insulating film.
  • the emitter electrode 52 may be connected to the dummy conductive portion of the dummy trench portion 30 at the tip of the dummy trench portion 30 in the Y-axis direction.
  • the dummy conductive portion of dummy trench portion 30 may not be connected to emitter electrode 52 and gate conductive portion, and may be controlled to a potential different from the potential of emitter electrode 52 and the potential of the gate conductive portion.
  • the active-side gate wiring 131 is connected to the gate trench portion 40 through a contact hole provided in the interlayer insulating film.
  • the active-side gate wiring 131 may be connected to the gate conductive portion of the gate trench portion 40 at the tip portion 41 of the gate trench portion 40 in the Y-axis direction.
  • the active-side gate wiring 131 is not connected to the dummy conductive portion within the dummy trench portion 30 .
  • the emitter electrode 52 is made of a material containing metal.
  • FIG. 2 shows the range in which the emitter electrode 52 is provided.
  • the emitter electrode 52 is made of aluminum or a metal alloy such as an aluminum-silicon alloy such as AlSi, AlSiCu.
  • the emitter electrode 52 may have a barrier metal made of titanium, a titanium compound, or the like under the region made of aluminum or the like. Further, the contact hole may have a plug formed by embedding tungsten or the like so as to be in contact with the barrier metal and the aluminum or the like.
  • the well region 11 is provided so as to overlap with the active side gate wiring 131 .
  • the well region 11 is also provided extending with a predetermined width in a range not overlapping the active side gate wiring 131 .
  • the well region 11 of this example is provided away from the Y-axis direction end of the contact hole 54 on the active side gate wiring 131 side.
  • the well region 11 is a second conductivity type region having a higher doping concentration than the base region 14 .
  • the base region 14 in this example is of P ⁇ type and the well region 11 is of P+ type.
  • Each of the transistor section 70 and the diode section 80 has a plurality of trench sections arranged in the arrangement direction.
  • one or more gate trench sections 40 and one or more dummy trench sections 30 are alternately provided along the arrangement direction.
  • a plurality of dummy trench portions 30 are provided along the array direction in the diode portion 80 of this example.
  • the gate trench portion 40 is not provided in the diode portion 80 of this example.
  • the gate trench portion 40 of this example may have two linear portions 39 extending along the extending direction perpendicular to the arrangement direction (trench portions linear along the extending direction) and a tip portion 41 connecting the two linear portions 39.
  • the stretching direction in FIG. 2 is the Y-axis direction.
  • At least a portion of the tip portion 41 is preferably provided in a curved shape when viewed from above.
  • the dummy trench portions 30 are provided between the straight portions 39 of the gate trench portions 40 .
  • One dummy trench portion 30 may be provided between the straight portions 39, or a plurality of dummy trench portions 30 may be provided.
  • the dummy trench portion 30 may have a linear shape extending in the extending direction, and may have a linear portion 29 and a tip portion 31 like the gate trench portion 40 .
  • the semiconductor device 100 shown in FIG. 2 includes both linear dummy trench portions 30 without tip portions 31 and dummy trench portions 30 with tip portions 31 .
  • the diffusion depth of the well region 11 may be deeper than the depths of the gate trench portion 40 and the dummy trench portion 30 .
  • Y-axis direction ends of the gate trench portion 40 and the dummy trench portion 30 are provided in the well region 11 when viewed from above. That is, the bottom of each trench in the depth direction is covered with the well region 11 at the end of each trench in the Y-axis direction. As a result, electric field concentration at the bottom of each trench can be relaxed.
  • a mesa portion is provided between each trench portion in the arrangement direction.
  • the mesa portion refers to a region sandwiched between trench portions inside the semiconductor substrate 10 .
  • the upper end of the mesa portion is the upper surface of the semiconductor substrate 10 .
  • the depth position of the lower end of the mesa portion is the same as the depth position of the lower end of the trench portion.
  • the mesa portion of this example extends in the extension direction (Y-axis direction) along the trench on the upper surface of the semiconductor substrate 10 .
  • the transistor section 70 is provided with a mesa section 60 and the diode section 80 is provided with a mesa section 61 .
  • simply referring to the mesa portion refers to the mesa portion 60 and the mesa portion 61 respectively.
  • a base region 14 is provided in each mesa portion. Of the base regions 14 exposed on the upper surface of the semiconductor substrate 10 in the mesa portion, the region arranged closest to the active-side gate wiring 131 is referred to as a base region 14-e. Although FIG. 2 shows the base region 14-e arranged at one end in the extending direction of each mesa, the base region 14-e is also arranged at the other end of each mesa. In each mesa portion, at least one of the first conductivity type emitter region 12 and the second conductivity type contact region 15 may be provided in a region sandwiched between the base regions 14-e when viewed from above.
  • the emitter region 12 in this example is of N+ type and the contact region 15 is of P+ type. Emitter region 12 and contact region 15 may be provided between base region 14 and the upper surface of semiconductor substrate 10 in the depth direction.
  • the mesa portion 60 of the transistor portion 70 has the emitter region 12 exposed on the upper surface of the semiconductor substrate 10 .
  • the emitter region 12 is provided in contact with the gate trench portion 40 .
  • the mesa portion 60 in contact with the gate trench portion 40 may be provided with the contact region 15 exposed to the upper surface of the semiconductor substrate 10 .
  • Each of the contact region 15 and the emitter region 12 in the mesa portion 60 is provided from one trench portion to the other trench portion in the X-axis direction.
  • the contact regions 15 and the emitter regions 12 of the mesa portion 60 are alternately arranged along the extension direction (Y-axis direction) of the trench portion.
  • the contact regions 15 and the emitter regions 12 of the mesa portion 60 may be provided in stripes along the extending direction (Y-axis direction) of the trench portion.
  • an emitter region 12 is provided in a region in contact with the trench portion, and a contact region 15 is provided in a region sandwiched between the emitter regions 12 .
  • the mesa portion 61 of the diode portion 80 is not provided with the emitter region 12 .
  • a base region 14 and a contact region 15 may be provided on the upper surface of the mesa portion 61 .
  • a contact region 15 may be provided in a region between the base regions 14-e on the upper surface of the mesa portion 61 so as to be in contact with each base region 14-e.
  • a base region 14 may be provided in a region sandwiched between the contact regions 15 on the upper surface of the mesa portion 61 .
  • the base region 14 may be arranged over the entire region sandwiched between the contact regions 15 .
  • a contact hole 54 is provided above each mesa portion.
  • the contact hole 54 is arranged in a region sandwiched between the base regions 14-e.
  • the contact hole 54 of this example is provided above each region of the contact region 15 , the base region 14 and the emitter region 12 .
  • Contact hole 54 is not provided in a region corresponding to base region 14 - e and well region 11 .
  • the contact hole 54 may be arranged in the center of the mesa portion 60 in the arrangement direction (X-axis direction).
  • an N+ type cathode region 82 is provided in a region adjacent to the lower surface of the semiconductor substrate 10 .
  • a P + -type collector region 22 may be provided in a region of the lower surface of the semiconductor substrate 10 where the cathode region 82 is not provided.
  • Cathode region 82 and collector region 22 are provided between lower surface 23 of semiconductor substrate 10 and buffer region 20 . In FIG. 2, the boundary between cathode region 82 and collector region 22 is indicated by a dotted line.
  • the cathode region 82 is arranged apart from the well region 11 in the Y-axis direction. As a result, the distance between the P-type region (well region 11), which has a relatively high doping concentration and is formed to a deep position, and the cathode region 82 can be secured, and the withstand voltage can be improved.
  • the end of the cathode region 82 in the Y-axis direction in this example is located farther from the well region 11 than the end of the contact hole 54 in the Y-axis direction.
  • the end of the cathode region 82 in the Y-axis direction may be arranged between the well region 11 and the contact hole 54 .
  • FIG. 3 is a diagram showing an example of the ee cross section in FIG.
  • the ee section is the XZ plane passing through emitter region 12 and cathode region 82 .
  • the semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52 and a collector electrode 24 in the cross section.
  • the interlayer insulating film 38 is provided on the upper surface of the semiconductor substrate 10 .
  • the interlayer insulating film 38 is a film including at least one layer of an insulating film such as silicate glass doped with an impurity such as boron or phosphorus, a thermal oxide film, and other insulating films.
  • the contact hole 54 described with reference to FIG. 2 is provided in the interlayer insulating film 38 .
  • the emitter electrode 52 is provided above the interlayer insulating film 38 .
  • Emitter electrode 52 is in contact with top surface 21 of semiconductor substrate 10 through contact hole 54 in interlayer insulating film 38 .
  • a collector electrode 24 is provided on the lower surface 23 of the semiconductor substrate 10 .
  • Emitter electrode 52 and collector electrode 24 are made of a metal material such as aluminum.
  • the direction (Z-axis direction) connecting the emitter electrode 52 and the collector electrode 24 is referred to as the depth direction.
  • the semiconductor substrate 10 has an N-type or N ⁇ type drift region 18 .
  • Drift region 18 is provided in each of transistor section 70 and diode section 80 .
  • an N+ type emitter region 12 and a P ⁇ type base region 14 are provided in order from the upper surface 21 side of the semiconductor substrate 10. As shown in FIG. A drift region 18 is provided below the base region 14 .
  • the mesa portion 60 may be provided with an N+ type accumulation region 16 . Accumulation region 16 is disposed between base region 14 and drift region 18 .
  • the emitter region 12 is exposed on the upper surface 21 of the semiconductor substrate 10 and provided in contact with the gate trench portion 40 .
  • the emitter region 12 may be in contact with trench portions on both sides of the mesa portion 60 .
  • Emitter region 12 has a higher doping concentration than drift region 18 .
  • the base region 14 is provided below the emitter region 12 .
  • the base region 14 in this example is provided in contact with the emitter region 12 .
  • the base region 14 may contact trench portions on both sides of the mesa portion 60 .
  • the accumulation region 16 is provided below the base region 14 .
  • the accumulation region 16 is an N+ type region with a higher doping concentration than the drift region 18 . That is, the accumulation region 16 has a higher donor concentration than the drift region 18 .
  • the carrier injection promoting effect IE effect
  • the accumulation region 16 may be provided so as to cover the entire bottom surface of the base region 14 in each mesa portion 60 .
  • a P ⁇ type base region 14 is provided in the mesa portion 61 of the diode portion 80 in contact with the upper surface 21 of the semiconductor substrate 10 .
  • a drift region 18 is provided below the base region 14 .
  • An accumulation region 16 may be provided below the base region 14 in the mesa portion 61 .
  • An N+ type buffer region 20 may be provided under the drift region 18 in each of the transistor section 70 and the diode section 80 .
  • the doping concentration of buffer region 20 is higher than the doping concentration of drift region 18 .
  • Buffer region 20 may have a concentration peak with a higher doping concentration than drift region 18 .
  • the doping concentration of the concentration peak refers to the doping concentration at the apex of the concentration peak.
  • an average value of doping concentrations in a region where the doping concentration distribution is substantially flat may be used as the doping concentration of the drift region 18.
  • the buffer region 20 may have two or more concentration peaks in the depth direction (Z-axis direction) of the semiconductor substrate 10 .
  • the concentration peak of the buffer region 20 may be provided at the same depth position as the chemical concentration peak of hydrogen (protons) or phosphorus, for example.
  • Buffer region 20 may function as a field stop layer that prevents a depletion layer extending from the bottom edge of base region 14 from reaching P + -type collector region 22 and N + -type cathode region 82 .
  • a P+ type collector region 22 is provided under the buffer region 20 in the transistor section 70 .
  • the acceptor concentration of collector region 22 is higher than the acceptor concentration of base region 14 .
  • Collector region 22 may contain the same acceptor as base region 14 or may contain a different acceptor.
  • the acceptor of the collector region 22 is boron, for example.
  • An N+ type cathode region 82 is provided under the buffer region 20 in the diode section 80 .
  • the donor concentration in cathode region 82 is higher than the donor concentration in drift region 18 .
  • the donor of cathode region 82 is, for example, hydrogen or phosphorus. Note that the elements that serve as donors and acceptors in each region are not limited to the above examples.
  • Collector region 22 and cathode region 82 are exposed at lower surface 23 of semiconductor substrate 10 and connected to collector electrode 24 .
  • Collector electrode 24 may contact the entire bottom surface 23 of semiconductor substrate 10 .
  • Emitter electrode 52 and collector electrode 24 are made of a metal material such as aluminum.
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the upper surface 21 side of the semiconductor substrate 10 .
  • Each trench portion extends from the upper surface 21 of the semiconductor substrate 10 through the base region 14 to below the base region 14 .
  • the contact region 15 and/or the storage region 16 are provided, each trench section also passes through these doping regions.
  • the fact that the trench penetrates the doping region is not limited to the order of forming the doping region and then forming the trench.
  • a structure in which a doping region is formed between the trench portions after the trench portions are formed is also included in the structure in which the trench portion penetrates the doping regions.
  • the transistor section 70 is provided with the gate trench section 40 and the dummy trench section 30 .
  • the diode section 80 is provided with the dummy trench section 30 and is not provided with the gate trench section 40 .
  • the boundary between the diode section 80 and the transistor section 70 in the X-axis direction is the boundary between the cathode region 82 and the collector region 22 .
  • the gate trench portion 40 has a gate trench provided in the upper surface 21 of the semiconductor substrate 10, a gate insulating film 42 and a gate conductive portion 44.
  • a gate insulating film 42 is provided to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate insulating film 42 inside the gate trench. That is, the gate insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10 from each other.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate conductive portion 44 may be provided longer than the base region 14 in the depth direction.
  • the gate trench portion 40 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10 .
  • the gate conductive portion 44 is electrically connected to the gate wiring. When a predetermined gate voltage is applied to the gate conductive portion 44 , a channel is formed by an electron inversion layer in the surface layer of the interface contacting the gate trench portion 40 in the base region 14 .
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 in the cross section.
  • the dummy trench section 30 has a dummy trench provided in the upper surface 21 of the semiconductor substrate 10 , a dummy insulating film 32 and a dummy conductive section 34 .
  • the dummy conductive portion 34 is electrically connected to the emitter electrode 52 .
  • a dummy insulating film 32 is provided to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench and inside the dummy insulating film 32 .
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10 .
  • the dummy conductive portion 34 may be made of the same material as the gate conductive portion 44 .
  • the dummy conductive portion 34 is made of a conductive material such as polysilicon.
  • the dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction.
  • the gate trench portion 40 and the dummy trench portion 30 of this example are covered with an interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10 .
  • the bottoms of the dummy trench portion 30 and the gate trench portion 40 may be curved (curved in cross section) convex downward.
  • the depth position of the lower end of the gate trench portion 40 is defined as Zt.
  • the semiconductor device 100 of this example includes a P-type first lower end region 202 provided in contact with the lower end of the trench portion.
  • the doping concentration of the first bottom region 202 may be less than or equal to the doping concentration of the base region 14 .
  • the doping concentration of the first bottom region 202 in this example is lower than the doping concentration of the base region 14 .
  • the P-type dopant may be boron or aluminum.
  • the first lower end region 202 is arranged apart from the base region 14 .
  • An N-type region (at least one of the accumulation region 16 and the drift region 18 in this example) is provided between the first lower end region 202 and the base region 14 .
  • the first lower end region 202 is provided continuously so as to be in contact with the lower ends of two or more trench portions in the X-axis direction. That is, the first lower end region 202 is provided so as to cover the mesa portion between the trench portions. The first bottom region 202 may cover multiple mesas. The first lower end region 202 of this example is provided in contact with the lower ends of two or more trench portions including the gate trench portion 40 .
  • the first lower end region 202 may be in contact with the lower ends of two or more trench portions in each transistor portion 70 . Also, the first lower end region 202 may be in contact with the lower ends of two or more gate trench portions 40 in each transistor portion 70 . The first lower end region 202 may also contact the lower ends of two or more dummy trench portions 30 in each transistor portion 70 . The first bottom region 202 may be in contact with bottom ends of all the trench portions in at least one transistor portion 70 . Also, the first lower end region 202 may be in contact with the lower ends of all the gate trench portions 40 in at least one transistor portion 70 .
  • the first bottom end region 202 may be in contact with the bottom ends of two or more trench portions in each diode portion 80 .
  • the first bottom region 202 may be in contact with bottom ends of all the trench portions in at least one diode portion 80 .
  • the first lower end region 202 is provided extending in the Y-axis direction.
  • the length of the first lower end region 202 in the Y-axis direction is shorter than the length of the trench portion in the Y-axis direction.
  • the length of the first lower end region 202 in the Y-axis direction may be 50% or more, 70% or more, or 90% or more of the length of the trench portion in the Y-axis direction.
  • the first lower end region 202 By providing the first lower end region 202, it is possible to suppress the potential rise in the vicinity of the lower end of the trench portion when the semiconductor device 100 is turned on. Therefore, the gradient (dv/dt) of the waveform of the emitter-collector voltage during turn-on can be reduced, and noise in the voltage or current waveform during switching can be reduced.
  • the potential of the first lower end region 202 is different from the potential of the emitter electrode 52 .
  • the first lower end region 202 is arranged apart from the base region 14 connected to the emitter electrode 52 in the Z-axis direction.
  • the first lower end region 202 is arranged apart from the well region connected to the emitter electrode 52 when viewed from above.
  • the active portion 160 may have a portion where the first lower end region 202 is not provided in at least one of the X-axis direction and the Y-axis direction.
  • the first bottom region 202 may be an electrically floating region that is not connected to any electrodes.
  • FIG. 4 is a diagram showing an arrangement example of the well region 11 and the first lower end region 202 in top view.
  • the first bottom region 202 in this example is provided in the active portion 160 .
  • the first lower end region 202 may be provided in an area of 50% or more of the active portion 160 in top view, may be provided in an area of 70% or more, or may be provided in an area of 90% or more.
  • a well region 11 is provided below the gate wiring shown in FIG.
  • the well region 11 and the first lower end region 202 are arranged at different positions when viewed from above.
  • the well region 11 may be arranged so as to surround the first lower end region 202 in top view.
  • the well region 11 may surround each first bottom region 202 .
  • An isolation region 204 is provided between the well region 11 and the first lower end region 202 in top view.
  • the separation region 204 does not overlap the first lower end region 202 when viewed from above.
  • the separation region 204 is a region that separates the first lower end region 202 from other regions.
  • the isolation region 204 in this example includes an N-type region that separates the well region 11 and the first bottom region 202 .
  • the N-type region is the drift region 18, for example.
  • the N-type region is arranged to surround the first lower end region 202 in top view.
  • the well region 11 is arranged so as to surround the isolation region 204 in top view. In FIG. 4, the isolation region 204 is hatched with oblique lines.
  • the first lower end region 202 can be prevented from having the same potential as the well region 11 .
  • the first lower end region 202 is prevented from becoming the emitter potential, and the transistor section 70 and the diode section 80 can be operated.
  • the isolation region 204 is provided over the entire region of the active portion 160 where the first lower end region 202 is not provided. As shown in FIG. 19, if there is a portion in which the first bottom region 202 is not provided inside the active portion 160, the isolation region 204 may be provided in that portion as well. The isolation region 204 arranged inside the active portion 160 may be surrounded by the first lower end region 202 when viewed from above.
  • FIG. 5 is a diagram showing an example of the ff section in FIG.
  • the ff cross section is the XZ plane passing through the first lower end region 202 , isolation region 204 and well region 11 . That is, the ff section is the XZ plane near the boundary between the active portion 160 and the well region 11 .
  • FIG. 5 shows the structure of the semiconductor substrate 10 and omits the configuration of electrodes, insulating films, etc. arranged above and below the semiconductor substrate 10 . 5, the gate trench portion 40 is denoted by G, and the dummy trench portion 30 is denoted by E. As shown in FIG.
  • the ff cross section shown in FIG. 5 includes the transistor section 70 arranged at the end in the X-axis direction among the plurality of transistor sections 70 .
  • the structure of the transistor section 70 is similar to that of the transistor section 70 described with reference to FIGS. 5, one dummy trench portion 30 is arranged between two gate trench portions 40 like G/E/G/E/ . . .
  • two dummy trench portions 30 may be arranged between two gate trench portions 40 like G/E/E/G/E/E/ .
  • the arrangement of gate trench portions 40 and dummy trench portions 30 may have other structures.
  • the plurality of trench portions of the isolation region 204 may be arranged at regular intervals in the X-axis direction. The spacing of the trench portions of the isolation region 204 may be the same as the spacing of the trench portions of the transistor portion 70 .
  • a first lower end region 202 is provided at the lower end of the trench portion of the transistor portion 70 .
  • the center of the gate trench portion 40 (G) arranged at the end in the X-axis direction among the gate trench portions 40 (G) provided adjacent to the emitter region 12 is defined as the end portion of the transistor portion 70 in the X-axis direction.
  • the first lower end region 202 may extend outside the transistor portion 70 in the X-axis direction. That is, the first lower end region 202 may extend to a region where no gate structure including the gate trench portion 40 and the emitter region 12 is provided.
  • the well region 11 is provided from the upper surface 21 of the semiconductor substrate 10 to below the base region 14 .
  • the well region 11 is a P + -type region with a higher doping concentration than the base region 14 .
  • a region between the first lower end region 202 and the well region 11 in top view is an isolation region 204 .
  • One or more trench portions are provided in the isolation region 204 .
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided in the isolation region 204 of this example.
  • the arrangement of trench portions in the isolation region 204 in the X-axis direction may be the same as or different from that of the transistor portion 70 .
  • a base region 14 is provided in the mesa portion of the isolation region 204 .
  • a contact region 15 may be provided between the base region 14 and the top surface 21 of the semiconductor substrate 10 .
  • An emitter region 12 may be provided between the base region 14 and the upper surface 21 of the semiconductor substrate 10 .
  • the storage region 16 may or may not be provided in the mesa portion of the isolation region 204 .
  • the accumulation region 16 may be provided in one or more mesa portions closest to the transistor portion 70 among the mesa portions of the isolation region 204 .
  • the first lower end region 202 in this example is a P-type region with a lower doping concentration than the well region 11 .
  • the first lower end region 202 is arranged in at least a partial region of the transistor section 70 .
  • the first lower end region 202 of this example extends toward the well region 11 from the end of the transistor section 70 .
  • the first bottom region 202 may terminate at the edge of the transistor portion 70 or may terminate within the transistor portion 70 .
  • the isolation region 204 has one or more second bottom regions 205 .
  • the second lower end region 205 is a region of the second conductivity type provided in contact with the lower ends of one or more trench portions including the gate trench portion 40 .
  • the second bottom region 205 may have a higher doping concentration, a lower doping concentration, or the same doping concentration as the first bottom region 202 .
  • the second lower end region 205 may be provided continuously along the extending direction (Y-axis direction) of the trench portion.
  • the length of the second lower end region 205 in the Y-axis direction may be the same as the length of the first lower end region 202 in the Y-axis direction, and may be 80% or more and 120% or less of the length of the first lower end region 202 in the Y-axis direction.
  • the second lower end regions 205 may be provided discretely along the extending direction (Y-axis direction) of the trench portion.
  • the second lower end region 205 is provided between the first lower end region 202 and the well region 11 in top view.
  • the second lower end region 205 of this example is provided between the first lower end region 202 and the well region 11 in the X-axis direction.
  • the second bottom region 205 is provided separately from the first bottom region 202 and the well region 11 .
  • an N-type region such as the drift region 18 is provided between the second lower end region 205 and the first lower end region 202 .
  • An N-type region such as the drift region 18 is provided between the second lower end region 205 and the well region 11 when viewed from above.
  • an N-type region such as the drift region 18 is provided between two second lower end regions 205 in top view.
  • the distance between the first lower end region 202 and the second lower end region 205 in the X-axis direction may be larger or smaller than the width of the mesa portion in the isolation region 204 .
  • the distance between two adjacent second lower end regions 205 may be larger or smaller than the width of the mesa portion in the isolation region 204 .
  • the distance between the well region 11 and the second lower end region 205 may be larger or smaller than the width of the mesa portion in the isolation region 204 .
  • the potential of the second lower end region 205 differs from the potential of the emitter electrode 52 .
  • the second lower end region 205 is arranged away from the base region 14 connected to the emitter electrode 52 in the Z-axis direction.
  • the second lower end region 205 is arranged apart from the well region 11 connected to the emitter electrode 52 when viewed from above.
  • the second bottom region 205 may be an electrically floating region that is not connected to any electrodes.
  • the first lower end region 202 it is possible to suppress the potential rise in the vicinity of the lower end of the trench portion when the semiconductor device 100 is turned on. Therefore, the gradient (dv/dt) of the waveform of the emitter-collector voltage during turn-on can be reduced, and noise in the voltage or current waveform during switching can be reduced. Further, by providing the isolation region 204, the first lower end region 202 and the well region 11 can be separated, and the transistor section 70 and the diode section 80 can be operated. On the other hand, the electric field near the lower end of the trench portion is unbalanced between the region where the first lower end region 202 exists and the region where it does not exist. In particular, the electric field concentrates in the vicinity of the lower end of the gate trench portion 40 where the first lower end region 202 is not provided, and avalanche tends to occur, resulting in a decrease in clamping resistance and latch-up resistance.
  • a second lower end region 205 is provided at the lower end of at least one gate trench portion 40 in the isolation region 204 .
  • a second lower end region 205 may be provided for each of the two or more gate trench portions 40 in the isolation region 204 .
  • Each second bottom region 205 is separate from each other.
  • the second lower end region 205 is provided at the lower ends of all the gate trench portions 40 in the isolation region 204 .
  • each second lower end region 205 is in contact with the lower end of one gate trench portion 40 and is not in contact with the lower ends of other gate trench portions 40 other than the one gate trench portion 40 .
  • each second lower end region 205 is in contact with the lower end of one gate trench portion 40 and is not in contact with the lower ends of other trench portions.
  • the width of the second lower end region 205 in the X-axis direction may be smaller than, equal to, or larger than the width of the gate trench portion 40 in the X-axis direction.
  • the second lower end region 205 preferably covers the lowest portion of the gate trench portion 40 (bottom surface of the gate trench portion 40).
  • the second lower end region 205 may have a portion provided at the same depth position as the first lower end region 202 . That is, the Z-axis direction range in which the second lower end region 205 is provided and the Z-axis direction range in which the first lower end region 202 is provided may at least partially overlap. At least one of the drift region 18 and the accumulation region 16 may be arranged between the second bottom region 205 and the base region 14 .
  • FIG. 6 is a diagram showing another arrangement example of the gate trench portions 40 and the dummy trench portions 30.
  • FIG. Two dummy trench portions 30 are provided between two gate trench portions 40 in the active portion 160 of this example. Also, the gate trench portions 40 are not arranged continuously in the X direction. That is, one gate trench portion 40 and two dummy trench portions 30 are alternately arranged. Other structures are the same as the examples described in FIGS. Also in this example, one or more gate trench portions 40 of the isolation region 204 are provided with a second lower end region 205 .
  • the number of trench portions with which one second lower end region 205 is in contact is smaller than the number of trench portions with which one first lower end region 202 is in contact.
  • one second lower end region 205 is in contact with one trench portion, whereas one first lower end region 202 is in contact with a plurality of trench portions.
  • One first lower end region 202 may be in contact with the lower ends of the plurality of gate trench portions 40 and the plurality of dummy trench portions 30 .
  • FIG. 7 is a diagram showing an example distribution of the electric field in the X-axis direction at the depth position of the lower end of the trench portion.
  • FIG. 7 shows the electric field distribution when the transistor section 70 is turned off for a current five times or more (six times in this example) the rated current.
  • the symbol G indicates the position of the lower end of the gate trench portion 40 in the X-axis direction
  • the symbol E indicates the position of the lower end of the dummy trench portion 30 in the X-axis direction.
  • the positions in the X-axis direction where the first lower end region 202 and the second lower end region 205 are provided are schematically shown.
  • the solid line in FIG. 7 indicates the electric field distribution when the first lower end region 202 and the second lower end region 205 are provided as shown in FIG. 6, and the dashed line indicates the electric field distribution when only the first lower end region 202 is provided without providing the second lower end region 205.
  • the electric field increases at the lower end of the trench portion not covered with the first lower end region 202, as indicated by the dashed line in FIG.
  • electric field concentration is remarkable at the lower end of the gate trench portion 40 (G).
  • the electric field concentrates in the vicinity of the lower end of the gate trench portion 40, and avalanche tends to occur, resulting in a decrease in clamping resistance and latch-up resistance.
  • the withstand voltage and withstand capacity of the semiconductor device 100 can be improved.
  • FIG. 8 is a diagram showing another example of the second lower end region 205.
  • the second lower end region 205 of this example is in contact with the lower end of one gate trench portion 40 and also in contact with the lower end of the dummy trench portion 30 arranged next to the gate trench portion 40 in the X-axis direction.
  • the second lower end region 205 is in contact with the lower end of one gate trench portion 40 and the lower ends of two dummy trench portions 30 sandwiching the gate trench portion 40 in the X-axis direction.
  • No second lower end region 205 is provided below the mesa portion 60 sandwiched between the adjacent dummy trench portions 30 . That is, the second lower end regions 205 provided in adjacent dummy trench portions 30 are separated.
  • an N-type region is provided between the two separated second lower end regions 205 .
  • the N-type region is the drift region 18, for example.
  • FIG. 9A is an enlarged view of the vicinity of the first lower end region 202 and the second lower end region 205.
  • the second lower end region 205 of this example is in contact with the lower ends of the plurality of trench portions.
  • Dg be the doping concentration of the second lower end region 205 at the lower end of the gate trench portion 40 .
  • the doping concentration Dg may be the average value obtained by dividing the integrated value I D g of the doping concentration of the second lower end region 205 on the mm line passing through the lowest point of the gate trench portion 40 and parallel to the Z-axis by the width T2 in the depth direction from the upper end to the lower end of the second lower end region 205, or may be the maximum value.
  • Dd be the doping concentration of the second lower end region 205 at the lower end of the dummy trench portion 30 .
  • the doping concentration Dd may be the average value obtained by dividing the integrated value I D d of the doping concentration of the second lower end region 205 in the kk line passing through the lowest point of the dummy trench portion 30 and parallel to the Z-axis by the width T2 in the depth direction from the upper end to the lower end of the second lower end region 205, or may be the maximum value.
  • the doping concentration Dg may be greater than the doping concentration Dd.
  • the integral value I D g may be greater than the integral value I D d. As shown in FIG. 7, since the electric field is more likely to concentrate in the gate trench portion 40 than in the dummy trench portion 30, by making the doping concentration Dg or the integrated value I D g relatively large, the electric field concentration in the gate trench portion 40 can be alleviated, and the breakdown voltage and withstand voltage of the semiconductor device 100 can be improved.
  • D1 be the doping concentration of the first lower end region 202 at the lower end of the gate trench portion 40 .
  • the doping concentration D1 may be the average value obtained by dividing the integrated value I D 1 of the doping concentration of the first lower end region 202 in the ii line passing through the lowest point of the gate trench portion 40 and parallel to the Z-axis by the width T1 in the depth direction from the top end to the bottom end of the first lower end region 202, or may be the maximum value.
  • the first bottom region 202 may have the same doping concentration at the bottom end of the gate trench portion 40 and the bottom end of the dummy trench portion 30 .
  • the doping concentration Dg may be greater than the doping concentration D1.
  • the integral value I D g may be greater than the integral value I D 1 .
  • electric field concentration on the gate trench portion 40 in the isolation region 204 can be relaxed.
  • the doping concentration Dg may be two times or more, five times or more, or ten times or more the doping concentration D1.
  • the doping concentration Dd may be smaller than the doping concentration D1.
  • the integral value I D g may be two times or more, five times or more, or ten times or more the integral value I D 1 .
  • the integrated value I D d may be smaller than the integrated value I D 1 . With such a configuration, the electric field at the lower end of each trench can be easily made uniform.
  • the doping concentration Dd may be 0.5 times or less, 0.2 times or less, or 0.1 times or less the doping concentration D1.
  • the integral value I D d may be 0.5 times or less, 0.2 times or less, or 0.1 times or less the integral value I D 1 .
  • the number of trench portions with which one first lower end region 202 is in contact is q.
  • q is an integer of 4 or more.
  • Dsum1 be the sum of the doping concentrations at the lower end of each trench portion of one first lower end region 202 .
  • r is 3.
  • Dsum2 be the sum of the doping concentrations at the lower end of each trench portion of one second lower end region 205 .
  • Dsum2/r may be smaller than Dsum1/q.
  • the average value of the doping concentration at the lower end of each trench portion contacting one second lower end region 205 may be smaller than the average value of the doping concentration at the lower end of each trench portion contacting one first lower end region 202.
  • the sum of the integrated values of the doping concentration of the first lower end region 202 along the mm line passing through the lowest point of each trench portion and parallel to the Z-axis is defined as I D sum1.
  • the number of trench portions with which one second lower end region 205 is in contact is r. In the example of FIG. 8, r is 3.
  • I D sum2 be the sum of the integrated values of the doping concentration of the first lower end region 202 along the mm line passing through the lowest point of each trench portion of one second lower end region 205 and parallel to the Z-axis.
  • I D sum2/r may be smaller than I D sum1/q. That is, the integrated value of the doping concentration of each trench portion contacting one second lower end region 205 may be smaller than the integrated value of the doping concentration of each trench portion contacting one first lower end region 202 .
  • FIG. 9B is a diagram showing an example of the formation process of FIG. 9A.
  • the first lower end region 202 is formed by implanting a P-type dopant at a first constant dose into the respective lower ends of the gate trench portion 40 and the dummy trench portion 30 .
  • the P-type dopant at the lower end of each trench portion is diffused in the X-axis direction to form a continuous first lower end region 202 .
  • a P-type dopant is introduced below the trench by ion implantation or the like. The heat treatment spreads the P-type dopant in the depth direction (Z-axis direction) and lateral direction (X-axis direction).
  • the first bottom region 202 is slightly less doped at the center of the mesa, as shown in FIG. 9B.
  • the lateral end of the first lower end region 202 may extend to the dummy trench portion 30 located at the ⁇ X-axis direction end on the isolation region 204 side, or to the mesa portion.
  • a P-type dopant may be implanted at the lower end of the gate trench portion 40 at a constant first dose.
  • the P-type dopant implanted into the lower end of the gate trench portion 40 diffuses in the X-axis direction and reaches the lower end of the dummy trench portion 30 .
  • the average value of the doping concentration at the lower end of each trench portion of the second lower end region 205 is smaller than the average value of the doping concentration at the lower end of each trench portion of the first lower end region 202 .
  • Such a configuration prevents the second lower end region 205 from being too wide in the X-axis direction and connecting to the first lower end region 202 or the well region 11 .
  • FIG. 10 is a diagram showing another configuration example of the isolation region 204.
  • the isolation region 204 of this example differs from the isolation region 204 described in FIGS. 1 to 9B in that it includes a third lower end region 207 .
  • Other structures are similar to any of the isolation regions 204 described in FIGS. 1-9B.
  • a third lower end region 207 is provided for one or more dummy trench portions 30 in the isolation region 204 .
  • the third lower end region 207 is provided in contact with the lower end of the dummy trench portion 30 and is not in contact with the lower end of the trench portion adjacent to the dummy trench portion 30 .
  • the third lower end region 207 is provided separately from any of the first lower end region 202 , the second lower end region 205 and the well region 11 .
  • N-type regions such as the drift region 18 are provided between the third bottom region 207 and the first bottom region 202 , the second bottom region 205 and the well region 11 .
  • the potential of the third lower end region 207 differs from the potential of the emitter electrode 52 .
  • the third lower end region 207 is arranged apart from the base region 14 connected to the emitter electrode 52 in the Z-axis direction. Further, the third lower end region 207 is arranged apart from the well region 11 connected to the emitter electrode 52 when viewed from above.
  • the third bottom region 207 may be an electrically floating region that is not connected to any electrodes.
  • the dummy trench portion 30 with which the third lower end region 207 contacts is arranged next to the gate trench portion 40 with which the second lower end region 205 contacts.
  • all the gate trench portions 40 of the isolation region 204 are provided with the second lower end regions 205
  • all the dummy trench portions 30 of the isolation region 204 are provided with the third lower end regions 207 .
  • the electric field concentration at the lower end of each trench portion of the isolation region 204 can be alleviated.
  • FIG. 11 is a diagram showing an example of doping concentration distribution in the Z-axis direction of the first bottom region 202, the second bottom region 205, and the third bottom region 207.
  • the doping concentration distribution of the first lower end region 202 is the distribution along line aa (see FIG. 10) passing through the lowest point of the gate trench portion 40 and parallel to the Z axis.
  • the doping concentration distribution of the second lower end region 205 is the distribution along the bb line (see FIG. 10) passing through the lowest point of the gate trench portion 40 and parallel to the Z axis.
  • the doping concentration distribution of the third lower end region 207 is the distribution along the cc line (see FIG. 10) passing through the lowest point of the dummy trench portion 30 and parallel to the Z axis.
  • Db be the doping concentration peak value of the second lower end region 205
  • Dc be the doping concentration peak value of the third lower end region 207.
  • the peak value Db may be greater than the peak value Da.
  • the peak value Db may be two times or more, five times or more, or ten times or more the peak value Da.
  • the peak value Da may be greater than the peak value Dc.
  • the doping concentration Da may be two times or more, five times or more, or ten times or more the doping concentration Dc.
  • the second lower end region 205 may be positioned closest to the lower surface 23 (+Z axis direction side), and the third lower end region 207 may be positioned closest to the upper surface 21 side ( ⁇ Z axis direction side).
  • Ia be the integrated value obtained by integrating the doping concentration of the first lower end region 202 from the lower end of the gate trench portion 40 to the upper end of the drift region
  • Ib be the integrated value obtained by integrating the doping concentration of the second lower end region 205 from the lower end of the gate trench portion 40 to the upper end of the drift region
  • Ic be the integrated value obtained by integrating the doping concentration of the third lower end region 207 from the lower end of the dummy trench portion 30 to the upper end of the drift region 18.
  • the integral value Ib may be greater than the integral value Ia.
  • the integral value Ib may be two times or more, five times or more, or ten times or more the integral value Ia.
  • the integral value Ia may be greater than the integral value Ic.
  • the integral value Ia may be two times or more, five times or more, or ten times or more the integral value Ic.
  • the doping concentration distribution along the ii line in FIG. 9A may be the same as the doping concentration distribution along the aa line in this example.
  • the doping concentration distribution along the mm line in FIG. 9A may be similar to the doping concentration distribution along the bb line in this example.
  • the doping concentration distribution along line kk in FIG. 9A may be similar to the doping concentration distribution along line cc in this example.
  • FIG. 12 is a diagram showing another example of the isolation region 204.
  • FIG. The isolation region 204 of this example differs from the examples described in FIGS. 1 to 11 in the arrangement of the second bottom end region 205 .
  • Other structures are similar to any of the examples described in FIGS. 1-11.
  • the second bottom end region 205 is not provided at the bottom end of at least one gate trench portion 40 . That is, at least the lower end of the gate trench portion 40 is in contact with the N-type region such as the drift region 18 .
  • the emitter region 12 may be provided in the mesa portion contacting the gate trench portion 40 where the second bottom end region 205 is not provided. This makes it easier to supply electrons to the drift region 18 when the gate trench portion 40 in which the second lower end region 205 is not provided is turned on. Thereby, the carrier concentration in the drift region 18 can be increased, and the on-resistance can be reduced.
  • the bottom end of the gate trench portion 40 closest to the first bottom end region 202 may be in contact with the drift region 18 . Thereby, electrons can be supplied in the vicinity of the transistor section 70 .
  • FIG. 13 is a diagram showing another example of the isolation region 204.
  • FIG. 13 In the semiconductor substrate 10 of this example, two gate trench portions 40 and two dummy trench portions 30 are alternately arranged.
  • the semiconductor substrate 10 has two gate trench portions 40 arranged adjacent to each other with no dummy trench portion 30 interposed therebetween and two dummy trench portions 30 arranged adjacent to each other without interposing the gate trench portion 40 therebetween in the X-axis direction.
  • the structure other than the arrangement of the trench portions is the same as any of the examples described with reference to FIGS. 1 to 12.
  • the second bottom end region 205 is not provided at the bottom end of at least one gate trench portion 40 .
  • one of the two gate trench portions 40 arranged in succession is provided with the second lower end region 205, and the other gate trench portion 40 is not provided with the second lower end region 205.
  • the electron supply function can be maintained while alleviating electric field concentration in the pair of gate trench portions 40 .
  • the gate trench portion 40 farther from the transistor portion 70 may be provided with the second lower end region 205, and the gate trench portion 40 closer to the transistor portion 70 may not be provided with the second lower end region 205.
  • electrons can be supplied relatively close to the transistor section 70 while easing electric field concentration.
  • FIG. 14 is a diagram showing an example of a gg section in FIG.
  • the gg cross section is the YZ plane passing through the first lower end region 202 and the well region 11 .
  • the gg cross section passes through the mesa portion of the transistor portion 70 .
  • the position of the gate trench portion 40 projected on the gg cross section is indicated by a dashed line.
  • FIG. 14 shows the structure of the semiconductor substrate 10 and omits the configuration of electrodes, insulating films, and the like arranged above and below the semiconductor substrate 10 .
  • an isolation region 204 is provided between the transistor section 70 and the well region 11 .
  • the second lower end region 205 and the third lower end region 207 are not provided in the separation region 204 in the cross section.
  • a drift region 18 is provided between the first bottom region 202 and the well region 11 .
  • the emitter regions 12 and the contact regions 15 are alternately arranged along the Y-axis direction on the upper surface 21 of the transistor section 70 .
  • a contact region 15 is provided on the upper surface 21 of the isolation region 204 .
  • the accumulation region 16 of this example extends from the end of the transistor section 70 toward the well region 11 side.
  • the storage region 16 may terminate at the edge of the transistor portion 70 or may terminate within the transistor portion 70 .
  • the first lower end region 202 of this example extends from the end of the transistor section 70 toward the well region 11 side.
  • the first bottom region 202 may terminate at the edge of the transistor portion 70 or may terminate within the transistor portion 70 .
  • the accumulation region 16 may extend toward the well region 11 from the first lower end region 202 .
  • the isolation region 204 may overlap the accumulation region 16 when viewed from above. That is, the end of the accumulation region 16 may be inside the isolation region 204 when viewed from above. In another example, isolation region 204 may not overlap storage region 16 in top view. That is, the end of the accumulation region 16 may be located inside (-Y-axis direction side) of the separation region 204 when viewed from above.
  • the isolation region 204 may be provided so as not to overlap the transistor portion 70 in the cross section. In another example, the isolation region 204 may overlap the transistor section 70 in the cross section.
  • FIG. 15 is a diagram showing an example of the hh cross section in FIG.
  • the hh cross section is the YZ plane passing through the second lower end region 205 and the well region 11 .
  • the position of the hh section in the Y-axis direction is the same as the gg section shown in FIG.
  • the hh section passes through the mesa portion of the isolation region 204 .
  • the position where the gate trench portion 40 is projected on the hh cross section is indicated by a dashed line.
  • FIG. 15 shows the structure of the semiconductor substrate 10 and omits the configuration of electrodes, insulating films, and the like arranged above and below the semiconductor substrate 10 .
  • a second lower end region 205 is provided in the semiconductor substrate 10 of the cross section in place of the first lower end region 202 of the cross section shown in FIG.
  • a contact region 15 is continuously provided on the upper surface 21 of the semiconductor substrate 10 .
  • Other structures are the same as the example described in FIG. In the Y-axis direction, the distance between the second lower end region 205 and the well region 11 may be the same as, larger, or smaller than the distance between the first lower end region 202 and the well region 11 .
  • FIG. 16 is a diagram showing another example of the hh cross section.
  • the structure of the upper surface 21 of the semiconductor substrate 10 is the same as the gg cross section shown in FIG. That is, the emitter regions 12 and the contact regions 15 are alternately arranged along the Y-axis direction.
  • a plurality of second lower end regions 205 are discretely arranged apart from each other.
  • the structure of the upper surface 21 of the semiconductor substrate 10 and the arrangement of the second lower end region 205 are the same as the example of FIG.
  • the first lower end regions 202 are preferably arranged continuously in the Y-axis direction.
  • Each second lower end region 205 may be arranged so as to overlap the emitter region 12 (or the source region 212) when viewed from above.
  • a second bottom region 205 may be provided for each emitter region 12 (or source region 212).
  • Each second lower end region 205 may be arranged to cover the entire corresponding emitter region 12 (or source region 212) in the Y-axis direction. Since the electron current flows toward the emitter region 12 , a relatively large current flows below the emitter region 12 . By providing the second lower end region 205 below the emitter region 12, the electric field in the region where a large current flows can be suppressed, and the withstand voltage of the region can be improved.
  • the Y-axis structure of the second lower end region 205 in the vicinity of the gate trench portion 40 has been described, but the second lower end region 205 in other regions also has a similar Y-axis structure.
  • the third lower end region 207 may have the same structure in the Y-axis direction as the second lower end region 205 described with reference to FIGS. 15 and 16 .
  • FIG. 17A and 17B are diagrams showing a part of the steps of the method for manufacturing the semiconductor device 100.
  • FIG. 17 In the manufacturing method of the semiconductor device 100, each configuration described with reference to FIGS. 1 to 16 is formed.
  • the process shown in FIG. 17 includes a doping region forming step S1700, a trench forming step S1702, a bottom region forming step S1704 and a trench structure forming step S1706.
  • doping regions arranged on the upper surface 21 side of the semiconductor substrate 10 are formed.
  • the doping regions include, for example, at least one of well region 11 , emitter region 12 , base region 14 , contact region 15 and storage region 16 .
  • the drift region 18 may be a region in which these doping regions are not formed.
  • trenches are formed in the upper surface 21 of the semiconductor substrate 10. As shown in FIG. A trench is a groove for forming each trench portion. Each trench is formed from top surface 21 to a depth reaching drift region 18 . At least the conductive portion in the trench is not formed in the trench forming step S1702. An insulating film in the trench may or may not be formed.
  • the first bottom region 202 and the second bottom region 205 are formed.
  • a third bottom region 207 may also be formed in the bottom region forming step S1704.
  • P-type dopant ions may be implanted into the semiconductor substrate 10 through the trench.
  • P-type dopant ions may be implanted from the upper surface 21 of the semiconductor substrate 10 while masking portions other than the trench. As a result, P-type dopant ions can be easily implanted into the region in contact with the lower end of the trench.
  • the semiconductor substrate 10 is heat-treated after the dopants are implanted.
  • a conductive portion and an insulating film are formed inside each trench.
  • the insulating layer may be formed by thermally oxidizing the inner wall of the trench.
  • the trench in which the insulating layer is formed may be filled with a conductive material such as polysilicon to form a conductive portion.
  • FIG. 18 is a diagram illustrating an example of the bottom region forming step S1704.
  • the bottom region forming step S1704 of this example includes a first implant step S1801 and a second implant step S1802. Either the first injection step S1801 or the second injection step S1802 may be performed first, or both may be performed simultaneously.
  • P-type dopant ions are implanted at a predetermined concentration (/cm 2 ) into the region where the first bottom region 202 is to be formed.
  • P-type dopant ions are implanted from the bottom of the trenches 45 of the gate trench portion 40 and the dummy trench portion 30, respectively.
  • a second implantation step S1802 P-type dopant ions are implanted into regions where isolation regions 204 are to be formed.
  • P-type dopant ions are implanted from the bottom of each trench 45 of the gate trench portion 40 .
  • the dose per unit area (ions/cm 2 ) in the second implantation step S1802 may be the same as or different from the dose (ions/cm 2 ) in the first implantation step S1801. If the first implantation step S1801 and the second implantation step S1802 are performed simultaneously, their doses are the same.
  • mask 300 may mask areas other than trenches 45 .
  • the dopant implanted through trench 45 is diffused by heat treatment. Thereby, the first lower end region 202 that is continuous in the XY plane can be formed. Further, it is possible to control whether or not the second lower end region 205 is formed up to the lower end of the adjacent trench 45 depending on the conditions of the heat treatment.
  • the manufacturing method may further comprise a third implantation step for forming the third bottom region 207 . If the doping concentration of the third bottom region 207 is different from the doping concentration of the second bottom region 205, the third implanting step is performed in a different process than the second implanting step S1802.
  • FIG. 19 is a diagram showing an example of a jj cross section in FIG.
  • the jj section is the XZ plane passing through the active portion 160 .
  • the semiconductor device 100 of this example has an isolation region 204 inside the active portion 160 .
  • the structure of isolation region 204 is similar to isolation region 204 of any aspect described herein.
  • the isolation region 204 is provided with one or more second bottom regions 205 .
  • the separation region 204 of this example is sandwiched between the two first lower end regions 202 in top view.
  • the isolation region 204 is sandwiched between two first bottom regions 202 in the X-axis direction.
  • a plurality of second bottom regions 205 may be provided in the isolation region 204 .
  • an isolation region 204 may be provided between two transistor portions 70 in the X-axis direction.
  • the transistor section 70 may be provided between the two isolation regions 204 in the X-axis direction.
  • FIG. 20 is a diagram showing another example of the ff cross section.
  • FIG. 20 also shows the structure above the upper surface 21 of the semiconductor substrate 10 .
  • the semiconductor device 100 of this example is a MOSFET.
  • the semiconductor device 100 has an N+ type drain region 222 provided in contact with the lower surface 23 of the semiconductor substrate 10 instead of the collector region 22 in each example described herein.
  • Emitter region 12 and emitter electrode 52 in each example described herein also function as source region 212 and source electrode 252 .
  • Source region 212 and source electrode 252 have structures similar to emitter region 12 and emitter electrode 52 .
  • the collector electrode 24 in each example described in this specification functions as a drain electrode.
  • Semiconductor substrate 10 may be a SiC (silicon carbide) substrate.
  • the semiconductor substrate 10 may have a step (recess) at the end when viewed from above.
  • Well region 11 may be formed in the step.
  • the well region 11 may function as a JTE (Junction Termination Extension).
  • FIG. 21 is a diagram showing another structural example of the isolation region 204.
  • the isolation region 204 of this example may be applied to any aspect of the semiconductor device 100 described herein.
  • the gate conductive portion 44 of at least one of the gate trench portions 40 in contact with the second lower end region 205 is shorter in the depth direction than the gate conductive portion 44 of the gate trench portion 40 in contact with the first lower end region 202.
  • the gate conductive portions 44 of all the gate trench portions 40 contacting the second lower end region 205 may be shorter in the depth direction than the gate conductive portions 44 of the gate trench portions 40 contacting the first lower end region 202 .
  • the length of the gate conductive portion 44 of the gate trench portion 40 contacting the second lower end region 205 may be 90% or less, 80% or less, or 70% or less of the length of the gate conductive portion 44 of the gate trench portion 40 contacting the first lower end region 202.
  • the gate conductive portion 44 of the gate trench portion 40 contacting the second lower end region 205 may extend below the base region 14 .
  • the gate insulating film 42 at the lower end of the gate trench portion 40 contacting the second lower end region 205 is thicker in the depth direction than the gate insulating film 42 at the lower end of the gate trench portion 40 contacting the first lower end region 202 .
  • the gate insulating film 42 at the lower end of the gate trench portion 40 in contact with the second lower end region 205 can be thickened, so that the withstand voltage of the gate trench portion 40 can be further increased.
  • the length in the depth direction of the gate trench portion 40 in contact with the first lower end region 202 and the length in the depth direction of the gate trench portion 40 in contact with the second lower end region 205 may be the same or different.
  • the center of the bottom surface of the gate conductive portion 44 may have an upwardly convex shape.
  • the length of the position of the gate conductive portion 44 in contact with the gate insulating film 42 is longer than the length of the position farthest from the gate insulating film 42 in the X-axis direction (that is, the center position of the gate conductive portion 44 in the X-axis direction).
  • the length of the gate conductive portion 44 at the position in contact with the gate insulating film 42 may be 1.05 times or more, 1.1 times or more, or 1.2 times or more the length of the gate conductive portion 44 at the position farthest from the gate insulating film 42.
  • the center of the lower surface of the gate conductive portion 44 may have a downward convex shape.
  • the gate trench portion 40 in contact with the first lower end region 202 may also have an upward convex shape at the center of the lower surface of the gate conductive portion 44 .
  • FIG. 22 is a diagram showing another structural example of the isolation region 204.
  • FIG. The isolation region 204 of this example may be applied to any aspect of the semiconductor device 100 described herein.
  • at least one of the gate trench portions 40 contacting the second lower end region 205 is shorter in the depth direction than the gate trench portion 40 contacting the first lower end region 202 .
  • All of the gate trench portions 40 contacting the second lower end region 205 may be shorter in the depth direction than the gate trench portions 40 contacting the first lower end region 202 .
  • electric field concentration on the lower end of the gate trench portion 40 in the isolation region 204 can be further relaxed.
  • the drift region 18 is interposed between the second lower end region 205 and the base region 14 in the depth direction. In other words, the drift region 18 is in contact with the gate trench portion 40 above the second lower end region 205 .
  • the second lower end region 205 and the base region 14 may be connected directly or indirectly via another P-type semiconductor region.
  • the length of the gate trench portion 40 in contact with the second lower end region 205 may be 0.9 times or less, 0.8 times or less, or 0.7 times or less of the length of the gate trench portion 40 in contact with the first lower end region 202.
  • the gate trench portion 40 in contact with the second lower end region 205 is formed below the base region 14 .
  • the gate trench portion 40 in contact with the second lower end region 205 may be shorter in the depth direction than the adjacent dummy trench portion 30 in the X-axis direction.
  • the length of the dummy trench portion 30 may be the same as or different from the length of the gate trench portion 40 in contact with the first lower end region 202 .
  • the length of the gate trench portion 40 in contact with the second lower end region 205 may be 0.9 times or less, 0.8 times or less, or 0.7 times or less the length of the adjacent dummy trench portion 30 .
  • FIG. 23 is a diagram showing another structural example of the isolation region 204.
  • FIG. The isolation region 204 of this example may be applied to any aspect of the semiconductor device 100 described herein.
  • at least one of the dummy trench portions 30 of the isolation region 204 is longer in the depth direction than the dummy trench portions 30 contacting the first lower end region 202 .
  • All of the dummy trench portions 30 in the isolation region 204 may be longer in the depth direction than the dummy trench portions 30 in contact with the first lower end region 202 .
  • electric field concentration on the lower end of the gate trench portion 40 in the isolation region 204 can be further relaxed.
  • the length of the dummy trench portion 30 in the isolation region 204 may be 1.1 times or more, 1.2 times or more, or 1.3 times or more the length of the dummy trench portion 30 in contact with the first lower end region 202 .
  • the dummy trench portion 30 of the isolation region 204 may be formed shallower than the well region 11 .
  • the gate trench portion 40 in contact with the second lower end region 205 may be shorter in the depth direction than the adjacent dummy trench portion 30 in the X-axis direction.
  • the length of the gate trench portion 40 contacting the second lower end region 205 may be the same as or different from the length of the gate trench portion 40 contacting the first lower end region 202 .
  • the length of the gate trench portion 40 in contact with the second lower end region 205 may be 0.9 times or less, 0.8 times or less, or 0.7 times or less the length of the adjacent dummy trench portion 30 .
  • FIG. 24 is a diagram showing another structural example of the isolation region 204.
  • FIG. The isolation region 204 of this example may be applied to any aspect of the semiconductor device 100 described herein.
  • the isolation region 204 of this example further includes a fourth lower end region 214 of the second conductivity type provided in contact with the lower ends of the two or more dummy trench portions 30 .
  • the depth position and doping concentration of the fourth bottom region 214 may be the same as those of the first bottom region 202 .
  • the fourth bottom region 214 may be arranged between the first bottom region 202 and the second bottom region 205 in the X-axis direction.
  • the fourth bottom region 214 is separate from both the first bottom region 202 and the second bottom region 205 .
  • the drift region 18 is interposed between the second lower end region 205 and the base region 14 in the depth direction.
  • the emitter region 12 (or the source region 212 ) may be provided in the mesa portion contacting the gate trench portion 40 .
  • at least part of the isolation region 204 can also be operated as a transistor section.
  • a second lower end region 205 is provided at the lower end of the gate trench portion 40 .
  • the second lower end region 205 may be sandwiched between two fourth lower end regions 214 in the X-axis direction.
  • a part of the second lower end region 205 and the base region 14 may be connected directly or indirectly via another P-type semiconductor region.
  • the gate trench portion 40 and the second bottom end region 205 in the isolation region 204 are similar to any of the examples described herein.
  • the gate trench portion 40 and the second lower end region 205 described in FIG. 22 are provided.
  • electric field concentration on the gate trench portion 40 can be relaxed.
  • the depth positions of the second lower end region 205 and the fourth lower end region 214 are different, the second lower end region 205 and the fourth lower end region 214 can be easily separated, and a current path can be easily secured.

Abstract

半導体基板（10）の上面からベース領域（14）よりも下方まで設けられ、ゲートトレンチ部（G）およびダミートレンチ部（E）を含む複数のトレンチ部と、ゲートトレンチ部を含む２つ以上のトレンチ部の下端と接して設けられた第２導電型の第１下端領域（202）と、上面視において第１下端領域とは異なる位置に配置され、半導体基板の上面からベース領域よりも下方まで設けられ、ベース領域よりもドーピング濃度の高い第２導電型のウェル領域（11）と、上面視において、第１下端領域とウェル領域との間に、第１下端領域およびウェル領域とは分離して設けられ、ゲートトレンチ部を含む１つ以上のトレンチ部の下端と接して設けられた第２導電型の第２下端領域（205）とを備える半導体装置（100）を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、Ｐ型のウェル領域から離れたＰ型のフローティング領域を、ゲートトレンチの底部に設ける構造が知られている（例えば特許文献１参照）。
　特許文献１　特開２０１９－９１８９２号公報
解決しようとする課題
　半導体装置の耐圧または耐量が低下しないことが好ましい。
一般的開示
　上記課題を解決するために、本発明の第１の態様においては、半導体装置を提供する。半導体装置は、上面および下面を有し、第１導電型のドリフト領域を含む半導体基板を備えてよい。上記いずれかの半導体装置は、前記ドリフト領域と前記半導体基板の前記上面との間に設けられた第２導電型のベース領域を備えてよい。上記いずれかの半導体装置は、前記半導体基板の前記上面から前記ベース領域よりも下方まで設けられ、ゲートトレンチ部およびダミートレンチ部を含む複数のトレンチ部を備えてよい。上記いずれかの半導体装置は、前記ゲートトレンチ部を含む２つ以上のトレンチ部の下端と接して設けられた第２導電型の第１下端領域を備えてよい。上記いずれかの半導体装置は、上面視において前記第１下端領域と重ならない分離領域を備えてよい。上記いずれかの半導体装置において、前記分離領域は、前記ゲートトレンチ部を含む１つ以上のトレンチ部の下端と接して設けられた第２導電型の第２下端領域を有してよい。
　上記いずれかの半導体装置において、１つの前記第２下端領域が接する前記トレンチ部の個数は、１つの前記第１下端領域が接する前記トレンチ部の個数よりも少なくてよい。
　上記いずれかの半導体装置において、１つの前記第２下端領域は、１つの前記ゲートトレンチ部の下端と接しており、且つ、当該ゲートトレンチ部以外の前記ゲートトレンチ部の下端には接していなくてよい。
　上記いずれかの半導体装置において、１つの前記第１下端領域は、複数の前記ゲートトレンチ部および複数の前記ダミートレンチ部の下端と接していてよい。
　上記いずれかの半導体装置において、１つの前記第２下端領域は、１つの前記ゲートトレンチ部の下端と接しており、且つ、当該ゲートトレンチ部の隣に配置された前記トレンチ部の下端には接していなくてよい。
　上記いずれかの半導体装置において、１つの前記第２下端領域は、１つの前記ゲートトレンチ部の下端と接しており、且つ、当該ゲートトレンチ部の隣に配置された前記ダミートレンチ部の下端と接していてよい。
　上記いずれかの半導体装置は、上面視において前記第１下端領域とは異なる位置に配置され、前記半導体基板の前記上面から前記ベース領域よりも下方まで設けられ、前記ベース領域よりもドーピング濃度の高い第２導電型のウェル領域を備えてよい。上記いずれかの半導体装置は、前記ダミートレンチ部の下端に接して設けられた第２導電型の第３下端領域を備えてよい。上記いずれかの半導体装置において、前記第３下端領域が接する前記ダミートレンチ部は、前記第２下端領域が接する前記ゲートトレンチ部の隣に配置されてよい。上記いずれかの半導体装置において、前記第３下端領域は、前記第１下端領域、前記第２下端領域および前記ウェル領域のいずれとも分離していてよい。
　上記いずれかの半導体装置において、前記ゲートトレンチ部の長手方向に沿って、複数の前記第２下端領域が互いに離れて配置されていてよい。
　上記いずれかの半導体装置は、上面視において、前記分離領域が、２つの前記第１下端領域に挟まれていてよい。
　上記いずれかの半導体装置において、前記ゲートトレンチ部は、ゲート絶縁膜と、前記ゲート絶縁膜により前記半導体基板と絶縁されるゲート導電部とを有してよい。上記いずれかの半導体装置において、前記第２下端領域と接する前記ゲートトレンチ部のうちの少なくとも１つにおける前記ゲート導電部は、前記第１下端領域と接する前記ゲートトレンチ部の前記ゲート導電部よりも、深さ方向において短くてよい。
　上記いずれかの半導体装置において、前記第１下端領域と接する前記ゲートトレンチ部の隣りに、前記第１下端領域および前記第２下端領域と接していない前記ダミートレンチ部が２つ以上連続して配置されてよい。上記いずれかの半導体装置は、連続して配置された前記２つ以上の前記ダミートレンチ部の下端と接して設けられた第２導電型の第４下端領域を備えてよい。
　上記いずれかの半導体装置において、前記ゲートトレンチ部は、ゲート絶縁膜と、前記ゲート絶縁膜により前記半導体基板と絶縁されるゲート導電部とを有してよい。上記いずれかの半導体装置において、前記第２下端領域と接する前記ゲートトレンチ部の少なくとも１つにおいて、前記ゲート絶縁膜と接する位置の前記ゲート導電部が、前記ゲート絶縁膜から最も離れた位置の前記ゲート導電部よりも、深さ方向において長くてよい。
　上記いずれかの半導体装置において、前記第２下端領域に接する前記ゲートトレンチ部の少なくとも１つが、前記第１下端領域に接する前記ゲートトレンチ部よりも、深さ方向において短くてよい。
　上記いずれかの半導体装置において、少なくとも１つの前記第１下端領域は、前記ダミートレンチ部の下端と接して設けられてよい。上記いずれかの半導体装置において、前記分離領域は、１つ以上の前記ダミートレンチ部を含んでよい。上記いずれかの半導体装置において、前記分離領域の前記ダミートレンチ部の少なくとも１つは、前記第１下端領域と接する前記ダミートレンチ部よりも、深さ方向に長くてよい。
　上記いずれかの半導体装置は、前記半導体基板の前記上面に露出し、前記ゲートトレンチ部と接して設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を備えてよい。上記いずれかの半導体装置は、前記半導体基板の前記上面に露出し、前記ゲートトレンチ部の長手方向に沿って、前記エミッタ領域と交互に配置され、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域を備えてよい。上記いずれかの半導体装置において、前記第２下端領域は、上面視において前記エミッタ領域と重なって配置されていてよい。
　上記いずれかの半導体装置は、前記半導体基板の前記下面に接して設けられた第２導電型のコレクタ領域を備えてよい。
　上記いずれかの半導体装置は、前記半導体基板の前記上面に露出し、前記ゲートトレンチ部と接して設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のソース領域を備えてよい。上記いずれかの半導体装置は、前記半導体基板の前記上面に露出し、前記ゲートトレンチ部の長手方向に沿って、前記ソース領域と交互に配置され、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域を備えてよい。上記いずれかの半導体装置において、前記第２下端領域は、上面視において前記ソース領域と重なって配置されていてよい。
　上記いずれかの半導体装置は、前記半導体基板の前記下面に接して設けられた第１導電型のドレイン領域を備えてよい。
　上記いずれかの半導体装置において、２つ以上の前記ゲートトレンチ部のそれぞれに対して、互いに分離した前記第２下端領域が設けられていてよい。
　本発明の第２の態様においては、半導体装置を提供する。半導体装置は、上面および下面を有し、第１導電型のドリフト領域を含む半導体基板を備えてよい。上記いずれかの半導体装置は、前記ドリフト領域と前記半導体基板の前記上面との間に設けられた第２導電型のベース領域を備えてよい。上記いずれかの半導体装置は、前記半導体基板の前記上面から前記ベース領域よりも下方まで設けられ、ゲートトレンチ部およびダミートレンチ部を含む複数のトレンチ部を備えてよい。上記いずれかの半導体装置は、前記ゲートトレンチ部を含む１つ以上のトレンチ部の下端と接して設けられた第２導電型の第２下端領域を備えてよい。上記いずれかの半導体装置において、前記第２下端領域と接する前記ゲートトレンチ部は、他の少なくとも１つの前記ゲートトレンチ部よりも、深さ方向において短くてよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。 図１における領域Ｄの拡大図である。 図２におけるｅ－ｅ断面の一例を示す図である。 上面視におけるウェル領域１１および第１下端領域２０２の配置例を示す図である。 図４におけるｆ－ｆ断面の一例を示す図である。 ゲートトレンチ部４０およびダミートレンチ部３０の他の配列例を示す図である。 トレンチ部の下端の深さ位置における電界の、Ｘ軸方向における分布例を示す図である。 第２下端領域２０５の他の例を示す図である。 第１下端領域２０２および第２下端領域２０５の近傍の拡大図である。 図９Ａの形成工程の一例を示す図である。 分離領域２０４の他の構成例を示す図である。 第１下端領域２０２、第２下端領域２０５および第３下端領域２０７のＺ軸方向におけるドーピング濃度の分布例を示す図である。 分離領域２０４の他の例を示す図である。 分離領域２０４の他の例を示す図である。 図４におけるｇ－ｇ断面の一例を示す図である。 図５におけるｈ－ｈ断面の一例を示す図である。 図５におけるｈ－ｈ断面の一例を示す図である。 半導体装置１００の製造方法の一部の工程を示す図である。 下端領域形成段階Ｓ１７０４の一例を説明する図である。 図４におけるｊ－ｊ断面の一例を示す図である。 ｆ－ｆ断面の他の例を示す図である。 分離領域２０４の他の構造例を示す図である。 分離領域２０４の他の構造例を示す図である。 分離領域２０４の他の構造例を示す図である。 分離領域２０４の他の構造例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
　本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
　また、半導体基板の深さ方向における中心から、半導体基板の上面までの領域を、上面側と称する場合がある。同様に、半導体基板の深さ方向における中心から、半導体基板の下面までの領域を、下面側と称する場合がある。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
　本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。本明細書では、ネット・ドーピング濃度を単にドーピング濃度と記載する場合がある。
　ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。本明細書では、ＶＯＨ欠陥を水素ドナーと称する場合がある。
　本明細書において半導体基板は、Ｎ型のバルク・ドナーが全体に分布している。バルク・ドナーは、半導体基板の元となるインゴットの製造時に、インゴット内に略一様に含まれたドーパントによるドナーである。本例のバルク・ドナーは、水素以外の元素である。バルク・ドナーのドーパントは、例えばリン、アンチモン、ヒ素、セレンまたは硫黄であるが、これに限定されない。本例のバルク・ドナーは、リンである。バルク・ドナーは、Ｐ型の領域にも含まれている。半導体基板は、半導体のインゴットから切り出したウエハであってよく、ウエハを個片化したチップであってもよい。半導体のインゴットは、チョクラルスキー法（ＣＺ法）、磁場印加型チョクラルスキー法（ＭＣＺ法）、フロートゾーン法（ＦＺ法）のいずれかで製造されよい。本例におけるインゴットは、ＭＣＺ法で製造されている。ＭＣＺ法で製造された基板に含まれる酸素濃度は１×１０１７～７×１０１７／ｃｍ３である。ＦＺ法で製造された基板に含まれる酸素濃度は１×１０１５～５×１０１６／ｃｍ３である。酸素濃度が高い方が水素ドナーを生成しやすい傾向がある。バルク・ドナー濃度は、半導体基板の全体に分布しているバルク・ドナーの化学濃度を用いてよく、当該化学濃度の９０％から１００％の間の値であってもよい。また、半導体基板は、リン等のドーパントを含まないノンドープ基板を用いてもよい。その場合、ノンドーピング基板のバルク・ドナー濃度（Ｄ０）は例えば１×１０１０／ｃｍ３以上、５×１０１２／ｃｍ３以下である。ノンドーピング基板のバルク・ドナー濃度（Ｄ０）は、好ましくは１×１０１１／ｃｍ３以上である。ノンドーピング基板のバルク・ドナー濃度（Ｄ０）は、好ましくは５×１０１２／ｃｍ３以下である。尚、本発明における各濃度は、室温における値でよい。室温における値は、一例として３００Ｋ（ケルビン）（約２６．９℃）のときの値を用いてよい。
　本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。本明細書の単位系は、特に断りがなければＳＩ単位系である。長さの単位をｃｍで表示することがあるが、諸計算はメートル（ｍ）に換算してから行ってよい。
　本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。本明細書では、Ｎ型領域のドーピング濃度をドナー濃度と称する場合があり、Ｐ型領域のドーピング濃度をアクセプタ濃度と称する場合がある。
　また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。本明細書において、単位体積当りの濃度表示にａｔоｍｓ／ｃｍ３、または、／ｃｍ３を用いる。この単位は、半導体基板内のドナーまたはアクセプタ濃度、または、化学濃度に用いられる。ａｔоｍｓ表記は省略してもよい。
　ＳＲ法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
　ＣＶ法またはＳＲ法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。
　図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
　半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、半導体材料で形成された基板である。一例として半導体基板１０はシリコン基板である。半導体基板１０は、上面視において端辺１６２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１６２を有する。図１においては、Ｘ軸およびＹ軸は、いずれかの端辺１６２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
　半導体基板１０には活性部１６０が設けられている。活性部１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１６０の上方には、エミッタ電極が設けられているが図１では省略している。活性部１６０は、上面視においてエミッタ電極で重なる領域を指してよい。また、上面視において活性部１６０で挟まれる領域も、活性部１６０に含めてよい。
　活性部１６０には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタ素子を含むトランジスタ部７０が設けられている。活性部１６０には、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０が更に設けられていてもよい。図１の例では、半導体基板１０の上面における所定の配列方向（本例ではＸ軸方向）に沿って、トランジスタ部７０およびダイオード部８０が交互に配置されている。本例の半導体装置１００は逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ）である。
　図１においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
　ダイオード部８０は、半導体基板１０の下面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の下面には、カソード領域以外の領域には、Ｐ＋型のコレクタ領域が設けられてよい。本明細書では、ダイオード部８０を、後述するゲート配線までＹ軸方向に延長した延長領域８１も、ダイオード部８０に含める場合がある。延長領域８１の下面には、コレクタ領域が設けられている。
　トランジスタ部７０は、半導体基板１０の下面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０の上面側に、Ｎ型のエミッタ領域、Ｐ型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
　半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１６４を有している。半導体装置１００は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺１６２の近傍に配置されている。端辺１６２の近傍とは、上面視における端辺１６２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
　ゲートパッド１６４には、ゲート電位が印加される。ゲートパッド１６４は、活性部１６０のゲートトレンチ部の導電部に電気的に接続される。半導体装置１００は、ゲートパッド１６４とゲートトレンチ部とを接続するゲート配線を備える。図１においては、ゲート配線に斜線のハッチングを付している。
　本例のゲート配線は、外周ゲート配線１３０と、活性側ゲート配線１３１とを有している。外周ゲート配線１３０は、上面視において活性部１６０と半導体基板１０の端辺１６２との間に配置されている。本例の外周ゲート配線１３０は、上面視において活性部１６０を囲んでいる。上面視において外周ゲート配線１３０に囲まれた領域を活性部１６０としてもよい。また、ゲート配線の下方には、ウェル領域が形成されている。ウェル領域とは、後述するベース領域よりも高濃度のＰ型領域であり、半導体基板１０の上面からベース領域よりも深い位置まで形成されている。上面視においてウェル領域で囲まれる領域を活性部１６０としてもよい。
　外周ゲート配線１３０は、ゲートパッド１６４と接続されている。外周ゲート配線１３０は、半導体基板１０の上方に配置されている。外周ゲート配線１３０は、アルミニウム等を含む金属配線であってよい。
　活性側ゲート配線１３１は、活性部１６０に設けられている。活性部１６０に活性側ゲート配線１３１を設けることで、半導体基板１０の各領域について、ゲートパッド１６４からの配線長のバラツキを低減できる。
　外周ゲート配線１３０および活性側ゲート配線１３１は、活性部１６０のゲートトレンチ部と接続される。外周ゲート配線１３０および活性側ゲート配線１３１は、半導体基板１０の上方に配置されている。外周ゲート配線１３０および活性側ゲート配線１３１は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
　活性側ゲート配線１３１は、外周ゲート配線１３０と接続されてよい。本例の活性側ゲート配線１３１は、活性部１６０を挟む一方の外周ゲート配線１３０から他方の外周ゲート配線１３０まで、活性部１６０をＹ軸方向の略中央で横切るように、Ｘ軸方向に延伸して設けられている。活性側ゲート配線１３１により活性部１６０が分割されている場合、それぞれの分割領域において、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されてよい。
　また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性部１６０に設けられたトランジスタ部の動作を模擬する不図示の電流検出部を備えてもよい。
　本例の半導体装置１００は、上面視において、活性部１６０と端辺１６２との間に、エッジ終端構造部９０を備える。本例のエッジ終端構造部９０は、外周ゲート配線１３０と端辺１６２との間に配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、活性部１６０を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフのうちの少なくとも一つを備えていてよい。
　図２は、図１における領域Ｄの拡大図である。領域Ｄは、トランジスタ部７０、ダイオード部８０、および、活性側ゲート配線１３１を含む領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２および活性側ゲート配線１３１を備える。エミッタ電極５２および活性側ゲート配線１３１は互いに分離して設けられる。
　エミッタ電極５２および活性側ゲート配線１３１と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図２では省略している。本例の層間絶縁膜には、コンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。図２においては、それぞれのコンタクトホール５４に斜線のハッチングを付している。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、層間絶縁膜に設けられたコンタクトホールを通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２は、Ｙ軸方向におけるダミートレンチ部３０の先端において、ダミートレンチ部３０のダミー導電部と接続されてよい。ダミートレンチ部３０のダミー導電部は、エミッタ電極５２およびゲート導電部と接続されなくてよく、エミッタ電極５２の電位およびゲート導電部の電位とは異なる電位に制御されてもよい。
　活性側ゲート配線１３１は、層間絶縁膜に設けられたコンタクトホールを通って、ゲートトレンチ部４０と接続する。活性側ゲート配線１３１は、Ｙ軸方向におけるゲートトレンチ部４０の先端部４１において、ゲートトレンチ部４０のゲート導電部と接続されてよい。活性側ゲート配線１３１は、ダミートレンチ部３０内のダミー導電部とは接続されない。
　エミッタ電極５２は、金属を含む材料で形成される。図２においては、エミッタ電極５２が設けられる範囲を示している。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金、例えばＡｌＳｉ、ＡｌＳｉＣｕ等の金属合金で形成される。エミッタ電極５２は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
　ウェル領域１１は、活性側ゲート配線１３１と重なって設けられている。ウェル領域１１は、活性側ゲート配線１３１と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、活性側ゲート配線１３１側に離れて設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。
　トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
　本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。図２における延伸方向はＹ軸方向である。
　先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分３９のＹ軸方向における端部どうしを先端部４１が接続することで、直線部分３９の端部における電界集中を緩和できる。
　トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９と先端部３１とを有していてもよい。図２に示した半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０と、先端部３１を有するダミートレンチ部３０の両方を含んでいる。
　ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
　配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板１０の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板１０の上面において、トレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。本例では、トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。本明細書において単にメサ部と称した場合、メサ部６０およびメサ部６１のそれぞれを指している。
　それぞれのメサ部には、ベース領域１４が設けられる。メサ部において半導体基板１０の上面に露出したベース領域１４のうち、活性側ゲート配線１３１に最も近く配置された領域をベース領域１４－ｅとする。図２においては、それぞれのメサ部の延伸方向における一方の端部に配置されたベース領域１４－ｅを示しているが、それぞれのメサ部の他方の端部にもベース領域１４－ｅが配置されている。それぞれのメサ部には、上面視においてベース領域１４－ｅに挟まれた領域に、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域１４と半導体基板１０の上面との間に設けられてよい。
　トランジスタ部７０のメサ部６０は、半導体基板１０の上面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部６０は、半導体基板１０の上面に露出したコンタクト領域１５が設けられていてよい。
　メサ部６０におけるコンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。
　他の例においては、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
　ダイオード部８０のメサ部６１には、エミッタ領域１２が設けられていない。メサ部６１の上面には、ベース領域１４およびコンタクト領域１５が設けられてよい。メサ部６１の上面においてベース領域１４－ｅに挟まれた領域には、それぞれのベース領域１４－ｅに接してコンタクト領域１５が設けられてよい。メサ部６１の上面においてコンタクト領域１５に挟まれた領域には、ベース領域１４が設けられてよい。ベース領域１４は、コンタクト領域１５に挟まれた領域全体に配置されてよい。
　それぞれのメサ部の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、ベース領域１４－ｅに挟まれた領域に配置されている。本例のコンタクトホール５４は、コンタクト領域１５、ベース領域１４およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４－ｅおよびウェル領域１１に対応する領域には設けられない。コンタクトホール５４は、メサ部６０の配列方向（Ｘ軸方向）における中央に配置されてよい。
　ダイオード部８０において、半導体基板１０の下面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。半導体基板１０の下面において、カソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。カソード領域８２およびコレクタ領域２２は、半導体基板１０の下面２３と、バッファ領域２０との間に設けられている。図２においては、カソード領域８２およびコレクタ領域２２の境界を点線で示している。
　カソード領域８２は、Ｙ軸方向においてウェル領域１１から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているＰ型の領域（ウェル領域１１）と、カソード領域８２との距離を確保して、耐圧を向上できる。本例のカソード領域８２のＹ軸方向における端部は、コンタクトホール５４のＹ軸方向における端部よりも、ウェル領域１１から離れて配置されている。他の例では、カソード領域８２のＹ軸方向における端部は、ウェル領域１１とコンタクトホール５４との間に配置されていてもよい。
　図３は、図２におけるｅ－ｅ断面の一例を示す図である。ｅ－ｅ断面は、エミッタ領域１２およびカソード領域８２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。
　層間絶縁膜３８は、半導体基板１０の上面に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８には、図２において説明したコンタクトホール５４が設けられている。
　エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（Ｚ軸方向）を深さ方向と称する。
　半導体基板１０は、Ｎ型またはＮ－型のドリフト領域１８を有する。ドリフト領域１８は、トランジスタ部７０およびダイオード部８０のそれぞれに設けられている。
　トランジスタ部７０のメサ部６０には、Ｎ＋型のエミッタ領域１２およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。メサ部６０には、Ｎ＋型の蓄積領域１６が設けられてもよい。蓄積領域１６は、ベース領域１４とドリフト領域１８との間に配置される。
　エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、メサ部６０の両側のトレンチ部と接していてよい。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
　ベース領域１４は、エミッタ領域１２の下方に設けられている。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、メサ部６０の両側のトレンチ部と接していてよい。
　蓄積領域１６は、ベース領域１４の下方に設けられている。蓄積領域１６は、ドリフト領域１８よりもドーピング濃度が高いＮ＋型の領域である。すなわち蓄積領域１６は、ドナー濃度がドリフト領域１８よりも高い。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。
　ダイオード部８０のメサ部６１には、半導体基板１０の上面２１に接して、Ｐ－型のベース領域１４が設けられている。ベース領域１４の下方には、ドリフト領域１８が設けられている。メサ部６１において、ベース領域１４の下方に蓄積領域１６が設けられていてもよい。
　トランジスタ部７０およびダイオード部８０のそれぞれにおいて、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられてよい。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８よりもドーピング濃度の高い濃度ピークを有してよい。濃度ピークのドーピング濃度とは、濃度ピークの頂点におけるドーピング濃度を指す。また、ドリフト領域１８のドーピング濃度は、ドーピング濃度分布がほぼ平坦な領域におけるドーピング濃度の平均値を用いてよい。
　バッファ領域２０は、半導体基板１０の深さ方向（Ｚ軸方向）において、２つ以上の濃度ピークを有してよい。バッファ領域２０の濃度ピークは、例えば水素（プロトン）またはリンの化学濃度ピークと同一の深さ位置に設けられていてよい。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。コレクタ領域２２のアクセプタ濃度は、ベース領域１４のアクセプタ濃度より高い。コレクタ領域２２は、ベース領域１４と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域２２のアクセプタは、例えばボロンである。
　ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。カソード領域８２のドナー濃度は、ドリフト領域１８のドナー濃度より高い。カソード領域８２のドナーは、例えば水素またはリンである。なお、各領域のドナーおよびアクセプタとなる元素は、上述した例に限定されない。コレクタ領域２２およびカソード領域８２は、半導体基板１０の下面２３に露出しており、コレクタ電極２４と接続している。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成される。
　半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ベース領域１４の下方まで設けられている。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　上述したように、トランジスタ部７０には、ゲートトレンチ部４０およびダミートレンチ部３０が設けられている。ダイオード部８０には、ダミートレンチ部３０が設けられ、ゲートトレンチ部４０が設けられていない。本例においてダイオード部８０とトランジスタ部７０のＸ軸方向における境界は、カソード領域８２とコレクタ領域２２の境界である。
　ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、ゲート配線に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、エミッタ電極５２に電気的に接続されている。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
　本例のゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。本明細書では、ゲートトレンチ部４０の下端の深さ位置をＺｔとする。
　本例の半導体装置１００は、トレンチ部の下端と接して設けられたＰ型の第１下端領域２０２を備える。第１下端領域２０２のドーピング濃度は、ベース領域１４のドーピング濃度以下であってよい。本例の第１下端領域２０２のドーピング濃度は、ベース領域１４のドーピング濃度よりも低い。Ｐ型のドーパントは、ボロンであってよく、アルミニウムであってよい。
　第１下端領域２０２は、ベース領域１４とは離れて配置されている。第１下端領域２０２とベース領域１４との間には、Ｎ型の領域（本例では蓄積領域１６およびドリフト領域１８の少なくとも一方）が設けられている。
　第１下端領域２０２は、Ｘ軸方向において２つ以上のトレンチ部の下端と接するように、連続して設けられている。つまり第１下端領域２０２は、トレンチ部の間のメサ部を覆うように設けられている。第１下端領域２０２は、複数のメサ部を覆っていてよい。本例の第１下端領域２０２は、ゲートトレンチ部４０を含む２つ以上のトレンチ部の下端と接して設けられている。
　第１下端領域２０２は、それぞれのトランジスタ部７０において、２つ以上のトレンチ部の下端と接していてよい。また、第１下端領域２０２は、それぞれのトランジスタ部７０において２つ以上のゲートトレンチ部４０の下端と接していてもよい。第１下端領域２０２は、それぞれのトランジスタ部７０において２つ以上のダミートレンチ部３０の下端とも接していてよい。第１下端領域２０２は、少なくとも一つのトランジスタ部７０において、全てのトレンチ部の下端と接していてもよい。また第１下端領域２０２は、少なくとも一つのトランジスタ部７０において、全てのゲートトレンチ部４０の下端と接していてもよい。
　第１下端領域２０２は、それぞれのダイオード部８０において、２つ以上のトレンチ部の下端と接していてよい。第１下端領域２０２は、少なくとも一つのダイオード部８０において、全てのトレンチ部の下端と接していてもよい。
　第１下端領域２０２は、Ｙ軸方向に延伸して設けられている。第１下端領域２０２のＹ軸方向の長さは、トレンチ部のＹ軸方向の長さより短い。また、第１下端領域２０２のＹ軸方向の長さは、トレンチ部のＹ軸方向の長さの５０％以上であってよく、７０％以上であってよく、９０％以上であってもよい。
　第１下端領域２０２を設けることで、半導体装置１００がターンオンした時の、トレンチ部の下端近傍における電位上昇を抑制できる。このため、ターンオン時におけるエミッタコレクタ間電圧の波形の傾き（ｄｖ／ｄｔ）を小さくでき、スイッチング時の電圧または電流波形のノイズを低減できる。
　なお第１下端領域２０２の電位は、エミッタ電極５２の電位とは異なる。上述したように、第１下端領域２０２は、エミッタ電極５２と接続されるベース領域１４とは、Ｚ軸方向において離れて配置されている。また第１下端領域２０２は、エミッタ電極５２と接続されるウェル領域とは、上面視において離れて配置されている。活性部１６０は、Ｘ軸方向およびＹ軸方向の少なくとも一方において、第１下端領域２０２が設けられていない部分を有してよい。第１下端領域２０２は、いずれの電極とも接続されていない、電気的にフローティングな領域であってよい。
　図４は、上面視におけるウェル領域１１および第１下端領域２０２の配置例を示す図である。本例の第１下端領域２０２は、活性部１６０に設けられる。第１下端領域２０２は、上面視において活性部１６０の５０％以上の領域に設けられてよく、７０％以上の領域に設けられてよく、９０％以上の領域に設けられてもよい。
　図１に示したゲート配線の下方には、ウェル領域１１が設けられている。上面視においてウェル領域１１と第１下端領域２０２とは異なる位置に配置されている。図４に示すように、上面視においてウェル領域１１は第１下端領域２０２を囲むように配置されていてよい。図４に示すように、第１下端領域２０２が複数の領域に分割されている場合、ウェル領域１１はそれぞれの第１下端領域２０２を囲んでよい。
　上面視において、ウェル領域１１と第１下端領域２０２との間には、分離領域２０４が設けられる。分離領域２０４は、上面視で第１下端領域２０２と重なっていない。分離領域２０４は、第１下端領域２０２と他の領域とを分離する領域である。本例の分離領域２０４は、ウェル領域１１と第１下端領域２０２とを分離するＮ型領域を含む。当該Ｎ型領域は、例えばドリフト領域１８である。Ｎ型領域は、上面視において第１下端領域２０２を囲むように配置される。ウェル領域１１は、上面視において分離領域２０４を囲むように配置されている。図４においては、分離領域２０４に斜線のハッチングを付している。ウェル領域１１と第１下端領域２０２との間に分離領域２０４を設けることで、第１下端領域２０２がウェル領域１１と同電位になることを防げる。これにより第１下端領域２０２がエミッタ電位となることを抑制し、トランジスタ部７０およびダイオード部８０を動作させることができる。
　本例では、活性部１６０において第１下端領域２０２が設けられていない領域の全体に分離領域２０４が設けられている。なお、図１９に記載のように、活性部１６０の内部において第１下端領域２０２が設けられていない部分が存在する場合、当該部分にも分離領域２０４が設けられてよい。活性部１６０の内部に配置された分離領域２０４は、上面視において第１下端領域２０２に囲まれていてよい。
　図５は、図４におけるｆ－ｆ断面の一例を示す図である。ｆ－ｆ断面は、第１下端領域２０２、分離領域２０４およびウェル領域１１を通過するＸＺ面である。つまりｆ－ｆ断面は、活性部１６０とウェル領域１１との境界近傍におけるＸＺ面である。なお図５においては、半導体基板１０の構造を示しており、半導体基板１０の上下に配置された電極および絶縁膜等の構成を省略している。また図５においては、ゲートトレンチ部４０に符号Ｇを付し、ダミートレンチ部３０に符号Ｅを付している。
　図５に示すｆ－ｆ断面には、複数のトランジスタ部７０のうち、Ｘ軸方向において最も端に配置されたトランジスタ部７０が含まれている。トランジスタ部７０の構造は、図２および図３において説明したトランジスタ部７０と同様である。なお図５においては、Ｇ／Ｅ／Ｇ／Ｅ／・・のように、２つのゲートトレンチ部４０の間に１つのダミートレンチ部３０が配列されているが、Ｇ／Ｅ／Ｅ／Ｇ／Ｅ／Ｅ／・・のように２つのゲートトレンチ部４０の間に２つのダミートレンチ部３０が配列されていてもよい。ゲートトレンチ部４０およびダミートレンチ部３０の配列は、他の構造を有していてもよい。また、分離領域２０４の複数のトレンチ部は、Ｘ軸方向において一定の間隔で配置されてよい。分離領域２０４のトレンチ部の間隔は、トランジスタ部７０のトレンチ部の間隔と同一であってよい。
　トランジスタ部７０のトレンチ部の下端には、第１下端領域２０２が設けられている。エミッタ領域１２が隣接して設けられたゲートトレンチ部４０（Ｇ）のうち、Ｘ軸方向において最も端に配置されたゲートトレンチ部４０（Ｇ）の中央をトランジスタ部７０のＸ軸方向の端部とする。第１下端領域２０２は、トランジスタ部７０よりもＸ軸方向において外側まで延伸していてもよい。つまり第１下端領域２０２は、ゲートトレンチ部４０およびエミッタ領域１２を含むゲート構造が設けられていない領域まで延伸していてもよい。
　ウェル領域１１は、半導体基板１０の上面２１からベース領域１４よりも下方まで設けられる。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高いＰ＋型の領域である。
　上面視において、第１下端領域２０２とウェル領域１１との間の領域を、分離領域２０４とする。分離領域２０４には、１つ以上のトレンチ部が設けられる。本例の分離領域２０４には、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が設けられている。分離領域２０４におけるトレンチ部のＸ軸方向の配列は、トランジスタ部７０と同一であってよく、異なっていてもよい。
　分離領域２０４のメサ部には、ベース領域１４が設けられている。ベース領域１４と半導体基板１０の上面２１との間には、コンタクト領域１５が設けられてもよい。また、ベース領域１４と半導体基板１０の上面２１との間には、エミッタ領域１２が設けられていてもよい。また、分離領域２０４のメサ部には、蓄積領域１６が設けられていてよく、設けられていなくてもよい。例えば分離領域２０４のメサ部のうち、トランジスタ部７０に最も近い１つ以上のメサ部には、蓄積領域１６が設けられていてもよい。
　本例の第１下端領域２０２は、ウェル領域１１よりもドーピング濃度の低いＰ型の領域である。第１下端領域２０２は、トランジスタ部７０の少なくとも一部の領域に配置されている。本例の第１下端領域２０２は、トランジスタ部７０の端部よりもウェル領域１１側に延伸している。他の例では、第１下端領域２０２は、トランジスタ部７０の端部で終端していてよく、トランジスタ部７０の内部で終端していてもよい。
　分離領域２０４は、第２下端領域２０５を１つ以上有する。第２下端領域２０５は、ゲートトレンチ部４０を含む１つ以上のトレンチ部の下端と接して設けられた第２導電型の領域である。第２下端領域２０５は、第１下端領域２０２よりもドーピング濃度が高くてよく、低くてよく、同一であってもよい。
　第２下端領域２０５は、トレンチ部の延伸方向（Ｙ軸方向）に沿って連続して設けられてよい。第２下端領域２０５のＹ軸方向の長さは、第１下端領域２０２のＹ軸方向の長さと同一であってよく、第１下端領域２０２のＹ軸方向の長さの８０％以上、１２０％以下の長さであってもよい。第２下端領域２０５は、トレンチ部の延伸方向（Ｙ軸方向）に沿って離散的に設けられてもよい。
　第２下端領域２０５は、上面視において、第１下端領域２０２とウェル領域１１との間に設けられる。本例の第２下端領域２０５は、Ｘ軸方向において、第１下端領域２０２とウェル領域１１との間に設けられる。第２下端領域２０５は、第１下端領域２０２およびウェル領域１１とは分離して設けられる。上面視において、第２下端領域２０５と第１下端領域２０２との間には、ドリフト領域１８等のＮ型領域が設けられている。上面視において、第２下端領域２０５とウェル領域１１との間には、ドリフト領域１８等のＮ型領域が設けられている。また、複数の第２下端領域２０５が設けられる場合、上面視において２つの第２下端領域２０５の間には、ドリフト領域１８等のＮ型領域が設けられている。
　Ｘ軸方向において、第１下端領域２０２と第２下端領域２０５との距離は、分離領域２０４におけるメサ部の幅よりも大きくてよく、小さくてもよい。また、Ｘ軸方向において、隣り合う２つの第２下端領域２０５の距離は、分離領域２０４におけるメサ部の幅よりも大きくてよく、小さくてもよい。またＸ軸方向において、ウェル領域１１と第２下端領域２０５との距離は、分離領域２０４におけるメサ部の幅よりも大きくてよく、小さくてもよい。
　なお第２下端領域２０５の電位は、エミッタ電極５２の電位とは異なる。第２下端領域２０５は、エミッタ電極５２と接続されるベース領域１４とは、Ｚ軸方向において離れて配置されている。また第２下端領域２０５は、エミッタ電極５２と接続されるウェル領域１１とは、上面視において離れて配置されている。第２下端領域２０５は、いずれの電極とも接続されていない、電気的にフローティングな領域であってよい。
　上述したように、第１下端領域２０２を設けることで、半導体装置１００がターンオンした時の、トレンチ部の下端近傍における電位上昇を抑制できる。このため、ターンオン時におけるエミッタコレクタ間電圧の波形の傾き（ｄｖ／ｄｔ）を小さくでき、スイッチング時の電圧または電流波形のノイズを低減できる。また分離領域２０４を設けることで、第１下端領域２０２とウェル領域１１とを分離でき、トランジスタ部７０およびダイオード部８０を動作させることができる。一方で、第１下端領域２０２が存在する領域と、存在しない領域とで、トレンチ部下端近傍の電界にアンバランスが生じてしまう。特に第１下端領域２０２を設けないゲートトレンチ部４０の下端近傍に電界が集中してアバランシェが発生しやすくなり、クランプ耐量およびラッチアップ耐量が低下してしまう。
　これに対して半導体装置１００においては、分離領域２０４における少なくとも１つのゲートトレンチ部４０の下端に、第２下端領域２０５を設ける。これにより、分離領域２０４のゲートトレンチ部４０の下端近傍における電界集中を緩和できる。このため、半導体装置１００の耐圧または耐量を向上できる。
　第２下端領域２０５は、分離領域２０４における２つ以上のゲートトレンチ部４０のそれぞれに対して設けられてよい。それぞれの第２下端領域２０５は、互いに分離している。図５の例では、分離領域２０４における全てのゲートトレンチ部４０の下端に第２下端領域２０５が設けられている。本例において、それぞれの第２下端領域２０５は、１つのゲートトレンチ部４０の下端と接しており、且つ、当該１つのゲートトレンチ部４０以外の他のゲートトレンチ部４０の下端とは接していない。図５の例では、それぞれの第２下端領域２０５は、１つのゲートトレンチ部４０の下端と接しており、他のトレンチ部の下端とは接していない。第２下端領域２０５のＸ軸方向の幅は、ゲートトレンチ部４０のＸ軸方向の幅より小さくてよく、同一であってよく、大きくてもよい。第２下端領域２０５は、ゲートトレンチ部４０の最も下方の箇所（ゲートトレンチ部４０の底面）を覆っていることが好ましい。
　第２下端領域２０５は、第１下端領域２０２と同一の深さ位置に設けられた部分を有してよい。つまり第２下端領域２０５が設けられるＺ軸方向の範囲と、第１下端領域２０２が設けられるＺ軸方向の範囲とは、少なくとも部分的に重複してよい。第２下端領域２０５とベース領域１４との間には、ドリフト領域１８および蓄積領域１６の少なくとも一方が配置されてよい。
　図６は、ゲートトレンチ部４０およびダミートレンチ部３０の他の配列例を示す図である。本例の活性部１６０には、２つのゲートトレンチ部４０の間に２つのダミートレンチ部３０が設けられている。また、ゲートトレンチ部４０は、Ｘ方向において連続して配置されていない。つまり、１つのゲートトレンチ部４０と、２つのダミートレンチ部３０とが交互に配置されている。他の構造は、図１から図５において説明した例と同様である。本例においても分離領域２０４の１つ以上のゲートトレンチ部４０には、第２下端領域２０５が設けられている。
　図５および図６のいずれの例においても、１つの第２下端領域２０５が接するトレンチ部の個数は、１つの第１下端領域２０２が接するトレンチ部の個数よりも少ない。例えば図６の例では、１つの第２下端領域２０５が接するトレンチ部の個数は１個であるのに対して、１つの第１下端領域２０２は、複数のトレンチ部と接している。１つの第１下端領域２０２は、複数のゲートトレンチ部４０および複数のダミートレンチ部３０の下端と接していてよい。
　図７は、トレンチ部の下端の深さ位置における電界の、Ｘ軸方向における分布例を示す図である。図７は、定格電流の５倍以上（本例では６倍）の電流について、トランジスタ部７０をターンオフした場合の電界分布を示している。図７においては、ゲートトレンチ部４０の下端のＸ軸方向の位置を記号Ｇで示し、ダミートレンチ部３０の下端のＸ軸方向の位置を記号Ｅで示している。また、第１下端領域２０２および第２下端領域２０５が設けられるＸ軸方向の位置を模式的に示している。なお、図７における実線は、図６に示したように第１下端領域２０２および第２下端領域２０５を設けた場合の電界分布であり、破線は、第２下端領域２０５を設けず、第１下端領域２０２だけを設けた場合の電界分布である。
　第２下端領域２０５を設けない場合、図７の破線で示すように、第１下端領域２０２で覆われていないトレンチ部の下端における電界が大きくなる。特にゲートトレンチ部４０（Ｇ）の下端における電界集中が顕著である。このため、当該ゲートトレンチ部４０の下端近傍に電界が集中してアバランシェが発生しやすくなり、クランプ耐量およびラッチアップ耐量が低下してしまう。
　これに対して第２下端領域２０５を設けることで、図７の実線に示すように、当該ゲートトレンチ部４０の下端近傍における電界を減少できる。このため、半導体装置１００の耐圧および耐量を向上できる。
　図８は、第２下端領域２０５の他の例を示す図である。本例の第２下端領域２０５は、１つのゲートトレンチ部４０の下端と接しており、且つ、Ｘ軸方向において当該ゲートトレンチ部４０の隣に配置されたダミートレンチ部３０の下端とも接している。図８の例では、第２下端領域２０５は、１つのゲートトレンチ部４０の下端、および、Ｘ軸方向において当該ゲートトレンチ部４０を挟む２つのダミートレンチ部３０の下端に接している。隣り合うダミートレンチ部３０に挟まれたメサ部６０の下方には、第２下端領域２０５は設けられていない。すなわち、隣り合うダミートレンチ部３０に設けられた第２下端領域２０５は分離されている。上面視において、分離された２つの第２下端領域２０５の間には、Ｎ型領域が設けられている。当該Ｎ型領域は、例えばドリフト領域１８である。このような構成により、これらのダミートレンチ部３０の下端近傍における電界集中も緩和できる。このため、半導体装置１００の耐圧および耐量を更に向上できる。
　図９Ａは、第１下端領域２０２および第２下端領域２０５の近傍の拡大図である。本例の第２下端領域２０５は、複数のトレンチ部の下端と接している。ゲートトレンチ部４０の下端における第２下端領域２０５のドーピング濃度をＤｇとする。ドーピング濃度Ｄｇは、ゲートトレンチ部４０の最も下方の点を通り、且つ、Ｚ軸に平行なｍ－ｍ線における、第２下端領域２０５のドーピング濃度の積分値ＩＤｇを、第２下端領域２０５の上端から下端までの深さ方向の幅Ｔ２で割った平均値であってよく、最大値であってもよい。同様に、ダミートレンチ部３０の下端における第２下端領域２０５のドーピング濃度をＤｄとする。ドーピング濃度Ｄｄは、ダミートレンチ部３０の最も下方の点を通り、且つ、Ｚ軸に平行なｋ－ｋ線における、第２下端領域２０５のドーピング濃度の積分値ＩＤｄを、第２下端領域２０５の上端から下端までの深さ方向の幅Ｔ２で割った平均値であってよく、最大値であってもよい。
　ドーピング濃度Ｄｇは、ドーピング濃度Ｄｄよりも大きくてよい。積分値ＩＤｇは、積分値ＩＤｄよりも大きくてよい。図７に示すように、ダミートレンチ部３０よりもゲートトレンチ部４０に電界が集中しやすいので、ドーピング濃度Ｄｇもしくは積分値ＩＤｇを比較的に大きくすることで、ゲートトレンチ部４０に対する電界集中を緩和でき、半導体装置１００の耐圧および耐量を向上できる。
　また、第１下端領域２０２の、ゲートトレンチ部４０の下端におけるドーピング濃度をＤ１とする。ドーピング濃度Ｄ１は、ゲートトレンチ部４０の最も下方の点を通り、且つ、Ｚ軸に平行なｉ－ｉ線における、第１下端領域２０２のドーピング濃度の積分値ＩＤ１を、第１下端領域２０２の上端から下端までの深さ方向の幅Ｔ１で割った平均値であってよく、最大値であってもよい。第１下端領域２０２は、ゲートトレンチ部４０の下端およびダミートレンチ部３０の下端において、同一のドーピング濃度を有してよい。
　ドーピング濃度Ｄｇは、ドーピング濃度Ｄ１よりも大きくてよい。積分値ＩＤｇは、積分値ＩＤ１よりも大きくてよい。これにより、分離領域２０４におけるゲートトレンチ部４０に対する電界集中を緩和できる。ドーピング濃度Ｄｇは、ドーピング濃度Ｄ１の２倍以上であってよく、５倍以上であってよく、１０倍以上であってもよい。また、ドーピング濃度Ｄｄは、ドーピング濃度Ｄ１よりも小さくてよい。積分値ＩＤｇは、積分値ＩＤ１の２倍以上であってよく、５倍以上であってよく、１０倍以上であってもよい。また、積分値ＩＤｄは、積分値ＩＤ１よりも小さくてよい。このような構成により、各トレンチ部の下端の電界を均一化しやすくなる。ドーピング濃度Ｄｄは、ドーピング濃度Ｄ１の０．５倍以下であってよく、０．２倍以下であってよく、０．１倍以下であってもよい。積分値ＩＤｄは、積分値ＩＤ１の０．５倍以下であってよく、０．２倍以下であってよく、０．１倍以下であってもよい。
　また、１つの第１下端領域２０２が接するトレンチ部の個数をｑ個とする。図８の例では、ｑは４以上の整数である。１つの第１下端領域２０２の各トレンチ部の下端におけるドーピング濃度の総和を、Ｄｓｕｍ１とする。同様に、１つの第２下端領域２０５が接するトレンチ部の個数をｒ個とする。図８の例では、ｒは３である。１つの第２下端領域２０５の各トレンチ部の下端におけるドーピング濃度の総和を、Ｄｓｕｍ２とする。Ｄｓｕｍ２／ｒは、Ｄｓｕｍ１／ｑよりも小さくてよい。つまり、１つの第２下端領域２０５に接する各トレンチ部の下端におけるドーピング濃度の平均値は、１つの第１下端領域２０２に接する各トレンチ部の下端におけるドーピング濃度の平均値よりも小さくてよい。
　また、１つの第１下端領域２０２の各トレンチ部において、各トレンチ部の最も下方の点を通り、且つ、Ｚ軸に平行なｍ－ｍ線における、第１下端領域２０２のドーピング濃度の積分値の総和を、ＩＤｓｕｍ１とする。同様に、１つの第２下端領域２０５が接するトレンチ部の個数をｒ個とする。図８の例では、ｒは３である。１つの第２下端領域２０５の各トレンチ部において、各トレンチ部の最も下方の点を通り、且つ、Ｚ軸に平行なｍ－ｍ線における、第１下端領域２０２のドーピング濃度の積分値の総和を、ＩＤｓｕｍ２とする。ＩＤｓｕｍ２／ｒは、ＩＤｓｕｍ１／ｑよりも小さくてよい。つまり、１つの第２下端領域２０５に接する各トレンチ部のドーピング濃度の積分値は、１つの第１下端領域２０２に接する各トレンチ部のドーピング濃度の積分値よりも小さくてよい。
　図９Ｂは、図９Ａの形成工程の一例を示す図である。一例として第１下端領域２０２は、ゲートトレンチ部４０およびダミートレンチ部３０のそれぞれの下端に、一定の第１ドーズ量でＰ型ドーパントを注入して形成される。Ｐ型ドーパントを注入した後に半導体基板１０を熱処理することで、それぞれのトレンチ部下端のＰ型ドーパントがＸ軸方向に拡散して、連続した第１下端領域２０２が形成される。イオン注入等により、トレンチ部の下方にＰ型ドーパントが導入される。熱処理により、Ｐ型ドーパントは深さ方向（Ｚ軸方向）および横方向（Ｘ軸方向）に広がる。隣り合うトレンチ部の下方から横方向に広がったＰ型ドーパントは、メサ部の中央部で重なり合う。その結果、図９Ｂに示すように、第１下端領域２０２はメサ部の中央で若干ドーピング濃度が低くなる。さらに第１下端領域２０２の横方向の端部は、分離領域２０４側の－Ｘ軸方向端部に位置するダミートレンチ部３０まで、あるいはメサ部まで延伸してよい。
　一方で、分離領域２０４においては、ゲートトレンチ部４０の下端に一定の第１ドーズ量でＰ型ドーパントを注入してよい。Ｐ型ドーパントを注入した後に半導体基板１０を熱処理することで、ゲートトレンチ部４０の下端に注入したＰ型ドーパントがＸ軸方向に拡散して、ダミートレンチ部３０の下端に到達する。この場合、第２下端領域２０５の各トレンチ部の下端におけるドーピング濃度の平均値は、第１下端領域２０２の各トレンチ部の下端におけるドーピング濃度の平均値よりも小さくなる。このような構成により、第２下端領域２０５がＸ軸方向に広がりすぎて、第１下端領域２０２またはウェル領域１１と接続することを防げる。
　図１０は、分離領域２０４の他の構成例を示す図である。本例の分離領域２０４は、第３下端領域２０７を備える点で、図１から図９Ｂにおいて説明した分離領域２０４と相違する。他の構造は、図１から図９Ｂにおいて説明したいずれかの分離領域２０４と同様である。
　第３下端領域２０７は、分離領域２０４において、１つ以上のダミートレンチ部３０に対して設けられる。第３下端領域２０７は、ダミートレンチ部３０の下端に接して設けられており、且つ、当該ダミートレンチ部３０の隣のトレンチ部の下端には接していない。第３下端領域２０７は、第１下端領域２０２、第２下端領域２０５およびウェル領域１１のいずれとも分離して設けられている。第３下端領域２０７と、第１下端領域２０２、第２下端領域２０５およびウェル領域１１との間には、ドリフト領域１８等のＮ型領域が設けられる。
　なお第３下端領域２０７の電位は、エミッタ電極５２の電位とは異なる。第３下端領域２０７は、エミッタ電極５２と接続されるベース領域１４とは、Ｚ軸方向において離れて配置されている。また第３下端領域２０７は、エミッタ電極５２と接続されるウェル領域１１とは、上面視において離れて配置されている。第３下端領域２０７は、いずれの電極とも接続されていない、電気的にフローティングな領域であってよい。
　第３下端領域２０７が接するダミートレンチ部３０は、第２下端領域２０５が接するゲートトレンチ部４０の隣に配置されている。本例では、分離領域２０４の全てのゲートトレンチ部４０に第２下端領域２０５が設けられ、分離領域２０４の全てのダミートレンチ部３０に第３下端領域２０７が設けられている。本例によっても、分離領域２０４の各トレンチ部の下端における電界集中を緩和できる。
　図１１は、第１下端領域２０２、第２下端領域２０５および第３下端領域２０７のＺ軸方向におけるドーピング濃度の分布例を示す図である。第１下端領域２０２のドーピング濃度分布は、ゲートトレンチ部４０の最も下方の点を通り、且つ、Ｚ軸に平行なａ－ａ線（図１０参照）における分布である。第２下端領域２０５のドーピング濃度分布は、ゲートトレンチ部４０の最も下方の点を通り、且つ、Ｚ軸に平行なｂ－ｂ線（図１０参照）における分布である。第３下端領域２０７のドーピング濃度分布は、ダミートレンチ部３０の最も下方の点を通り、且つ、Ｚ軸に平行なｃ－ｃ線（図１０参照）における分布である。
　第１下端領域２０２のドーピング濃度のピーク値をＤａ、第２下端領域２０５のドーピング濃度のピーク値をＤｂ、第３下端領域２０７のドーピング濃度のピーク値をＤｃとする。ピーク値Ｄｂは、ピーク値Ｄａより大きくてよい。ピーク値Ｄｂは、ピーク値Ｄａの２倍以上であってよく、５倍以上であってよく、１０倍以上であってもよい。ピーク値Ｄａは、ピーク値Ｄｃより大きくてよい。ドーピング濃度Ｄａは、ドーピング濃度Ｄｃの２倍以上であってよく、５倍以上であってよく、１０倍以上であってもよい。ドリフト領域１８とのｐｎ接合は、第２下端領域２０５が最も下面２３側（＋Ｚ軸方向側）に位置してよく、第３下端領域２０７が最も上面２１側（－Ｚ軸方向側）に位置してよい。
　また、ゲートトレンチ部４０の下端からドリフト領域１８の上端まで第１下端領域２０２のドーピング濃度を積分した積分値をＩａ、ゲートトレンチ部４０の下端からドリフト領域１８の上端まで第２下端領域２０５のドーピング濃度を積分した積分値をＩｂ、ダミートレンチ部３０の下端からドリフト領域１８の上端まで第３下端領域２０７のドーピング濃度を積分した積分値をＩｃとする。積分値Ｉｂは、積分値Ｉａより大きくてよい。積分値Ｉｂは、積分値Ｉａの２倍以上であってよく、５倍以上であってよく、１０倍以上であってもよい。積分値Ｉａは、積分値Ｉｃより大きくてよい。積分値Ｉａは、積分値Ｉｃの２倍以上であってよく、５倍以上であってよく、１０倍以上であってもよい。
　なお、図９Ａにおけるｉ－ｉ線におけるドーピング濃度分布は、本例のａ－ａ線におけるドーピング濃度分布と同様であってよい。図９Ａにおけるｍ－ｍ線におけるドーピング濃度分布は、本例のｂ－ｂ線におけるドーピング濃度分布と同様であってよい。図９Ａにおけるｋ－ｋ線におけるドーピング濃度分布は、本例のｃ－ｃ線におけるドーピング濃度分布と同様であってよい。
　図１２は、分離領域２０４の他の例を示す図である。本例の分離領域２０４は、第２下端領域２０５の配置が、図１から図１１において説明した例と異なる。他の構造は、図１から図１１において説明したいずれかの例と同様である。
　本例の分離領域２０４は、少なくとも１つのゲートトレンチ部４０の下端に、第２下端領域２０５が設けられていない。つまり、少なくともゲートトレンチ部４０の下端は、ドリフト領域１８等のＮ型領域と接している。分離領域２０４において、第２下端領域２０５が設けられていないゲートトレンチ部４０に接するメサ部には、エミッタ領域１２が設けられてよい。これにより、第２下端領域２０５が設けられていないゲートトレンチ部４０がオン状態になった場合に、ドリフト領域１８に対して電子を供給しやすくなる。これにより、ドリフト領域１８におけるキャリア濃度を上昇でき、オン抵抗を低減できる。
　分離領域２０４のゲートトレンチ部４０のうち、第１下端領域２０２に最も近いゲートトレンチ部４０の下端がドリフト領域１８と接していてよい。これにより、トランジスタ部７０の近傍において電子を供給できる。
　図１３は、分離領域２０４の他の例を示す図である。本例の半導体基板１０には、ゲートトレンチ部４０およびダミートレンチ部３０が２つずつ交互に配置されている。つまり半導体基板１０は、Ｘ軸方向において、ダミートレンチ部３０を間に挟まずに隣り合って配置された２つのゲートトレンチ部４０と、ゲートトレンチ部４０を間に挟まずに隣り合って配置された２つのダミートレンチ部３０とを有する。トレンチ部の配列以外の構造は、図１から図１２において説明したいずれかの例と同様である。
　本例の分離領域２０４は、少なくとも１つのゲートトレンチ部４０の下端に、第２下端領域２０５が設けられていない。本例では、連続して配置された２つのゲートトレンチ部４０のうち、一方のゲートトレンチ部４０には第２下端領域２０５が設けられ、他方のゲートトレンチ部４０には第２下端領域２０５が設けられていない。このような構成により、１組のゲートトレンチ部４０に対して電界集中を緩和しつつ、電子供給機能を維持できる。１組のゲートトレンチ部４０のうち、トランジスタ部７０から遠いほうのゲートトレンチ部４０に第２下端領域２０５が設けられ、トランジスタ部７０に近いほうのゲートトレンチ部４０に第２下端領域２０５が設けられていなくてよい。これにより、電界集中を緩和しつつ、比較的にトランジスタ部７０の近傍において電子を供給できる。
　図１４は、図４におけるｇ－ｇ断面の一例を示す図である。ｇ－ｇ断面は、第１下端領域２０２およびウェル領域１１を通過するＹＺ面である。ｇ－ｇ断面は、トランジスタ部７０のメサ部を通過している。ただし図１４においては、ゲートトレンチ部４０をｇ－ｇ断面に投影した位置を破線で示している。なお図１４においては、半導体基板１０の構造を示しており、半導体基板１０の上下に配置された電極および絶縁膜等の構成を省略している。
　当該断面においても、トランジスタ部７０とウェル領域１１との間には、分離領域２０４が設けられている。ただし、当該断面における分離領域２０４は、第２下端領域２０５および第３下端領域２０７が設けられていない。第１下端領域２０２とウェル領域１１の間には、ドリフト領域１８が設けられている。
　トランジスタ部７０の上面２１には、エミッタ領域１２とコンタクト領域１５とがＹ軸方向に沿って交互に配置されている。分離領域２０４の上面２１にはコンタクト領域１５が設けられている。
　本例の蓄積領域１６は、トランジスタ部７０の端部よりもウェル領域１１側に延伸して設けられている。他の例では蓄積領域１６は、トランジスタ部７０の端部で終端していてよく、トランジスタ部７０の内部で終端していてもよい。
　本例の第１下端領域２０２は、トランジスタ部７０の端部よりもウェル領域１１側に延伸している。他の例では、第１下端領域２０２は、トランジスタ部７０の端部で終端していてよく、トランジスタ部７０の内部で終端していてもよい。蓄積領域１６は、第１下端領域２０２よりもウェル領域１１側に延伸していてよい。
　分離領域２０４は、上面視において蓄積領域１６と重なっていてよい。すなわち蓄積領域１６の端部は、上面視で分離領域２０４の内部にあってよい。他の例では、分離領域２０４は、上面視において蓄積領域１６と重ならなくてもよい。すなわち蓄積領域１６の端部は、上面視で分離領域２０４よりも内側（－Ｙ軸方向側）にあってよい。当該断面において分離領域２０４は、トランジスタ部７０と重ならないように設けられてよい。他の例では、当該断面において分離領域２０４は、トランジスタ部７０と重なっていてもよい。
　図１５は、図５におけるｈ－ｈ断面の一例を示す図である。ｈ－ｈ断面は、第２下端領域２０５およびウェル領域１１を通過するＹＺ面である。ｈ－ｈ断面のＹ軸方向における位置は、図１４に示したｇ－ｇ断面と同一である。ｈ－ｈ断面は、分離領域２０４のメサ部を通過している。ただし図１５においては、ゲートトレンチ部４０をｈ－ｈ断面に投影した位置を破線で示している。なお図１５においては、半導体基板１０の構造を示しており、半導体基板１０の上下に配置された電極および絶縁膜等の構成を省略している。
　当該断面の半導体基板１０には、図１４に示した断面の第１下端領域２０２に代えて、第２下端領域２０５が設けられている。また、半導体基板１０の上面２１には、コンタクト領域１５が連続して設けられている。他の構造は、図１４において説明した例と同様である。Ｙ軸方向において、第２下端領域２０５とウェル領域１１との距離は、第１下端領域２０２とウェル領域１１との距離と同一であってよく、大きくてよく、小さくてもよい。
　図１６は、ｈ－ｈ断面の他の例を示す図である。本例のｈ－ｈ断面においては、半導体基板１０の上面２１における構造が、図１４に示したｇ－ｇ断面と同様である。つまり、Ｙ軸方向に沿ってエミッタ領域１２およびコンタクト領域１５が交互に配置されている。
　本例では、ゲートトレンチ部４０の長手方向（Ｙ軸方向）に沿って、複数の第２下端領域２０５が互いに離れて離散的に配置されている。半導体基板１０の上面２１における構造と、第２下端領域２０５の配置以外は、図１５の例と同様である。Ｙ軸方向に沿って第２下端領域２０５を配置することで電界集中を緩和しつつ、第２下端領域２０５を離散的に配置することで電子供給機能も維持できる。なお第１下端領域２０２は、図１４に示したように、Ｙ軸方向において連続して配置されることが好ましい。これにより、トランジスタ部７０およびダイオード部８０の広い範囲において、スイッチング時の電圧または電流波形のノイズを低減できる。
　それぞれの第２下端領域２０５は、上面視においてエミッタ領域１２（またはソース領域２１２）と重なるように配置されてよい。第２下端領域２０５は、エミッタ領域１２（またはソース領域２１２）毎に設けられてよい。それぞれの第２下端領域２０５は、対応するエミッタ領域１２（またはソース領域２１２）のＹ軸方向の全体を覆うように配置されてよい。エミッタ領域１２に向けて電子電流が流れるので、エミッタ領域１２の下方は比較的に大きな電流が流れる。エミッタ領域１２の下方に第２下端領域２０５を設けることで、大きな電流が流れる領域の電界を抑制でき、当該領域の耐量を向上させることができる。
　図１５および図１６においては、ゲートトレンチ部４０の近傍における第２下端領域２０５のＹ軸方向の構造を説明したが、他の領域における第２下端領域２０５も同様のＹ軸方向の構造を有する。また、第３下端領域２０７も、図１５および図１６において説明した第２下端領域２０５と同様のＹ軸方向の構造を有してよい。
　図１７は、半導体装置１００の製造方法の一部の工程を示す図である。半導体装置１００の製造方法においては、図１から図１６において説明した各構成を形成する。図１７に示す工程は、ドーピング領域形成段階Ｓ１７００、トレンチ形成段階Ｓ１７０２、下端領域形成段階Ｓ１７０４およびトレンチ構造形成段階Ｓ１７０６を備える。
　ドーピング領域形成段階Ｓ１７００においては、半導体基板１０の上面２１側に配置されたドーピング領域を形成する。ドーピング領域は、例えばウェル領域１１、エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくとも一つを含む。なおドリフト領域１８は、これらのドーピング領域が形成されずに残存した領域であってよい。
　トレンチ形成段階Ｓ１７０２においては、半導体基板１０の上面２１にトレンチを形成する。トレンチは、各トレンチ部を形成するための溝である。それぞれのトレンチは、上面２１からドリフト領域１８に達する深さまで形成される。トレンチ形成段階Ｓ１７０２においては、少なくともトレンチ内の導電部は形成しない。トレンチ内の絶縁膜は形成してもよいし、形成しなくてもよい。
　下端領域形成段階Ｓ１７０４においては、第１下端領域２０２および第２下端領域２０５を形成する。下端領域形成段階Ｓ１７０４においては、第３下端領域２０７も形成してよい。下端領域形成段階Ｓ１７０４においては、トレンチを介して半導体基板１０にＰ型のドーパントイオンを注入してよい。下端領域形成段階Ｓ１７０４では、トレンチ以外の部分をマスクした状態で、半導体基板１０の上面２１からＰ型ドーパントイオンを注入してよい。これにより、トレンチの下端に接する領域に、Ｐ型ドーパントイオンを容易に注入できる。ドーピング領域形成段階Ｓ１７００および下端領域形成段階Ｓ１７０４では、ドーパントを注入した後に半導体基板１０を熱処理する。
　トレンチ構造形成段階Ｓ１７０６では、それぞれのトレンチの内部に導電部および絶縁膜を形成する。トレンチ構造形成段階Ｓ１７０６では、トレンチの内壁を熱酸化することで絶縁膜を形成してよい。トレンチ構造形成段階Ｓ１７０６では、絶縁膜を形成したトレンチの内部にポリシリコン等の導電材料を充填して導電部を形成してよい。
　図１８は、下端領域形成段階Ｓ１７０４の一例を説明する図である。本例の下端領域形成段階Ｓ１７０４は、第１注入段階Ｓ１８０１および第２注入段階Ｓ１８０２を有する。第１注入段階Ｓ１８０１および第２注入段階Ｓ１８０２はいずれを先に行ってよく、同時に行ってもよい。
　第１注入段階Ｓ１８０１では、第１下端領域２０２を形成すべき領域に対して、所定の濃度（／ｃｍ２）のＰ型ドーパントイオンを注入する。本例の第１注入段階Ｓ１８０１では、ゲートトレンチ部４０およびダミートレンチ部３０のそれぞれのトレンチ４５の底部からＰ型ドーパントイオンを注入する。
　第２注入段階Ｓ１８０２では、分離領域２０４を形成すべき領域に対してＰ型ドーパントイオンを注入する。本例の第２注入段階Ｓ１８０２では、ゲートトレンチ部４０のそれぞれのトレンチ４５の底部からＰ型ドーパントイオンを注入する。第２注入段階Ｓ１８０２における単位面積当たりのドーズ量（ｉｏｎｓ／ｃｍ２）は、第１注入段階Ｓ１８０１におけるドーズ量（ｉｏｎｓ／ｃｍ２）と同一であってよく、異なっていてもよい。第１注入段階Ｓ１８０１および第２注入段階Ｓ１８０２を同時に行う場合、これらのドーズ量は同一である。第１注入段階Ｓ１８０１および第２注入段階Ｓ１８０２では、マスク３００により、トレンチ４５以外の領域をマスクしてよい。トレンチ４５を介して注入されたドーパントは、熱処理により拡散する。これにより、ＸＹ面において連続する第１下端領域２０２を形成できる。また当該熱処理の条件により、第２下端領域２０５を隣のトレンチ４５の下端まで形成するか否かを制御できる。
　製造方法は、第３下端領域２０７を形成するための第３注入段階を更に備えてよい。第３下端領域２０７のドーピング濃度を、第２下端領域２０５のドーピング濃度と異ならせる場合、第３注入段階は、第２注入段階Ｓ１８０２とは異なる工程で実施される。
　図１９は、図４におけるｊ－ｊ断面の一例を示す図である。ｊ－ｊ断面は、活性部１６０を通過するＸＺ面である。本例の半導体装置１００は、活性部１６０の内部に分離領域２０４を有する。分離領域２０４の構造は、本明細書において説明したいずれかの態様の分離領域２０４と同様である。分離領域２０４には、１つ以上の第２下端領域２０５が設けられている。
　本例の分離領域２０４は、上面視において２つの第１下端領域２０２に挟まれている。図１９の例では、分離領域２０４が、Ｘ軸方向において２つの第１下端領域２０２に挟まれている。分離領域２０４には、複数の第２下端領域２０５が設けられてよい。図１９に示すようにＸ軸方向において、２つのトランジスタ部７０の間に分離領域２０４が設けられてよい。Ｘ軸方向において、２つの分離領域２０４の間にトランジスタ部７０が設けられてよい。
　図２０は、ｆ－ｆ断面の他の例を示す図である。図２０においては、半導体基板１０の上面２１の上方の構造も合わせて示している。本例の半導体装置１００はＭＯＳＦＥＴである。
　半導体装置１００は、本明細書で説明した各例におけるコレクタ領域２２に代えて、半導体基板１０の下面２３に接して設けられたＮ＋型のドレイン領域２２２を有する。また、本明細書で説明した各例におけるエミッタ領域１２およびエミッタ電極５２は、ソース領域２１２およびソース電極２５２として機能する。ソース領域２１２およびソース電極２５２は、エミッタ領域１２およびエミッタ電極５２と同様の構造を有する。また、本明細書で説明した各例におけるコレクタ電極２４（図３等参照）はドレイン電極として機能する。半導体基板１０はＳｉＣ（炭化珪素）基板であってよい。
　半導体基板１０は、上面視の端部において、段差（凹部）を有してよい。ウェル領域１１は、当該段差に形成されてよい。ウェル領域１１は、ＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）として機能してよい。
　図２１は、分離領域２０４の他の構造例を示す図である。本例の分離領域２０４は、本明細書で説明したいずれの態様の半導体装置１００に適用してよい。本例において、第２下端領域２０５と接するゲートトレンチ部４０のうちの少なくとも１つのゲートトレンチ部４０のゲート導電部４４は、第１下端領域２０２と接するゲートトレンチ部４０のゲート導電部４４よりも、深さ方向において短い。第２下端領域２０５と接する全てのゲートトレンチ部４０のゲート導電部４４が、第１下端領域２０２と接するゲートトレンチ部４０のゲート導電部４４よりも、深さ方向において短くてよい。
　第２下端領域２０５と接するゲートトレンチ部４０のゲート導電部４４の長さは、第１下端領域２０２と接するゲートトレンチ部４０のゲート導電部４４の長さの９０％以下であってよく、８０％以下であってよく、７０％以下であってもよい。ただし、第２下端領域２０５と接するゲートトレンチ部４０のゲート導電部４４は、ベース領域１４よりも下方まで設けられてよい。本例において、第２下端領域２０５と接するゲートトレンチ部４０の下端のゲート絶縁膜４２は、第１下端領域２０２と接するゲートトレンチ部４０の下端のゲート絶縁膜４２よりも、深さ方向において厚い。
　本例によれば、第２下端領域２０５と接するゲートトレンチ部４０の下端のゲート絶縁膜４２を厚くできるので、当該ゲートトレンチ部４０の耐圧を更に高めることができる。第１下端領域２０２と接するゲートトレンチ部４０と、第２下端領域２０５と接するゲートトレンチ部４０の深さ方向の長さは、同一であってよく異なっていてもよい。
　第２下端領域２０５と接するゲートトレンチ部４０のうちの少なくとも１つにおいて、ゲート導電部４４の下面の中央が上方に凸の形状を有してよい。つまり、当該ゲート導電部４４は、ゲート絶縁膜４２と接する位置の長さが、Ｘ軸方向においてゲート絶縁膜４２から最も離れた位置（すなわち、Ｘ軸方向におけるゲート導電部４４の中心位置）の長さよりも、大きい。このような構造により、ベース領域１４に形成されるチャネルの深さ方向の長さを確保できるとともに、ゲートトレンチ部の底部における電界強度を緩和し、ゲート絶縁膜の破壊、ホットキャリア注入等を抑制し、ゲート絶縁膜の信頼性を高くすることができる。ゲート絶縁膜４２と接する位置のゲート導電部４４の長さは、ゲート絶縁膜４２から最も離れた位置のゲート導電部４４の長さの１．０５倍以上であってよく、１．１倍以上であってよく、１．２倍以上であってもよい。
　第１下端領域２０２と接するゲートトレンチ部４０においては、ゲート導電部４４の下面の中央が下方に凸の形状を有してよい。他の例では、第１下端領域２０２と接するゲートトレンチ部４０も、ゲート導電部４４の下面の中央が上方に凸の形状を有してよい。
　図２２は、分離領域２０４の他の構造例を示す図である。本例の分離領域２０４は、本明細書で説明したいずれの態様の半導体装置１００に適用してよい。本例では、第２下端領域２０５に接するゲートトレンチ部４０の少なくとも１つが、第１下端領域２０２に接するゲートトレンチ部４０よりも、深さ方向において短い。第２下端領域２０５に接するゲートトレンチ部４０の全てが、第１下端領域２０２に接するゲートトレンチ部４０よりも、深さ方向において短くてよい。このような構造により、分離領域２０４におけるゲートトレンチ部４０の下端に対する電界集中を更に緩和できる。本例では、深さ方向において、第２下端領域２０５とベース領域１４との間にドリフト領域１８が介在する。言い換えると、第２下端領域２０５の上側でドリフト領域１８がゲートトレンチ部４０に接している。しかし、第２下端領域２０５とベース領域１４とが直接的に、あるいは他のＰ型の半導体領域を介して間接的に接続されてもよい。
　第２下端領域２０５と接するゲートトレンチ部４０の長さは、第１下端領域２０２と接するゲートトレンチ部４０の長さの０．９倍以下であってよく、０．８倍以下であってよく、０．７倍以下であってもよい。ただし第２下端領域２０５と接するゲートトレンチ部４０は、ベース領域１４よりも下方まで形成されている。第２下端領域２０５に接するゲートトレンチ部４０は、Ｘ軸方向において隣り合うダミートレンチ部３０よりも、深さ方向において短くてよい。当該ダミートレンチ部３０の長さは、第１下端領域２０２に接するゲートトレンチ部４０の長さと同一であってよく、異なっていてもよい。第２下端領域２０５と接するゲートトレンチ部４０の長さは、隣り合うダミートレンチ部３０の長さの０．９倍以下であってよく、０．８倍以下であってよく、０．７倍以下であってもよい。
　図２３は、分離領域２０４の他の構造例を示す図である。本例の分離領域２０４は、本明細書で説明したいずれの態様の半導体装置１００に適用してよい。本例では、分離領域２０４のダミートレンチ部３０の少なくとも１つは、第１下端領域２０２と接するダミートレンチ部３０よりも、深さ方向に長い。分離領域２０４のダミートレンチ部３０の全てが、第１下端領域２０２と接するダミートレンチ部３０よりも、深さ方向に長くてよい。このような構造により、分離領域２０４におけるゲートトレンチ部４０の下端に対する電界集中を更に緩和できる。分離領域２０４のダミートレンチ部３０の長さは、第１下端領域２０２と接するダミートレンチ部３０の長さの１．１倍以上であってよく、１．２倍以上であってよく、１．３倍以上であってもよい。分離領域２０４のダミートレンチ部３０は、ウェル領域１１よりも浅く形成されてよい。
　第２下端領域２０５に接するゲートトレンチ部４０は、Ｘ軸方向において隣り合うダミートレンチ部３０よりも、深さ方向において短くてよい。第２下端領域２０５に接するゲートトレンチ部４０の長さは、第１下端領域２０２に接するゲートトレンチ部４０の長さと同一であってよく、異なっていてもよい。第２下端領域２０５と接するゲートトレンチ部４０の長さは、隣り合うダミートレンチ部３０の長さの０．９倍以下であってよく、０．８倍以下であってよく、０．７倍以下であってもよい。
　図２４は、分離領域２０４の他の構造例を示す図である。本例の分離領域２０４は、本明細書で説明したいずれの態様の半導体装置１００に適用してよい。本例の分離領域２０４は、第１下端領域２０２と接するゲートトレンチ部４０の隣りに、第１下端領域２０２および第２下端領域２０５と接していないダミートレンチ部３０が２つ以上連続して配置されている。本例の分離領域２０４は、当該２つ以上のダミートレンチ部３０の下端と接して設けられた、第２導電型の第４下端領域２１４を更に備える。第４下端領域２１４の深さ位置およびドーピング濃度は、第１下端領域２０２と同一であってよい。第４下端領域２１４は、Ｘ軸方向において第１下端領域２０２および第２下端領域２０５の間に配置されてよい。第４下端領域２１４は、第１下端領域２０２および第２下端領域２０５のいずれとも分離している。
　本例では、深さ方向において、第２下端領域２０５とベース領域１４との間にドリフト領域１８が介在する。分離領域２０４において、ゲートトレンチ部４０と接するメサ部にはエミッタ領域１２（またはソース領域２１２）が設けられてよい。本例によれば、分離領域２０４の少なくとも一部もトランジスタ部として動作させることができる。当該ゲートトレンチ部４０の下端には第２下端領域２０５が設けられている。第２下端領域２０５は、Ｘ軸方向において２つの第４下端領域２１４に挟まれていてよい。なお、一部の第２下端領域２０５とベース領域１４とが直接的に、あるいは他のＰ型の半導体領域を介して間接的に接続されてもよい。
　分離領域２０４におけるゲートトレンチ部４０および第２下端領域２０５は、本明細書において説明したいずれかの例と同様である。図２４の例では、図２２において説明したゲートトレンチ部４０および第２下端領域２０５を設けている。これにより、当該ゲートトレンチ部４０に対する電界集中を緩和できる。また、第２下端領域２０５と第４下端領域２１４の深さ位置が異なるので、第２下端領域２０５と第４下端領域２１４とを容易に分離でき、また、電流経路を確保しやすくなる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４５・・・トレンチ、５２・・・エミッタ電極、５４・・・コンタクトホール、６０、６１・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、９０・・・エッジ終端構造部、１００・・・半導体装置、１３０・・・外周ゲート配線、１３１・・・活性側ゲート配線、１６０・・・活性部、１６２・・・端辺、１６４・・・ゲートパッド、２０２・・・第１下端領域、２０４・・・分離領域、２０５・・・第２下端領域、２０７・・・第３下端領域、２１２・・・ソース領域、２１４・・・第４下端領域、２２２・・・ドレイン領域、２５２・・・ソース電極、３００・・・マスク

Claims (20)

  1. 　上面および下面を有し、第１導電型のドリフト領域を含む半導体基板と、
    　前記ドリフト領域と前記半導体基板の前記上面との間に設けられた第２導電型のベース領域と、
    　前記半導体基板の前記上面から前記ベース領域よりも下方まで設けられ、ゲートトレンチ部およびダミートレンチ部を含む複数のトレンチ部と、
    　前記ゲートトレンチ部を含む２つ以上のトレンチ部の下端と接して設けられた第２導電型の第１下端領域と、
    　上面視において前記第１下端領域と重ならない分離領域と
    　を備え、
    　前記分離領域は、前記ゲートトレンチ部を含む１つ以上のトレンチ部の下端と接して設けられた第２導電型の第２下端領域を有する
    　半導体装置。
  2. 　１つの前記第２下端領域が接する前記トレンチ部の個数は、１つの前記第１下端領域が接する前記トレンチ部の個数よりも少ない
    　請求項１に記載の半導体装置。
  3. 　１つの前記第２下端領域は、１つの前記ゲートトレンチ部の下端と接しており、且つ、当該ゲートトレンチ部以外の前記ゲートトレンチ部の下端には接していない
    　請求項１に記載の半導体装置。
  4. 　１つの前記第１下端領域は、複数の前記ゲートトレンチ部および複数の前記ダミートレンチ部の下端と接している
    　請求項３に記載の半導体装置。
  5. 　１つの前記第２下端領域は、１つの前記ゲートトレンチ部の下端と接しており、且つ、当該ゲートトレンチ部の隣に配置された前記トレンチ部の下端には接していない
    　請求項３に記載の半導体装置。
  6. 　１つの前記第２下端領域は、１つの前記ゲートトレンチ部の下端と接しており、且つ、当該ゲートトレンチ部の隣に配置された前記ダミートレンチ部の下端と接している
    　請求項１から４のいずれか一項に記載の半導体装置。
  7. 　上面視において前記第１下端領域とは異なる位置に配置され、前記半導体基板の前記上面から前記ベース領域よりも下方まで設けられ、前記ベース領域よりもドーピング濃度の高い第２導電型のウェル領域と、
    　前記ダミートレンチ部の下端に接して設けられた第２導電型の第３下端領域と
    　を更に備え、
    　前記第３下端領域が接する前記ダミートレンチ部は、前記第２下端領域が接する前記ゲートトレンチ部の隣に配置され、
    　前記第３下端領域は、前記第１下端領域、前記第２下端領域および前記ウェル領域のいずれとも分離している
    　請求項５に記載の半導体装置。
  8. 　前記ゲートトレンチ部の長手方向に沿って、複数の前記第２下端領域が互いに離れて配置されている
    　請求項１から４のいずれか一項に記載の半導体装置。
  9. 　上面視において、前記分離領域が、２つの前記第１下端領域に挟まれている
    　請求項１から４のいずれか一項に記載の半導体装置。
  10. 　前記ゲートトレンチ部は、
    　ゲート絶縁膜と、
    　前記ゲート絶縁膜により前記半導体基板と絶縁されるゲート導電部と
    　を有し、
    　前記第２下端領域と接する前記ゲートトレンチ部のうちの少なくとも１つにおける前記ゲート導電部は、前記第１下端領域と接する前記ゲートトレンチ部の前記ゲート導電部よりも、深さ方向において短い
    　請求項３に記載の半導体装置。
  11. 　前記第１下端領域と接する前記ゲートトレンチ部の隣りに、前記第１下端領域および前記第２下端領域と接していない前記ダミートレンチ部が２つ以上連続して配置されており、
    　連続して配置された前記２つ以上の前記ダミートレンチ部の下端と接して設けられた第２導電型の第４下端領域を更に備える
    　請求項１から４のいずれか一項に記載の半導体装置。
  12. 　前記ゲートトレンチ部は、
    　ゲート絶縁膜と、
    　前記ゲート絶縁膜により前記半導体基板と絶縁されるゲート導電部と
    　を有し、
    　前記第２下端領域と接する前記ゲートトレンチ部の少なくとも１つにおいて、前記ゲート絶縁膜と接する位置の前記ゲート導電部が、前記ゲート絶縁膜から最も離れた位置の前記ゲート導電部よりも、深さ方向において長い
    　請求項１から４のいずれか一項に記載の半導体装置。
  13. 　前記第２下端領域に接する前記ゲートトレンチ部の少なくとも１つが、前記第１下端領域に接する前記ゲートトレンチ部よりも、深さ方向において短い
    　請求項１から４のいずれか一項に記載の半導体装置。
  14. 　少なくとも１つの前記第１下端領域は、前記ダミートレンチ部の下端と接して設けられ、
    　前記分離領域は、１つ以上の前記ダミートレンチ部を含み、
    　前記分離領域の前記ダミートレンチ部の少なくとも１つは、前記第１下端領域と接する前記ダミートレンチ部よりも、深さ方向に長い
    　請求項１から４のいずれか一項に記載の半導体装置。
  15. 　前記半導体基板の前記上面に露出し、前記ゲートトレンチ部と接して設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    　前記半導体基板の前記上面に露出し、前記ゲートトレンチ部の長手方向に沿って、前記エミッタ領域と交互に配置され、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域と
    　を更に備え、
    　前記第２下端領域は、上面視において前記エミッタ領域と重なって配置されている
    　請求項１から４のいずれか一項に記載の半導体装置。
  16. 　前記半導体基板の前記下面に接して設けられた第２導電型のコレクタ領域を更に備える
    　請求項１５に記載の半導体装置。
  17. 　前記半導体基板の前記上面に露出し、前記ゲートトレンチ部と接して設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のソース領域と、
    　前記半導体基板の前記上面に露出し、前記ゲートトレンチ部の長手方向に沿って、前記ソース領域と交互に配置され、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域と
    　を更に備え、
    　前記第２下端領域は、上面視において前記ソース領域と重なって配置されている
    　請求項１から４のいずれか一項に記載の半導体装置。
  18. 　前記半導体基板の前記下面に接して設けられた第１導電型のドレイン領域を更に備える
    　請求項１７に記載の半導体装置。
  19. 　２つ以上の前記ゲートトレンチ部のそれぞれに対して、互いに分離した前記第２下端領域が設けられている
    　請求項１から４のいずれか一項に記載の半導体装置。
  20. 　上面および下面を有し、第１導電型のドリフト領域を含む半導体基板と、
    　前記ドリフト領域と前記半導体基板の前記上面との間に設けられた第２導電型のベース領域と、
    　前記半導体基板の前記上面から前記ベース領域よりも下方まで設けられ、ゲートトレンチ部およびダミートレンチ部を含む複数のトレンチ部と、
    　前記ゲートトレンチ部を含む１つ以上のトレンチ部の下端と接して設けられた第２導電型の第２下端領域と
    　を備え、
    　前記第２下端領域と接する前記ゲートトレンチ部は、他の少なくとも１つの前記ゲートトレンチ部よりも、深さ方向において短い
    　半導体装置。
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