JP7211516B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7211516B2
JP7211516B2 JP2021532693A JP2021532693A JP7211516B2 JP 7211516 B2 JP7211516 B2 JP 7211516B2 JP 2021532693 A JP2021532693 A JP 2021532693A JP 2021532693 A JP2021532693 A JP 2021532693A JP 7211516 B2 JP7211516 B2 JP 7211516B2
Authority
JP
Japan
Prior art keywords
region
trench
semiconductor substrate
partial
longitudinal direction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021532693A
Other languages
English (en)
Other versions
JPWO2021010000A1 (ja
Inventor
源宜 窪内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2021010000A1 publication Critical patent/JPWO2021010000A1/ja
Priority to JP2022158641A priority Critical patent/JP7497744B2/ja
Application granted granted Critical
Publication of JP7211516B2 publication Critical patent/JP7211516B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置に関する。
従来、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）およびＦＷＤ（還流ダイオード）等の半導体素子を備える半導体装置が知られている（例えば、特許文献１参照）。
特許文献１ ＷＯ２０１８／１０５２９９号
 解決しようとする課題
半導体装置におけるスイッチング特性等の特性を改善することが好ましい。
一般的開示
上記課題を解決するために、本発明の一つの態様においては、第１導電型のドリフト領域を含む半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面とドリフト領域との間に設けられた第２導電型のベース領域を含む内側領域を備えてよい。半導体装置は、ベース領域よりドーピング濃度が高く、且つ、半導体基板の上面からベース領域の下端よりも深い位置まで設けられ、半導体基板の上面において内側領域を挟んで配置されたウェル領域を備えてよい。内側領域は、半導体基板の上面における予め定められた長手方向に長手を有し、半導体基板の上面からドリフト領域に達するトレンチ部を複数有してよい。少なくとも一つのトレンチ部は、ウェル領域と重ならない領域において、長手方向に２つ以上の部分トレンチに分離していてよい。
内側領域は、ゲート電圧が印加されるゲートトレンチ部を含むトランジスタ部と、エミッタ電圧が印加されるダミートレンチ部を含むダイオード部とを有してよい。ダイオード部における少なくとも一つのダミートレンチ部が、部分トレンチを有してよい。
ダイオード部は、半導体基板の下面と接して設けられ、ドリフト領域よりもドーピング濃度が高い第１導電型のカソード領域を有してよい。部分トレンチは、カソード領域の上方において、他の部分トレンチと分離していてよい。
ダイオード部は、長手方向において隣り合う２つの部分トレンチの間において、半導体基板の上面と接して設けられた、第１導電型の第１トレンチ間領域を有してよい。
ダイオード部は、半導体基板の上面の長手方向とは垂直な方向において、第１トレンチ間領域を挟む第２導電型の領域を有してよい。
ダイオード部は、半導体基板の上面の長手方向とは垂直な方向において、第１トレンチ間領域を挟む第１導電型の領域を有してよい。
ダイオード部は、長手方向において隣り合う２つの部分トレンチの間において、半導体基板の上面と接して設けられた、第２導電型の第２トレンチ間領域を有してよい。第１トレンチ間領域は、第２トレンチ間領域よりも、トランジスタ部から離れて配置されていてよい。
ダイオード部は、長手方向において隣り合う２つの部分トレンチの間において、半導体基板の上面と接して設けられた、第２導電型の第２トレンチ間領域を有してよい。
内側領域は、長手方向において隣り合う２つの部分トレンチの間において、半導体基板の上面と接して設けられたトレンチ間領域を有してよい。内側領域は、トレンチ間領域の下方に設けられ、２つの部分トレンチを接続する埋没トレンチを有してよい。
配列方向においてトレンチ間領域を挟んで配置された２つのトレンチ部は、第１間隔で配置されていてよい。長手方向においてトレンチ間領域を挟んで配置された２つの部分トレンチの距離は、第１間隔より小さくてよい。
内側領域は、ゲート電圧が印加されるゲートトレンチ部およびエミッタ電圧が印加されるダミートレンチ部を含むトランジスタ部と、ダミートレンチ部を含むダイオード部とを有してよい。トランジスタ部における少なくとも一つのダミートレンチ部が、部分トレンチを有してよい。トランジスタ部における少なくとも一つのゲートトレンチ部が、部分トレンチを有してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。 図１における領域Ａの拡大図である。 図２におけるｂ－ｂ断面の一例を示す図である。 図１におけるｃ－ｃ断面の一例を示す図である。 半導体基板１０の上面２１における、ウェル領域１１の配置例を示す図である。 図５における領域Ｄを拡大した上面図である。 図６におけるｅ－ｅ断面の一例を示す図である。 図６におけるｆ－ｆ断面の一例を示す図である。 領域Ｄの他の例を示す図である。 図９におけるｅ－ｅ断面の一例である。 図９におけるｆ－ｆ断面の一例である。 ｅ－ｅ断面の他の例を示す図である。 ｆ－ｆ断面の他の例を示す図である。 上面視におけるコンタクトホール５４の配置例を示す図である。 領域Ｄの他の例を示す図である。 領域Ｄの他の例を示す図である。 領域Ｄの他の例を示す図である。 ゲートトレンチ部４０が部分トレンチ２２２に分離している場合の、ゲート配線の配置例を示す図である。 図１８Ａにおけるｇ－ｇ断面の一例である。 ゲートトレンチ部４０が部分トレンチ２２２に分離している場合の、ゲート配線の他の配置例を示す図である。 図１９Ａにおけるｇ'－ｇ'断面の一例である。 図１９Ａにおけるｇ''－ｇ''断面の一例である。 部分トレンチ用配線１３２の他の配置例を示す図である。 図２０におけるｈ－ｈ断面の一例を示す図である。 図２０におけるｊ－ｊ断面の一例を示す図である。 部分トレンチ用配線１３２およびエミッタ電極５２の他の配置例を示す図である。 図２３の例におけるＸＺ断面の一例を示す。 部分トレンチ用配線１３２およびエミッタ電極５２の他の配置例を示す図である。 図２５Ａの例における半導体装置１００のＸＺ断面の一例を示す。 領域Ｄの他の構造例を示す図である。 半導体装置１００の上面図を示している。 図２７Ａにおけるｎ－ｎ断面およびｏ－ｏ断面を示す図である。 図２７Ａにおけるｎ－ｎ断面およびｏ－ｏ断面の他の例を示す図である。 半導体装置１００の上面図を示している。 図２８Ａにおけるｐ－ｐ断面およびｑ－ｑ断面を示す図である。 図２８Ａにおけるｐ－ｐ断面およびｑ－ｑ断面の他の例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。
本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の濃度を指す。化学濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。
また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。
ＳＲ法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
ＣＶ法またはＳＲ法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。
図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、上面視において端辺１０２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、Ｘ軸およびＹ軸は、いずれかの端辺１０２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
半導体基板１０には活性部１６０が設けられている。活性部１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１６０の上方には、エミッタ電極が設けられているが図１では省略している。
活性部１６０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０の少なくとも一方が設けられている。図１の例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０の上面における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性部１６０には、トランジスタ部７０およびダイオード部８０の一方だけが設けられていてもよい。
図１においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
ダイオード部８０は、半導体基板１０の下面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の下面には、カソード領域以外の領域には、Ｐ＋型のコレクタ領域が設けられてよい。本明細書では、ダイオード部８０を、後述するゲート配線までＹ軸方向に延長した延長領域８１も、ダイオード部８０に含める場合がある。延長領域８１の下面には、コレクタ領域が設けられている。
トランジスタ部７０は、半導体基板１０の下面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０の上面側に、Ｎ型のエミッタ領域、Ｐ型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１１２を有している。半導体装置１００は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺１０２の近傍に配置されている。端辺１０２の近傍とは、上面視における端辺１０２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッド１１２には、ゲート電位が印加される。ゲートパッド１１２は、活性部１６０のゲートトレンチ部の導電部に電気的に接続される。半導体装置１００は、ゲートパッド１１２とゲートトレンチ部とを接続するゲート配線を備える。図１においては、ゲート配線に斜線のハッチングを付している。
本例のゲート配線は、外周ゲート配線１３０と、活性側ゲート配線１３１とを有している。外周ゲート配線１３０は、上面視において活性部１６０と半導体基板１０の端辺１０２との間に配置されている。本例の外周ゲート配線１３０は、上面視において活性部１６０を囲んでいる。上面視において外周ゲート配線１３０に囲まれた領域を活性部１６０としてもよい。また、外周ゲート配線１３０は、ゲートパッド１１２と接続されている。外周ゲート配線１３０は、半導体基板１０の上方に配置されている。外周ゲート配線１３０は、アルミニウム等を含む金属配線であってよい。
活性側ゲート配線１３１は、活性部１６０に設けられている。活性部１６０に活性側ゲート配線１３１を設けることで、半導体基板１０の各領域について、ゲートパッド１１２からの配線長のバラツキを低減できる。
活性側ゲート配線１３１は、活性部１６０のゲートトレンチ部と接続される。活性側ゲート配線１３１は、半導体基板１０の上方に配置されている。活性側ゲート配線１３１は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。活性側ゲート配線１３１は、外周ゲート配線１３０と同一の材料で形成されていてもよい。
活性側ゲート配線１３１は、外周ゲート配線１３０と接続されてよい。本例の活性側ゲート配線１３１は、Ｙ軸方向の略中央で一方の外周ゲート配線１３０から他方の外周ゲート配線１３０まで、活性部１６０を横切るように、Ｘ軸方向に延伸して設けられている。活性側ゲート配線１３１により活性部１６０が分割されている場合、それぞれの分割領域において、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されてよい。
また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性部１６０に設けられたトランジスタ部の動作を模擬する不図示の電流検出部を備えてもよい。
本例の半導体装置１００は、活性部１６０と端辺１０２との間に、エッジ終端構造部９０を備える。本例のエッジ終端構造部９０は、外周ゲート配線１３０と端辺１０２との間に配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、複数のガードリングを有してよい。ガードリングは、半導体基板１０の上面と接するＰ型の領域である。複数のガードリングを設けることで、活性部１６０の上面側における空乏層を外側に伸ばすことができ、半導体装置１００の耐圧を向上できる。エッジ終端構造部９０は、活性部１６０を囲んで環状に設けられたフィールドプレートおよびリサーフのうちの少なくとも一つを更に備えていてもよい。
図２は、図１における領域Ａの拡大図である。領域Ａは、トランジスタ部７０、ダイオード部８０、および、活性側ゲート配線１３１を含む領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２および活性側ゲート配線１３１を備える。エミッタ電極５２および活性側ゲート配線１３１は互いに分離して設けられる。
エミッタ電極５２および活性側ゲート配線１３１と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。図２においては、それぞれのコンタクトホール５４に斜線のハッチングを付している。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、層間絶縁膜に設けられたコンタクトホールを通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２は、Ｙ軸方向におけるダミートレンチ部３０の先端において、ダミートレンチ部３０のダミー導電部と接続されてよい。
活性側ゲート配線１３１は、層間絶縁膜に設けられたコンタクトホールを通って、ゲートトレンチ部４０と接続する。活性側ゲート配線１３１は、Ｙ軸方向におけるゲートトレンチ部４０の先端部４１において、ゲートトレンチ部４０のゲート導電部と接続されてよい。活性側ゲート配線１３１は、ダミートレンチ部３０内のダミー導電部とは接続されない。
エミッタ電極５２は、金属を含む材料で形成される。図２においては、エミッタ電極５２が設けられる範囲を示している。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。エミッタ電極５２は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
ウェル領域１１は、活性側ゲート配線１３１と重なって設けられている。ウェル領域１１は、活性側ゲート配線１３１と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、活性側ゲート配線１３１側に離れて設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。また、ウェル領域１１は、半導体基板１０の上面から、ベース領域１４の下端よりも深い位置まで形成されている。
トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。図２における延伸方向はＹ軸方向である。
先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分３９のＹ軸方向における端部どうしを先端部４１が接続することで、直線部分３９の端部における電界集中を緩和できる。
トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９と先端部３１とを有していてもよい。図２に示した半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０と、先端部３１を有するダミートレンチ部３０の両方を含んでいる。
ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板１０の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、Ｘ軸方向において隣接するトレンチ部に挟まれ、半導体基板１０の上面においてトレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。本例では、トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。本明細書において単にメサ部と称した場合、メサ部６０およびメサ部６１のそれぞれを指している。
それぞれのメサ部には、ベース領域１４が設けられる。メサ部において半導体基板１０の上面に露出したベース領域１４のうち、活性側ゲート配線１３１に最も近く配置された領域をベース領域１４－ｅとする。図２においては、それぞれのメサ部の延伸方向における一方の端部に配置されたベース領域１４－ｅを示しているが、それぞれのメサ部の他方の端部にもベース領域１４－ｅが配置されている。それぞれのメサ部には、上面視においてベース領域１４－ｅに挟まれた領域に、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域１４と半導体基板１０の上面との間に設けられてよい。
トランジスタ部７０のメサ部６０は、半導体基板１０の上面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部６０は、半導体基板１０の上面に露出したコンタクト領域１５が設けられていてよい。
メサ部６０におけるコンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。
他の例においては、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
ダイオード部８０のメサ部６１には、エミッタ領域１２が設けられていない。メサ部６１の上面には、ベース領域１４およびコンタクト領域１５が設けられてよい。メサ部６１の上面においてベース領域１４－ｅに挟まれた領域には、それぞれのベース領域１４－ｅに接してコンタクト領域１５が設けられてよい。メサ部６１の上面においてコンタクト領域１５に挟まれた領域には、ベース領域１４が設けられてよい。ベース領域１４は、コンタクト領域１５に挟まれた領域全体に配置されてよい。
それぞれのメサ部の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、ベース領域１４－ｅに挟まれた領域に配置されている。本例のコンタクトホール５４は、コンタクト領域１５、ベース領域１４およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４－ｅおよびウェル領域１１に対応する領域には設けられない。コンタクトホール５４は、メサ部６０の配列方向（Ｘ軸方向）における中央に配置されてよい。
ダイオード部８０において、半導体基板１０の下面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。半導体基板１０の下面において、カソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。図２においては、カソード領域８２およびコレクタ領域２２の境界を点線で示している。
カソード領域８２は、Ｙ軸方向においてウェル領域１１から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているＰ型の領域（ウェル領域１１）と、カソード領域８２との距離を確保して、耐圧を向上できる。本例のカソード領域８２のＹ軸方向における端部は、コンタクトホール５４のＹ軸方向における端部よりも、ウェル領域１１から離れて配置されている。他の例では、カソード領域８２のＹ軸方向における端部は、ウェル領域１１とコンタクトホール５４との間に配置されていてもよい。
図３は、図２におけるｂ－ｂ断面の一例を示す図である。ｂ－ｂ断面は、エミッタ領域１２およびカソード領域８２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８には、図２において説明したコンタクトホール５４が設けられている。
エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（Ｚ軸方向）を深さ方向と称する。
半導体基板１０は、Ｎ－型のドリフト領域１８を有する。ドリフト領域１８は、トランジスタ部７０およびダイオード部８０のそれぞれに設けられている。
トランジスタ部７０のメサ部６０には、Ｎ＋型のエミッタ領域１２およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。メサ部６０には、Ｎ＋型の蓄積領域１６が設けられてもよい。蓄積領域１６は、ベース領域１４とドリフト領域１８との間に配置される。
エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、メサ部６０の両側のトレンチ部と接していてよい。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
ベース領域１４は、エミッタ領域１２の下方に設けられている。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、メサ部６０の両側のトレンチ部と接していてよい。
蓄積領域１６は、ベース領域１４の下方に設けられている。蓄積領域１６は、ドリフト領域１８よりもドーピング濃度が高いＮ＋型の領域である。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。
ダイオード部８０のメサ部６１には、半導体基板１０の上面２１に接して、Ｐ－型のベース領域１４が設けられている。ベース領域１４の下方には、ドリフト領域１８が設けられている。メサ部６１において、ベース領域１４の下方に蓄積領域１６が設けられていてもよい。ダイオード部８０に蓄積領域１６を設けることで、ダイオード部８０の導通時において、ベース領域１４からドリフト領域１８への正孔注入が抑制される。このため、スイッチング特性が改善される。
トランジスタ部７０およびダイオード部８０のそれぞれにおいて、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられてよい。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８よりもドナー濃度の高い１つまたは複数のドナー濃度ピークを有する。複数のドナー濃度ピークは、半導体基板１０の深さ方向における異なる位置に配置される。バッファ領域２０のドナー濃度ピークは、例えば水素（プロトン）またはリンの濃度ピークであってよい。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。コレクタ領域２２のアクセプタ濃度は、ベース領域１４のアクセプタ濃度より高い。コレクタ領域２２は、ベース領域１４と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域２２のアクセプタは、例えばボロンである。
ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。カソード領域８２のドナー濃度は、ドリフト領域１８のドナー濃度より高い。カソード領域８２のドナーは、例えば水素またはリンである。なお、各領域のドナーおよびアクセプタとなる元素は、上述した例に限定されない。コレクタ領域２２およびカソード領域８２は、半導体基板１０の下面２３に露出しており、コレクタ電極２４と接続している。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成される。
半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達している。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
上述したように、トランジスタ部７０には、ゲートトレンチ部４０およびダミートレンチ部３０が設けられている。ダイオード部８０には、ダミートレンチ部３０が設けられ、ゲートトレンチ部４０が設けられていない。本例においてダイオード部８０とトランジスタ部７０のＸ軸方向における境界は、カソード領域８２とコレクタ領域２２の境界である。
ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、ゲート配線に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、エミッタ電極５２に電気的に接続されている。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。ダミー導電部３４は、エミッタ電極５２と電気的に接続されている。つまり、ダミー導電部３４にはエミッタ電圧が印加されている。
本例のゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
図４は、図１におけるｃ－ｃ断面の一例を示す図である。ｃ－ｃ断面は、エッジ終端構造部９０、トランジスタ部７０およびダイオード部８０を通過するＸＺ面である。トランジスタ部７０およびダイオード部８０の構造は、図２および図３において説明したトランジスタ部７０およびダイオード部８０と同一である。図４においては、ゲートトレンチ部４０およびダミートレンチ部３０の構造を簡略化して示している。
半導体基板１０において、エッジ終端構造部９０およびトランジスタ部７０の間には、ウェル領域１１が設けられている。ウェル領域１１は、半導体基板１０の上面２１に接するＰ＋型の領域である。ウェル領域１１は、ゲートトレンチ部４０およびダミートレンチ部３０の下端よりも深い位置まで設けられてよい。ゲートトレンチ部４０およびダミートレンチ部３０の一部は、ウェル領域１１の内部に配置されていてもよい。
半導体基板１０の上面２１には、ウェル領域１１を覆う層間絶縁膜３８が設けられてよい。層間絶縁膜３８の上方には、エミッタ電極５２および外周ゲート配線１３０等の電極および配線が設けられている。エミッタ電極５２は、活性部１６０の上方から、ウェル領域１１の上方まで延伸して設けられている。エミッタ電極５２は、層間絶縁膜３８に設けられたコンタクトホールを介して、ウェル領域１１と接続されていてよい。
外周ゲート配線１３０は、エミッタ電極５２と、エッジ終端構造部９０との間に配置されている。エミッタ電極５２および外周ゲート配線１３０は、互いに分離して配置されているが、図４においては、エミッタ電極５２および外周ゲート配線１３０の間の間隙は省略されている。外周ゲート配線１３０は、層間絶縁膜３８によりウェル領域１１とは電気的に絶縁されている。
エッジ終端構造部９０には、複数のガードリング９２、複数のフィールドプレート９４およびチャネルストッパ１７４が設けられている。エッジ終端構造部９０において、下面２３に接する領域には、コレクタ領域２２が設けられていてよい。各ガードリング９２は、上面２１において活性部１６０を囲むように設けられてよい。複数のガードリング９２は、活性部１６０において発生した空乏層を半導体基板１０の外側へ広げる機能を有してよい。これにより、半導体基板１０内部における電界集中を防ぐことができ、半導体装置１００の耐圧を向上できる。
本例のガードリング９２は、上面２１近傍にイオン注入により形成されたＰ＋型の半導体領域である。ガードリング９２の底部の深さは、ゲートトレンチ部４０およびダミートレンチ部３０の底部の深さより深くてよい。ガードリング９２の底部の深さは、ウェル領域１１の底部の深さと同一であってよく、異なっていてもよい。
ガードリング９２の上面は、層間絶縁膜３８により覆われている。フィールドプレート９４は、アルミニウム等の金属またはポリシリコン等の導電材料で形成される。フィールドプレート９４は、ＡｌＳｉ、ＡｌＳｉＣｕ等の金属合金で形成されてもよい。フィールドプレート９４は、外周ゲート配線１３０またはエミッタ電極５２と同じ材料で形成されてよい。フィールドプレート９４は、層間絶縁膜３８上に設けられている。本例のフィールドプレート９４は、層間絶縁膜３８に設けられた貫通孔を通って、ガードリング９２に接続されている。
チャネルストッパ１７４は、半導体基板１０の端辺１０２近傍における上面２１および側壁に露出して設けられる。チャネルストッパ１７４は、ドリフト領域１８よりもドーピング濃度の高いＮ型の領域である。チャネルストッパ１７４は、活性部１６０において発生した空乏層を半導体基板１０の端辺１０２近傍において終端させる機能を有する。なお、フィールドプレート９４、外周ゲート配線１３０およびエミッタ電極５２の少なくとも一部は、ポリイミドまたは窒化膜等の保護膜で覆われているが、本明細書の図面では保護膜を省略する場合がある。
図５は、半導体基板１０の上面２１における、ウェル領域１１の配置例を示す図である。図５においては、ゲート配線を省略している。本例のウェル領域１１は、外周ウェル領域１４０と、活性側ウェル領域１４１とを有する。外周ウェル領域１４０は、上面視において活性部１６０と半導体基板１０の端辺１０２との間に配置されている。本例の外周ウェル領域１４０は、上面視において活性部１６０を囲んでいる。上面視において外周ウェル領域１４０に囲まれた領域を活性部１６０としてもよい。また、外周ウェル領域１４０と、端辺１０２との間の領域をエッジ終端構造部９０としてよい。
外周ウェル領域１４０は、図１に示した外周ゲート配線１３０と、Ｚ軸方向において重なっていてよい。本例の外周ウェル領域１４０は、外周ゲート配線１３０に沿って設けられている。外周ウェル領域１４０は、上面視において外周ゲート配線１３０よりも広い範囲に設けられてよい。つまり、上面視において外周ゲート配線１３０の全体が、外周ウェル領域１４０と重なっていてよい。外周ウェル領域１４０は、ゲートパッド１１２等の各パッドとＺ軸方向において重なっていてよい。外周ウェル領域１４０は、上面視においてゲートパッド１１２よりも広い範囲に設けられてよい。つまり、上面視において各パッドの全体が、外周ウェル領域１４０と重なっていてよい。
活性側ウェル領域１４１は、活性部１６０に設けられている。活性側ウェル領域１４１は、活性側ゲート配線１３１、Ｚ軸方向において重なっていてよい。本例の活性側ウェル領域１４１は、活性側ゲート配線１３１に沿って設けられている。活性側ウェル領域１４１は、上面視において活性側ゲート配線１３１よりも広い範囲に設けられてよい。つまり、上面視において活性側ゲート配線１３１の全体が、活性側ウェル領域１４１と重なっていてよい。活性側ウェル領域１４１のドーピング濃度は、外周ウェル領域１４０のドーピング濃度と同一であってよい。活性側ウェル領域１４１の下端の深さ位置は、外周ウェル領域１４０の下端の深さ位置と同一であってよい。
活性側ウェル領域１４１は、外周ウェル領域１４０と接続されてよい。本例の活性側ウェル領域１４１は、活性部１６０のＹ軸方向の略中央で、一方の外周ウェル領域１４０から他方の外周ウェル領域１４０まで活性部１６０を横切るように、Ｘ軸方向に延伸して設けられている。
本明細書では、上面視においてウェル領域１１（本例では外周ウェル領域１４０および活性側ウェル領域１４１を含む）に挟まれた領域を内側領域と称する。つまり、上面視におけるいずれかの方向においてウェル領域１１に挟まれた点は、内側領域に含まれる。ただし、内側領域には、ウェル領域１１自体は含まれない。つまり、上面視においてウェル領域１１に挟まれたウェル領域１１が存在していても、当該ウェル領域１１は内側領域には含めない。図５の例では、活性部１６０のうち、活性側ウェル領域１４１以外の領域が、内側領域に相当する。
図６は、図５における領域Ｄを拡大した上面図である。領域Ｄは、内側領域の一部である。本例の領域Ｄには、トランジスタ部７０およびダイオード部８０が含まれている。上述したように、内側領域には、所定の長手方向（図６ではＹ軸方向）に長手を有し、且つ、半導体基板１０の上面２１からドリフト領域１８まで達する複数のトレンチ部を有する。図２等において説明したゲートトレンチ部４０およびダミートレンチ部３０は、トレンチ部の一例である。
少なくとも一つのトレンチ部は、ウェル領域１１と重ならない内側領域において、Ｙ軸方向に２つ以上の部分トレンチに分離している。図６の例では、ダイオード部８０におけるダミートレンチ部３０が、部分トレンチ２０２に分離している。部分トレンチ２０２は、Ｙ軸と平行な直線上に、当該部分トレンチ２０２と、他の部分トレンチ２０２とが配置されたトレンチである。当該部分トレンチ２０２と、他の部分トレンチ２０２は、いずれもＹ軸方向に長手を有してよい。ダイオード部８０における一部のダミートレンチ部３０が、部分トレンチ２０２に分離していてよく、全てのダミートレンチ部３０が、部分トレンチ２０２に分離していてもよい。他の例では、トランジスタ部７０におけるダミートレンチ部３０が部分トレンチに分離していてよく、トランジスタ部７０におけるゲートトレンチ部４０が部分トレンチに分離していてもよい。また、ダイオード部８０におけるダミートレンチ部３０、トランジスタ部７０におけるゲートトレンチ部４０、および、トランジスタ部７０におけるダミートレンチ部３０のうちの２種類以上のトレンチ部が、部分トレンチに分離していてもよい。
上面視において部分トレンチの間の領域を、トレンチ間領域と称する。トレンチ間領域は、半導体基板１０において上面２１と接する領域である。本例においては、部分トレンチ２０２の間に、第１トレンチ間領域２０４が設けられている。第１トレンチ間領域２０４は、Ｎ型の領域である。第１トレンチ間領域２０４のＹ軸方向の両端は部分トレンチ２０２に接しており、Ｘ軸方向の両端はメサ部６１に接している。本例のメサ部６１の上面には、ベース領域１４が設けられている。つまり、第１トレンチ間領域２０４は、半導体基板１０の上面２１において、ベース領域１４に挟まれている。第１トレンチ間領域２０４のＸ軸方向における幅は、ダミートレンチ部３０のＸ軸方向における幅と同一であってよく、小さくてもよい。
本例の部分トレンチ２０２は、カソード領域８２（図２および図３参照）の上方において、他の部分トレンチ２０２と分離している。つまり、第１トレンチ間領域２０４は、カソード領域８２の上方に配置されている。
ダイオード部８０にＮ型の第１トレンチ間領域２０４を設けることで、ダイオード部８０の上面側において、電子を引き抜きやすくなる。ダイオード部８０の導通時には、アノード領域として機能するベース領域１４からドリフト領域１８に、少数キャリアである正孔が注入される。また、カソード領域８２からドリフト領域１８に、多数キャリアである電子が注入される。
注入された電子と正孔は再結合して消滅する。しかし、一部の電子は第１トレンチ間領域２０４に到達して、エミッタ電極５２に引き抜かれる。このため、ドリフト領域１８における電子濃度が低下して、ベース領域１４からの正孔注入が抑制される。このため、ダイオード部８０の逆回復時に、ドリフト領域１８から正孔を引き抜く期間が短縮され、スイッチング特性が改善する。また、ダイオード部８０の逆回復時には、第１トレンチ間領域２０４から電子を注入できるので、急峻な電界の変化を緩和できる。従って、第１トレンチ間領域２０４を設けることで、逆回復損失、サージの発生等を抑制できる。なお、本例のように、ダイオード部８０におけるダミートレンチ部３０を、Ｙ軸方向において２つ以上の部分トレンチ２０２に分離する場合には、そのダミートレンチ部３０の先端部３１を設けず、直線形状のダミートレンチ部３０としてもよい。
図７は、図６におけるｅ－ｅ断面の一例を示す図である。ｅ－ｅ断面は、第１トレンチ間領域２０４を通過するＸＺ面である。第１トレンチ間領域２０４は、半導体基板１０の上面２１に接して設けられている。第１トレンチ間領域２０４は、半導体基板１０の上面２１においてエミッタ電極５２と接続されている。これにより、第１トレンチ間領域２０４を介して、エミッタ電極５２に電子を引き抜くことができる。
本例の第１トレンチ間領域２０４は、ベース領域１４に囲まれている。つまり第１トレンチ間領域２０４と、蓄積領域１６およびドリフト領域１８との間には、ベース領域１４が設けられている。これにより、第１トレンチ間領域２０４と、蓄積領域１６またはドリフト領域１８とが直接的に接続されることを防げる。
第１トレンチ間領域２０４は、エミッタ領域１２と同一の深さまで設けられてよい。これにより、エミッタ領域１２と第１トレンチ間領域２０４とを共通の工程で形成しやすくなる。他の例では、第１トレンチ間領域２０４は、エミッタ領域１２よりも浅い位置まで設けられてよく、エミッタ領域１２よりも深い位置まで設けられてもよい。
第１トレンチ間領域２０４は、ドリフト領域１８と同一のドーピング濃度であってよい。第１トレンチ間領域２０４は、ドリフト領域１８よりもドーピング濃度が高くてよく、低くてもよい。第１トレンチ間領域２０４は、エミッタ領域１２と同一のドーピング濃度であってよい。これにより、エミッタ領域１２と第１トレンチ間領域２０４とを共通の工程で形成しやすくなる。第１トレンチ間領域２０４は、エミッタ領域１２よりもドーピング濃度が高くてよく、低くてもよい。
図７においては、所定の電圧の等電位面２１０を破線で示している。図７においては、トランジスタ部７０の一部の領域における等電位面２１０を省略している。等電位面２１０は、ダミートレンチ部３０およびゲートトレンチ部４０の下方においては、半導体基板１０の下面２３側に突出する。また、等電位面２１０は、メサ部６０およびメサ部６１においては、半導体基板１０の上面２１側に突出する。このため、Ｘ軸方向におけるトレンチ部の間隔が大きいと、等電位面２１０が上面２１側に大きく突出して、電界が集中しやすくなる。
ｅ－ｅ断面においては、第１トレンチ間領域２０４をＸ軸方向において挟む２つのダミートレンチ部３０の第１間隔Ｗ１が大きくなっている。しかし、図６に示すように、第１トレンチ間領域２０４は、Ｙ軸方向において２つの部分トレンチ２０２に挟まれている。部分トレンチ２０２のＹ軸方向における距離Ｄ（図６参照）は、第１間隔Ｗ１より小さいことが好ましい。距離Ｄは、第１トレンチ間領域２０４のＹ軸方向における長さに相当する。部分トレンチ２０２によって等電位面２１０が下面２３側に押し下げられる。これにより、第１トレンチ間領域２０４の下方において、等電位面２１０には、下面２３側に突出した突出部２１２が設けられる。これにより、第１トレンチ間領域２０４の下方近傍における電界集中を緩和できる。なお、突出部２１２の下面２３側への突出量は、トレンチ部直下の等電位面２１０の下面２３側へと突出量よりも小さくてよい。
図６に示すように、Ｘ軸方向において部分トレンチ２０２と隣り合うトレンチ部と、部分トレンチ２０２との間隔を第２間隔Ｗ２とする。第２間隔Ｗ２は、Ｘ軸方向において第１トレンチ間領域２０４と隣り合うメサ部６１のＸ軸方向における幅に相当する。部分トレンチ２０２間の距離Ｄは、第２間隔Ｗ２の２倍以下であってよい。距離Ｄは、第２間隔Ｗ２以下であってもよい。距離Ｄを小さくすることで、等電位面２１０における突出部２１２の突出幅を大きくできる。これにより、突出部２１２の下端位置を、トレンチ部の下方における等電位面２１０の深さ位置に近づけることができる。これにより、第１トレンチ間領域２０４を設けたことによる、電界集中を緩和できる。
図６に示すように、Ｘ軸方向における部分トレンチ２０２の幅を幅Ｗ３とする。距離Ｄは、幅Ｗ３の２倍以下であってよく、幅Ｗ３以下であってもよい。
図８は、図６におけるｆ－ｆ断面の一例を示す図である。ｆ－ｆ断面は、部分トレンチ２０２および第１トレンチ間領域２０４を通過するＹＺ面である。第１トレンチ間領域２０４は、カソード領域８２の上方において、半導体基板１０の上面２１と接している。層間絶縁膜３８には、それぞれの部分トレンチ２０２のダミー導電部３４を露出させるコンタクトホール５４と、それぞれの第１トレンチ間領域２０４を露出させるコンタクトホール５４が設けられている。
本例において層間絶縁膜３８は、部分トレンチ２０２と第１トレンチ間領域２０４の境界を覆って設けられている。他の例では、コンタクトホール５４が、部分トレンチ２０２および第１トレンチ間領域２０４に跨って、連続して設けられていてもよい。つまり、部分トレンチ２０２と第１トレンチ間領域２０４の境界にも、層間絶縁膜３８が設けられていなくてよい。エミッタ電極５２は、コンタクトホール５４を通って、それぞれの部分トレンチ２０２、および、それぞれの第１トレンチ間領域２０４と接続する。
第１トレンチ間領域２０４とドリフト領域１８との間には、ベース領域１４が設けられている。本例では、ベース領域１４とドリフト領域１８との間には、蓄積領域１６が設けられている。部分トレンチ２０２の下端の深さは、図７等に示したダミートレンチ部３０およびゲートトレンチ部４０の下端の深さと同一であってよい。
本例の半導体装置１００における各トレンチ部は、半導体基板１０の上面２１に所定の形状のマスクを設けて、上面２１を異方性エッチングすることで形成できる。ここで、第１トレンチ間領域２０４を形成するべき領域をマスクで覆うことで、ダミートレンチ部３０を、Ｙ軸方向において分離させることができる。
異方性エッチングで形成したトレンチの側面および底面を熱酸化することで、ゲート絶縁膜４２およびダミー絶縁膜３２を形成する。そして、トレンチ内にポリシリコン等の導電材料を堆積させて、ゲート導電部４４およびダミー導電部３４を形成する。
半導体基板１０の上面２１に残った不要なマスク、酸化膜、ポリシリコン等を除去した後に、層間絶縁膜３８を形成する。半導体基板１０の内部の各ドーピング領域の少なくとも一部は、各トレンチ部を形成する前に形成してよく、各トレンチ部を形成した後に形成してもよい。
次に、層間絶縁膜３８にコンタクトホール５４を形成する。次に、層間絶縁膜３８の上およびコンタクトホール５４の中に、エミッタ電極５２を形成する。これにより、エミッタ電極５２が、ベース領域１４、エミッタ領域１２、コンタクト領域１５、および、第１トレンチ間領域２０４と接触する。コンタクトホール５４の内部には、タングステンを充填してよい。これにより、微細なコンタクトホール５４の内部に、容易にエミッタ電極５２を形成できる。
次に、半導体基板１０の下面２３側を研削して、半導体基板１０の厚みを調整してもよい。半導体基板１０の厚みを調整した後に、バッファ領域２０、コレクタ領域２２およびカソード領域８２等のドーピング領域を形成してよい。下面２３側のドーピング領域を形成した後に、下面２３にコレクタ電極２４を形成してよい。
また、半導体装置１００は、半導体基板１０の上面２１側に、キャリアのライフタイムを調整するライフタイム調整領域を有してもよい。半導体基板１０の上面２１側とは、半導体基板１０の深さ方向における中央と、上面２１との間の領域を指す。また、ライフタイム調整領域は、深さ方向におけるライフタイム分布が、極小値を示す領域である。ライフタイム調整領域における空孔型欠陥は、他の領域における空孔型欠陥よりも高密度に分布していてよい。空孔型欠陥は、ライフタイム調整領域に、ヘリウム、プロトン等の粒子を照射することで形成できる。空孔型欠陥とキャリアが再結合することで、キャリアのライフタイムが短くなる。
ライフタイム調整領域を設けることで、ダイオード部８０のスイッチング特性を更に改善できる。他の例では、半導体装置１００は、半導体基板１０の上面２１側に、ライフタイム調整領域を有していなくてもよい。ライフタイム調整領域を設けずとも、第１トレンチ間領域２０４を設けることで、ダイオード部８０のスイッチング特性は改善できる。また、ライフタイム調整領域を設けないことで、ヘリウム等の照射による、絶縁膜またはベース領域１４等へのダメージを抑制できる。
図９は、領域Ｄの他の例を示す図である。本例においては、第１トレンチ間領域２０４に代えて、Ｐ型の第２トレンチ間領域２０６を設けている点で、図６から図８において説明した例と相違する。他の構造は、図６から図８において説明した例と同一であってよい。
第２トレンチ間領域２０６は、導電型およびドーピング濃度以外は、第１トレンチ間領域２０４と同一であってよい。Ｐ型の第２トレンチ間領域２０６を設けることで、ダイオードとして機能する領域を増やすことができる。
第２トレンチ間領域２０６は、ベース領域１４よりもドーピング濃度が低くてよい。この場合、第２トレンチ間領域２０６からの正孔の注入量を抑制できる。第２トレンチ間領域２０６は、ベース領域１４と同一のドーピング濃度であってもよい。この場合、第２トレンチ間領域２０６を容易に形成できる。第２トレンチ間領域２０６は、ベース領域１４よりもドーピング濃度が高くてもよい。
図１０は、図９におけるｅ－ｅ断面の一例である。本例の半導体装置１００は、図７において説明した例に対して、第１トレンチ間領域２０４に代えて、第２トレンチ間領域２０６を備える点で相違する。他の構造は、図７の例と同一であってよい。本例においても、第２トレンチ間領域２０６の下方近傍における電界集中を緩和できる。
図１１は、図９におけるｆ－ｆ断面の一例である。本例の半導体装置１００は、図８において説明した例に対して、第１トレンチ間領域２０４に代えて、第２トレンチ間領域２０６を備える点で相違する。他の構造は、図８の例と同一であってよい。
図１２は、ｅ－ｅ断面の他の例を示す図である。本例の半導体装置１００は、図７または図１０に示した例に対して、埋没トレンチ２０８を更に備える点で相違する。他の構造は、図７または図１０の例と同一であってよい。図１２においては、図７の例に埋没トレンチ２０８を設けた構造を説明する。
埋没トレンチ２０８は、トレンチ間領域の下方に設けられる。本例では、トレンチ間領域として、第１トレンチ間領域２０４を設けた例を説明する。埋没トレンチ２０８は、Ｘ軸方向において隣り合うダミートレンチ部３０と同一の深さまで設けられてよい。つまり、埋没トレンチ２０８の下端のＺ軸方向における位置と、ダミートレンチ部３０の下端のＺ軸方向における位置は同一であってよい。
埋没トレンチ２０８を設けることで、等電位面２１０の突出部２１２の位置を、他のダミートレンチ部３０の下方における等電位面２１０の位置と同等にできる。これにより、第１トレンチ間領域２０４の下方における電界集中を緩和できる。埋没トレンチ２０８は、隣り合うダミートレンチ部３０より深くまで設けられてよく、浅く設けられてもよい。
埋没トレンチ２０８は、第１トレンチ間領域２０４と離れて配置されてよい。この場合、埋没トレンチ２０８と第１トレンチ間領域２０４との間には、ベース領域１４が設けられてよい。埋没トレンチ２０８と第１トレンチ間領域２０４との間には、ベース領域１４および蓄積領域１６が設けられていてもよい。他の例では、埋没トレンチ２０８は、第１トレンチ間領域２０４と接していてもよい。つまり、埋没トレンチ２０８の上端が、第１トレンチ間領域２０４の下端と接していてよい。
図１３は、ｆ－ｆ断面の他の例を示す図である。本例の半導体装置１００は、図８または図１１に示した例に対して、埋没トレンチ２０８を更に備える点で相違する。他の構造は、図８または図１１の例と同一であってよい。図１３においては、図８の例に埋没トレンチ２０８を設けた構造を説明する。
埋没トレンチ２０８は、Ｙ軸方向において隣り合う２つの部分トレンチ２０２の間に設けられている。埋没トレンチ２０８は、２つの部分トレンチ２０２を接続する。埋没トレンチ２０８のダミー導電部３４は、部分トレンチ２０２のダミー導電部３４と同一の材料で、連続して設けられていてよい。埋没トレンチ２０８のダミー絶縁膜３２は、部分トレンチ２０２のダミー絶縁膜３２と同一の材料で、連続して設けられていてよい。図１３においては、部分トレンチ２０２と埋没トレンチ２０８の境界を破線で示しているが、部分トレンチ２０２と埋没トレンチ２０８は、連続して設けられていてよい。
このような構造により、電界集中を抑制しつつ、スイッチング特性を改善できる。本例の埋没トレンチ２０８および部分トレンチ２０２は、下記のように形成できる。まず、半導体基板１０にダミートレンチ部３０を形成する。次に、埋没トレンチ２０８を形成する領域において、ダミートレンチ部３０の上側部分を除去する。ダミートレンチ部３０の上側部分を除去した領域に、エピタキシャル成長等によりシリコン等の半導体層を形成する。形成した半導体層に、ベース領域１４および第１トレンチ間領域２０４を形成する。これにより、埋没トレンチ２０８と部分トレンチ２０２とを形成できる。
図１４は、上面視におけるコンタクトホール５４の配置例を示す図である。図１４においては、ダイオード部８０の一部を示している。コンタクトホール５４は、メサ部６１の上方に設けられる。メサ部６１におけるコンタクトホール５４は、Ｙ軸方向に長手を有していてよい。また、コンタクトホール５４は、トレンチ間領域の上方にも設けられる。本例では、トレンチ間領域として、第１トレンチ間領域２０４を設けた例を説明する。
第１トレンチ間領域２０４に設けられたコンタクトホール５４は、メサ部６１のコンタクトホール５４と接続されていてよい。コンタクトホール５４は、上面視において、部分トレンチ２０２を囲んでいてよい。
また、コンタクトホール５４は、部分トレンチ２０２のダミー導電部３４の上方にも設けられる。それぞれのコンタクトホール５４の上方にはエミッタ電極５２が設けられている。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面と接触する。
図１５は、領域Ｄの他の例を示す図である。本例ではダイオード部８０の構造が、図１から図１４において説明した例と異なる。トランジスタ部７０の構造は、図１から図１４において説明した例と同一であってよい。
本例のダイオード部８０においては、部分トレンチ２０２およびトレンチ間領域の配置が、図１から図１４において説明した例と異なる。本例においては、トレンチ間領域として第１トレンチ間領域２０４を設けた例を説明する。
図６等に示した例では、Ｘ軸方向に隣り合うダミートレンチ部３０において、第１トレンチ間領域２０４は、Ｙ軸方向における位置が異なっていた。つまり、それぞれの第１トレンチ間領域２０４は、Ｘ軸方向において、部分トレンチ２０２と対向して配置されていた。本例では、Ｘ軸方向に隣り合うダミートレンチ部３０において、第１トレンチ間領域２０４は、Ｙ軸方向における位置が同一である。つまり、それぞれの第１トレンチ間領域２０４は、Ｘ軸方向において、他の第１トレンチ間領域２０４と対向して配置されている。
Ｘ軸方向において隣り合う２つの第１トレンチ間領域２０４の間には、メサ部６１が設けられている。メサ部６１の全体にベース領域１４が設けられている場合、Ｘ軸方向において隣り合う２つの第１トレンチ間領域２０４の間には、ベース領域１４が設けられる。
メサ部６１には、ベース領域１４以外の領域が形成されていてもよい。図１５の例では、メサ部６１の上面に、エミッタ領域１２およびコンタクト領域１５が設けられている。つまり、半導体基板１０の上面２１において、メサ部６１のドーピング領域の配置は、メサ部６０のドーピング領域の配置と同一であってよい。トレンチ間領域の導電型は、Ｘ軸方向において隣接するメサ部６１のドーピング領域の導電型と同一であってもよい。
図１５の例では、第１トレンチ間領域２０４は、Ｘ軸方向において、エミッタ領域１２に挟まれている。この場合、第１トレンチ間領域２０４は、Ｎ型であってよい。第１トレンチ間領域２０４のドーピング濃度は、エミッタ領域１２と同一であってよい。つまり、部分トレンチ２０２の間の領域に、エミッタ領域１２が設けられていてよい。
他の例では、第１トレンチ間領域２０４は、Ｘ軸方向において、コンタクト領域１５に挟まれていてもよい。この場合、第１トレンチ間領域２０４は、Ｐ型であってよい。第１トレンチ間領域２０４のドーピング濃度は、コンタクト領域１５と同一であってよい。つまり、部分トレンチ２０２の間の領域に、コンタクト領域１５が設けられていてよい。
部分トレンチ２０２は、コンタクト領域１５またはエミッタ領域１２が設けられるＹ軸方向における周期と同一の周期で、Ｙ軸方向に沿って設けられてよい。部分トレンチ２０２は、メサ部６１のコンタクト領域１５ごとに設けられてよく、エミッタ領域１２ごとに設けられてもよい。
第１トレンチ間領域２０４は、コンタクト領域１５またはエミッタ領域１２が設けられるＹ軸方向における周期と同一の周期で、Ｙ軸方向に沿って設けられてよい。第１トレンチ間領域２０４は、メサ部６１のコンタクト領域１５ごとに設けられてよく、エミッタ領域１２ごとに設けられてもよい。
部分トレンチ２０２のＹ軸方向における長さＬ１は、第１トレンチ間領域２０４のＹ軸方向における長さＤと同一であってよく、大きくてもよい。長さＬ１は、長さＤ以上、長さＤの２倍以下であってよい。一つのエミッタ領域１２と、一つのコンタクト領域１５のＹ軸方向における長さの和を長さＬ２とする。長さＬ１と長さＤの和は、長さＬ２と等しくてよい。
ここでは、第１トレンチ間領域２０４は、Ｘ軸方向において、エミッタ領域１２に挟まれている、または、第１トレンチ間領域２０４は、Ｘ軸方向において、コンタクト領域１５に挟まれているものとしたが、この例に限らない。例えば、隣接する部分トレンチ２０２および第１トレンチ間領域２０４のＹ軸方向に並んだ列が、Ｘ軸方向において、ずれて配置されてよい。すなわち、部分トレンチがマトリクス状ではなく、千鳥格子状に配置されてもよい。
図１６は、領域Ｄの他の例を示す図である。本例においては、トランジスタ部７０における少なくとも一つのトレンチ部が、Ｙ軸方向において２つ以上の部分トレンチに分離している。つまり、少なくとも一つのゲートトレンチ部４０が、２つ以上の部分トレンチ２２２に分離していてよい。また、トランジスタ部７０の少なくとも一つのダミートレンチ部３０が、２つ以上の部分トレンチ２０２に分離していてよい。また、少なくとも一つのゲートトレンチ部４０が２つ以上の部分トレンチ２２２に分離し、且つ、少なくとも一つのダミートレンチ部３０が２つ以上の部分トレンチ２０２に分離していてよい。なお、本例のように、トランジスタ部７０におけるゲートトレンチ部４０を、Ｙ軸方向において２つ以上の部分トレンチ２２２に分離する場合には、そのゲートトレンチ部４０の先端部４１を設けず、直線形状のゲートトレンチ部４０としてもよい。同様に、トランジスタ部７０におけるダミートレンチ部３０を、Ｙ軸方向において２つ以上の部分トレンチ２０２に分離する場合には、そのダミートレンチ部３０の先端部３１を設けず、直線形状のダミートレンチ部３０としてもよい。
部分トレンチ２２２の間には、トレンチ間領域が設けられている。部分トレンチ２２２の間のトレンチ間領域は、第１トレンチ間領域２０４であってよく、第２トレンチ間領域２０６であってもよい。第１トレンチ間領域２０４は、Ｘ軸方向において隣接するメサ部６０のドーピング領域と同一の導電型およびドーピング濃度を有してよい。
ダミートレンチ部３０とゲートトレンチ部４０には、第１トレンチ間領域２０４および第２トレンチ間領域２０６のうち、同一種類のトレンチ間領域が設けられてよく、異なる種類のトレンチ間領域が設けられてもよい。ゲートトレンチ部４０の部分トレンチ２２２の間には、Ｎ型の第１トレンチ間領域２０４が設けられてよい。この場合、上面視においてチャネルの面積を増大させることができ、電流密度を向上できる。
また、部分トレンチ２２２の間に第１トレンチ間領域２０４が設けられている場合、部分トレンチ２２２は、図１２および図１３において説明した埋没トレンチ２０８によって接続されていなくてよい。これにより、第１トレンチ間領域２０４の下方のベース領域１４が、チャネルとして機能しやすくなる。これに対して、部分トレンチ２０２は、埋没トレンチ２０８により接続されていてよい。他の例では、部分トレンチ２２２も、埋没トレンチ２０８で接続されていてよい。また、いずれのトレンチ部にも、埋没トレンチ２０８が設けられていなくてもよい。
図１７は、領域Ｄの他の例を示す図である。本例においては、トランジスタ部７０およびダイオード部８０のそれぞれにおいて、少なくとも一つのトレンチ部がＹ軸方向において２つ以上の部分トレンチに分離している。トランジスタ部７０の構造は、図１６に示した例と同一であってよい。ダイオード部８０の構造は、図６から図１５に示したいずれかの例と同一であってよい。
トランジスタ部７０とダイオード部８０との境界におけるトレンチ部は、Ｙ軸方向において部分トレンチに分離していなくてもよい。他の例では、当該境界におけるトレンチ部も、部分トレンチに分離していてよい。
図１８Ａは、ゲートトレンチ部４０が部分トレンチ２２２に分離している場合の、ゲート配線の配置例を示す図である。ゲート配線以外の構造は、図１から図１７において説明した例と同様である。
本例のゲート配線は、部分トレンチ用配線１３２を有する。部分トレンチ用配線１３２は、外周ゲート配線１３０と同一の材料で形成されてよく、活性側ゲート配線１３１と同一の材料で形成されてもよい。部分トレンチ用配線１３２は、外周ゲート配線１３０または活性側ゲート配線１３１と接続されており、ゲート電圧を伝送する。
本例の部分トレンチ用配線１３２は、部分トレンチ２２２に分離したゲートトレンチ部４０に沿って、Ｙ軸方向に長手を有している。部分トレンチ用配線１３２は、部分トレンチ２２２およびトレンチ間領域の上方に設けられている。このため、部分トレンチ用配線１３２の下方には、ウェル領域１１が設けられていない。外周ゲート配線１３０および活性側ゲート配線１３１の下方には、ウェル領域１１が設けられている。
部分トレンチ用配線１３２と、半導体基板１０との間には、層間絶縁膜３８等が設けられるが、図１８Ａでは省略している。また、部分トレンチ用配線１３２は、エミッタ電極５２と、半導体基板１０との間に配置されている。つまり、部分トレンチ用配線１３２の少なくとも一部は、エミッタ電極５２とＺ軸方向において重なっている。部分トレンチ用配線１３２と、エミッタ電極５２との間にも層間絶縁膜３８等が設けられる。
部分トレンチ２２２と、部分トレンチ用配線１３２との間の層間絶縁膜３８には、コンタクトホール５５が設けられている。コンタクトホール５５は、ゲート配線と、半導体基板１０とを接続するための貫通孔である。コンタクトホール５５により、部分トレンチ用配線１３２は、それぞれの部分トレンチ２２２のゲート導電部４４と接続する。
部分トレンチ２２２の間のトレンチ間領域の上方には、コンタクトホール５５が設けられない。エミッタ電極５２と、半導体基板１０とを接続するためのコンタクトホール５４の配置は、図１４に示した例と同様である。ただし、部分トレンチ２２２の間のトレンチ間領域の上方には、コンタクトホール５４も設けられていない。
図１８Ｂは、図１８Ａにおけるｇ－ｇ断面の一例である。ｇ－ｇ断面は、部分トレンチ２０２および部分トレンチ２２２を通過するＸＺ面である。部分トレンチ用配線１３２は、部分トレンチ２２２の上方に配置されている。部分トレンチ用配線１３２は、層間絶縁膜３８に設けられたコンタクトホール５５を通って、部分トレンチ２２２のゲート導電部４４と接続している。部分トレンチ用配線１３２は、層間絶縁膜３８により囲まれていてよい。
エミッタ電極５２は、部分トレンチ用配線１３２よりも上方に設けられた部分を有する。エミッタ電極５２の一部は、上面視において部分トレンチ用配線１３２と重なって配置されている。エミッタ電極５２と部分トレンチ用配線１３２とは、層間絶縁膜３８により絶縁されている。部分トレンチ用配線１３２およびエミッタ電極５２を２層構造にすることで、部分トレンチ２２２のそれぞれにゲート電圧を容易に伝送できる。エミッタ電極５２はワイヤやリードフレームなどを超音波接合や半田付けなどによって外部の回路と接続されてよい。
部分トレンチ用配線１３２は、アルミニウム等の金属材料で形成されてよい。これにより、それぞれの部分トレンチ２２２に印加するゲート電圧の遅延および減衰を抑制できる。なお、図１８Ｂでは、エミッタ電極５２と半導体基板の間をコンタクトホール５４によって直接に接続しているが、エミッタ電極５２と半導体基板の接続の間に部分トレンチ用配線１３２の成膜時の金属層を含む構造であってもよい。
図１９Ａは、ゲートトレンチ部４０が部分トレンチ２２２に分離している場合の、ゲート配線の他の配置例を示す図である。本例の部分トレンチ用配線１３２は、ゲート導電部４４と同一の材料で形成されている。この場合、ゲート導電部４４と部分トレンチ用配線１３２を共通の工程で形成しやすくなる。例えばゲートトレンチ部４０の内部にポリシリコンを充填してゲート導電部４４を形成する工程において、半導体基板１０の上面２１の上にも、部分トレンチ用配線１３２のためのポリシリコンを形成する。これにより、ゲート導電部４４と部分トレンチ用配線１３２を共通の工程で形成できる。部分トレンチ用配線１３２以外の構造は、図１８Ａおよび図１８Ｂの例と同様である。
本例においては、ゲート導電部４４と部分トレンチ用配線１３２とが同一工程で形成される。層間絶縁膜３８は、ゲート導電部４４と部分トレンチ用配線１３２の後に形成する。このため、本例の層間絶縁膜３８には、部分トレンチ用配線１３２と、部分トレンチ２２２とを接続するコンタクトホール５５が設けられていない。
本例においても、部分トレンチ用配線１３２は、複数の部分トレンチ２２２にわたってＹ軸方向に延伸して設けられている。部分トレンチ用配線１３２は、部分トレンチ２２２の間のトレンチ間領域とは接続されない。部分トレンチ用配線１３２とトレンチ間領域との間には、ＬＯＣＯＳ等の絶縁膜が設けられてよい。当該絶縁膜は、ゲート導電部４４および部分トレンチ用配線１３２を形成する前に、半導体基板１０の上面２１に形成される。
図１９Ｂは、図１９Ａにおけるｇ'－ｇ'断面の一例である。ｇ'－ｇ'断面は、部分トレンチ２０２および部分トレンチ２２２を通過するＸＺ面である。部分トレンチ用配線１３２は、部分トレンチ２２２のゲート導電部４４と連続して、半導体基板１０の上面２１の上方に配置されている。部分トレンチ用配線１３２は、層間絶縁膜３８により囲まれていてよい。部分トレンチ用配線１３２以外の構造は、図１８Ｂの例と同様である。
図１９Ｃは、図１９Ａにおけるｇ''－ｇ''断面の一例である。ｇ''－ｇ''断面は、部分トレンチ２０２、および、部分トレンチ２２２の間のトレンチ間領域（例えば第１トレンチ間領域２０４）を通過するＸＺ面である。第１トレンチ間領域２０４の上方には、部分トレンチ用配線１３２が設けられている。ただし、第１トレンチ間領域２０４と、部分トレンチ用配線１３２との間には、絶縁膜３６が設けられている。絶縁膜３６は、半導体基板１０の上面２１を局所的に酸化した膜であってよい。このような構造によっても、部分トレンチ２２２のそれぞれにゲート電圧を容易に伝送できる。
図２０は、部分トレンチ用配線１３２の他の配置例を示す図である。図１８Ａまたは図１９Ａに示した部分トレンチ用配線１３２は、Ｙ軸方向に長手を有していたが、本例の部分トレンチ用配線１３２は、Ｘ軸方向に長手を有している。部分トレンチ用配線１３２以外の構造は、図１から図１９Ｃにおいて説明した例と同様である。
本例の部分トレンチ用配線１３２は、Ｙ軸方向に配列された部分トレンチ２２２ごとに、Ｙ軸方向に複数配列されている。それぞれの部分トレンチ用配線１３２のＸ軸方向における端部は、外周ゲート配線１３０に接続されていてよい。
それぞれの部分トレンチ用配線１３２は、部分トレンチ２２２と重なる部分を有する。部分トレンチ用配線１３２と部分トレンチ２２２との間の層間絶縁膜３８には、コンタクトホール５５が設けられている。
部分トレンチ用配線１３２は、部分トレンチ２０２と重なる部分を有してよい。部分トレンチ用配線１３２と部分トレンチ２０２との間の層間絶縁膜３８には、コンタクトホールが設けられていない。
部分トレンチ用配線１３２は、メサ部６０と重なる部分を有してよい。部分トレンチ用配線１３２とメサ部６０との間の層間絶縁膜３８には、コンタクトホールが設けられていない。
部分トレンチ用配線１３２は、ダイオード部８０と重なる部分を有してよい。部分トレンチ用配線１３２とダイオード部８０との間の層間絶縁膜３８には、コンタクトホールが設けられていない。
また、コンタクトホール５４は、部分トレンチ用配線１３２と重なる位置には設けられない。例えばメサ部６０のコンタクトホール５４は、部分トレンチ用配線１３２により分断されている。また、部分トレンチ２０２のコンタクトホール５４も、部分トレンチ用配線１３２と重ならない範囲に設けられている。
図２１は、図２０におけるｈ－ｈ断面の一例を示す図である。ｈ－ｈ断面は、部分トレンチ用配線１３２を通過するＸＺ面である。部分トレンチ用配線１３２は、層間絶縁膜３８に設けられたコンタクトホール５５により、部分トレンチ２２２のゲート導電部４４と接続する。
エミッタ電極５２は、部分トレンチ用配線１３２の上方に配置されている。エミッタ電極５２と部分トレンチ用配線１３２とは、層間絶縁膜３８等により絶縁されている。
図２２は、図２０におけるｊ－ｊ断面の一例を示す図である。ｊ－ｊ断面は、部分トレンチ２０２および第１トレンチ間領域２０４を通過するＸＺ面である。エミッタ電極５２は、コンタクトホール５４により、部分トレンチ２０２のダミー導電部３４と接続する。また、エミッタ電極５２は、コンタクトホール５４により、メサ部６０のエミッタ領域１２、および、第１トレンチ間領域２０４と接続する。
図２３は、部分トレンチ用配線１３２およびエミッタ電極５２の他の配置例を示す図である。図２３は、活性部１６０の一部を拡大した上面図である。本例における部分トレンチ用配線１３２と、エミッタ電極５２とは、上面視において重ならないように配置されている。図２３においては、部分トレンチ用配線１３２を太い実線で示しており、エミッタ電極５２には、ゲート配線よりも細かい斜線のハッチングを付している。図２３においては、一部の部分トレンチ用配線１３２を模式的に表示している。
本例の部分トレンチ用配線１３２は、図１８Ａまたは図１９Ａに示した例と同様に、Ｙ軸方向に長手を有している。部分トレンチ用配線１３２のＹ軸方向の端部は、外周ゲート配線１３０または活性側ゲート配線１３１に接続されている。部分トレンチ用配線１３２は、部分トレンチ２２２に分割されたゲートトレンチ部４０ごとに設けられる。
エミッタ電極５２は、活性部１６０の上方のうち、部分トレンチ用配線１３２が設けられていない領域に設けられる。エミッタ電極５２は、上面視において部分トレンチ用配線１３２と重なっておらず、且つ、接触してもいない。つまりエミッタ電極５２は、上面視において部分トレンチ用配線１３２から離れて配置されている。エミッタ電極５２と部分トレンチ用配線１３２の間には、層間絶縁膜３８が設けられてよい。
図２４は、図２３の例におけるＸＺ断面の一例を示す。当該断面は、部分トレンチ２０２および部分トレンチ２２２を通過する。部分トレンチ用配線１３２は、部分トレンチ２２２の上方に設けられている。部分トレンチ用配線１３２は、層間絶縁膜３８に設けられたコンタクトホール５５により、部分トレンチ２２２と接続する。
エミッタ電極５２は、部分トレンチ用配線１３２と重ならない範囲に設けられている。エミッタ電極５２は、Ｚ軸方向において、部分トレンチ用配線１３２と同一の位置に設けられた部分を有する。つまり、エミッタ電極５２と部分トレンチ用配線１３２は、同一層に設けられている。エミッタ電極５２は、層間絶縁膜３８に設けられたコンタクトホール５４により半導体基板１０に接続する。エミッタ電極５２と部分トレンチ用配線１３２との間にも、層間絶縁膜３８が設けられている。
部分トレンチ用配線１３２の上面は、層間絶縁膜３８で覆われていてもよい。また、部分トレンチ用配線１３２の上方には、ポリイミド等の保護膜３７が設けられてよい。保護膜３７は、エミッタ電極５２の上面よりも上側まで設けられてよい。部分トレンチ用配線１３２により分断された、それぞれのエミッタ電極５２は、すべて外部の回路に接続されてよい。
図２５Ａは、部分トレンチ用配線１３２およびエミッタ電極５２の他の配置例を示す図である。本例においては、部分トレンチ用配線１３２が、Ｘ軸方向に長手を有する点で、図２３および図２４の例と相違する。他の構造は、図２３および図２４の例と同様である。
本例の部分トレンチ用配線１３２は、部分トレンチ用配線１３２のＸ軸方向の端部は、外周ゲート配線１３０に接続されている。部分トレンチ用配線１３２は、Ｙ軸方向に配列された部分トレンチ２２２ごとに設けられてよい。図２５Ａにおいては、一部の部分トレンチ用配線１３２を模式的に表示している。

エミッタ電極５２は、活性部１６０の上方のうち、部分トレンチ用配線１３２が設けられていない領域に設けられる。エミッタ電極５２は、上面視において部分トレンチ用配線１３２と重なっておらず、且つ、接触してもいない。つまりエミッタ電極５２は、上面視において部分トレンチ用配線１３２から離れて配置されている。エミッタ電極５２と部分トレンチ用配線１３２の間には、層間絶縁膜３８が設けられてよい。部分トレンチ用配線１３２により分断された、それぞれのエミッタ電極５２は、すべて外部の回路に接続されてよい。
図２５Ｂは、図２５Ａの例における半導体装置１００のＸＺ断面の一例を示す。図２５Ｂにおいて断面Ｈは、図２５Ａにおける部分トレンチ用配線１３２を通過する断面であり、断面Ｊは、図２５Ａにおけるエミッタ電極５２を通過する断面である。断面Ｈは、図２１に示したｈ－ｈ断面と同様に、部分トレンチ２２２および部分トレンチ２０２を通過する。また断面Ｊは、図２２に示したｊ－ｊ断面と同様に、第１トレンチ間領域２０４を通過する。
本例においても図２４の例と同様に、部分トレンチ用配線１３２と、エミッタ電極５２とが、同一層に設けられている。ただし図２５Ａに示したように、部分トレンチ用配線１３２およびエミッタ電極５２とは、Ｙ軸方向において分離して設けられている。部分トレンチ用配線１３２の上面は、保護膜３７で覆われていてよい。
図２６は、領域Ｄの他の構造例を示す図である。本例においては、ダイオード部８０におけるトレンチ間領域の導電型が、図１から図２５Ｂにおいて説明した例と相違する。他の構造は、図１から図２５Ｂにおいて説明した例と同様である。
本例のダイオード部８０は、第１トレンチ間領域２０４と、第２トレンチ間領域２０６の両方を有する。一例として、いずれかのダミートレンチ部３０には第１トレンチ間領域２０４が設けられ、他のダミートレンチ部３０には第２トレンチ間領域２０６が設けられる。
第１トレンチ間領域２０４は、第２トレンチ間領域２０６よりも、Ｘ軸方向にトランジスタ部７０から離れて配置されていてよい。Ｐ型の第２トレンチ間領域２０６が、トランジスタ部７０の近傍に配置されることで、トランジスタ部７０からダイオード部８０に流れる正孔を、第２トレンチ間領域２０６で引き抜きやすくなる。このため、トランジスタ部７０との境界の近傍におけるダイオード部８０のスイッチング特性を改善できる。
図２７Ａおよび図２７Ｂは、半導体基板１０の上面２１の上方におけるエミッタ電極５２および部分トレンチ用配線１３２の他の配置例を説明する図である。図２７Ａは、半導体装置１００の上面図を示している。本例の半導体装置１００は、図１８Ａの例と同様に、各トレンチ部と部分トレンチ用配線１３２が配置されている。図２７Ｂは、図２７Ａにおけるｎ－ｎ断面およびｏ－ｏ断面を示す図である。ｎ－ｎ断面は、部分トレンチ２０２および部分トレンチ２２２を通過するＸＺ面である。ｏ－ｏ断面は、第１トレンチ間領域２０４を通過するＸＺ面である。
本例のエミッタ電極５２は、図２７Ｂに示すように、端子層５２－１と、基板接続層５２－２とを有する。基板接続層５２－２は、図１から図２６において説明したエミッタ電極５２と同一である。端子層５２－１は、基板接続層５２－２よりも上方に配置されている。また、端子層５２－１は、外部配線が接続されてよい。
端子層５２－１と、基板接続層５２－２との間には、層間絶縁膜３８および部分トレンチ用配線１３２とが設けられている。端子層５２－１は、層間絶縁膜３８および部分トレンチ用配線１３２により分断された複数の基板接続層５２－２どうしを接続する。層間絶縁膜３８には、端子層５２－１と基板接続層５２－２とを接続するためのコンタクトホール５７が設けられている。エミッタ電極５２は、コンタクトホール５７の内部にも充填されている。
部分トレンチ用配線１３２は、層間絶縁膜３８により、エミッタ電極５２と絶縁されている。ｎ－ｎ断面に示すように、部分トレンチ用配線１３２は、層間絶縁膜３８に設けられたコンタクトホール５５を通って、部分トレンチ２２２に接続されている。コンタクトホール５５が通過する領域には、基板接続層５２－２が設けられていない。
また、ｏ－ｏ断面に示すように、第１トレンチ間領域２０４は、基板接続層５２－２と接続している。つまり、第１トレンチ間領域２０４と、部分トレンチ用配線１３２の間には、基板接続層５２－２が設けられている。第１トレンチ間領域２０４の上方に配置された部分トレンチ用配線１３２は、Ｘ軸方向においてコンタクトホール５７に挟まれていてよい。部分トレンチ用配線１３２とコンタクトホール５７との間には、層間絶縁膜３８が設けられている。このように、基板接続層５２－２、部分トレンチ用配線１３２、および、端子層５２－１の３層を備えることで、部分トレンチ用配線１３２の下方の第１トレンチ間領域２０４も、エミッタ電極５２と接続できる。このため、エミッタ電極５２との間でキャリアが流れる領域を拡大できる。
本例のコンタクトホール５５は、部分トレンチ用配線１３２から半導体基板１０の上面２１まで、層間絶縁膜３８を連続してエッチングすることで形成してよく、複数の工程に分けてエッチングすることで形成してもよい。例えば、複数層の層間絶縁膜３８を積層する場合に、各層の層間絶縁膜３８を形成する毎に、コンタクトホール５５を形成し、コンタクトホール５５内に導電材料を充填してよい。コンタクトホール５７も、端子層５２－１から、基板接続層５２－２まで、層間絶縁膜３８を連続してエッチングすることで形成してよく、複数の工程に分けてエッチングすることで形成してもよい。なお、基板接続層５２－２、部分トレンチ用配線１３２、および、端子層５２－１の３層を備える構造は、図１から図２６に示した各形態に適宜適用してよい。
図２７Ｃは、図２７Ａにおけるｎ－ｎ断面およびｏ－ｏ断面の他の例を示す図である。本例の半導体装置１００は、図２７Ｂの例に対して、端子層５２－１およびコンタクトホール５７を備えていない点で相違する。他の構造は、図２７Ｂの例と同様である。本例においては、図２７Ｂにおける基板接続層５２－２を、エミッタ電極５２と称する。
本例の部分トレンチ用配線１３２は、エミッタ電極５２よりも上方に配置されている。部分トレンチ用配線１３２は、層間絶縁膜３８によりエミッタ電極５２と絶縁されている。部分トレンチ用配線１３２は、層間絶縁膜３８または保護膜３７により上面および側面も覆われていてよい。
図２８Ａおよび図２８Ｂは、半導体基板１０の上面２１の上方におけるエミッタ電極５２および部分トレンチ用配線１３２の他の配置例を説明する図である。図２８Ａは、半導体装置１００の上面図を示している。本例の半導体装置１００は、図２０の例と同様に、各トレンチ部と部分トレンチ用配線１３２が配置されている。図２８Ｂは、図２８Ａにおけるｐ－ｐ断面およびｑ－ｑ断面を示す図である。ｐ－ｐ断面は、部分トレンチ２０２および部分トレンチ２２２を通過するＸＺ面である。ｑ－ｑ断面は、第１トレンチ間領域２０４を通過するＸＺ面である。
図２８Ｂに示すように、本例のエミッタ電極５２も、図２７Ｂの例と同様に、端子層５２－１と、基板接続層５２－２とを有する。端子層５２－１と、基板接続層５２－２との間には、層間絶縁膜３８および部分トレンチ用配線１３２とが設けられている。端子層５２－１は、層間絶縁膜３８および部分トレンチ用配線１３２によりＹ軸方向に分断された複数の基板接続層５２－２どうしを接続する。層間絶縁膜３８には、端子層５２－１と基板接続層５２－２とを接続するためのコンタクトホール５７が設けられている。エミッタ電極５２は、コンタクトホール５７の内部にも充填されている。
部分トレンチ用配線１３２は、層間絶縁膜３８により、エミッタ電極５２と絶縁されている。ｐ－ｐ断面に示すように、部分トレンチ用配線１３２は、層間絶縁膜３８に設けられたコンタクトホール５５を通って、部分トレンチ２２２に接続されている。コンタクトホール５５が通過する領域には、基板接続層５２－２が設けられていない。
また、ｑ－ｑ断面に示すように、第１トレンチ間領域２０４は、基板接続層５２－２と接続している。つまり、第１トレンチ間領域２０４と、部分トレンチ用配線１３２の間には、基板接続層５２－２が設けられている。本例においては、第１トレンチ間領域２０４の上方には部分トレンチ用配線１３２が設けられていない。このように、基板接続層５２－２、部分トレンチ用配線１３２、および、端子層５２－１の３層を備えることで、第１トレンチ間領域２０４も、エミッタ電極５２と接続できる。このため、トランジスタ素子として機能する領域を拡大できる。
図２８Ａおよび図２８Ｂに示すように、本例の部分トレンチ２０２に設けられたコンタクトホール５４は、部分トレンチ用配線１３２の下方にも配置されていてよい。これにより、部分トレンチ２０２と、基板接続層５２－２との接続面積を増大できる。
また、部分トレンチ用配線１３２は、部分トレンチ２２２に沿ってＹ軸方向に突出する枝部（不図示）を備えていてもよい。枝部と、部分トレンチ２２２との間にも、コンタクトホール５５が設けられてよい。枝部は、Ｙ軸方向において隣り合う２つの部分トレンチ用配線１３２を接続してもよい。つまり、部分トレンチ用配線１３２は、Ｘ軸方向に延伸する部分と、Ｙ軸方向に延伸する枝部とが交差するメッシュ形状を有してもよい。
図２８Ｃは、図２８Ａにおけるｐ－ｐ断面およびｑ－ｑ断面の他の例を示す図である。本例の半導体装置１００は、図２８Ｂの例に対して、端子層５２－１およびコンタクトホール５７を備えていない点で相違する。他の構造は、図２８Ｂの例と同様である。本例においては、図２８Ｂにおける基板接続層５２－２を、エミッタ電極５２と称する。
本例の部分トレンチ用配線１３２は、エミッタ電極５２よりも上方に配置されている。部分トレンチ用配線１３２は、層間絶縁膜３８によりエミッタ電極５２と絶縁されている。部分トレンチ用配線１３２は、層間絶縁膜３８または保護膜３７により上面および側面も覆われていてよい。
なお、各実施例において、トレンチ間領域として第１トレンチ間領域２０４または第２トレンチ間領域２０６を用いて説明しているが、第１トレンチ間領域２０４を第２トレンチ間領域２０６に置き換えてよく、第２トレンチ間領域２０６を第１トレンチ間領域２０４に置き換えてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３６・・・絶縁膜、３７・・・保護膜、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、５２・・・エミッタ電極、５４、５５、５７・・・コンタクトホール、６０、６１・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、９０・・・エッジ終端構造部、９２・・・ガードリング、９４・・・フィールドプレート、１００・・・半導体装置、１０２・・・端辺、１１２・・・ゲートパッド、１３０・・・外周ゲート配線、１３１・・・活性側ゲート配線、１３２・・・部分トレンチ用配線、１４０・・・外周ウェル領域、１４１・・・活性側ウェル領域、１６０・・・活性部、１７４・・・チャネルストッパ、２０２・・・部分トレンチ、２０４・・・第１トレンチ間領域、２０６・・・第２トレンチ間領域、２０８・・・埋没トレンチ、２１０・・・等電位面、２１２・・・突出部、２２２・・・部分トレンチ

Claims (15)

  1. 第１導電型のドリフト領域を含む半導体基板と、
    前記半導体基板の上面と前記ドリフト領域との間に設けられた第２導電型のベース領域を含む内側領域と、
    前記ベース領域よりドーピング濃度が高く、且つ、前記半導体基板の上面から前記ベース領域の下端よりも深い位置まで設けられ、前記半導体基板の上面において前記内側領域を挟んで配置されたウェル領域と
    を備え、
    前記内側領域は、前記半導体基板の前記上面における予め定められた長手方向に長手を有し、前記半導体基板の前記上面から前記ドリフト領域に達するトレンチ部を複数有し、
    少なくとも一つの前記トレンチ部は、前記ウェル領域と重ならない領域において、前記長手方向に２つ以上の部分トレンチに分離し、
    前記内側領域は、ゲート電圧が印加されるゲートトレンチ部を含むトランジスタ部と、エミッタ電圧が印加されるダミートレンチ部を含むダイオード部とを有し、
    前記ダイオード部における少なくとも一つの前記ダミートレンチ部が、前記部分トレンチを有し、
    前記ダイオード部の前記ダミートレンチ部は、前記長手方向において２つ以上の部分トレンチに分離している
    半導体装置。
  2. 第１導電型のドリフト領域を含む半導体基板と、
    前記半導体基板の上面と前記ドリフト領域との間に設けられた第２導電型のベース領域を含む内側領域と、
    前記ベース領域よりドーピング濃度が高く、且つ、前記半導体基板の上面から前記ベース領域の下端よりも深い位置まで設けられ、前記半導体基板の上面において前記内側領域を挟んで配置されたウェル領域と
    を備え、
    前記内側領域は、前記半導体基板の前記上面における予め定められた長手方向に長手を有し、前記半導体基板の前記上面から前記ドリフト領域に達するトレンチ部を複数有し、
    少なくとも一つの前記トレンチ部は、前記ウェル領域と重ならない領域において、前記長手方向に２つ以上の部分トレンチに分離し、
    前記内側領域は、ゲート電圧が印加されるゲートトレンチ部を含むトランジスタ部と、エミッタ電圧が印加されるダミートレンチ部を含むダイオード部とを有し、
    前記ダイオード部における少なくとも一つの前記ダミートレンチ部が、前記部分トレンチを有し、
    前記ダイオード部は、前記長手方向において隣り合う２つの前記部分トレンチの間において、前記半導体基板の前記上面と接して設けられた、第１導電型の第１トレンチ間領域を有する
    半導体装置。
  3. 前記ダイオード部は、前記半導体基板の前記上面の前記長手方向と直交する方向において、前記第１トレンチ間領域を挟む第２導電型の領域を有する
    請求項２に記載の半導体装置。
  4. 前記ダイオード部は、前記半導体基板の前記上面の前記長手方向と直交する方向において、前記第１トレンチ間領域を挟む第１導電型の領域を有する
    請求項２に記載の半導体装置。
  5. 前記ダイオード部は、前記長手方向において隣り合う２つの前記部分トレンチの間において、前記半導体基板の前記上面と接して設けられた、第２導電型の第２トレンチ間領域を更に有し、
    前記第１トレンチ間領域は、前記第２トレンチ間領域よりも、前記トランジスタ部から離れて配置されている
    請求項２から４のいずれか一項に記載の半導体装置。
  6. 第１導電型のドリフト領域を含む半導体基板と、
    前記半導体基板の上面と前記ドリフト領域との間に設けられた第２導電型のベース領域を含む内側領域と、
    前記ベース領域よりドーピング濃度が高く、且つ、前記半導体基板の上面から前記ベース領域の下端よりも深い位置まで設けられ、前記半導体基板の上面において前記内側領域を挟んで配置されたウェル領域と
    を備え、
    前記内側領域は、前記半導体基板の前記上面における予め定められた長手方向に長手を有し、前記半導体基板の前記上面から前記ドリフト領域に達するトレンチ部を複数有し、
    少なくとも一つの前記トレンチ部は、前記ウェル領域と重ならない領域において、前記長手方向に２つ以上の部分トレンチに分離し、
    前記内側領域は、
    前記長手方向において隣り合う２つの前記部分トレンチの間において、前記半導体基板の前記上面と接して設けられたトレンチ間領域と、
    前記トレンチ間領域の下方に設けられ、２つの前記部分トレンチを接続する埋没トレンチと
    を有する半導体装置。
  7. 前記長手方向と直交する方向において前記第１トレンチ間領域を挟んで配置された２つの前記トレンチ部は、第１間隔で配置されており、
    前記長手方向において前記第１トレンチ間領域を挟んで配置された２つの前記部分トレンチの距離は、前記第１間隔より小さい
    請求項２から５のいずれか一項に記載の半導体装置。
  8. 前記長手方向において前記第１トレンチ間領域を挟んで配置された２つの前記部分トレンチの距離は、前記長手方向と直交する方向において隣り合う前記部分トレンチの距離より小さい
    請求項２から５のいずれか一項に記載の半導体装置。
  9. 前記長手方向において前記第１トレンチ間領域を挟んで配置された２つの前記部分トレンチの距離は、前記長手方向と直交する方向における前記部分トレンチの幅より小さい
    請求項２から５のいずれか一項に記載の半導体装置。
  10. 第１導電型のドリフト領域を含む半導体基板と、
    前記半導体基板の上面と前記ドリフト領域との間に設けられた第２導電型のベース領域を含む内側領域と、
    前記ベース領域よりドーピング濃度が高く、且つ、前記半導体基板の上面から前記ベース領域の下端よりも深い位置まで設けられ、前記半導体基板の上面において前記内側領域を挟んで配置されたウェル領域と
    を備え、
    前記内側領域は、前記半導体基板の前記上面における予め定められた長手方向に長手を有し、前記半導体基板の前記上面から前記ドリフト領域に達するトレンチ部を複数有し、
    少なくとも一つの前記トレンチ部は、前記ウェル領域と重ならない領域において、前記長手方向に２つ以上の部分トレンチに分離し、
    前記内側領域は、ゲート電圧が印加されるゲートトレンチ部およびエミッタ電圧が印加されるダミートレンチ部を含むトランジスタ部と、前記ダミートレンチ部を含むダイオード部とを有し、
    前記トランジスタ部における少なくとも一つの前記ダミートレンチ部が、前記部分トレンチを有する
    半導体装置。
  11. 前記トランジスタ部の前記ダミートレンチ部は、前記長手方向において２つ以上の部分トレンチに分離している
    請求項１０に記載の半導体装置。
  12. 第１導電型のドリフト領域を含む半導体基板と、
    前記半導体基板の上面と前記ドリフト領域との間に設けられた第２導電型のベース領域を含む内側領域と、
    前記ベース領域よりドーピング濃度が高く、且つ、前記半導体基板の上面から前記ベース領域の下端よりも深い位置まで設けられ、前記半導体基板の上面において前記内側領域を挟んで配置されたウェル領域と
    を備え、
    前記内側領域は、前記半導体基板の前記上面における予め定められた長手方向に長手を有し、前記半導体基板の前記上面から前記ドリフト領域に達するトレンチ部を複数有し、
    少なくとも一つの前記トレンチ部は、前記ウェル領域と重ならない領域において、前記長手方向に２つ以上の部分トレンチに分離し、
    前記内側領域は、ゲート電圧が印加されるゲートトレンチ部を含むトランジスタ部と、エミッタ電圧が印加されるダミートレンチ部を含むダイオード部とを有し、
    前記トランジスタ部における少なくとも一つの前記ゲートトレンチ部が、前記部分トレンチを有し、
    前記トランジスタ部の前記ゲートトレンチ部は、前記長手方向において２つ以上の部分トレンチに分離している
    半導体装置。
  13. 前記部分トレンチは、導電部を有し、
    前記長手方向において隣り合う前記部分トレンチの前記導電部は、同じ電極に接続している
    請求項１から１２のいずれか一項に記載の半導体装置。
  14. 前記長手方向において隣り合う前記部分トレンチの前記導電部は、同電位である
    請求項１３に記載の半導体装置。
  15. 第１導電型のドリフト領域を含む半導体基板と、
    前記半導体基板の上面と前記ドリフト領域との間に設けられた第２導電型のベース領域を含む内側領域と、
    前記ベース領域よりドーピング濃度が高く、且つ、前記半導体基板の上面から前記ベース領域の下端よりも深い位置まで設けられ、前記半導体基板の上面において前記内側領域を挟んで配置されたウェル領域と
    を備え、
    前記内側領域は、前記半導体基板の前記上面における予め定められた長手方向に長手を有し、前記半導体基板の前記上面から前記ドリフト領域に達するトレンチ部を複数有し、
    少なくとも一つの前記トレンチ部は、前記ウェル領域と重ならない領域において、前記長手方向に２つ以上の部分トレンチに分離し、
    前記部分トレンチは、導電部を有し、
    前記長手方向において隣り合う前記部分トレンチの前記導電部は、同じ電極に接続している
    半導体装置。
JP2021532693A 2019-07-12 2020-05-11 半導体装置 Active JP7211516B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022158641A JP7497744B2 (ja) 2019-07-12 2022-09-30 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019130017 2019-07-12
JP2019130017 2019-07-12
PCT/JP2020/018838 WO2021010000A1 (ja) 2019-07-12 2020-05-11 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022158641A Division JP7497744B2 (ja) 2019-07-12 2022-09-30 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2021010000A1 JPWO2021010000A1 (ja) 2021-11-04
JP7211516B2 true JP7211516B2 (ja) 2023-01-24

Family

ID=74210437

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021532693A Active JP7211516B2 (ja) 2019-07-12 2020-05-11 半導体装置
JP2022158641A Active JP7497744B2 (ja) 2019-07-12 2022-09-30 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022158641A Active JP7497744B2 (ja) 2019-07-12 2022-09-30 半導体装置

Country Status (4)

Country Link
US (1) US12057497B2 (ja)
JP (2) JP7211516B2 (ja)
CN (1) CN113287201A (ja)
WO (1) WO2021010000A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7342742B2 (ja) * 2020-03-11 2023-09-12 三菱電機株式会社 半導体装置
JP7456902B2 (ja) * 2020-09-17 2024-03-27 株式会社東芝 半導体装置
JP2024037582A (ja) * 2022-09-07 2024-03-19 株式会社東芝 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009096412A1 (ja) 2008-01-29 2009-08-06 Fuji Electric Device Technology Co., Ltd. 半導体装置
WO2011111500A1 (ja) 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
JP2011238681A (ja) 2010-05-07 2011-11-24 Denso Corp 半導体装置
JP2016096222A (ja) 2014-11-13 2016-05-26 三菱電機株式会社 半導体装置
JP2016219774A (ja) 2015-05-15 2016-12-22 富士電機株式会社 半導体装置
JP2017224685A (ja) 2016-06-14 2017-12-21 株式会社デンソー 半導体装置
JP2019068036A (ja) 2017-05-30 2019-04-25 富士電機株式会社 半導体装置
WO2019098271A1 (ja) 2017-11-16 2019-05-23 富士電機株式会社 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6421570B2 (ja) 2013-12-20 2018-11-14 株式会社デンソー 半導体装置
JP6003961B2 (ja) * 2014-11-04 2016-10-05 トヨタ自動車株式会社 半導体装置
JP6668697B2 (ja) 2015-05-15 2020-03-18 富士電機株式会社 半導体装置
US10217738B2 (en) * 2015-05-15 2019-02-26 Smk Corporation IGBT semiconductor device
DE102015111371B4 (de) 2015-07-14 2017-07-20 Infineon Technologies Ag Halbleiterbauelement mit einem schaltbaren und einem nicht schaltbaren Diodengebiet
CN107112358B (zh) * 2015-07-16 2020-10-20 富士电机株式会社 半导体装置及半导体装置的制造方法
DE112017000063T5 (de) * 2016-02-15 2018-03-22 Fuji Electric Co., Ltd. Halbleitervorrichtung
US10559663B2 (en) * 2016-10-14 2020-02-11 Fuji Electric Co., Ltd. Semiconductor device with improved current flow distribution
JP6540906B2 (ja) * 2016-10-17 2019-07-10 富士電機株式会社 半導体装置
WO2018105299A1 (ja) 2016-12-08 2018-06-14 富士電機株式会社 半導体装置の製造方法
WO2018110703A1 (ja) 2016-12-16 2018-06-21 富士電機株式会社 半導体装置および製造方法
WO2018147466A1 (ja) * 2017-02-13 2018-08-16 富士電機株式会社 半導体装置
JP6645594B2 (ja) * 2017-02-15 2020-02-14 富士電機株式会社 半導体装置
US10600867B2 (en) * 2017-05-16 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device having an emitter region and a contact region inside a mesa portion
US10396189B2 (en) 2017-05-30 2019-08-27 Fuji Electric Co., Ltd. Semiconductor device
JP6958011B2 (ja) * 2017-06-15 2021-11-02 富士電機株式会社 半導体装置および半導体装置の製造方法
US10847617B2 (en) * 2017-12-14 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device
JP7334407B2 (ja) * 2017-12-28 2023-08-29 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7346889B2 (ja) * 2019-04-16 2023-09-20 富士電機株式会社 半導体装置
US11450734B2 (en) * 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
JP7456113B2 (ja) * 2019-10-11 2024-03-27 富士電機株式会社 半導体装置
JP2023119676A (ja) * 2022-02-17 2023-08-29 富士電機株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009096412A1 (ja) 2008-01-29 2009-08-06 Fuji Electric Device Technology Co., Ltd. 半導体装置
WO2011111500A1 (ja) 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
JP2011238681A (ja) 2010-05-07 2011-11-24 Denso Corp 半導体装置
JP2016096222A (ja) 2014-11-13 2016-05-26 三菱電機株式会社 半導体装置
JP2016219774A (ja) 2015-05-15 2016-12-22 富士電機株式会社 半導体装置
JP2017224685A (ja) 2016-06-14 2017-12-21 株式会社デンソー 半導体装置
JP2019068036A (ja) 2017-05-30 2019-04-25 富士電機株式会社 半導体装置
WO2019098271A1 (ja) 2017-11-16 2019-05-23 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP7497744B2 (ja) 2024-06-11
WO2021010000A1 (ja) 2021-01-21
JP2022177293A (ja) 2022-11-30
US20210351284A1 (en) 2021-11-11
US12057497B2 (en) 2024-08-06
CN113287201A (zh) 2021-08-20
JPWO2021010000A1 (ja) 2021-11-04

Similar Documents

Publication Publication Date Title
JP7211516B2 (ja) 半導体装置
US20210043758A1 (en) Semiconductor device
JP7456520B2 (ja) 半導体装置
JP7268743B2 (ja) 半導体装置
WO2022239285A1 (ja) 半導体装置
JP2022123036A (ja) 半導体装置
JP7231065B2 (ja) 半導体装置
US11424351B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6996621B2 (ja) 半導体装置
WO2022239284A1 (ja) 半導体装置
JP6658955B2 (ja) 半導体装置
JP7231064B2 (ja) 半導体装置
WO2022158053A1 (ja) 半導体装置
JP2022179212A (ja) 半導体装置
JP2022161688A (ja) 半導体装置
WO2023140253A1 (ja) 半導体装置
WO2023063412A1 (ja) 半導体装置および半導体装置の製造方法
US20240072110A1 (en) Semiconductor device and manufacturing method of semiconductor device
WO2023063411A1 (ja) 半導体装置
WO2024166493A1 (ja) 半導体装置
JP7156495B2 (ja) 半導体装置
WO2024166492A1 (ja) 半導体装置
WO2023224059A1 (ja) 半導体装置
JP2024100692A (ja) 半導体装置
JP2024035557A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210623

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220930

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221226

R150 Certificate of patent or registration of utility model

Ref document number: 7211516

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150