JP2019068036A - 半導体装置 - Google Patents

Abstract

【課題】活性領域の上方に主として設けられる電極は、電気導通試験の容易さ等を考慮すると、同一平面内においてつながっていることが望ましい。【解決手段】半導体基板と、半導体基板の上面の上方に設けられ、金属材料を有する、第１の上面電極および第２の上面電極と、第１の上面電極に電気的に接続し、半導体材料を含む第１接続部とを備え、第２の上面電極は、半導体基板の上面視において第１接続部を境界として分離して配置された、第１領域および第２領域と、第１接続部の上方において、第１領域および第２領域を接続する第２接続部とを含む半導体装置を提供する。【選択図】図２

Description

本発明は、半導体装置に関する。

従来、同一半導体基板に絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）領域とフリーホイールダイオード（ＦＷＤ）領域とを有する半導体装置が知られている（例えば、特許文献１および２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００８−２５８４０６号公報
［特許文献２］ 特開２００８−２３５４０５号公報

活性領域の上方に主として設けられる電極は、電気特性試験の容易さ等を考慮すると、同一平面内においてつながっていることが望ましい。

本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、第１の上面電極および第２の上面電極と、第１接続部とを備えてよい。第１の上面電極および第２の上面電極は、半導体基板の上面の上方に設けられてよい。第１の上面電極および第２の上面電極は、金属材料を有してよい。第１接続部は、第１の上面電極に電気的に接続してよい。第１接続部は、半導体材料を含んでよい。第２の上面電極は、第１領域および第２領域と、第２接続部とを含んでよい。第１領域および第２領域は、半導体基板の上面視において第１接続部を境界として分離して配置されてよい。第２接続部は、第１接続部の上方において、第１領域および第２領域を接続してよい。

第１接続部は、ゲートブリッジトレンチ部を有してよい。ゲートブリッジトレンチ部は、半導体基板の上面から予め定められた深さまで設けられてよい。ゲートブリッジトレンチ部は、第２接続部の下方に位置してよい。ゲートブリッジトレンチ部は、第１の上面電極と電気的に接続してよい。

第１の上面電極は、金属配線層を含んでよい。金属配線層は、半導体基板の上面視において少なくとも第２接続部の位置において分離されてよい。金属配線層は、ゲートブリッジトレンチ部に電気的に接続してよい。

半導体装置は、第１トレンチ部と、第２トレンチ部とをさらに備えてよい。第１トレンチ部および第２トレンチ部は、半導体基板の上面から予め定められた深さ位置に各々設けられてよい。第１トレンチ部は、第１の上面電極と電気的に接続してよい。第２トレンチ部は、第２の上面電極と電気的に接続してよい。ゲートブリッジトレンチ部の幅は、第２トレンチ部の幅と第１トレンチ部の幅とのいずれよりも大きくてよい。ゲートブリッジトレンチ部の幅は、半導体基板の上面視において第１接続部の延伸方向である第１方向に直交する第２方向における幅であってよい。第２トレンチ部の幅は、第１方向における幅であってよい。第１トレンチ部の幅は、第１方向における幅であってよい。

第１接続部は、複数のゲートブリッジトレンチ部を含んでよい。複数のゲートブリッジトレンチ部は、第２方向において互いに分離して設けられてよい。第２方向は、半導体基板の上面視における第１接続部の延伸方向である第１方向に直交する方向であってよい。

第１接続部は、半導体基板の上面視において環状に設けられたゲートブリッジトレンチ部を含んでよい。

本発明の第２の態様においては、半導体装置を提供する。第１接続部は、ポリシリコン配線層であってよい。第１接続部は、半導体基板の上面の上方に設けられてよい。ポリシリコン配線層は、第２接続部の下方にも設けられてよい。

第１の上面電極は、ゲート電極であってよい。第２の上面電極は、エミッタ電極であってよい。

半導体装置は、活性領域を有してよい。活性領域は、トランジスタ領域と還流ダイオード領域とを含んでよい。第２接続部は、第２方向において互いに離間する少なくとも２つの還流ダイオード領域の間において、第１領域および第２領域を接続してよい。第２方向は、半導体基板の上面視において第１接続部の延伸方向である第１方向と直交する方向であってよい。

第１方向における第２接続部の幅は、第１方向における１つの還流ダイオード領域の幅よりも小さくてよい。

第２方向において互いに離間する複数の還流ダイオード領域のうち、少なくとも２つの還流ダイオード領域の間には、第１領域および第２領域を接続する第２接続部が設けられなくてよい。

半導体基板は、上面キラー領域を有してよい。上面キラー領域は、第２方向において互いに離間する還流ダイオード領域（ＦＷＤ）の間において上面から予め定められた深さ範囲に設けられ、且つ、正孔のライフタイムを調整してよい。第２接続部が設けられない領域における第１方向の上面キラー領域の幅は、第２接続部が設けられる領域における第１方向の上面キラー領域の幅よりも大きくてよい。

第２接続部は、半導体基板の上面視において半導体基板の中央部の近くに配置された２つの還流ダイオード領域の間に少なくとも設けられてよい。

半導体基板の上面視において半導体基板の中央部の近くに配置された２つの還流ダイオード領域の間に設けられた第２接続部の第１方向の幅は、半導体基板の上面視において半導体基板の中央部から離れて配置された２つの還流ダイオード領域の間に設けられた第２接続部の第１方向の幅よりも大きくてよい。

本発明の第３の態様においては、半導体装置を提供する。活性領域において、第１の上面電極は、トランジスタ領域における第１トレンチ部と電気的に接続してよい。半導体装置は、第３の上面電極を更に備えてよい。第３の上面電極は、活性領域において、第１の上面電極および第２の上面電極から離間して設けられてよい。第３の上面電極は、活性領域において、トランジスタ領域における第２トレンチ部と電気的に接続してよい。

半導体基板は、ダミーブリッジトレンチ部を有してよい。ダミーブリッジトレンチ部は、半導体基板の上面から予め定められた深さまで設けられてよい。ダミーブリッジトレンチ部は、第２接続部の下方に位置してよい。ダミーブリッジトレンチ部は、第３の上面電極と電気的に接続してよい。

第１接続部は、半導体基板の上面から予め定められた深さまで設けられ、第３の上面電極の下方に位置し、第１の上面電極と電気的に接続するゲートブリッジトレンチ部を有してよい。

ゲートブリッジトレンチ部は、第１の上面電極の外周部と、第１の上面電極の延伸部とを電気的に接続してよい。第１の上面電極の外周部は、半導体基板の活性領域の端部近傍に設けられてよい。第１の上面電極の外周部は、第１接続部の延伸方向である第１方向と直交する第２方向に延伸してよい。第１の上面電極の延伸部は、一対の外周部間において第１方向に延伸してよい。

半導体装置は、第１トレンチ部と、第２トレンチ部と、メサ部とを有してよい。第１トレンチ部は、半導体基板の上面から予め定められた深さ位置に設けられてよい。第１トレンチ部は、半導体基板を上面視した場合に第１接続部が延伸する方向である第１方向と直交する第２方向において延伸してよい。第２トレンチ部は、予め定められた深さ位置に設けられてよい。第２トレンチ部は、第２方向において延伸してよい。第２トレンチ部は、第２の上面電極と電気的に接続してよい。メサ部は、第１方向において互いに隣接する第１トレンチ部と第２トレンチ部との間に位置してよい。第２の上面電極と第２トレンチ部とを電気的に接続するための第２開口部における第１方向の幅は、メサ部と第２の上面電極とを電気的に接続するための第１開口部における第１方向の幅よりも大きくてよい。

第２の上面電極と第２トレンチ部とが電気的に接続する第２コンタクト部における第１方向の幅は、メサ部と第２の上面電極とが電気的に接続する第１コンタクト部における第１方向の幅よりも大きくてよい。

第２の上面電極と第２トレンチ部とは、第２開口部においてポリシリコン配線層を介さずに電気的に接続してよい。

第２開口部と第１開口部とは、第２方向の異なる位置に設けられてよい。

半導体装置は、活性領域と、エッジ終端領域とを備えてよい。活性領域は、トランジスタ領域と還流ダイオード領域とを含んでよい。エッジ終端領域は、活性領域の周囲に設けられてよい。トランジスタ領域は、半導体基板に設けられた第１導電型のエミッタ領域を有してよい。エッジ終端領域は、第２導電型のガードリングと、二酸化シリコン層とを有してよい。第２導電型のガードリングは、半導体基板の上面から予め定められた深さまで設けられてよい。二酸化シリコン層は、ガードリングに上に設けられてよい。二酸化シリコン層は、１μｍ以上の厚さを有してよい。二酸化シリコン層におけるエミッタ領域に最も近い端部と、エッジ終端領域に最も近いエミッタ領域の端部との間の距離は、１００μｍ以上であってよい。

第１トレンチ部は、第１の延伸領域と、第２の延伸領域とを含んでよい。第１の延伸領域は、第１方向に延伸してよい。第２の延伸領域は、第２方向に延伸してよい。第１の延伸領域は、少なくとも３つの第２の延伸領域を第１方向において接続してよい。

半導体装置は、活性領域と、エッジ終端領域とを備えてよい。活性領域は、トランジスタ領域と還流ダイオード領域とを含んでよい。エッジ終端領域は、活性領域の周囲に設けられてよい。第１トレンチ部の第１の延伸領域は、活性領域におけるエッジ終端領域側の端部において、第２方向に延伸するゲート外周トレンチ部に接続してよい。

半導体装置は、活性領域を有してよい。活性領域は、トランジスタ領域と還流ダイオード領域とを含んでよい。還流ダイオード領域は、第２トレンチ部を有してよい。第２トレンチ部は、予め定められた深さ位置に設けられ、且つ、第２の上面電極と電気的に接続してよい。第２トレンチ部は、第１方向に延伸する第３の延伸領域と、第２方向に延伸する第４の延伸領域とを含んでよい。第３の延伸領域は、少なくとも３つの第４の延伸領域を第１方向において接続してよい。

第１の延伸領域は、第２方向の端部のうち、第２の延伸領域とは逆側の端部が、第２の延伸領域の方向に窪んだ窪み部を有してよい。

第３の延伸領域は、１つの還流ダイオード領域における複数の第２トレンチ部における全ての第４の延伸領域を第１方向において接続してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

半導体装置１００の上面を示す概略図である。 第１実施形態における領域Ａの拡大図である。 図２におけるＢ‐Ｂ断面を示す図である。 図２におけるＣ‐Ｃ断面を示す図である。 図２におけるＤ‐Ｄ断面を示す図である。 図２におけるＤ'‐Ｄ'断面を示す図である。 図１の上面図にエミッタ電極を付加して示す図である。 （Ａ）エミッタ電極５０の各領域が電気的に分離されている比較例における側面図、および、（Ｂ）エミッタ電極５０の各領域が電気的に接続されている本実施形態における側面図である。 エミッタ電極５０の変形例を示す図である。 ゲートブリッジトレンチ部４２の第１変形例を示す図である。 ゲートブリッジトレンチ部４２の第２変形例を示す図である。 ゲートブリッジトレンチ部４２の第３変形例を示す図である。 上面キラー領域９６を示す上面図である。 図２におけるＤ‐Ｄ断面を示す図である。 （Ａ）上面キラー領域９６の第１変形例を示す上面図、および、（Ｂ）第１実施形態におけるエミッタ電極５０の外形を示す上面図である。 上面キラー領域９６の第２変形例を示す上面図である。 第２実施形態における領域Ａの拡大図である。 図１６におけるＥ‐Ｅ断面を示す図である。 図１６におけるＦ‐Ｆ断面を示す図である。 第３実施形態における領域Ａの拡大図である。 図１９Ａにおけるａ‐ａ断面を示す図である。 図１９Ａにおけるｂ‐ｂ断面を示す図である。 （Ａ）スクリーニング試験前における半導体装置２００の一部に対応する回路図、および、（Ｂ）スクリーニング試験後にエミッタ電極５０とダミーエミッタ電極１５０とを短絡させた半導体装置１００の一部に対応する回路図である。 他の例における半導体装置３００の上面を示す概略図である。 第４実施形態における領域Ｂの拡大図である。 図２２におけるＧ‐Ｇ断面を示す図である。 図２２におけるＨ‐Ｈ断面を示す図である。 図２２におけるＩ‐Ｉ断面を示す図である。 更なる他の例における半導体装置４００の上面を示す概略図である。 第５実施形態における領域Ｃの拡大図である。 （Ａ）は、本例における第１の延伸領域２６１と第２の延伸領域２６２との交差部分の拡大図である。（Ｂ）は、比較例におけるゲートトレンチ部６０およびエミッタトレンチ部７０のＹ軸方向の端部の拡大図である。 図２７におけるＪ‐Ｊ断面を示す図である。 図２７におけるＫ‐Ｋ断面を示す図である。 図２７におけるＬ‐Ｌ断面を示す図である。 第６実施形態における領域Ｄの拡大図である。 第６実施形態における領域Ｃの拡大図である。 接続部分２８８の拡大図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、半導体装置１００の上面を示す概略図である。本例の半導体装置１００は、半導体基板１０を備える。図１において、半導体基板１０におけるＸ軸方向およびＹ軸方向の各端部を外周１６として示す。半導体基板１０は、Ｚ軸の正方向の端部に上面１２を有し、Ｚ軸の負方向の端部に下面１４を有する。なお、上面１２および下面１４は、図３において示す。本例の半導体基板１０はシリコン基板であるが、他の例において半導体基板１０は、炭化ケイ素基板、窒化ガリウム基板または酸化ガリウム基板であってもよい。

本明細書において、Ｘ軸方向とＹ軸方向とは互いに直交する方向であり、Ｚ軸方向はＸ‐Ｙ平面に垂直な方向である。Ｘ軸方向、Ｙ軸方向およびＺ軸方向は、いわゆる右手系を成す。なお、本例において、Ｘ軸方向は第１方向の一例であり、Ｙ軸方向は第２方向の一例である。本明細書においては、Ｚ軸方向と平行な方向を半導体基板１０の深さ方向と称する場合がある。本明細書において、「上」、「下」、「上方」および「下方」の用語は、重力方向における上下方向に限定されない。これらの用語は、予め定められた軸に対する相対的な方向を指すに過ぎない。

半導体装置１００は、活性領域１１０、パッド領域１２０およびエッジ終端領域１３０を有する。活性領域１１０は、複数の素子領域を有してよい。本例の活性領域１１０は、複数のＩＧＢＴ領域９０と、複数のＦＷＤ領域９２と、温度センスダイオード領域９４とを有する。温度センスダイオード領域９４は、半導体基板１０を上面視した場合に、半導体基板１０の中央部１８に設けられる。

図１において、中央部１８を四角破線で示す。本例において、中央部１８は、活性領域１１０のＸ軸方向における中心近傍の領域である。本例の中央部１８は、活性領域１１０のＸ軸方向の中心に位置するＩＧＢＴ領域であって最大の領域面積を有するＩＧＢＴ領域９０よりも狭いＸ軸方向の幅と、Ｙ軸方向において隣接する３つのＩＧＢＴ領域９０の合計と同じＹ軸方向の幅とを有する。

本例の半導体装置１００は、いわゆるＲＣ‐ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ‐ＩＧＢＴ）である。本例において、複数のＩＧＢＴ領域９０はＹ軸方向に並んで設けられる。また、複数のＦＷＤ領域９２もＹ軸方向に並んで設けられる。さらに、中央部１８を除いて、ＩＧＢＴ領域９０とＦＷＤ領域９２とはＸ軸方向において交互に設けられる。

中央部１８における一部のＩＧＢＴ領域９０は、中央部１８以外のＩＧＢＴ領域９０に比べて、半導体基板１０を上面視した場合の領域の面積が小さくてよい。中央部１８に設けられるＩＧＢＴ領域９０であって、Ｘ軸方向において温度センスダイオード領域９４を挟む２つのＩＧＢＴ領域９０は、中央部１８以外のＩＧＢＴ領域９０よりも領域の面積が小さくてよい。本例において、中央部１８におけるＹ軸の負方向の端部に位置する２つのＩＧＢＴ領域９０と、中央部１８における温度センスダイオード領域９４を挟む２つのＩＧＢＴ領域９０とは、中央部１８以外のＩＧＢＴ領域９０よりも領域の面積が小さい。

半導体装置１００は、ゲート電極４０をさらに備える。ゲート電極４０は、半導体基板１０の上方に設けられてよい。図１において、ゲート電極４０を太い破線により示す。本例のゲート電極４０は、ゲート電位を供給する金属層または金属配線層である。つまり、本例のゲート電極４０は、半導体基板１０上に設けられた金属配線層であるゲートランナーも含む。本例のゲート電極４０は、活性領域１１０のＸ軸方向端部近傍に位置する外周部４４と、一対の外周部４４との間において延伸する延伸部４６とを含む。

本例の外周部４４は、外周部４４‐１と、外周部４４‐２とを有する。外周部４４‐１は、半導体基板１０の外周１６のうちＹ軸方向と平行な一辺１７‐１に対して平行であり、外周部４４‐２は、一辺１７‐１に対向するＹ軸方向に平行な他の一辺１７‐２に対して平行である。外周部４４‐１と、外周部４４‐２とは、Ｘ軸方向において互いに対向する。延伸部４６は、外周部４４から中央部１８に向かって延伸して設けられてよい。本例において４つの延伸部４６が外周部４４‐１から外周部４４‐２までＸ軸方向と平行に延伸する。

パッド領域１２０は、複数のパッドと、素子領域とを有してよい。本例のパッド領域１２０は、ゲートパッド１２２、センス（ｓｅｎｓｅ）ＩＧＢＴ領域１２４、センスエミッタパッド１２６、ダミーエミッタパッド１２７、温度センスアノードパッド１２８および温度センスカソードパッド１２９を有する。ゲートパッド１２２には、記号Ｇを付して示す。ゲートパッド１２２は、ゲート電極４０と電気的に接続してよい。ＩＧＢＴを駆動するゲート信号は、ゲートパッド１２２から半導体装置１００へ供給されてよい。

センスＩＧＢＴ領域１２４には、Ｓ_ＩＧＢＴを付して示す。センスＩＧＢＴ領域１２４は、活性領域１１０のＩＧＢＴ領域９０に流れる主電流を検出する目的で設けられてよい。センスＩＧＢＴ領域１２４に流れるセンス電流を、半導体装置１００外に設けられた制御回路に取り込むことにより、ＩＧＢＴ領域９０に流れる主電流を検知することができる。なお、センス電流の値は、主電流に比べて十分に小さくてよい。

センスエミッタパッド１２６には、Ｓ_Ｅを付して示す。センスエミッタパッド１２６は、センスＩＧＢＴ領域１２４のエミッタと同電位の電極パッドであってよい。センス電流は、センスエミッタパッド１２６を通じて上述の制御回路に取り込まれてよい。

ダミーエミッタパッド１２７には、Ｄ_Ｅを付して示す。ダミーエミッタパッド１２７は、ＩＧＢＴ領域９０とセンスＩＧＢＴ領域１２４とに対して試験を行う場合に利用されてよい。特に、ダミーエミッタパッド１２７は、ＩＧＢＴ領域９０とセンスＩＧＢＴ領域１２４とに対して、エミッタトレンチ部内に設けられた絶縁膜のスクリーニング試験を行う場合に、利用されてよい。

温度センスアノードパッド１２８には、Ｔ_Ａを付して示す。また、温度センスカソードパッド１２９には、Ｔ_Ｋを付して示す。本例の温度センスアノードパッド１２８および温度センスカソードパッド１２９は、温度センスダイオード領域９４のアノードおよびカソードにそれぞれ電気的に接続されたパッドである。温度センスダイオード領域９４に一定電流を流したときの電圧特性をモニタリングすることにより、温度センスダイオード領域９４の温度を特定することができる。

エッジ終端領域１３０は、活性領域１１０およびパッド領域１２０の周囲に設けられてよい。エッジ終端領域１３０には、ドットを付して示す。エッジ終端領域１３０は、半導体基板１０の上面１２近傍の電界集中を緩和する機能を有してよい。エッジ終端領域１３０は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。

図２は、第１実施形態における領域Ａの拡大図である。図２は、半導体基板１０の上面視図である。図２において、ゲート電極４０およびエミッタ電極５０の外形を太い破線により示す。なお、図２においては、理解を容易にすることを目的として、ゲート電極４０およびエミッタ電極５０と半導体基板１０の上面１２との間に設けられる酸化膜３６および層間絶縁膜３８を省略する。酸化膜３６および層間絶縁膜３８について説明は、図３にて示す。

ＩＧＢＴ領域９０は、活性領域１１０において半導体基板１０の上面１２に対して垂直にコレクタ領域３２を投影した領域であって、エミッタ領域２２およびコンタクト領域２６を含む所定の単位構成が規則的に配置された領域であってよい。なお、コレクタ領域３２は、図３にて示す。

また、ＦＷＤ領域９２は、活性領域１１０においてカソード領域３３が設けられる領域に一致する下面１４の領域、または、活性領域１１０において上面１２に対して垂直にカソード領域３３を投影した領域であってよい。図２においては、カソード領域３３が設けられる範囲を一点鎖線により示し、カソード領域３３におけるＹ軸方向の端部には矢印を付して示す。本例において、ＩＧＢＴ領域９０とＦＷＤ領域９２との境界は、Ｘ軸方向において直線形状のゲートトレンチ部６０に隣接するＵ字形状のエミッタトレンチ部７０である。また、ゲート電極４０またはエミッタブリッジ部５２を挟んでＹ軸方向に対向する２つのＦＷＤ領域９２については、それぞれＵ字形状のエミッタトレンチ部７０のＹ軸方向の端部までを、便宜的にＦＷＤ領域９２といってよい。

ＩＧＢＴ領域９０およびＦＷＤ領域９２の各々は、メサ部８０と複数のトレンチ部とを備えてよい。メサ部８０は、隣接する２つのトレンチ部の間に設けられる半導体基板の一部の領域である。メサ部８０は、トレンチ部の底面よりも上面１２に近い領域に位置する半導体基板１０の一部である。なお、本明細書においては、ゲートトレンチ部６０およびエミッタトレンチ部７０をまとめてトレンチ部と称する場合がある。

本例のＩＧＢＴ領域９０は、ゲートトレンチ部６０とエミッタトレンチ部７０とを有する。ＩＧＢＴ領域９０のゲートトレンチ部６０およびエミッタトレンチ部７０は、Ｙ軸方向に延伸し、かつ、Ｘ軸方向において交互に設けられてよい。ＩＧＢＴ領域９０におけるゲートトレンチ部６０およびエミッタトレンチ部７０は、一のＩＧＢＴ領域９０から他のＩＧＢＴ領域９０まで延伸してよく、ゲート電極４０の延伸部４６の下方において延伸部４６を横切ってよい。

本例のＦＷＤ領域９２は、ゲートトレンチ部６０を有せず、エミッタトレンチ部７０を有する。ＦＷＤ領域９２のエミッタトレンチ部７０も、Ｙ軸方向に延伸し、かつ、Ｘ軸方向において交互に設けられてよい。ただし、ＦＷＤ領域９２のエミッタトレンチ部７０は、Ｙ軸方向に隣接するＦＷＤ領域９２間には設けられなくてよい。本例において、ＦＷＤ領域９２のエミッタトレンチ部７０は、Ｙ軸方向の各端部においてＵ字形状を成す。Ｕ字形状は、Ｙ軸方向に平行な２つの長手部とＸ軸方向に平行な１つの短手部とにより構成されてよい。延伸部４６よりもＹ軸の正方向に位置するエミッタトレンチ部７０は順方向のＵ字形状を構成してよく、延伸部４６よりもＹ軸の負方向に位置するエミッタトレンチ部７０は逆方向のＵ字形状を構成してよい。ＦＷＤ領域９２のエミッタトレンチ部７０は、順方向のＵ字形状と逆方向のＵ字形状との長手部を各々接合した形状を有してよい。

ゲートトレンチ部６０およびエミッタトレンチ部７０の各々は、半導体基板１０内に設けられてよい。ゲートトレンチ部６０は、ゲート電極４０と電気的に接続するゲート導電部６２を有してよい。なお、ゲート導電部６２は、図３にて示す。ゲート電極４０は、第１の上面電極の一例であり、ゲートトレンチ部６０は、第１トレンチ部の一例である。本例において、ゲート導電部６２は、ゲートトレンチ部６０とゲート電極４０の延伸部４６との間の層間絶縁膜３８における開口を通じて、延伸部４６と電気的に接続する。ゲート導電部６２とゲート電極４０との接続部をコンタクト部６６として示す。

エミッタトレンチ部７０は、エミッタ電極５０と電気的に接続するエミッタ導電部７２を有してよい。なお、エミッタ導電部７２は、図３にて示す。エミッタ電極５０は、第２の上面電極の一例であり、エミッタトレンチ部７０は、第２トレンチ部の一例である。本例において、エミッタ導電部７２は、エミッタトレンチ部７０とエミッタ電極５０との間の層間絶縁膜３８における開口を通じて、エミッタ電極５０と電気的に接続する。エミッタ導電部７２とエミッタ電極５０との接続部をコンタクト部７６として示す。

コンタクト部６６およびコンタクト部７６において、各導電部と電極とは、直接接触してよく、バリアメタルを介して接触してよく、バリアメタルおよびプラグを介して接触してもよい。バリアメタルは、層間絶縁膜３８の開口の底部および側部に接触するように形成されてよい。バリアメタルは、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等であってよい。また、プラグは、タングステン（Ｗ）から成るプラグであってよい。プラグは、バリアメタル上に接するように層間絶縁膜３８の開口内に埋め込み形成されてよい。

半導体基板１０は、ＩＧＢＴ領域９０において、Ｎ＋型のエミッタ領域２２、Ｐ＋型のコンタクト領域２６、Ｐ−型のベース領域２４およびＰ＋型のウェル領域２０を有してよい。エミッタ領域２２、コンタクト領域２６、ベース領域２４およびウェル領域２０は、半導体基板１０の上面１２からそれぞれ所定深さまで設けられてよい。ＩＧＢＴ領域９０のメサ部８０において、エミッタ領域２２およびコンタクト領域２６は、Ｙ軸方向において交互に設けられてよい。ただし、ＩＧＢＴ領域９０のＸ軸方向の端部に位置するメサ部８０においては、エミッタ領域２２が設けられなくてよい。なお、図２において、Ｐ＋型のウェル領域２０が設けられる範囲を一点鎖線および矢印により示す。

本例において、ＮまたはＰは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮまたはＰに記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。

ＩＧＢＴ領域９０のメサ部８０において、ベース領域２４は、エミッタ領域２２およびコンタクト領域２６の下方に設けられてよい。また、ベース領域２４は、Ｙ軸方向に交互に設けられたエミッタ領域２２およびコンタクト領域２６対して、Ｙ軸の正負方向の各端部にも設けられてよい。これに対して、ＩＧＢＴ領域９０とＦＷＤ領域９２との境界に位置するメサ部８０においては、ベース領域２４は、コンタクト領域２６の下方と、コンタクト領域２６のＹ軸の正負方向の各端部とに設けられてよい。なお、ウェル領域２０は、Ｙ軸方向において隣接する２つのＩＧＢＴ領域９０の間に設けられてよい。

エミッタ電極５０は、酸化膜３６および層間絶縁膜３８の開口を通じて、Ｙ軸方向に交互に設けられたエミッタ領域２２およびコンタクト領域２６と電気的に接続してよい。エミッタ電極５０とＹ軸方向に交互に設けられたエミッタ領域２２およびコンタクト領域２６との接続部をコンタクト部８２として示す。なお、外周部４４に最も近いＸ軸の正方向の端部に設けられたコンタクト部８２は、コンタクト領域２６との接続部であってよい。ＩＧＢＴ領域９０においてＸ軸の正方向の端部に設けられたコンタクト部８２は、複数個がストライプ状に形成されてよい。当該複数個のコンタクト部８２は、Ｘ軸方向において隣り合うように形成されてよい。

また、エミッタ電極５０は、酸化膜３６および層間絶縁膜３８の開口を通じて、ＩＧＢＴ領域９０とＦＷＤ領域９２との境界に位置するメサ部８０のコンタクト領域２６と電気的に接続してよい。境界に位置するメサ部８０のコンタクト領域２６とエミッタ電極５０との接続部をコンタクト部８４として示す。さらに、エミッタ電極５０は、酸化膜３６および層間絶縁膜３８の開口を通じて、ＩＧＢＴ領域９０のＸ軸の正方向端部におけるＰ＋型のウェル領域２０と電気的に接続してよい。エミッタ電極５０とウェル領域２０との接続部をコンタクト部８５として示す。コンタクト部８５はウェル領域２０上に設けられてよく、ストライプ状の複数個のコンタクト部８５はＸ軸方向において隣り合うように形成されてよい。

半導体基板１０は、ＦＷＤ領域９２において、コンタクト領域２６、ベース領域２４およびウェル領域２０を有してよい。コンタクト領域２６、ベース領域２４およびウェル領域２０は、半導体基板１０の上面１２からそれぞれ所定深さまで設けられてよい。ＦＷＤ領域９２のメサ部８０において、ベース領域２４およびコンタクト領域２６は、Ｙ軸方向において交互に設けられてよい。

ＦＷＤ領域９２のメサ部８０において、コンタクト領域２６は、ベース領域２４の上面に形成されたコンタクト部８６のＹ軸方向の両端のみに形成されてよい。あるいは、コンタクト領域２６は、ベース領域２４とＹ軸方向において交互に設けられてもよい。ベース領域２４は、コンタクト領域２６の下方にも設けられてよい。また、Ｙ軸方向に交互に設けられたベース領域２４およびコンタクト領域２６において、Ｙ軸の正負方向の各端部はベース領域２４であってよい。ウェル領域２０は、Ｙ軸方向において隣接する２つのＦＷＤ領域９２の間に設けられてよい。

エミッタ電極５０は、酸化膜３６および層間絶縁膜３８の開口を通じて、Ｙ軸方向に交互に設けられたベース領域２４およびコンタクト領域２６と電気的に接続してよい。Ｙ軸方向に交互に設けられたベース領域２４およびコンタクト領域２６とエミッタ電極５０との接続部をコンタクト部８６として示す。

ゲート電極４０およびエミッタ電極５０は、半導体基板１０の上面１２の上方に設けられてよい。ゲート電極４０およびエミッタ電極５０は、金属材料を有してよい。ゲート電極４０およびエミッタ電極５０は、アルミニウム（Ａｌ）電極であってよく、アルミニウム（Ａｌ）‐シリコン（Ｓｉ）合金であってよく、アルミニウム（Ａｌ）‐ニッケル（Ｎｉ）合金であってもよい。

ゲート電極４０はエミッタ電極５０と同じ材料であってよい。本例のゲート電極４０は、アルミニウムを主に含む金属配線層である。つまり、ゲート電極４０の外周部４４および延伸部４６は、アルミニウムを主に含む金属配線層である。ゲート電極４０は、半導体基板１０の上方の層間絶縁膜３８に接して設けられてよい。仮に、ゲート電極４０の外周部４４および延伸部４６をポリシリコン配線層とする場合、ポリシリコン配線層は金属配線層に比べて抵抗率が大きいので、ポリシリコン配線層の抵抗値を低減するべく、ポリシリコン配線層の幅（例えば、延伸部４６のＹ軸方向の幅）を金属配線層に比べて大きくする必要がある。

これに対して本例においては、ゲート電極４０を金属配線層とするので、ポリシリコン配線層の場合に比べて延伸部４６のＹ軸方向の幅を小さくすることができる。これにより、半導体装置１００のチップサイズを縮小することができる。また、ゲート電極４０を金属配線層とすることにより、ポリシリコン配線層の場合と比べて、ゲート電極４０の延伸部４６における電流アンバランスおよびゲート信号の伝達遅れを低減することもできる。

なお、ゲート電極４０の外周部４４および延伸部４６をポリシリコン配線層とする場合、コンタクト部６６および７６に上には、ポリシリコン配線層と同じ層に設けられ、かつ、ポリシリコン配線層をパターニングすることにより島状に加工された接続領域を設ける。これに対して本例においては、ポリシリコン配線層を用いないので、島状に加工されたポリシリコン配線層の接続領域に起因する段差をなくすことができる。これにより、微細加工における加工精度バラつきを低減することができるので、ＩＧＢＴの特性バラつきを低減することができる。

半導体装置１００は、ゲート電極４０に電気的に接続するゲートブリッジトレンチ部４２を有してよい。ゲートブリッジトレンチ部４２は、第１接続部の一例である。ゲートブリッジトレンチ部４２は、半導体基板１０の上面１２から予め定められた深さまで設けられてよい。つまり、ゲートブリッジトレンチ部４２は、半導体基板１０内に設けられる。半導体基板１０の上面視において、ゲートブリッジトレンチ部４２の延伸方向はＸ軸方向であってよい。つまり、上面視において、ゲートブリッジトレンチ部４２は、Ｙ軸方向の幅よりもＸ軸方向の幅が大きくてよい。

ゲート電極４０の延伸部４６は、半導体基板１０の上面視において少なくともエミッタブリッジ部５２の位置において分離されてよい。これにより、層間絶縁膜３８上に各々設けられるゲート電極４０とエミッタ電極５０とを、電気的に分離することができる。本例において、エミッタブリッジ部５２により分離された延伸部４６は、ゲートブリッジトレンチ部４２に電気的に接続する。これにより、電気的導通を確保することができる。

ゲートブリッジトレンチ部４２は、導電部を含んでよい。ゲートブリッジトレンチ部４２のゲートブリッジ導電部１４２は、半導体材料であってよい。なお、ゲートブリッジ導電部１４２は図５Ａおよび図５Ｂにて示す。本例のゲートブリッジ導電部１４２は、ポリシリコンから成る。ゲートブリッジ導電部１４２は、Ｘ軸方向の端部近傍において、ゲート電極４０の延伸部４６と電気的に接続してよい。本例において、ゲートブリッジ導電部１４２は、ゲートブリッジトレンチ部４２と延伸部４６との間の層間絶縁膜３８における開口を通じて、延伸部４６と電気的に接続する。ゲートブリッジ導電部１４２と延伸部４６との接続部をコンタクト部４８として示す。すなわち、ゲートブリッジトレンチ部４２とは、エミッタブリッジ部５２においてＸ軸方向で分離される２つのゲート電極４０の延伸部４６を、ゲート電極４０とは異なる導電性の材料で互いに接続する導電部を含んだトレンチ部といってよい。

本例において、ゲートブリッジトレンチ部４２は、エミッタブリッジ部５２の下方に位置する。ゲートブリッジトレンチ部４２は半導体基板１０の上面１２から突出しないので、エミッタブリッジ部５２‐１の下にポリシリコン配線層を設ける場合に比べて、エミッタブリッジ部５２‐１の下の上面１２を平坦にすることができる。

エミッタ電極５０は、第１領域５０‐１および第２領域５０‐２を含んでよい。本例において、第１領域５０‐１および第２領域５０‐２の各々は、半導体基板１０の上面視においてゲートブリッジトレンチ部４２を境界として分離して配置されたエミッタ電極５０の一部である。

エミッタ電極５０は、エミッタブリッジ部５２‐１をさらに含んでよい。エミッタブリッジ部５２‐１は、ゲートブリッジトレンチ部４２の上方において、第１領域５０‐１および第２領域５０‐２を接続してよい。エミッタブリッジ部５２‐１は、Ｙ軸方向において互いに離間する少なくとも２つのＦＷＤ領域９２の間において、第１領域５０‐１および第２領域５０‐２を接続してよい。繰り返しとなるが、本例のエミッタブリッジ部５２は、エミッタ電極５０の一部である。エミッタブリッジ部５２‐１を介して、第１領域５０‐１および第２領域５０‐２は、電気的に同電位となる。すなわち、エミッタブリッジ部５２とは、ゲート電極４０の延伸部４６を挟んでＹ軸方向に分離された２つのＦＷＤ領域９２のエミッタ電極５０を、エミッタ電極５０と同じ導電性の材料で互いに接続する電極層といってよい。

Ｘ軸方向におけるエミッタブリッジ部５２の幅は、Ｘ軸方向における１つのＦＷＤ領域９２の幅よりも小さくてよい。Ｘ軸方向におけるエミッタブリッジ部５２の幅Ｗ_ＥＢは、Ｘ軸方向における１つのＦＷＤ領域９２の幅Ｗ_ＦＷＤの３／４以下であってよく、１／２以下であってもよい。例えば、ＦＷＤ領域９２の幅Ｗ_ＦＷＤは２００μｍであり、エミッタブリッジ部５２の幅Ｗ_ＥＢは８０μｍである。このように、エミッタブリッジ部５２の幅Ｗ_ＥＢをＦＷＤ領域９２の幅Ｗ_ＦＷＤよりも小さくすることにより、その分だけ、ゲート電極４０の延伸部４６のＸ軸方向の長さを長くすることができる。これに応じて、ゲートブリッジトレンチ部４２のコンタクト部４８間の距離Ｌ_ＣＮＴを短くすることができる。上述のように、延伸部４６の金属配線層は、ゲートブリッジトレンチ部４２のゲートブリッジ導電部１４２であるポリシリコンよりも抵抗率が低い。ゲートブリッジトレンチ部４２のコンタクト部４８間の長さを短くすることにより、ゲートブリッジトレンチ部４２における抵抗値を低減することができる。

本例の半導体基板１０は、ゲート電極４０の外周部４４の下方に、ゲート外周トレンチ部４３を有する。ゲート外周トレンチ部４３は、半導体材料から成るゲート外周導電部１３２を有してよい。なお、ゲート外周導電部１３２は図３にて示す。本例のゲート外周導電部１３２は、ゲート外周トレンチ部４３と外周部４４との間の層間絶縁膜３８における開口を通じて、外周部４４と電気的に接続する。ゲート外周導電部１３２とゲート電極４０との接続部をコンタクト部４９として示す。コンタクト部４９は、ゲート外周トレンチ部４３上の一部ではなく、ゲート外周トレンチ部４３上の全体に設けられてよい。

ゲート外周トレンチ部４３は、外周部４４の下方に加えて、Ｙ軸の正方向の端部に位置する延伸部４６‐１の下方と、Ｙ軸の負方向の端部に位置する延伸部４６‐４の下方とにも設けられてよい。ゲート外周トレンチ部４３は、延伸部４６‐１、外周部４４‐１、延伸部４６‐４および外周部４４‐２の下方において、四角枠状となるよう一つながりに設けられてよい。これに応じて、コンタクト部４９も、四角枠状となるよう一つながりに設けられてよい。

図３は、図２におけるＢ‐Ｂ断面を示す図である。Ｂ‐Ｂ断面は、ゲートトレンチ部６０、エミッタトレンチ部７０およびゲート外周トレンチ部４３を通るＸ‐Ｚ平面に平行な断面である。半導体基板１０は、上面１２、下面１４、Ｐ＋型のウェル領域２０、Ｎ−型のドリフト領域２８、Ｎ＋型のバッファ領域３４、およびＰ＋型のコレクタ領域３２を有する。また、半導体装置１００は、コレクタ電極３０、酸化膜３６、層間絶縁膜３８をさらに備える。

コレクタ領域３２の下面は、半導体基板１０の下面１４と一致してよい。コレクタ電極３０は、下面１４に接して設けられてよい。コレクタ電極３０は、アルミニウム電極であってよく、アルミニウム‐シリコン合金であってもよい。

バッファ領域３４は、Ｚ軸方向において、ドリフト領域２８とコレクタ領域３２との間に位置してよい。バッファ領域３４は、半導体装置１００のターン・オフ時にベース領域２４の下面から広がる空乏層がコレクタ領域３２に到達することを防ぐ機能を有してよい。バッファ領域３４は、深さ方向において、Ｎ型のドーピング濃度が離散的なピーク値を有するフィールドストップ（ＦＳ）領域であってよい。

本例のゲートトレンチ部６０は、ゲート導電部６２、ゲートトレンチ６３およびゲート絶縁膜６４を含む。ゲート絶縁膜６４は、ゲートトレンチ６３の内壁を覆って形成されてよい。ゲート絶縁膜６４は、ゲートトレンチ６３の内壁の半導体を酸化または窒化することにより形成してよい。ゲート絶縁膜６４は、ゲート導電部６２と半導体基板１０とを電気的に絶縁してよい。ゲート導電部６２は、ゲートトレンチ６３内においてゲート絶縁膜６４上に形成されてよい。ゲート導電部６２は、不純物が添加されたポリシリコン等の導電材料であってよい。

なお、ＩＧＢＴ領域９０においては、ゲート・オン時に、ゲートトレンチ６３の側壁に接するベース領域２４にチャネルが形成されてよい。チャネルを介してドリフト領域２８に導入される電子と、コレクタ領域３２からドリフト領域２８に導入される正孔とにより、ドリフト領域２８において電導度変調が生じてよい。これにより、コレクタ電極３０からエミッタ電極５０へ電流が流れてよい。

本例のエミッタトレンチ部７０は、エミッタ導電部７２、エミッタトレンチ７３およびエミッタ絶縁膜７４を含む。エミッタ絶縁膜７４は、エミッタトレンチ７３の内壁を覆って形成されてよい。エミッタ絶縁膜７４は、エミッタトレンチ７３の内壁の半導体を酸化または窒化することにより形成してよい。エミッタ絶縁膜７４は、エミッタ導電部７２と半導体基板１０とを電気的に絶縁してよい。エミッタ導電部７２は、エミッタトレンチ７３内においてエミッタ絶縁膜７４上に形成されてよい。エミッタ導電部７２は、不純物が添加されたポリシリコン等の導電材料であってよい。

ゲート・オン時において、エミッタトレンチ７３の側壁にチャネルは形成されない。エミッタトレンチ部７０は、ゲート・オン時にキャリアの注入を促進させる効果（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ効果、ＩＥ効果）を発揮してよい。

本例のゲート外周トレンチ部４３は、ゲート外周導電部１３２、ゲート外周トレンチ１３３およびゲート外周絶縁膜１３４を含む。ゲート外周絶縁膜１３４は、ゲート外周トレンチ１３３の内壁を覆って形成されてよい。ゲート外周絶縁膜１３４は、ゲート外周トレンチ１３３の内壁の半導体を酸化または窒化することにより形成してよい。ゲート外周絶縁膜１３４は、ゲート外周導電部１３２と半導体基板１０とを電気的に絶縁してよい。ゲート外周導電部１３２は、ゲート外周トレンチ１３３内においてゲート外周絶縁膜１３４上に形成されてよい。ゲート外周導電部１３２は、不純物が添加されたポリシリコン等の導電材料であってよい。

ゲートトレンチ部６０、エミッタトレンチ部７０およびゲート外周トレンチ部４３は、半導体基板１０の上面１２から予め定められた深さ位置に各々設けられてよい。ゲートトレンチ６３、エミッタトレンチ７３およびゲート外周トレンチ１３３は、同一工程で形成されることにより、同じ深さ位置に底部を有してよい。本例において、ゲートトレンチ６３、エミッタトレンチ７３およびゲート外周トレンチ１３３の底部は、Ｐ＋型のウェル領域２０の底部よりも浅く、かつ、同じ深さ位置に設けられる。なお、図示しないが、ゲートトレンチ６３、エミッタトレンチ７３およびゲート外周トレンチ１３３の底部は、ベース領域２４とドリフト領域２８の境界よりは深くてよい。

ゲート絶縁膜６４、エミッタ絶縁膜７４およびゲート外周絶縁膜１３４は、同じ材料であってよく、同一工程で形成されてよい。本例において、ゲート絶縁膜６４、エミッタ絶縁膜７４およびゲート外周絶縁膜１３４は、酸化シリコン膜である。また、ゲート導電部６２、エミッタ導電部７２およびゲート外周導電部１３２も、同じ材料であってよく、同一工程で形成されてよい。本例において、ゲート導電部６２、エミッタ導電部７２およびゲート外周導電部１３２はリン（Ｐ）がドープされたポリシリコンである。

酸化膜３６は、上面１２に接して設けられてよい。酸化膜３６は、ゲート絶縁膜６４等を形成するのと同じタイミングで形成されてもよい。例えば、ゲート絶縁膜６４と酸化膜３６とは、シリコン基板を熱酸化することにより形成した二酸化シリコン膜である。それゆえ、酸化膜３６は、ゲートトレンチ６３、エミッタトレンチ７３およびゲート外周トレンチ１３３の内壁および底部には設けられるが、上部には設けられない。

本例において、ゲート電極４０の延伸部４６‐２は、コンタクト部６６を通じてゲート導電部６２と電気的に接続する。同様に、ゲート電極４０の外周部４４‐２は、コンタクト部４９を通じてゲート外周導電部１３２と電気的に接続する。なお、ゲート電極４０において、外周部４４‐２と延伸部４６‐２との境界を破線により示す。

図４は、図２におけるＣ‐Ｃ断面を示す図である。Ｃ‐Ｃ断面は、エミッタ電極５０の第１領域５０‐１および第２領域５０‐２、ならびに、延伸部４６‐２を通るＹ‐Ｚ平面に平行な断面である。エミッタ領域２２およびコンタクト領域２６は、ベース領域２４よりも浅い位置に設けられてよい。本例のエミッタ領域２２およびコンタクト領域２６は、酸化膜３６および層間絶縁膜３８における開口を通じて、エミッタ電極５０と電気的に接続する。ベース領域２４は、ウェル領域２０よりも浅い位置に設けられる。つまり、ベース領域２４の底部は、ウェル領域２０よりも上面１２に近い。なお、ウェル領域２０においてベース領域２４よりも高いドーピング濃度の部分２０Ａを破線で示す。

図５Ａは、図２におけるＤ‐Ｄ断面を示す図である。Ｄ‐Ｄ断面は、エミッタ電極５０の第１領域５０‐１、第２領域５０‐２およびエミッタブリッジ部５２‐１を通るＹ‐Ｚ平面に平行な断面である。エミッタブリッジ部５２‐１に対応する下面１４には、Ｐ＋型のコレクタ領域３２が形成されてよい。

ゲートブリッジトレンチ部４２は、ゲートブリッジ導電部１４２、ゲートブリッジトレンチ１４３およびゲートブリッジ絶縁膜１４４を含む。ゲートブリッジ絶縁膜１４４は、ゲートブリッジトレンチ１４３の内壁を覆って形成されてよい。ゲートブリッジ絶縁膜１４４は、ゲートブリッジトレンチ１４３の内壁の半導体を酸化または窒化することにより形成されてよい。ゲートブリッジ絶縁膜１４４は、ゲートブリッジ導電部１４２と半導体基板１０とを電気的に絶縁してよい。ゲートブリッジ導電部１４２は、ゲートブリッジトレンチ１４３内においてゲートブリッジ絶縁膜１４４上に形成されてよい。ゲートブリッジ導電部１４２は、不純物が添加されたポリシリコン等の導電材料であってよい。ゲートブリッジ導電部１４２も、ゲートトレンチ部６０エミッタトレンチ部７０およびゲート外周トレンチ部４３と同じ工程で形成されてよい。

図５Ｂは、図２におけるＤ'‐Ｄ'断面を示す図である。Ｄ'‐Ｄ'断面は、Ｘ軸方向に各々配列された２つのコンタクト部４８と２つのコンタクト部６６とを通る断面である。ゲート電極４０の延伸部４６‐２は、エミッタブリッジ部５２‐１から離間してよい。Ｄ'‐Ｄ'断面に示すように、２つの延伸部４６‐２は、Ｘ軸方向においてエミッタブリッジ部５２‐１を間に挟んで互いに離間する。本例の延伸部４６‐２は、ゲートトレンチ部６０のゲート導電部６２と、ゲートブリッジトレンチ部４２のゲートブリッジ導電部１４２とに電気的に接続する。また、本例のエミッタブリッジ部５２‐１は、層間絶縁膜３８および酸化膜３６により、ゲートブリッジ導電部１４２から電気的に絶縁される。

図６は、図１の上面図にエミッタ電極５０を付加して示す図である。本例のエミッタ電極５０は、第１領域５０‐１および第２領域５０‐２に加えて、第３領域５０‐３、第４領域５０‐４および第５領域５０‐５を含む。また、本例のエミッタ電極５０は、エミッタブリッジ部５２‐１に加えて、エミッタブリッジ部５２‐２、５２‐３、５２‐４および５２‐４を含む。

第１領域５０‐１から第５領域５０‐５の各々は、所定範囲に帯状に設けられてよい。本例においては、Ｙ軸の正方向における外周１６に近い順に、第１領域５０‐１と、第２領域５０‐２および第４領域５０‐４と、第３領域５０‐３および第５領域５０‐５とが、設けられる。また、第１領域５０‐１と、第２領域５０‐２および第４領域５０‐４と、第３領域５０‐３および第５領域５０‐５とは、Ｙ軸方向において互いに離間する。

本例の第１領域５０‐１は、Ｘ軸の正方向端部に位置するＩＧＢＴ領域９０上からＸ軸の負方向端部に位置するＩＧＢＴ領域９０上まで連続的に設けられる。これに対して、第２領域５０‐２と第４領域５０‐４とは、中央部１８において互いに離間する。同様に、第３領域５０‐３と第５領域５０‐５とは、中央部１８において互いに離間する。

エミッタブリッジ部５２は、エミッタ電極５０の２つの領域を電気的に接続してよい。本例において、エミッタブリッジ部５２‐１は、第１領域５０‐１および第２領域５０‐２を電気的に接続し、エミッタブリッジ部５２‐２は、第２領域５０‐２および第３領域５０‐３を電気的に接続する。また、エミッタブリッジ部５２‐３は、第１領域５０‐１および第４領域５０‐４を電気的に接続し、エミッタブリッジ部５２‐５は、第４領域５０‐４および第５領域５０‐５を電気的に接続する。これにより、エミッタ電極５０の各領域は、同電位を有することができる。

ただし、Ｙ軸方向において互いに離間する複数のＦＷＤ領域９２のうち、少なくとも２つのＦＷＤ領域９２の間には、エミッタブリッジ部５２が設けられなくてよい。エミッタブリッジ部５２の数を間引くことにより、Ｙ軸方向において互いに離間する全てのＦＷＤ領域９２間にエミッタブリッジ部５２を設ける場合と比較して、ゲートブリッジトレンチ部４２の数を減らすことができる。これにより、ゲートブリッジトレンチ部４２よりも抵抗率の低いゲート電極４０の延伸部４６の面積を増やすことができるので、半導体装置１００のゲート抵抗を低減することができる。

エミッタブリッジ部５２は、半導体基板１０の上面視において半導体基板１０の中央部１８の近くに配置された２つのＦＷＤ領域９２の間に少なくとも設けられてよい。これにより、Ｙ軸方向において互いに離間する全てのＦＷＤ領域９２間にエミッタブリッジ部５２を設ける場合と比較して、ゲートブリッジトレンチ部４２よりも熱伝導性の高いゲート電極４０の延伸部４６の面積を増やすことができるので、半導体装置１００の放熱性が向上する。本例においては、ゲート外周部４４よりも中央部１８の近くに位置するＦＷＤ領域９２間にはエミッタブリッジ部５２が設けられるが、中央部１８よりもゲート外周部４４の近くに位置するＦＷＤ領域９２間にはエミッタブリッジ部５２が設けられない。
一方、半導体装置（半導体チップ）のＸ‐Ｙ平面における面積が例えば１ｃｍ^２よりも大きくなる場合では、Ｙ軸方向において互いに離間する全てのＦＷＤ領域９２間にエミッタブリッジ部５２を設けてよい。

図７（Ａ）は、エミッタ電極５０の各領域が電気的に分離されている比較例における側面図である。複数の半導体装置１００を配線等により各々接続することで半導体モジュールへ組み立てる前に、半導体装置１００が所望の電気特性を満たすか否かの試験を行うことが一般的である。例えば、半導体装置１００のエミッタ電極５０にプローブ１８２を接触させることにより、電気特性試験を行う。本例のプローブ１８２は、治具であるプローブカード１８０から下方に突出する針である。

第１領域５０‐１から第５領域５０‐５の各々が電気的に分離している場合には、各領域に個別にプローブ１８２を接触させるか、または、一度に複数のプローブ１８２を各領域に接触させる必要がある。各領域に個別にプローブ１８２を接触させる場合には試験に要する作業時間が長くなるので、一度に複数のプローブ１８２を各領域に接触させて試験することが望ましい。ただし、第１領域５０‐１から第５領域５０‐５が各々独立している場合には、図７（Ａ）に示す様に、半導体基板１０が少しでも傾いていれば、全てのプローブ１８２と各領域との接触が担保されない恐れがある。

図７（Ｂ）は、エミッタ電極５０の各領域が電気的に接続されている本実施形態における側面図である。本実施形態においては、第１領域５０‐１から第５領域５０‐５の全ての領域にプローブ１８２を接触させずとも、いずれか一つの領域のみにプローブ１８２を接触させれば電気特性試験を行うことができる。それゆえ、半導体基板１０が少し傾いていても、プローブ１８２とエミッタ電極５０全体との電気的導通を担保することができる。また、試験に要する作業時間を短くすることができる。加えて、エミッタ電極５０の全領域が接続されているので、エミッタ電極５０の各領域が電気的に分離している場合と比べて、エミッタ電極５０における電流バランスを改善することができる。加えて、エミッタ電極５０の放熱性も向上させることもできる。本例は、電気特性試験の行い易さ、ならびに、電流バランスおよび放熱性の向上という点において、電気的に分離されているエミッタ電極５０の各領域をステッチまたはめっきにより接続する場合に比べて、有利である。特に、めっきにニッケルを用いる場合は、ニッケルの熱伝導率はアルミニウムよりの熱伝導率よりも低いので、本例のエミッタブリッジ部５２を設けることで、エミッタ電極５０全体の熱を均等に保つうえで有利である。

（製造方法）次に、半導体装置１００の製造方法の一例を説明する。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６ｃｍ^−３は１×１０^１６ｃｍ^−３を意味する。

まず、Ｎ−型のドリフト領域２８と同じ導電型であり、かつ、同じドーピング濃度を有する半導体基板１０を準備する。次に、半導体基板１０の上面１２に所定のパターンのエッチングマスクを設け、ゲートトレンチ部６０、ゲートブリッジトレンチ部４２、ゲート外周トレンチ部４３、およびエミッタトレンチ部７０のトレンチを形成する。

このとき、各トレンチの幅と、各トレンチを形成するためのマスク開口幅とを同じにする。トレンチを形成した後、各トレンチの内壁にゲート絶縁膜６４、ゲートブリッジ絶縁膜１４４、ゲート外周絶縁膜１３４およびエミッタ絶縁膜７４を形成する。このとき、酸化膜３６も形成されてよい。そして、内壁に形成された各絶縁膜に接してゲート導電部６２、ゲートブリッジ導電部１４２、ゲート外周導電部１３２およびエミッタ導電部７２を充填して形成する。

次に、半導体基板１０の上面１２側からＰ型不純物を選択的に注入して、１１００℃程度の温度で２時間程度の熱処理を行う。これにより、半導体基板１０の上面１２全体に、Ｐ＋型のウェル領域２０、Ｐ型のベース領域２４、Ｐ＋型のコンタクト領域２６をそれぞれ形成する。Ｐ型不純物は、ボロン（Ｂ）であってよい。Ｐ＋型のウェル領域２０、Ｐ−型のベース領域２４およびＰ＋型のコンタクト領域２６には、それぞれ５．５Ｅ＋１５ｃｍ^−２、２．５Ｅ＋１３ｃｍ^−２および３Ｅ＋１５ｃｍ^−２のドーズ量で、Ｐ型不純物を注入してよい。

次に、半導体基板１０の上面１２側からＮ型不純物を選択的に注入する。これにより、Ｎ＋型のエミッタ領域２２を選択的に形成する。Ｎ型不純物は、リン（Ｐ）およびヒ素（Ａｓ）のいずれかまたは両方であってよい。Ｎ＋型のエミッタ領域２２には５Ｅ＋１９ｃｍ^−２のドーズ量でＮ型不純物を注入してよい。その後、半導体基板１０の上面１２側に層間絶縁膜３８を形成し、選択的エッチングにより層間絶縁膜３８にコンタクト部４８、４９、６６および７６用の開口を設ける。また、選択的エッチングにより酸化膜３６および層間絶縁膜３８にコンタクト部８２、８４、８５および８６用の開口を設ける。

次に、層間絶縁膜３８上にゲート電極４０およびエミッタ電極５０形成用の金属膜を形成してパターニングする。これにより、ゲート電極４０の外周部４４および延伸部４６と、第１領域５０‐１から第５領域５０‐５およびエミッタブリッジ部５２を有するエミッタ電極５０を形成する。

次に、半導体基板１０の下面１４側からＮ型不純物を注入してＮ＋型のバッファ領域３４を形成する。例えば、下面１４側から、１．０Ｅ＋１４ｃｍ^−２程度の異なるドーズ量で、プロトン（Ｈ^＋）を複数回注入してよい。続いて、３００℃から４００℃程度の温度で熱処理を行う。これにより、プロトン注入により半導体基板１０の内部に導入された水素と、半導体基板１０中の酸素および空孔とから成るＶＯＨ欠陥を形成する。このＶＯＨ欠陥がドナー（水素ドナー）となる。水素ドナーは、Ｎ＋型のバッファ領域３４のＮ型ドーパントとして機能し得る。

次に、ＩＧＢＴ領域９０に対応する領域において、半導体基板１０の下面１４からＰ型不純物を注入する。これにより、Ｐ＋型のコレクタ領域３２を形成する。例えば、下面１４側から１．０Ｅ＋１３ｃｍ^−２以上４．０Ｅ＋１３ｃｍ^−２以下のドーズ量でＰ型不純物を注入する。また、ＦＷＤ領域９２に対応する領域において、Ｎ＋型のカソード領域３３を形成するべく、半導体基板１０の下面１４からＮ型不純物を注入する。例えば、下面１４側から１．０Ｅ＋１４ｃｍ^−２以上１．０Ｅ＋１６ｃｍ^−２以下のドーズ量でＮ型不純物を注入する。その後、下面１４にレーザーを照射することにより半導体基板１０をアニールする。これにより、Ｐ型およびＮ型不純物を活性化させる。最後に、下面１４に接するコレクタ電極３０を形成する。

図８は、エミッタ電極５０の変形例を示す図である。図８は、図１、図２および図６と同じ、半導体基板１０の上面視図である。本例においては、Ｙ軸方向において互いに離間する全てのＦＷＤ領域９２間にエミッタブリッジ部５２を設ける。ただし、本例においては、中央部１８の近くに配置された２つのＦＷＤ領域９２の間に設けられたエミッタブリッジ部５２‐１、５２‐２、５２‐３および５２‐４の幅を、中央部１８から離れて配置された２つのＦＷＤ領域９２の間に設けられたエミッタブリッジ部５２‐１'、５２‐２'、５２‐３'および５２‐４'の幅よりも大きくする。本例において、エミッタブリッジ部５２‐１、５２‐２、５２‐３および５２‐４は、Ｘ軸方向の幅Ｗ_ＥＢ＿ａを有する。これに対して、エミッタブリッジ部５２‐１'、５２‐２'、５２‐３'および５２‐４'は、Ｘ軸方向の幅Ｗ_ＥＢ＿ｂを有する。幅Ｗ_ＥＢ＿ａは、幅Ｗ_ＥＢ＿ｂよりも大きい。

本例においては、各エミッタブリッジ部５２近傍においてゲート電極４０の延伸部４６を分離し、かつ、各エミッタブリッジ部５２の下方において分離された延伸部４６をゲートブリッジトレンチ部４２により電気的に接続する必要がある。それゆえ、抵抗率の観点において第１実施形態に劣る可能性がある。しかし、第１実施形態に比べてエミッタ電極５０の各領域間の電気的接続をより確実にすることができるので、エミッタ電極５０における電流バランスおよび放熱性を向上させることができる。

図９は、ゲートブリッジトレンチ部４２の第１変形例を示す図である。本例において、Ｙ軸方向におけるゲートブリッジトレンチ部４２の幅Ｗ_ＧＢは、Ｘ軸方向におけるエミッタトレンチ部７０の幅Ｗ_Ｅと、Ｘ軸方向におけるゲートトレンチ部６０の幅Ｗ_Ｇと、のいずれよりも大きい。ゲート電極４０は、複数のＩＧＢＴ領域９０における各ゲートトレンチ部６０にゲート電位を供給する必要がある。それゆえ、ゲートブリッジトレンチ部４２の幅Ｗ_ＧＢを相対的に大きくすることによりゲートブリッジトレンチ部４２の抵抗値を低減することは、各ゲートトレンチ部６０に供給されるゲート電位の低下を防ぐ上で有効である。

図１０は、ゲートブリッジトレンチ部４２の第２変形例を示す図である。本例においては、複数のゲートブリッジトレンチ部４２がＹ軸方向において互いに分離して設けられる。本例において、各ゲートブリッジトレンチ部４２のＹ軸方向の幅は、第１実施形態におけるゲートブリッジトレンチ部４２のＹ軸方向の幅と同じであってよく、これより小さくてもよい。ただし、複数のゲートブリッジトレンチ部４２のＹ軸方向の幅の合計は、第１実施形態におけるゲートブリッジトレンチ部４２のＹ軸方向の幅よりも大きくてよい。本例においては、ゲートブリッジトレンチ部４２の幅を実効的に増加させる。これにより、ゲートブリッジトレンチ部４２の抵抗値を低減することができる。

図１１は、ゲートブリッジトレンチ部４２の第３変形例を示す図である。本例においては、環状に設けられたゲートブリッジトレンチ部４２が、第１接続部に対応する。ゲート電極４０の延伸部４６とゲートブリッジトレンチ部４２とを接続するコンタクト部４８は、Ｙ軸方向に平行なゲートブリッジトレンチ部４２に設けられてよい。ゲートブリッジトレンチ部４２のＸ軸方向に平行な部分を、エミッタ電極５０‐１とエミッタブリッジ部５２‐１を挟んで分離するゲート電極４０の延伸部４６との間に形成してよい。本例においても、各ゲートブリッジトレンチ部４２のＹ軸方向の幅は、第１実施形態におけるゲートブリッジトレンチ部４２のＹ軸方向の幅と同じであってよく、これより小さくてもよい。本例においても、ゲートブリッジトレンチ部４２の幅を実効的に増加させることにより、ゲートブリッジトレンチ部４２の抵抗値を低減することができる。

図１２は、上面キラー領域９６を示す上面図である。図１２においては、理解を容易にするために、ゲート電極４０およびエミッタ電極５０を省略する。第１実施形態における半導体基板１０は、上面キラー領域９６を有してもよい。本例の上面キラー領域９６は、半導体基板１０の上面１２側もしくは下面１４側からヘリウムイオンを照射することにより、上面１２から予め定められた深さ範囲に設けられた欠陥領域である。上面キラー領域９６は、ＦＷＤ領域９２と、Ｙ軸方向において互いに離間するＦＷＤ領域９２の間とに、Ｙ軸方向に沿って連続的に設けられてよい。さらに、上面キラー領域９６はＦＷＤ領域９２から、ＦＷＤ領域９２に隣接するＩＧＢＴ領域９０に侵入してよい。これにより、ＦＷＤ領域９２における正孔のライフタイムを調整して、逆回復時における損失を低減することができる。なお、本例においては、ＦＷＤ領域９２と同じＸ軸方向の幅を有する上面キラー領域９６が、Ｙ軸方向において隣接するＦＷＤ領域９２間にも設けられる。

図１３は、図２におけるＤ‐Ｄ断面に対応する図である。図２におけるＤ‐Ｄ断面である図５Ａとの違いは、上面キラー領域９６が設けられている点である。上面キラー領域９６は、ベース領域２４の下面よりも下方に形成されてよく、ウェル領域２０の下面よりも下方に形成されてもよい。また、トレンチ部の底部よりも下方に形成されてよい。本例の上面キラー領域９６は、ウェル領域２０の下面よりも上であって、図示しないベース領域の下面よりも下のドリフト領域２８の上面近傍に設けられる。なお、他の例において、上面キラー領域９６は、ウェル領域２０の下面と、ゲートブリッジトレンチ部４２、ゲートトレンチ部６０およびエミッタトレンチ部７０の各底部との間に設けられてもよい。

図１４（Ａ）は、上面キラー領域９６の第１変形例を示す上面図である。図１４（Ｂ）は、第１実施形態におけるエミッタ電極５０の外形を示す上面図である。なお、理解を容易にすることを目的として、図１４（Ａ）においては、ゲート電極４０の外周部４４および延伸部４６等を省略する。また、上面キラー領域９６を実線にて示す。

本例の半導体基板１０も上面キラー領域９６を有する。但し、本例においては、エミッタブリッジ部５２が設けられない領域におけるＸ軸方向の上面キラー領域９６の幅Ｗ_ＥＢ＿２は、エミッタブリッジ部５２が設けられる領域におけるＸ軸方向の上面キラー領域９６の幅Ｗ_ＥＢ＿１よりも大きい。これにより、上面キラー領域９６の面積を低減することができるので、図１２の例に比べて半導体基板１０に導入される欠陥を少なくすることができる。図１４（Ａ）における各幅Ｗ_ＥＢ＿１の位置は、図１４（Ｂ）におけるエミッタブリッジ部５２‐１から５２‐４の位置にそれぞれ対応する。

図１５は、上面キラー領域９６の第２変形例を示す上面図である。なお、理解を容易にすることを目的として、図１５においても、ゲート電極４０の外周部４４および延伸部４６等を省略する。また、上面キラー領域９６にはドットを付して示す。なお、上面キラー領域９６は、ＦＷＤ領域９２にも設けられる。本例においては、Ｙ軸方向において隣接するＦＷＤ領域９２間と、ＦＷＤ領域９２とに加えて、ゲートブリッジトレンチ部４２およびゲート電極４０の延伸部４６の下方においても、上面キラー領域９６が設けられる。つまり、本例の上面キラー領域９６は、Ｙ軸方向において隣接するＩＧＢＴ領域９０間およびＦＷＤ領域９２間において、Ｘ軸方向に延伸する。

Ｙ軸方向において隣接するＩＧＢＴ領域９０間およびＦＷＤ領域９２間には、Ｐ＋型のウェル領域２０が設けられる。Ｐ＋型のウェル領域２０においては、正孔が蓄積しやすい。そこで、本例のように上面キラー領域９６を配置することにより、Ｐ＋型のウェル領域２０に蓄積される正孔の量を低減することができる。

図１６は、第２実施形態における領域Ａの拡大図である。本例のゲート電極４０は、外周部４４を有するが、延伸部４６を有しない。本例の半導体装置１００は、半導体基板１０の上面１２の上方に設けられたポリシリコン配線層を有する。本例の半導体装置１００は、ゲート電極４０の延伸部４６およびゲートブリッジトレンチ部４２に代えて、ポリシリコン配線層の延伸部１９６を有する。ポリシリコン配線層の延伸部１９６は、第１接続部の一例である。ポリシリコン配線層の延伸部１９６は、エミッタブリッジ部５２の下方にも設けられる。

本例の半導体装置１００は、エミッタトレンチ部７０のエミッタ導電部７２とエミッタ電極５０との間に島状の接続部１９２を有する。接続部１９２は、導電材料であってよい。本例の接続部１９２は、ポリシリコン配線層と同一層のポリシリコン層である。本例の接続部１９２は、エミッタトレンチ部７０のＹ軸の正負方向の各端部に設けられてよい。各接続部１９２は、コンタクト部１９３を通じてエミッタ電極５０に電気的に接続してよい。

本例において、ゲート電極４０の外周部４４は、ポリシリコン配線層の外周部１９４の上方に設けられる。本例の外周部４４は、層間絶縁膜３８における開口を通じて、外周部１９４に電気的に接続する。ゲート外周トレンチ部４３およびコンタクト部４９と同様に、ポリシリコン配線層の外周部１９４も、四角枠状となるよう一つながりに設けられてよい。図７（Ｂ）において説明したように、本例においても、エミッタ電極５０の各領域が電気的に接続されていることに起因する有利な効果を得ることができる。

なお、本例においても、上面キラー領域９６は、ポリシリコン配線層の延伸部１９６の下方に設けられる。その他の構成は、第１実施形態と同じであってよい。第２実施形態においても、図８に示したエミッタ電極５０の変形例、および、図１２から図１５に示した上面キラー領域９６を適用してもよい。

図１７は、図１６におけるＥ‐Ｅ断面を示す図である。図１７は、ポリシリコン配線層の延伸部１９６を通るＸ‐Ｚ平面に平行な断面である。本例のポリシリコン配線層は、酸化膜３６に接して設けられる。ポリシリコン配線層は、ゲートトレンチ部６０のゲート導電部６２に接触してよい。本例においては、ポリシリコン配線層の延伸部１９６がゲート導電部６２に接触する。また、層間絶縁膜３８は、ポリシリコン配線層上に位置してよい。ゲート電極４０およびエミッタ電極５０は、層間絶縁膜３８上に位置してよい。

図１８は、図１６におけるＦ‐Ｆ断面を示す図である。図１８は、ポリシリコン配線層の延伸部１９６および外周部１９４を通るＸ‐Ｚ平面に平行な断面である。本例のポリシリコン配線層の外周部１９４は、ゲート外周トレンチ部４３のゲート外周導電部１３２に電気的に接する。また、ポリシリコン配線層の外周部１９４は、コンタクト部４９においてゲート電極４０と接する。

図１９Ａは、第３実施形態における領域Ａの拡大図である。本例の半導体装置１００は、活性領域１１０においてダミーエミッタ電極１５０を更に備える。ダミーエミッタ電極１５０は、第３の上面電極の一例である。ダミーエミッタ電極１５０は、図２０において示すスクリーニング試験に用いられてよい。

本例の半導体基板１０は、ダミーエミッタ電極１５０と電気的に接続するダミーブリッジトレンチ部１５２を有する。本例のダミーブリッジトレンチ部１５２は、トレンチ部と同様に、半導体基板１０の上面１２から予め定められた深さまで設けられる。また、ダミーブリッジトレンチ部１５２は、ゲートブリッジトレンチ部４２部と同様に、エミッタブリッジ部５２の下方に位置する。ダミーブリッジトレンチ部１５２は、コンタクト部１５４においてダミーエミッタ電極１５０と電気的に接続してよい。コンタクト部１５４は、層間絶縁膜３８に設けられた開口における接続部であってよい。本例は、主として係る点において、第１実施形態と異なる。

活性領域１１０において、ダミーエミッタ電極１５０は、ゲート電極４０およびエミッタ電極５０から離間して設けられてよい。本例のダミーエミッタ電極１５０は、ＩＧＢＴ領域９０およびＦＷＤ領域９２におけるエミッタトレンチ部７０と電気的に接続する。また、本例のダミーエミッタ電極１５０は、図２０において示す様に、パッド領域１２０におけるセンスＩＧＢＴ領域１２４のセンスエミッタトレンチ部１７０と電気的に接続する。

ダミーエミッタ電極１５０は、外周部１５５と、延伸部１５６とを有してよい。本例のダミーエミッタ電極１５０の外周部１５５は、Ｘ軸方向の端部に位置するＩＧＢＴ領域９０と、ゲート電極４０の外周部４４との間に位置する。また、本例のダミーエミッタ電極１５０の延伸部１５６は、Ｙ軸方向に隣接するＩＧＢＴ領域９０の間およびＦＷＤ領域９２の間に設けられる。ダミーエミッタ電極１５０の延伸部１５６は、ゲート電極４０の延伸部４６を囲む様に設けられてよい。本例において、ダミーエミッタ電極１５０の延伸部１５６は、Ｘ軸方向に延伸する長手部と、Ｙ軸方向に延伸する短手部とを有する。

本例において、Ｙ軸方向において２つのＦＷＤ領域９２間に設けられたゲートブリッジトレンチ部４２は、エミッタブリッジ部５２の下方、かつ、ダミーエミッタ電極１５０の延伸部４６の下方に位置する。このゲートブリッジトレンチ部４２は、Ｘ軸方向に隣接するゲート電極４０の２つの延伸部４６‐２を電気的に接続する。さらに、本例において、ＩＧＢＴ領域のＸ軸方向の端部近傍において、ダミーエミッタ電極１５０の外周部１５５の下方に設けられる。このゲートブリッジトレンチ部４２は、ゲート電極４０の延伸部４６‐２と外周部４４−２とを電気的に接続する。本例において、外周部１５５の下方に位置するゲートブリッジトレンチ部４２は、コンタクト部４８を通じて、ゲート電極４０の延伸部４６と外周部４４とに電気的に接続する。

なお、本例におけるゲート電極４０の延伸部４６は、ポリシリコン配線層であってもよい。また、本例においても、第２実施形態の様に、上面キラー領域９６が、ポリシリコン配線層の延伸部１９６の下方に設けられてもよい。さらに、本例におけるゲート電極４０の延伸部４６は、ポリシリコン配線層とアルミニウム等の金属配線層との積層であってもよい。第３実施形態においても、図８に示したエミッタ電極５０の変形例、図９から図１１に示したゲートブリッジトレンチ部４２の変形例、および、図１２から図１５に示した上面キラー領域９６を適用してよい。

図１９Ｂは、図１９Ａにおけるａ‐ａ断面を示す図である。ａ‐ａ断面は、２つのコンタクト部１５４を通るＸ‐Ｙ平面に平行な断面である。ダミーエミッタ電極１５０の延伸部１５６は、エミッタブリッジ部５２‐１から離間してよい。ａ‐ａ断面に示すように、２つの延伸部１５６は、Ｘ軸方向においてエミッタブリッジ部５２‐１を間に挟んで、互いに離間する。ただし、互いに離間した２つの延伸部１５６をつなぐように、ダミーブリッジトレンチ部１５２が設けられる。２つの延伸部１５６の各々は、ダミーブリッジトレンチ部１５２内部の導電部に接続する。これにより、互いに離間した２つの延伸部１５６は、ダミーブリッジトレンチ部１５２内部の導電部を介して電気的に接続することができる。なお、エミッタブリッジ部５２‐１は、層間絶縁膜３８および酸化膜３６により、ダミーブリッジトレンチ部１５２内部の導電部から電気的に絶縁される。

図１９Ｃは、図１９Ａにおけるｂ‐ｂ断面を示す図である。ｂ‐ｂ断面は、２つのコンタクト部７６および１つのコンタクト部１５４を通るＹ‐Ｚ平面に平行な断面である。ｂ‐ｂ断面において、延伸部１５６の下方には、４つのトレンチ部が設けられる。４つのトレンチ部のうちＹ軸方向の両端に位置する２つのエミッタトレンチ部７０は、図１９ＡにおいてＦＷＤ領域９２に位置するＵ字形状のトレンチ部である。Ｙ軸方向において２つのエミッタトレンチ部７０の間には、ダミーブリッジトレンチ部１５２およびゲートブリッジトレンチ部４２が設けられる。ダミーブリッジトレンチ部１５２は、２つのエミッタトレンチ部７０のうち相対的に＋Ｙ方向位置するエミッタトレンチ部７０と、ゲートブリッジトレンチ部４２との間に位置する。

ゲートブリッジトレンチ部４２は、エミッタブリッジ部５２‐１およびダミーエミッタ電極１５０を設けることに起因して分離されたゲート電極４０の延伸部４６‐２を、ゲート電極４０に電気的に接続してよい。ゲートブリッジトレンチ部４２の導電部は、層間絶縁膜３８および酸化膜３６により、ダミーエミッタ電極１５０の延伸部１５６から電気的に絶縁される。これに対して、エミッタトレンチ部７０のエミッタ導電部７２は、コンタクト部７６においてダミーエミッタ電極１５０の延伸部１５６に電気的に接続する。また、ダミーブリッジトレンチ部１５２の導電部は、コンタクト部１５４においてダミーエミッタ電極１５０の延伸部１５６に電気的に接続する。

図２０（Ａ）は、スクリーニング試験前における半導体装置２００の一部に対応する回路図である。図２０（Ａ）においては、ＩＧＢＴ領域９０およびセンスＩＧＢＴ領域１２４を破線により示す。ＩＧＢＴ領域９０およびセンスＩＧＢＴ領域１２４の各ゲートには、ゲート電極４０を介して共通のゲート電位が供給されてよい。

ＩＧＢＴ領域９０におけるエミッタトレンチ部７０と、センスＩＧＢＴ領域１２４におけるセンスエミッタトレンチ部１７０とを、キャパシタの記号により示す。エミッタトレンチ部７０においては、エミッタ絶縁膜７４をキャパシタの誘電体とみなしてよい。また、当該誘電体を挟む２つの電極のうち、一つの電極はエミッタ電極５０であり、他の電極はエミッタ導電部７２に接続されたダミーエミッタ電極１５０であると見なしてよい。センスエミッタトレンチ部１７０においては、誘電体であるセンスエミッタ絶縁膜１７４をセンスエミッタパッド１２６とダミーエミッタ電極１５０とが挟むと見なしてよい。なお、ダミーエミッタ電極１５０は、ダミーエミッタパッド１２７に接続している。

第３実施形態の特徴の１つは、エミッタトレンチ部７０のエミッタ導電部７２と、センスエミッタトレンチ部１７０のセンスエミッタ導電部１７２とを、共通のダミーエミッタ電極１５０に電気的に接続していることである。これにより、ダミーエミッタ電極１５０を介して共通の１つのダミーエミッタパッド１２７に電気的に接続することができる。

スクリーニング試験は、半導体装置１００の不良検出試験であってよい。スクリーニング試験は、ゲート‐エミッタ間に通常使用時よりも高い電圧を印加することにより、ゲート‐エミッタ間の漏れ電流を測定する試験を含んでよい。また、スクリーニング試験は、ゲートトレンチ部に過大な高電圧を印加した後にゲート洩れ電流を測定する試験を含んでもよい。

ゲート‐エミッタ間の漏れ電流測定により、ゲート電極４０と、エミッタ電極５０、ベース領域２４または半導体基板１０との短絡による不良を検出することができる。このゲート洩れ電流測定により、絶縁膜不良（例えば、ゲート絶縁膜６４が局所的に薄く形成されている、または、ゲート絶縁膜６４の膜質が悪いこと）を検出することができる。

ＩＧＢＴ領域９０とセンスＩＧＢＴ領域１２４とにおける試験条件は異なってよい。例えば、印加する電圧値は同じとしたうえで、相対的に面積が大きいＩＧＢＴ領域９０における漏れ電流測定時間を相対的に面積が小さいセンスＩＧＢＴ領域１２４における漏れ電流測定時間よりも長くする。

例えば、ダミーエミッタパッド１２７に所定の高電圧を印加して、エミッタトレンチ部７０について、ダミーエミッタ電極１５０とエミッタ電極５０との間の漏れ電流測定をする（測定Ａ）。また、例えば、ダミーエミッタパッド１２７に同じ所定の高電圧を印加して、センスエミッタトレンチ部１７０について、ダミーエミッタ電極１５０とセンスエミッタパッド１２６との間の漏れ電流測定をする（測定Ｂ）。

この場合に、測定Ａにおける漏れ電流測定時間を、測定Ｂにおける漏れ電流測定時間よりも長くする。測定ＡおよびＢは、共通の一つのダミーエミッタパッド１２７を用いて別々に行うことができる。本例においては、スクリーニング試験の際に、ＩＧＢＴ領域９０とセンスＩＧＢＴ領域１２４とで共通の１つのダミーエミッタパッド１２７を使用する。これにより、別個のダミーエミッタパッド１２７をパッド領域１２０に配置しなくてよいので、パッドの数の増加を抑えることができる。

また、ゲートトレンチ部６０とエミッタトレンチ部７０とにおける試験条件が異なってもよい。具体的には、上面視における領域の面積に応じて、ゲートトレンチ部６０とエミッタトレンチ部７０とにおける試験の条件が異なってもよい。一例において、印加する電圧値は同じとしたうえで、ゲートトレンチ部６０とエミッタトレンチ部７０との面積比と同じ時間比に基づいて、ゲートトレンチ部６０およびエミッタトレンチ部７０の漏れ電流を測定してもよい。例えば、ゲートトレンチ部６０とエミッタトレンチ部７０との面積比が２：１である場合には、ゲートトレンチ部６０とエミッタトレンチ部７０との測定時間比を２：１とする。

また、ゲート電極４０、コレクタ電極３０およびエミッタ電極５０を用いて、ゲートトレンチ部６０についてスクリーニング試験を行うことができる。同様に、ゲート電極４０、コレクタ電極３０およびセンスエミッタパッド１２６を用いて、センスゲートトレンチ部１６０についてスクリーニング試験を行うことができる。このように、ゲートトレンチ部６０とセンスゲートトレンチ部１６０とを別々にスクリーニング試験をすることもできる。

図２０（Ｂ）は、スクリーニング試験後にエミッタ電極５０とダミーエミッタ電極１５０とを短絡させた半導体装置１００の一部に対応する回路図である。スクリーニング試験後においては、パッド領域１２０において、エミッタ電極５０とダミーエミッタ電極１５０とが電気経路Ａにより短絡されてよい。一例として、エミッタ電極５０とダミーエミッタ電極１５０とが近接する位置で、両者をめっきにより接続してよい。これに代えて、スクリーニング試験後において、エミッタ電極５０とダミーエミッタパッド１２７とが電気経路Ｂにより短絡されてもよい。短絡の手段は、めっきまたはワイヤ接続であってよい。

図２１は、他の例における半導体装置３００の上面を示す概略図である。本例の半導体装置３００におけるエミッタ電極５０は、エミッタブリッジ部５２を有さない。本例のエミッタ電極５０は、活性領域１１０を概略覆う矩形形状を有する。本例は、係る点において上述半導体装置１００と異なる。

図２２は、第４実施形態における領域Ｂの拡大図である。本例の半導体装置３００は、ゲート電極４０およびエミッタ電極５０の下方に設けられるポリシリコン配線層２４０を有する。本例のポリシリコン配線層２４０は、外周部２４４および延伸部２４６を有する。外周部２４４および延伸部２４６は、ゲート電極４０の外周部４４および延伸部４６にそれぞれ対応する機能を有してよい。本例のポリシリコン配線層２４０は、ゲート電極４０の外周部４４とコンタクト部４９を通じて電気的に接続する。つまり、本例の外周部２４４‐２は、ゲート電極４０の外周部４４を通じて、ゲート導電部６２にゲート電位を供給する。

延伸部２４６は、Ｘ軸方向と平行に延伸してよい。本例の延伸部２４６‐２は、２つのＩＧＢＴ領域９０間においてＹ軸方向に延びるゲートトレンチ部６０と交差する。本例の延伸部２４６‐２は、ゲートトレンチ部６０との交差部分において、コンタクト部６６を通じてゲート導電部６２と直接接続する。延伸部２４６は、各コンタクト部６６を通じて、半導体装置３００における各ＩＧＢＴ領域９０のゲート導電部６２と電気的に接続してよい。延伸部２４６は、エミッタ電極５０の下に位置する第１の接続部の一例である。

本例において、ＩＧＢＴ領域９０のエミッタトレンチ部７０は、延伸部２４６と交差しない。本例のエミッタトレンチ部７０は、Ｙ軸方向において延伸部２４６から離間する。本例の半導体装置３００は、エミッタトレンチ部７０が終端する領域であって、延伸部２４６‐２近傍におけるエミッタトレンチ部７０の領域上にコンタクト部７６を有する。本例のコンタクト部７６は、Ｐ＋型のウェル領域２０に位置するエミッタトレンチ部７０上であって、エミッタトレンチ部７０の端部領域上に設けられる。

コンタクト部７６において、エミッタ電極５０とエミッタトレンチ部７０のエミッタ導電部７２とは電気的に接続してよい。本例において、エミッタ電極５０とエミッタ導電部７２とは、金属から成るプラグを介して接続する。本例において、エミッタ電極５０とエミッタ導電部７２とは、ポリシリコン層から成る接続層を介さずに電気的に接続する。係る点は、本例における特徴の１つである。

本例において、ＦＷＤ領域９２のエミッタトレンチ部７０もまた、Ｚ軸方向において延伸部２４６と交差しない。ＦＷＤ領域９２においては、エミッタトレンチ部７０のＵ字形状の短手部をＺ軸方向において少なくとも覆う様に、ポリシリコンからなる接続層２４２が設けられてよい。接続層２４２は、ポリシリコン配線層２４０とは離間しているが、同一層であってよい。例えば、接続層２４２とポリシリコン配線層２４０とは、ＰＥＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成された１つのポリシリコン層をパターニングすることにより形成してよい。本例において、ＦＷＤ領域９２のエミッタ導電部７２は接続層２４２と直接接続し、接続層２４２はコンタクト部３７６を介してエミッタ電極５０と電気的に接続する。

本例においては、接続層２４２上の層間絶縁膜３８に貫通開口部を形成し、この貫通開口部内にコンタクト部３７６を設ける。なお、一般に、トレンチ部の間隔を狭くすることによりＩＧＢＴ領域９０およびＦＷＤ領域９２の構造を微細化しようとすると、ポリシリコン層である接続層の段差に起因して、貫通開口部であるコンタクトホールを層間絶縁膜３８に形成することが難しくなる。例えば、図２２において破線で示すように、ＩＧＢＴ領域９０の一部にポリシリコンからなる島状の仮想接続層２４１を設ける場合、エミッタ導電部７２に接触する仮想接続層２４１の上部が＋Ｚ方向に突出する凸形状となり得る。また、これに応じて、コンタクト部７６の大きさが、−Ｚ方向に進むにつれて小さくなる逆凸形状となり得る。

例えば、ポリシリコンの仮想接続層２４１は、加工時のフォトレジストのサイドエッチング等に起因して、＋Ｚ方向に突出する凸形状となる傾向がある。また、ポリシリコンの仮想接続層２４１は、微小面積であるがゆえに、層として残存しにくい傾向もある。これらの問題は、トレンチ部の間隔を狭くする微細化が進むにつれて特に顕著となる。仮に仮想接続層２４１が残存したとしても、コンタクト部７６の底部が仮想接続層２４１に達しない場合は、ＩＧＢＴ領域９０のエミッタ導電部７２とエミッタ電極５０とが電気的に接続しないこととなる。なお、本例の半導体装置３００は、実際には仮想接続層２４１を有さず、仮想接続層２４１は問題を説明するための便宜的なポリシリコン層に過ぎない点に注意されたい。

また、仮想接続層２４１のような微小な島状のポリシリコン層が設けられた領域においては、ポリシリコン層の厚みに応じた段差が設けられることとなる。当該段差領域の近傍では、フォトリソグラフィー工程においてフォトレジストの厚さが不均一となるので、エッチングの加工精度が担保できないという問題も生じる。

そこで、本例のＩＧＢＴ領域９０においては、エミッタ導電部７２とエミッタ電極５０とを、ポリシリコン層を介さずに直接接続する。本例においては、ポリシリコン層を介さずにエミッタ導電部７２とエミッタ電極５０とが電気的に接続することを、エミッタ導電部７２とエミッタ電極５０とを直接接続すると表現する。それゆえ、エミッタ導電部７２とエミッタ電極５０とを直接接続する場合に、エミッタ導電部７２とエミッタ電極５０との間に、タングステン（Ｗ）で形成されたプラグを設けてもよい。これにより、仮想接続層２４１を用いた場合における、エミッタ導電部７２とエミッタ電極５０との接続不良、および、エッチングにおける加工精度の問題を解消することができる。

本例のＩＧＢＴ領域９０において、エミッタトレンチ部７０上に設けられたコンタクト部７６は、第２コンタクト部の一例である。コンタクト部７６のＸ軸方向における幅Ｗ２は、ＦＷＤ領域９２の接続層２４２上に設けられたコンタクト部３７６のＸ軸方向における幅Ｗ３よりも大きくてよい。本例のＩＧＢＴ領域９０においては、エミッタトレンチ部７０と接続するポリシリコンの仮想接続層２４１を設けないので、比較的大きい幅Ｗ２のコンタクト部７６によりエミッタ導電部７２とエミッタ電極５０とを確実に直接接続することができる。

本例のＩＧＢＴ領域９０のメサ部８０上に設けられたコンタクト部８２は、第１コンタクト部の一例である。コンタクト部８２において、メサ部８０とエミッタ電極５０とは電気的に接続してよい。本例のＩＧＢＴ領域９０においては、ポリシリコンの仮想接続層２４１を設けないので、コンタクト部７６におけるＸ軸方向の幅Ｗ２は、コンタクト部８２におけるＸ軸方向の幅Ｗ１よりも大きくすることができる。

メサ部８０のＸ軸方向の幅は、０．３μｍ以上０．５μｍ以下であってよい。一例において、メサ部８０のＸ軸方向の幅は、０．４μｍである。また、ゲートトレンチ部６０およびエミッタトレンチ部７０のＸ軸方向の幅は、０．４μｍ以上１．２μｍ以下であってよく、０．４μｍ以上０．８μｍ以下であってもよい。一例において、ゲートトレンチ部６０およびエミッタトレンチ部７０のＸ軸方向の幅は、０．７μｍである。

コンタクト部８２とコンタクト部７６とはＹ軸方向の異なる位置に設けられてよい。つまり、層間絶縁膜３８における微細な開口パターンに対応するコンタクト部８２とコンタクト部７６とは、Ｘ軸方向において隣り合わなくてよい。本例において、コンタクト部７６は、Ｐ＋型のウェル領域２０の上方であって、延伸部２４６‐２近傍に位置するエミッタトレンチ部７０の端部領域上に位置する。これに対して、コンタクト部８２は、Ｎ＋型のエミッタ領域２２およびＰ＋型のコンタクト領域２６上であって、コンタクト部７６に比べて延伸部２４６‐２からさらに離間する。

コンタクト部７６およびコンタクト部８２がＸ軸方向において隣り合う場合は、フォトリソグラフィー工程においてフォトレジストの厚さに異常が生じ得るので、層間絶縁膜３８の開口パターンが設計通りに形成できない場合がある。これに対して、本例においては、コンタクト部８２とコンタクト部７６とがＸ軸方向において隣り合わないので、隣り合う場合に比べて、層間絶縁膜３８の開口パターンをより正確に形成することができる。また、コンタクト部８２とコンタクト部７６とがＸ軸方向において隣り合う場合に必要とされる、両者の間隔（マージン）を設ける必要がなくなる点も有利である。

なお、温度センスダイオード領域９４は、ＰＮ接合ダイオードを含むポリシリコン層を有してよい。ＰＮ接合ダイオードを含むポリシリコン層は、ポリシリコン配線層２４０と同一層であってよい。本例においては、ＰＮ接合ダイオードを含むポリシリコン層の周囲に位置するエミッタトレンチ部７０も、ポリシリコン層を介さずにエミッタ導電部７２とエミッタ電極５０とが電気的に接続する。それゆえ、ＰＮ接合ダイオードを含むポリシリコン層の周囲に位置するエミッタトレンチ部７０においても、コンタクト部および開口を従来よりも大きくすることができる。

他の例においては、コンタクト部８２とコンタクト部７６とはＸ軸方向において部分的に重なってもよい。また、コンタクト部８２とコンタクト部７６とはＸ軸方向において直線上に並んでもよい。ただし、半導体装置３００の微細化に伴いメサ部８０のＸ軸方向の幅は縮小するので、本例のように、コンタクト部８２とコンタクト部７６とはＸ軸方向において隣り合わない方が、各開口部の加工精度が担保する上で有利である。なお、本例の構造を、第１から第３実施形態におけるエミッタブリッジ部５２を有するエミッタ電極５０の構成と組み合わせてもよい。また、本例のポリシリコン配線層２４０に代えて、第１および第３実施形態のゲート電極４０とゲート外周トレンチ部４３とを適用してもよい。

図２３は、図２２におけるＧ‐Ｇ断面を示す図である。Ｇ‐Ｇ断面は、Ｘ‐Ｚ面に平行な断面である。Ｇ‐Ｇ断面は、Ｙ軸方向において隣接する２つのＩＧＢＴ領域９０の間において、２つのゲートトレンチ部６０とその間に位置するエミッタトレンチ部７０のコンタクト部７６とを通る。コンタクト部７６は、層間絶縁膜３８に形成された貫通開口部である第２開口部２７６に設けられてよい。本例において、エミッタ電極５０とエミッタトレンチ部７０とは、第２開口部２７６においてポリシリコン配線層を介さずに、プラグ２７０を介して電気的に接続する。本例においてコンタクト部７６は、第２開口部２７６に設けられたプラグ２７０に対応する。

本例において、コンタクト部のＸ軸方向の幅は、開口部のＸ軸方向の幅に一致する。それゆえ、コンタクト部７６と第１開口部との形状はＸ‐Ｙ平面において互いに対応してよい。本例において、第２開口部２７６におけるＸ軸方向の幅はＷ２である。本例において、幅Ｗ２は、層間絶縁膜３８の上部におけるＸ軸方向の幅とする。ただし、開口部のＸ軸方向の幅は、複数の開口部における所定のＺ軸方向の位置において規定すれば、必ずしも層間絶縁膜３８の上部におけるＸ軸方向の幅でなくてもよい。第２開口部２７６と後述する第１開口部２８２とにおいて、層間絶縁膜３８の底部と上部との間における予め定められたＺ軸方向の位置におけるＸ軸方向の幅を、それぞれ幅Ｗ２および幅Ｗ１としてもよい。第２開口部２７６におけるＸ軸方向の幅Ｗ２は、後述する第１開口部２８２におけるＸ軸方向の幅Ｗ１よりも大きい。

図２４は、図２２におけるＨ‐Ｈ断面を示す図である。Ｈ‐Ｈ断面は、Ｘ‐Ｚ面に平行な断面である。Ｈ‐Ｈ断面は、ＩＧＢＴ領域９０における、２つのゲートトレンチ部６０と、その間に位置するエミッタトレンチ部７０と、メサ部８０上のコンタクト部８２とを通る。コンタクト部８２は、層間絶縁膜３８に形成された貫通開口部である第１開口部２８２に設けられてよい。本例において、メサ部８０とエミッタ電極５０とは、第１開口部２８２においてプラグ２７０を介して電気的に接続する。本例においてコンタクト部８２は、第１開口部２８２に設けられたプラグ２７０に対応する。本例においても、コンタクト部８２と第２開口部との形状はＸ‐Ｙ平面において互いに対応する。本例において、第１開口部２８２におけるＸ軸方向の幅はＷ１である。

図２５は、図２２におけるＩ‐Ｉ断面を示す図である。Ｉ‐Ｉ断面は、Ｘ‐Ｚ面に平行な断面である。Ｉ‐Ｉ断面は、Ｙ軸方向において隣接する２つのＩＧＢＴ領域９０の間において、ゲートトレンチ部６０と延伸部２４６‐２とのコンタクト部６６を通る。本例のコンタクト部６６は、延伸部２４６‐２とゲート導電部６２とが接触する部分である。本例においてコンタクト部６６のＸ軸方向の幅はＷ４である。幅Ｗ４は、幅Ｗ１と同じであってよく、幅Ｗ１より大きくてもよい。

なお、延伸部２４６‐２とゲート導電部６２とは、ともにＰＥＣＶＤを経て形成されてよい。それゆえ、延伸部２４６‐２とゲート導電部６２とは連続したポリシリコン層であってよい。本例においては、便宜的に、ゲートトレンチ部６０における上部をコンタクト部６６とする。

図２６は、更なる他の例における半導体装置４００の上面を示す概略図である。本例の半導体装置４００におけるエミッタ電極５０は、エミッタブリッジ部５２を有さない。本例は、係る点において上述半導体装置１００と異なる。

図２７は、第５実施形態における領域Ｃの拡大図である。領域Ｃは、活性領域１１０の＋Ｙ方向端部とエッジ終端領域１３０の一部とを含む領域である。エッジ終端領域１３０は、Ｙ軸方向において互いに離間する複数のガードリング２３０を有する。本例のゲートトレンチ部６０は、Ｘ軸方向に延伸する第１の延伸領域２６１と、Ｙ軸方向に延伸する第２の延伸領域２６２とを含む。

本例の第１の延伸領域２６１は、延伸部４６‐１の下方に位置するゲート外周トレンチ部４３に対応する。また、本例の第２の延伸領域２６２は、第１実施形態におけるゲートトレンチ部６０に対応する。ただし、本例においては、第１の延伸領域２６１および第２の延伸領域２６２が一続きであるので、ゲートトレンチ部６０は第１の延伸領域２６１および第２の延伸領域２６２を含むものとする。なお、第１の延伸領域２６１と第２の延伸領域２６２との交差部分において、ゲートトレンチ６３の深さは、非交差部分に比べて深い。ただし、交差部分の底部は、Ｐ＋型のウェル領域２０よりも浅い位置に設けられる。

第１の延伸領域２６１は、少なくとも３つの第２の延伸領域２６２をＸ軸方向において接続してよい。第１の延伸領域２６１は、１つのＩＧＢＴ領域９０における１０個の第２の延伸領域２６２をＸ軸方向において接続してもよい。本例の第１の延伸領域２６１は、１つのＩＧＢＴ領域９０における全ての第２の延伸領域２６２をＸ軸方向において接続する。ただし、ＩＧＢＴ領域９０において、エミッタトレンチ部７０は、第１の延伸領域２６１よりも手前のウェル領域２０において終端する。

本例において、第１の延伸領域２６１および第２の延伸領域２６２は、コンタクト部２６９を介してゲート電極４０の延伸部４６‐１と接続する。本例のコンタクト部２６９は、コンタクト延伸部２６７とコンタクト突出部２６８とを有する櫛形状を有する。本例において、コンタクト延伸部２６７は、第１の延伸領域２６１に対して平行に延伸する部分である。また、本例のコンタクト突出部２６８は、コンタクト延伸部２６７からＹ軸方向に延伸するが、ゲート電極４０の下方において終端し、エミッタ電極５０の下方までは延伸しない。

本例のエミッタトレンチ部７０は、Ｘ軸方向に延伸する第３の延伸領域２７３と、Ｙ軸方向に延伸する第４の延伸領域２７４とを含む。第３の延伸領域２７３は、ウェル領域２０においてＸ軸方向に延伸してよい。本例において、第３の延伸領域２７３の＋Ｙ方向の端部は、ＩＧＢＴ領域９０におけるエミッタトレンチ部７０の＋Ｙ方向の端部とＹ軸方向の位置が一致する。なお、本例においては、ＦＷＤ領域９２におけるエミッタトレンチ部７０は第３の延伸領域２７３および第４の延伸領域２７４を含むものとする。

第３の延伸領域２７３は、少なくとも３つの第４の延伸領域２７４をＸ軸方向において接続してよい。第３の延伸領域２７３は、１つのＦＷＤ領域９２における１０個の第４の延伸領域２７４をＸ軸方向において接続してもよい。本例の第３の延伸領域２７３は、１つのＦＷＤ領域９２における全ての第４の延伸領域２７４をＸ軸方向において接続する。本例において、第３の延伸領域２７３は、コンタクト部２７９を介してエミッタ電極５０と接続する。本例のコンタクト部２７９は、第３の延伸領域２７３に対して平行に延伸する。

図２８の（Ａ）は、本例における第１の延伸領域２６１と第２の延伸領域２６２との交差部分の拡大図である。図２８の（Ｂ）は、比較例におけるゲートトレンチ部６０およびエミッタトレンチ部７０のＹ軸方向の端部の拡大図である。

図２８の（Ａ）に示す様に、第１の延伸領域２６１と第２の延伸領域２６２との接続部分は、曲率を有する角部２６４である。ゲート絶縁膜６４の厚さは、第１の延伸領域２６１および第２の延伸領域２６２において一定でなくてよい。本例においては、Ｙ軸方向においてエミッタトレンチ部７０と対向する第１の延伸領域２６１であって、Ｘ軸方向において２つの角部２６４の間に位置するゲート絶縁膜６４‐１の厚さは、他の部分におけるいずれのゲート絶縁膜６４よりも大きい。

また、角部２６４におけるゲート絶縁膜６４‐２の厚さは、ゲート絶縁膜６４‐１の厚さに次ぐ、二番目に大きな厚さを有する。第２の延伸領域２６２におけるゲート絶縁膜６４‐３の厚さは、ゲート絶縁膜６４‐２の厚さに次ぐ、三番目に大きな厚さを有する。これに対して、第１の延伸領域２６１の＋Ｙ軸方向の端部に位置するゲート絶縁膜６４‐４の厚さは最も小さい。

図２８の（Ｂ）の比較例に示す様に、ゲートトレンチ部６０が逆方向のＵ字形状を有する。当該比較例においては、Ｙ軸方向においてエミッタトレンチ部７０と対向するＵ字形状の短手部であって、Ｘ軸方向において２つの曲率部２６５の間に位置するゲート絶縁膜６４‐１の厚さが、最も大きい。また、曲率部２６５におけるゲート絶縁膜６４‐２の厚さは、ゲート絶縁膜６４‐１の厚さに次ぐ、二番目に大きな厚さを有する。Ｘ軸方向においてエミッタトレンチ部７０と対向するＵ字形状の長手部におけるゲート絶縁膜６４‐３の厚さは、ゲート絶縁膜６４‐２の厚さに次ぐ、三番目に大きな厚さを有する。

Ｕ字形状の短手部の＋Ｙ軸方向の端部と、曲率部２６５とは反対側の曲率部２６６とに位置する、ゲート絶縁膜６４‐５の厚さは最も小さい。ゲート絶縁膜６４‐５は、曲率部２６５および曲率部２６６の形状に起因して、特に薄くなりやすい。ゲート絶縁膜６４が薄くなると、ゲート・オン時にゲート絶縁膜６４が破壊されるという問題が生じ得る。

これに対して、（Ａ）に示す本例は、（Ｂ）に示す比較例の曲率部２６６を有しない。この形状の相違に起因して、（Ａ）において最も薄いゲート絶縁膜６４‐４は、（Ｂ）において最も薄いゲート絶縁膜６４‐５よりも厚い。それゆえ、（Ａ）の本例においては、（Ｂ）の比較例に比べて、ゲート・オン時にゲート絶縁膜６４が破壊される可能性を低減することができる。例えば、第１の延伸領域２６１が少なくとも３つの第２の延伸領域２６２をＸ軸方向において接続することにより、接続しない場合と比較して、ゲート・オン時にゲート絶縁膜６４が破壊される可能性を低減することができる。

図２９は、図２７におけるＪ‐Ｊ断面を示す図である。Ｊ‐Ｊ断面は、Ｙ‐Ｚ面に平行な断面である。Ｊ‐Ｊ断面は、第１の延伸領域２６１を通るが、第２の延伸領域２６２は通らない。本例において、第１の延伸領域２６１のゲート導電部６２とゲート電極４０とは、プラグ２７０を介して電気的に接続する。本例においてコンタクト延伸部２６７は、プラグ２７０に対応する。

図３０は、図２７におけるＫ‐Ｋ断面を示す図である。Ｋ‐Ｋ断面は、Ｙ‐Ｚ面に平行な断面である。Ｋ‐Ｋ断面は、第１の延伸領域２６１および第２の延伸領域２６２を通る。本例において、ゲート導電部６２とゲート電極４０とは、第１の延伸領域２６１および第２の延伸領域２６２に設けられたプラグ２７０を介して電気的に接続する。本例においてコンタクト延伸部２６７とコンタクト突出部２６８とは、第１の延伸領域２６１に設けられたプラグ２７０の一部と、第２の延伸領域２６２に設けられたプラグ２７０の他の一部とにそれぞれ対応する。なお、図３０における第１の延伸領域２６１は、第１の延伸領域２６１と第２の延伸領域２６２との交差部分であるので、第１の延伸領域２６１の底部は第２の延伸領域２６２の底部よりも深い。

図３１は、図２７におけるＬ‐Ｌ断面を示す図である。Ｌ‐Ｌ断面は、Ｙ‐Ｚ面に平行な断面である。Ｌ‐Ｌ断面は、ＩＧＢＴ領域９０のコンタクト部８２、第１の延伸領域２６１およびエッジ終端領域１３０を通る。本例のエッジ終端領域１３０は、複数のガードリング２３０と、比較的厚い二酸化シリコン層２９２と、ポリシリコン層２９４と、層間絶縁膜２９６と、電極２９８とを有する。

ガードリング２３０は、半導体基板１０の上面１２から予め定められた深さまで設けられてよい。本例のガードリング２３０は、Ｐ＋型のウェル領域２０と同じ深さ位置まで設けられる。本例のガードリング２３０は、Ｐ＋型である。なお、本例において、Ｐ型は第２導電型の例であり、Ｎ型は第１導電型の例である。但し、他の例においては、Ｐ型が第１導電型であってよく、Ｎ型が第２導電型であってもよい。本例において、ＮまたはＰは、それぞれ電子または正孔が多数キャリアであることを意味する。ＮまたはＰの右に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。

二酸化シリコン層２９２は、各ガードリング２３０に上に設けられてよい。二酸化シリコン層２９２は、上面１２に接して設けられる酸化膜３６を含んでよい。二酸化シリコン層２９２は、シリコンからなる半導体基板１０を熱酸化することにより形成してよい。二酸化シリコン層２９２は、Ｚ軸方向において１μｍ以上の厚さを有してよい。本例の二酸化シリコン層２９２は、Ｚ軸方向において１．１μｍの厚さを有する。

ポリシリコン層２９４は、二酸化シリコン層２９２に設けられた凹部２９３に接して設けられてよい。ただし、ポリシリコン層２９４は、Ｌ‐Ｌ断面においてはガードリング２３０に接続しない。ポリシリコン層２９４は、ポリシリコンからなるゲート導電部６２を形成する際に形成されてよい。層間絶縁膜２９６は、二酸化シリコン層２９２およびポリシリコン層２９４上に設けられてよい。層間絶縁膜２９６は、ＢＰＳＧ（Ｂｏｒｏ‐Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）およびＢＳＧ （Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のいずれかから成る膜であってよく、これらの任意の２つを重ねた膜であってもよい。

電極２９８は、層間絶縁膜２９６を間に挟んで、ポリシリコン層２９４の上方に設けられる。電極２９８は、ゲート電極４０およびエミッタ電極５０と同じ合金で形成されてよい。電極２９８は、層間絶縁膜２９６の開口を通じてポリシリコン層２９４に接続してもよい。

本例においては、ゲート電極４０の＋Ｙ方向端部を活性領域１１０とエッジ終端領域１３０との境界とする。本例においては、エッジ終端領域１３０における比較的厚い二酸化シリコン層２９２からコンタクト部８２を十分に（例えば、１００μｍ以上）離間する。これにより、二酸化シリコン層２９２の段差に起因して生じるフォトレジストの厚さ異常が、コンタクト部８２に影響することを抑制することができる。

本例において、二酸化シリコン層２９２においてＩＧＢＴ領域９０のエミッタ領域２２に最も近い−Ｙ方向の端部３７と、エッジ終端領域１３０に最も近いエミッタ領域２２の＋Ｙ方向の端部２３との間の距離Ｌ_Ｙは、１００μｍ以上である。なお、変形例として、第１の延伸領域２６１上にポリシリコン配線層を設ける場合には、ポリシリコン配線層においてＩＧＢＴ領域９０に最も近い−Ｙ方向の端部と、エッジ終端領域１３０に最も近いエミッタ領域２２の＋Ｙ方向の端部２３との間の距離は、５０μｍ以上としてよい。

図３２は、第６実施形態における領域Ｄの拡大図である。本例の第１の延伸領域２６１は、活性領域１１０におけるエッジ終端領域１３０側の端部において、Ｙ軸方向に延伸するゲート外周トレンチ部４３に接続する。活性領域１１０の角部において、Ｘ軸方向に延伸する第１の延伸領域２６１と、Ｙ軸方向に延伸するゲート外周トレンチ部４３とは、上面視において曲率を有するゲート外周トレンチ部４３により接続されてよい。また、コンタクト部２６９およびコンタクト部４９も曲率を有するコンタクト部分により接続されてよい。

なお、本明細書においてはＲＣ−ＩＧＢＴを主として記載したが、本願の技術的思想をパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に適用してもよい。この場合、第２の上面電極としてのエミッタ電極５０は、ソース電極としてよい。さらに、コレクタ電極３０およびＰ＋型のコレクタ領域３２をそれぞれ、ドレイン電極およびＮ＋型領域としてよい。

図３３は、第６実施形態における領域Ｃの拡大図である。第６実施形態においては、ゲートトレンチ部６０およびエミッタトレンチ部７０の形状が、図２７に示した第５実施形態と異なる。他の構造は、第５実施形態と同様である。

本例では、ゲートトレンチ部６０の第１の延伸領域２６１と、第２の延伸領域２６２とが接続される部分を接続部分２８８とする。同様に、エミッタトレンチ部７０の第３の延伸領域２７３と、第４の延伸領域２７４とが接続される部分も、接続部分２８８とする。本例では、ゲートトレンチ部６０における接続部分２８８を説明するが、エミッタトレンチ部７０における接続部分２８８も同様の構造を有する。

本例の第１の延伸領域２６１は、接続部分２８８の上面視において窪み部２８６を有する。窪み部２８６は、第２の延伸領域２６２とＹ軸方向において向かい合う位置に設けられている。窪み部２８６は、第１の延伸領域２６１のＹ軸方向の端部のうち、第２の延伸領域２６２とは逆側の端部が、第２の延伸領域２６２の方向に窪んでいる部分を指す。本例の窪み部２８６は、第２の延伸領域２６２に近づくほど、Ｘ軸方向の幅が徐々に減少するテーパー形状を有している。第５の実施形態においては、第１の延伸領域２６１と第２の延伸領域２６２は、上面視において垂直に交わっていたが、第６の実施形態においては、第１の延伸領域２６１と第２の延伸領域２６２は、上面視において垂直よりも小さい角度で交わっている。

窪み部２８６を設けることで、接続部分２８８におけるゲートトレンチ部６０の面積を減少させることができる。第１の延伸領域２６１および第２の延伸領域２６２が交差する接続部分２８８においては、図２８の（Ａ）に示した角部２６４等により、トレンチ面積が増加しやすい。トレンチ面積が増加すると、接続部分２８８のトレンチ深さが、他の部分に比べて深くなってしまう場合がある。また、トレンチ内に埋め込むゲート導電部６２の深さ位置も変動してしまう場合がある。本例では窪み部２８６を設けることで、接続部分２８８におけるトレンチ面積の増大を抑制できる。

図３４は、接続部分２８８の拡大図である。本例の第１の延伸領域２６１は、直線部分２８３と、曲線部分２８４とを有する。直線部分２８３は、Ｘ軸方向に沿った直線形状を有する。曲線部分２８４は、角部２６４とほぼ平行な曲線形状を有してよい。曲線部分２８４の曲率は、角部２６４の曲率と同一であってよい。曲線部分２８４の曲率は、角部２６４の曲率の半分以上、２倍以下であってもよい。曲線部分２８４は、直線部分２８３と、第２の延伸領域２６２とを接続する。

本例では曲線部分２８４と、第２の延伸領域２６２とが交わる角度をθとする。角度θは、９０度より小さい。角度θは、７０度より小さくてよく、５０度より小さくてもよい。角度θは、曲線部分２８４の幅方向の中心を通る曲線を近似した直線２８７と、第２の延伸領域２６２の延伸方向を近似した直線２８９との成す角度であってよい。本例の直線２８９は、Ｙ軸と平行な直線である。

窪み部２８６のＹ軸方向の長さＬ１は、第１の延伸領域２６１の直線部分２８３のＹ軸方向の幅Ｌ２より小さくてよい。長さＬ１は、幅Ｌ２と同一であってよく、幅Ｌ２より大きくてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・半導体基板、１２・・上面、１４・・下面、１６・・外周、１７・・一辺、１８・・中央部、２０・・ウェル領域、２２・・エミッタ領域、２３・・端部、２４・・ベース領域、２６・・コンタクト領域、２８・・ドリフト領域、３０・・コレクタ電極、３２・・コレクタ領域、３３・・カソード領域、３４・・バッファ領域、３６・・酸化膜、３７・・端部、３８・・層間絶縁膜、４０・・ゲート電極、４２・・ゲートブリッジトレンチ部、４３・・ゲート外周トレンチ部、４４・・外周部、４６・・延伸部、４８・・コンタクト部、４９・・コンタクト部、５０・・エミッタ電極、５０‐１・・第１領域、５０‐２・・第２領域、５０‐３・・第３領域、５０‐４・・第４領域、５２・・エミッタブリッジ部、６０・・ゲートトレンチ部、６２・・ゲート導電部、６３・・ゲートトレンチ、６４・・ゲート絶縁膜、６６・・コンタクト部、７０・・エミッタトレンチ部、７２・・エミッタ導電部、７３・・エミッタトレンチ、７４・・エミッタ絶縁膜、７６・・コンタクト部、８０・・メサ部、８２、８４、８５、８６・・コンタクト部、９０・・ＩＧＢＴ領域、９２・・ＦＷＤ領域、９４・・温度センスダイオード領域、９６・・上面キラー領域、１００・・半導体装置、１１０・・活性領域、１２０・・パッド領域、１２２・・ゲートパッド、１２４・・センスＩＧＢＴ領域、１２６・・センスエミッタパッド、１２７・・ダミーエミッタパッド、１２８・・温度センスアノードパッド、１２９・・温度センスカソードパッド、１３０・・エッジ終端領域、１３２・・ゲート外周導電部、１３３・・ゲート外周トレンチ、１３４・・ゲート外周絶縁膜、１４２・・ゲートブリッジ導電部、１４３・・ゲートブリッジトレンチ、１４４・・ゲートブリッジ絶縁膜、１５０・・ダミーエミッタ電極、１５２・・ダミーブリッジトレンチ部、１５４・・コンタクト部、１５５・・外周部、１５６・・延伸部、１６０・・センスゲートトレンチ部、１７０・・センスエミッタトレンチ部、１７２・・センスエミッタ導電部、１７４・・センスエミッタ絶縁膜、１８０・・プローブカード、１８２・・プローブ、１９２・・接続部、１９３・・コンタクト部、１９４・・外周部、１９６・・延伸部、２００・・半導体装置、２３０・・ガードリング、２４０・・ポリシリコン配線層、２４１・・仮想接続層、２４２・・接続層、２４４・・外周部、２４６・・延伸部、２６１・・第１の延伸領域、２６２・・第２の延伸領域、２６４・・角部、２６５、２６６・・曲率部、２６７・・コンタクト延伸部、２６８・・コンタクト突出部、２６９・・コンタクト部、２７０・・プラグ、２７３・・第３の延伸領域、２７４・・第４の延伸領域、２７６・・第２開口部、２７９・・コンタクト部、２８２・・第１開口部、２８３・・・直線部分、２８４・・・曲線部分、２８６・・・窪み部、２８７・・・直線、２８８・・・接続部分、２８９・・・直線、２９２・・二酸化シリコン層、２９３・・凹部、２９４・・ポリシリコン層、２９６・・層間絶縁膜、２９８・・電極、３００・・半導体装置、３７６・・コンタクト部、４００・・半導体装置

Claims (28)

1. 半導体基板と、
   前記半導体基板の上面の上方に設けられ、金属材料を有する、第１の上面電極および第２の上面電極と、
   前記第１の上面電極に電気的に接続し、半導体材料を含む第１接続部と
   を備え、
   前記第２の上面電極は、
   前記半導体基板の上面視において前記第１接続部を境界として分離して配置された、第１領域および第２領域と、
   前記第１接続部の上方において、前記第１領域および前記第２領域を接続する第２接続部と
   を含む
   半導体装置。
2. 前記第１接続部は、
   前記半導体基板の前記上面から予め定められた深さまで設けられ、前記第２接続部の下方に位置し、前記第１の上面電極と電気的に接続するゲートブリッジトレンチ部を有する
   請求項１に記載の半導体装置。
3. 前記第１の上面電極は、前記半導体基板の上面視において少なくとも前記第２接続部の位置において分離された金属配線層を含み、
   前記金属配線層は、前記ゲートブリッジトレンチ部に電気的に接続する
   請求項２に記載の半導体装置。
4. 前記半導体装置は、前記半導体基板の前記上面から予め定められた深さ位置に各々設けられ、前記第１の上面電極と電気的に接続する第１トレンチ部と、前記第２の上面電極と電気的に接続する第２トレンチ部とをさらに備え、
   前記半導体基板の上面視において前記第１接続部の延伸方向である第１方向に直交する第２方向における前記ゲートブリッジトレンチ部の幅は、前記第１方向における前記第２トレンチ部の幅と、前記第１方向における前記第１トレンチ部の幅と、のいずれよりも大きい
   請求項２または３に記載の半導体装置。
5. 前記第１接続部は、前記半導体基板の上面視における前記第１接続部の延伸方向である第１方向に直交する第２方向において互いに分離して設けられた複数の前記ゲートブリッジトレンチ部を含む
   請求項２から４のいずれか一項に記載の半導体装置。
6. 前記第１接続部は、前記半導体基板の上面視において環状に設けられた前記ゲートブリッジトレンチ部を含む
   請求項２から４のいずれか一項に記載の半導体装置。
7. 前記第１接続部は、前記半導体基板の前記上面の上方に設けられたポリシリコン配線層であり、
   前記ポリシリコン配線層は、前記第２接続部の下方にも設けられる
   請求項１に記載の半導体装置。
8. 前記第１の上面電極は、ゲート電極であり、
   前記第２の上面電極は、エミッタ電極である
   請求項１から７のいずれか一項に記載の半導体装置。
9. 前記半導体装置は、トランジスタ領域と還流ダイオード領域とを含む活性領域を有し、
   前記第２接続部は、前記半導体基板の上面視において前記第１接続部の延伸方向である第１方向と直交する第２方向において互いに離間する少なくとも２つの前記還流ダイオード領域の間において、前記第１領域および前記第２領域を接続する
   請求項１から８のいずれか一項に記載の半導体装置。
10. 前記第１方向における前記第２接続部の幅は、前記第１方向における１つの前記還流ダイオード領域の幅よりも小さい
    請求項９に記載の半導体装置。
11. 前記第２方向において互いに離間する複数の前記還流ダイオード領域のうち、少なくとも２つの前記還流ダイオード領域の間には、前記第１領域および前記第２領域を接続する前記第２接続部が設けられない
    請求項９または１０に記載の半導体装置。
12. 前記半導体基板は、前記第２方向において互いに離間する前記還流ダイオード領域の間において前記上面から予め定められた深さ範囲に設けられ、且つ、正孔のライフタイムを調整する上面キラー領域を有し、
    前記第２接続部が設けられない領域における前記第１方向の前記上面キラー領域の幅は、前記第２接続部が設けられる領域における前記第１方向の前記上面キラー領域の幅よりも大きい
    請求項９から１１のいずれか一項に記載の半導体装置。
13. 前記第２接続部は、前記半導体基板の上面視において前記半導体基板の中央部の近くに配置された２つの前記還流ダイオード領域の間に少なくとも設けられる
    請求項９から１２のいずれか一項に記載の半導体装置。
14. 前記半導体基板の上面視において前記半導体基板の中央部の近くに配置された２つの前記還流ダイオード領域の間に設けられた前記第２接続部の前記第１方向の幅は、
    前記半導体基板の上面視において前記半導体基板の中央部から離れて配置された２つの前記還流ダイオード領域の間に設けられた前記第２接続部の前記第１方向の幅よりも大きい
    請求項１３に記載の半導体装置。
15. 前記半導体装置は、トランジスタ領域と還流ダイオード領域とを含む活性領域を有し、
    前記活性領域において、前記第１の上面電極は、前記トランジスタ領域における第１トレンチ部と電気的に接続し、
    前記半導体装置は、
    前記活性領域において、前記第１の上面電極および前記第２の上面電極から離間して設けられ、前記トランジスタ領域における第２トレンチ部と電気的に接続する第３の上面電極
    を更に備える
    請求項１から１４のいずれか一項に記載の半導体装置。
16. 前記半導体基板は、
    前記半導体基板の前記上面から予め定められた深さまで設けられ、前記第２接続部の下方に位置し、前記第３の上面電極と電気的に接続するダミーブリッジトレンチ部を有する
    請求項１５に記載の半導体装置。
17. 前記第１接続部は、
    前記半導体基板の前記上面から予め定められた深さまで設けられ、前記第３の上面電極の下方に位置し、前記第１の上面電極と電気的に接続するゲートブリッジトレンチ部を有する
    請求項１５または１６に記載の半導体装置。
18. 前記ゲートブリッジトレンチ部は、前記半導体基板の活性領域の端部近傍に設けられる前記第１の上面電極の外周部であって前記第１接続部の延伸方向である第１方向と直交する第２方向に延伸する前記外周部と、一対の前記外周部間において前記第１方向に延伸する前記第１の上面電極の延伸部とを電気的に接続する
    請求項１７に記載の半導体装置。
19. 前記半導体装置は、
    前記半導体基板の前記上面から予め定められた深さ位置に設けられ、前記半導体基板を上面視した場合に前記第１接続部が延伸する方向である第１方向と直交する第２方向において延伸する、第１トレンチ部と、
    前記予め定められた深さ位置に設けられ、前記第２方向において延伸し、前記第２の上面電極と電気的に接続する、第２トレンチ部と、
    前記第１方向において互いに隣接する前記第１トレンチ部と前記第２トレンチ部との間に位置するメサ部と
    を有し、
    前記第２の上面電極と前記第２トレンチ部とを電気的に接続するための第２開口部における前記第１方向の幅は、前記メサ部と前記第２の上面電極とを電気的に接続するための第１開口部における前記第１方向の幅よりも大きい
    請求項１から１８のいずれか一項に記載の半導体装置。
20. 前記第２の上面電極と前記第２トレンチ部とが電気的に接続する第２コンタクト部における前記第１方向の幅は、前記メサ部と前記第２の上面電極とが電気的に接続する第１コンタクト部における前記第１方向の幅よりも大きい
    請求項１９に記載の半導体装置。
21. 前記第２の上面電極と前記第２トレンチ部とは、前記第２開口部においてポリシリコン配線層を介さずに電気的に接続する
    請求項１９または２０に記載の半導体装置。
22. 前記第２開口部と前記第１開口部とは、前記第２方向の異なる位置に設けられる
    請求項１９から２１のいずれか一項に記載の半導体装置。
23. 前記半導体装置は、
    トランジスタ領域と還流ダイオード領域とを含む活性領域と、
    前記活性領域の周囲に設けられたエッジ終端領域と
    を備え、
    前記トランジスタ領域は、前記半導体基板に設けられた第１導電型のエミッタ領域を有し、
    前記エッジ終端領域は、
    前記半導体基板の前記上面から予め定められた深さまで設けられた第２導電型のガードリングと、
    前記ガードリングに上に設けられた１μｍ以上の厚さを有する二酸化シリコン層と
    を有し、
    前記二酸化シリコン層における前記エミッタ領域に最も近い端部と、前記エッジ終端領域に最も近い前記エミッタ領域の端部との間の距離は、１００μｍ以上である
    請求項１９から２２のいずれか一項に記載の半導体装置。
24. 前記第１トレンチ部は、
    前記第１方向に延伸する第１の延伸領域と、
    前記第２方向に延伸する第２の延伸領域と
    を含み、
    前記第１の延伸領域は、少なくとも３つの前記第２の延伸領域を前記第１方向において接続する
    請求項１９から２３のいずれか一項に記載の半導体装置。
25. 前記半導体装置は、
    トランジスタ領域と還流ダイオード領域とを含む活性領域と、
    前記活性領域の周囲に設けられたエッジ終端領域と
    を備え、
    前記第１トレンチ部の前記第１の延伸領域は、前記活性領域における前記エッジ終端領域側の端部において、前記第２方向に延伸するゲート外周トレンチ部に接続する
    請求項２４に記載の半導体装置。
26. 前記半導体装置は、トランジスタ領域と還流ダイオード領域とを含む活性領域を有し、
    前記還流ダイオード領域は、前記予め定められた深さ位置に設けられ、且つ、前記第２の上面電極と電気的に接続する、第２トレンチ部を有し、
    前記第２トレンチ部は、
    前記第１方向に延伸する第３の延伸領域と、
    前記第２方向に延伸する第４の延伸領域と
    を含み、
    前記第３の延伸領域は、少なくとも３つの前記第４の延伸領域を前記第１方向において接続する
    請求項１９から２５のいずれか一項に記載の半導体装置。
27. 前記第３の延伸領域は、１つの前記還流ダイオード領域における複数の前記第２トレンチ部における全ての前記第４の延伸領域を前記第１方向において接続する
    請求項２６に記載の半導体装置。
28. 前記第１の延伸領域は、前記第２方向の端部のうち、前記第２の延伸領域とは逆側の端部が、前記第２の延伸領域の方向に窪んだ窪み部を有する
    請求項２４または２５に記載の半導体装置。