JP7272421B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、ゲートトレンチおよびダミートレンチを有する半導体装置において、ダミートレンチのスクリーニング用の配線を設ける構成が知られている（例えば、特許文献１－３参照）。
［先行技術文献］
［特許文献］
特許文献１ 特開２０１６－２５１２４号公報
特許文献２ 特開２０１５－２０７７３６号公報
特許文献３ 特開２０１４－５３５５２号公報
特許文献４ 特開２０１８－１７４２９５号公報
 解決しようとする課題
トランジスタ等の素子が形成される活性部にスクリーニング用の配線を設けると、トランジスタ等の素子を配置できる面積が小さくなってしまう。
一般的開示
上記課題を解決するために、本発明の一つの態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面視において間隔を有して配置された少なくとも２つの部分電極を有するエミッタ電極を備えてよい。半導体装置は、活性側ゲート配線および活性側ダミー配線を備えてよい。活性側ゲート配線および活性側ダミー配線は、２つの部分電極に挟まれて配置されてよい。半導体基板は、活性側ゲート配線と接続され、上面視における第１方向に長手を有するゲートトレンチ部を有してよい。半導体基板は、活性側ダミー配線と接続され、第１方向に長手を有するダミートレンチ部を有してよい。活性側ゲート配線および活性側ダミー配線の一方は、第１方向における全体が、活性側ゲート配線および活性側ダミー配線の他方に覆われていてよい。
活性側ゲート配線の第１方向における全体が、活性側ゲート配線の上方に配置された活性側ダミー配線に覆われていてよい。
活性側ダミー配線は、活性側ゲート配線と重ならない部分において、ダミートレンチ部と接続されていてよい。
活性側ゲート配線は、半導体材料の配線であってよく、活性側ダミー配線は、金属材料の配線であってよい。
エミッタ電極は、２つの部分電極どうしを接続するブリッジ部を有してよい。活性側ダミー配線は、ブリッジ部により少なくとも２つの部分配線に分割されていてよい。半導体装置は、ブリッジ部と交差して設けられ、２つの部分配線どうしを接続する、半導体材料の交差ダミー配線を備えてよい。
交差ダミー配線は、ダミートレンチ部と接続されていてよい。
半導体基板は、ゲートトレンチ部およびダミートレンチ部が設けられたトランジスタ部と、ダミートレンチ部が設けられたダイオード部とを有してよい。交差ダミー配線は、ダイオード部のダミートレンチ部と接続されていてよい。
トランジスタ部のダミートレンチ部は、活性側ダミー配線と接続されていてよい。
活性側ゲート配線は、ブリッジ部と交差して設けられていてよい。
半導体装置は、層間絶縁膜を備えてよい。層間絶縁膜は、半導体基板とエミッタ電極との間に設けられてよい。層間絶縁膜は、エミッタ電極を半導体基板に接続するコンタクトホールを有してよい。活性側ダミー配線は、半導体基板の上面視においてコンタクトホールと重ならない範囲に設けられていてよい。
半導体装置は、外周ゲート配線を備えてよい。外周ゲート配線は、上面視においてエミッタ電極と半導体基板の端辺との間に配置されてよい。外周ゲート配線は、活性側ゲート配線と接続されてよい。半導体装置は、外周ダミー配線を備えてよい。外周ダミー配線は、上面視においてエミッタ電極と半導体基板の端辺との間に配置されてよい。外周ダミー配線は、活性側ダミー配線と接続されてよい。外周ゲート配線と、外周ダミー配線は、半導体基板の上面視において重ならずに配置されていてよい。
半導体装置は、外周ダミー配線と接続されたスクリーニングパッドを備えてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。 図１における領域Ａの拡大図である。 図２におけるｂ－ｂ断面の一例を示す図である。 活性部１２０における素子配置例を示す図である。 図４における領域Ｃの拡大図である。 図５におけるｄ－ｄ断面の一例を示す図である。 エミッタ電極５２の他の構造例を示す図である。 ブリッジ部５３の近傍の拡大図である。 図８におけるｈ－ｈ断面の一例を示す図である。 図８におけるｉ－ｉ断面の一例を示す図である。 図７における領域Ｆの拡大図である。 図７における領域Ｇの拡大図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。また本明細書では、＋Ｚ軸方向から見ることを上面視と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。ただし、各ドーピング領域の導電型は、それぞれ逆の極性であってもよい。また、本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタとして活性化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差を、ドーピング濃度とする場合がある。当該濃度差は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ）により計測されるキャリア濃度を、ドーピング濃度としてよい。また、ドーピング濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドーピング濃度としてもよい。ドナーまたはアクセプタが存在する領域におけるドーピング濃度がほぼ均一な場合等においては、ドーピング濃度の平均値を当該領域におけるドーピング濃度としてよい。また、本明細書においてドーパントの濃度とは、ドナーおよびアクセプタのそれぞれの濃度を指す。
図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、シリコンまたは化合物半導体等の半導体材料で形成された基板である。半導体基板１０は、上面視において端辺１０２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、Ｘ軸およびＹ軸は、いずれかの端辺１０２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
半導体基板１０には活性部１２０が設けられている。活性部１２０は、半導体装置１００をオン状態に制御した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１２０の上方には、エミッタ電極５２が設けられている。図１においては、エミッタ電極５２に斜線のハッチングを付している。
エミッタ電極５２は、図１の例では、３つの部分電極５２－１、５２－２、および５２－３を有している。それぞれの部分電極は、エミッタ電極５２の一部分である。複数の部分電極は、互いに分離していてよく、つながっていてもよい。活性部１２０は、上面視においてエミッタ電極５２と重なる領域を指してよい。本例では、上面視においてエミッタ電極５２に挟まれている領域も、活性部１２０に含めている。本例の活性部１２０は、上面視においてエミッタ電極５２と外接する四角形の領域であってもよい。
活性部１２０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部が設けられている。活性部１２０には、ＦＷＤ等のダイオード素子を含むダイオード部が更に設けられていてもよい。活性部１２０における半導体基板１０の上面には、ゲートトレンチ部およびダミートレンチ部が設けられている。ゲートトレンチ部は、トランジスタ部において、ゲート電位が印加されるゲート電極として機能する。ダミートレンチ部は、トランジスタ部またはダイオード部に設けられ、エミッタ電位が印加される。ダミートレンチ部は、エミッタ電極に電気的に接続されている。
半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１１１、スクリーニングパッド１１２、アノードパッド１１３およびカソードパッド１１４を有している。その他、電流検出用のパッドなどが設けられてもよい。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッド１１１には、ゲート電位が印加される。ゲートパッド１１１は、活性部１２０のゲートトレンチ部の導電部に電気的に接続される。半導体装置１００は、ゲートパッド１１１とゲートトレンチ部とを接続するゲート配線を備える。図１においては、ゲート配線に斜線のハッチングを付している。
本例のゲート配線は、外周ゲート配線１４０と、活性側ゲート配線１４１とを有している。外周ゲート配線１４０は、上面視においてエミッタ電極５２と半導体基板１０の端辺１０２との間に配置されている。本例の外周ゲート配線１４０は、上面視において活性部１２０を囲んでいる。また、外周ゲート配線１４０は、ゲートパッド１１１と接続されている。外周ゲート配線１４０は、半導体基板１０の上方に配置されている。外周ゲート配線１４０は、金属配線であってよい。
活性側ゲート配線１４１は、上面視において２つの部分電極に挟まれて配置されている。つまり活性側ゲート配線１４１は、活性部１２０に設けられている。活性部１２０に活性側ゲート配線１４１を設けることで、半導体基板１０の各領域について、ゲートパッド１１１からの配線長のバラツキを低減できる。
活性側ゲート配線１４１は、活性部１２０のゲートトレンチ部と接続される。活性側ゲート配線１４１は、半導体基板１０の上方に配置されている。活性側ゲート配線１４１は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
活性側ゲート配線１４１は、外周ゲート配線１４０と接続されてよい。本例の活性側ゲート配線１４１は、外周ゲート配線１４０から活性部１２０の内部まで、Ｘ軸方向に延伸して設けられている。本例の活性側ゲート配線１４１は、部分電極５２－１と５２－２の間、および、部分電極５２－１と５２－３の間に設けられている。活性側ゲート配線１４１は、活性部１２０を横切って設けられてもよい。図１の例では、後述する温度センス部１１７により、活性側ゲート配線１４１が分断されている。つまり、活性側ゲート配線１４１が、温度センス部１１７を挟むように配置されている。
スクリーニングパッド１１２には、半導体装置１００の検査時に、スクリーニング用の電位が印加される。スクリーニングパッド１１２は、活性部１２０のダミートレンチ部の導電部に電気的に接続される。ダミートレンチ部は、導電部と、絶縁膜とを有する。絶縁膜は、導電部と半導体基板１０との間に設けられる。半導体装置１００の検査時に、半導体基板１０にエミッタ電位を印加して、ダミートレンチ部の導電部にスクリーニング用電位を印加する。半導体基板１０には、エミッタ電極５２からエミッタ電位が印加されてよい。これにより、ダミートレンチ部の絶縁膜に所定の電圧を印加して、絶縁膜の品質を検査できる。半導体装置１００の実装時には、スクリーニングパッド１１２はエミッタ電極５２と電気的に接続されている。これにより、ダミートレンチ部にはエミッタ電位が印加される。
半導体装置１００は、ダミー配線を備える。ダミー配線は、スクリーニングパッド１１２とダミートレンチ部とを接続する。本例のダミー配線は、外周ダミー配線１３０と、活性側ダミー配線１３１とを有している。外周ダミー配線１３０は、上面視においてエミッタ電極５２と半導体基板１０の端辺１０２との間に配置されている。本例の外周ダミー配線１３０は、上面視において活性部１２０を囲んでいる。外周ダミー配線１３０は、活性部１２０と、外周ゲート配線１４０との間に配置されてよい。外周ダミー配線１３０は、外周ゲート配線１４０と、半導体基板１０の端辺１０２との間に配置されてもよい。外周ダミー配線１３０は、スクリーニングパッド１１２と接続されている。外周ダミー配線１３０は、半導体基板１０の上方に配置されている。外周ダミー配線１３０は、金属配線であってよい。
活性側ダミー配線１３１は、上面視において２つの部分電極に挟まれて配置されている。つまり活性側ダミー配線１３１は、活性部１２０に設けられている。活性部１２０に活性側ダミー配線１３１を設けることで、半導体基板１０の各領域について、スクリーニングパッド１１２からの配線長のバラツキを低減できる。
活性側ダミー配線１３１は、活性部１２０のダミートレンチ部と接続される。活性側ダミー配線１３１は、半導体基板１０の上方に配置されている。活性側ダミー配線１３１は、金属配線であってよい。
活性側ダミー配線１３１は、外周ダミー配線１３０と接続されてよい。本例の活性側ダミー配線１３１は、外周ダミー配線１３０から活性部１２０の内部まで、Ｘ軸方向に延伸して設けられている。本例の活性側ダミー配線１３１は、部分電極５２－１と５２－２の間、および、部分電極５２－１と５２－３の間に設けられている。活性側ダミー配線１３１は、活性部１２０を横切って設けられてもよい。図１の例では、後述する温度センス部１１７により、活性側ダミー配線１３１が分断されている。つまり、活性側ダミー配線１３１が、温度センス部１１７を挟むように配置されている。
活性側ゲート配線１４１および活性側ダミー配線１３１の一方は、第１方向における全体が、活性側ゲート配線１４１および活性側ダミー配線１３１の他方に覆われている。本例の第１方向は、Ｙ軸方向である。本例では、活性側ゲート配線１４１のＹ軸方向における全体が、活性側ダミー配線１３１に覆われている。つまり、活性側ダミー配線１３１のＹ軸方向の両端に挟まれた領域に、活性側ゲート配線１４１のＹ軸方向における両端が配置されている。活性側ゲート配線１４１は、Ｘ軸方向のいずれかの位置において、活性側ダミー配線１３１に覆われていない領域を有していてもよい。図１の例においては、活性側ゲート配線１４１のうち、外周ゲート配線１４０に接する部分１５０は、活性側ダミー配線１３１および外周ダミー配線１３０のいずれにも覆われていない。活性側ゲート配線１４１は、活性側ダミー配線１３１および外周ダミー配線１３０に覆われている部分のＸ軸方向の長さが、活性側ダミー配線１３１および外周ダミー配線１３０に覆われていない部分１５０のＸ軸方向の長さの５倍以上であってよく、１０倍以上であってもよい。部分１５０のＸ軸方向の長さは、外周ゲート配線１４０と、外周ダミー配線１３０との間隔に相当する。
活性側ゲート配線１４１および活性側ダミー配線１３１を重ねて設けることで、活性側ゲート配線１４１および活性側ダミー配線１３１が占める面積を低減できる。これにより、活性部１２０においてトランジスタ等の素子の面積を確保できる。活性側ゲート配線１４１および活性側ダミー配線１３１は、一方が金属配線で、他方が半導体配線であってよい。これにより、２つの配線を重ねることが容易になる。金属配線は、半導体配線よりも上方に配置されてよい。２つの配線の間には、層間絶縁膜が設けられる。
本例では、活性側ダミー配線１３１が金属配線であり、活性側ゲート配線１４１が半導体配線であった。他の例では、活性側ダミー配線１３１が半導体配線であり、活性側ゲート配線１４１が金属配線であってもよい。この場合、外周ダミー配線１３０は、外周ゲート配線１４０と、半導体基板１０の端辺１０２との間に配置されてよい。
温度センス部１１７は、ポリシリコン等で形成されたＰＮ接合ダイオードである。温度センス部１１７は、半導体基板１０の上方に配置されている。温度センス部１１７は、部分電極５２－１、５２－２および５２－３の間、すなわち活性部１２０の概ね中心に配置されてよい。温度センス部１１７と半導体基板１０との間には、層間絶縁膜が設けられている。アノードパッド１１３およびカソードパッド１１４は、配線１１８および１１９により、温度センス部１１７のアノード領域およびカソード領域に接続される。
本例の半導体装置１００は、外周ゲート配線１４０と端辺１０２との間に、エッジ終端構造部９０を備える。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、例えば、活性部１２０を囲んで環状に設けられたガードリング、フィールドプレート、およびリサーフの少なくとも一つの構造、またはこれらのうちの複数の構造を組み合わせた構造を有する。
本例のスクリーニングパッド１１２およびゲートパッド１１１は、共通の端辺１０２の近傍に配置されている。端辺１０２の近傍とは、端辺１０２と、エミッタ電極５２との間の領域を指す。また、アノードパッド１１３およびカソードパッド１１４は、ゲートパッド１１１とは逆側の端辺１０２の近傍に配置されてよい。
図２は、図１における領域Ａの拡大図である。図２においては、部分電極５２－１および５２－２、活性側ゲート配線１４１、活性側ダミー配線１３１、接続部２５、ゲートトレンチ部４０およびダミートレンチ部３０を示しており、他の部材を省略している。図２においては、ゲートトレンチ部４０に記号Ｇを付し、ダミートレンチ部３０に記号Ｅを付している。
ゲートトレンチ部４０およびダミートレンチ部３０は、上面視において、Ｙ軸方向に長手を有している。つまりゲートトレンチ部４０およびダミートレンチ部３０は、Ｙ軸方向に延伸して設けられている。ゲートトレンチ部４０およびダミートレンチ部３０は、Ｙ軸方向と平行な直線部分を有してよい。
ゲートトレンチ部４０およびダミートレンチ部３０の各トレンチ部は、Ｘ軸方向において所定の間隔で配置されている。なおゲートトレンチ部４０およびダミートレンチ部３０の配列パターンは、図２の例に限定されない。１つ以上のゲートトレンチ部４０を含むグループと、１つ以上のダミートレンチ部３０を含むグループとが、Ｘ軸方向に沿って交互に配置されていてよい。本明細書では、Ｘ軸方向において２つのトレンチ部に挟まれた半導体基板１０の領域をメサ部と称する場合がある。
少なくとも一つのトレンチ部は、２つの直線部分の先端が曲線状の先端部分で接続されていてよい。図２の例では、ダミートレンチ部３０が、２つの直線部分２９と、１つの先端部分３１とを有している。
ゲートトレンチ部４０は、活性側ゲート配線１４１と接続される。ゲートトレンチ部４０は、上面視において活性側ゲート配線１４１と重なる領域を有してよい。ゲートトレンチ部４０は、活性側ゲート配線１４１と重なる領域において、活性側ゲート配線１４１と接続されてよい。本例のゲートトレンチ部４０は、部分電極５２－１と重なる位置から、部分電極５２－２と重なる位置までＹ軸方向に延伸して設けられており、Ｘ軸方向に延伸する活性側ゲート配線１４１および活性側ダミー配線１３１と交差している。つまりゲートトレンチ部４０は、活性側ゲート配線１４１および活性側ダミー配線１３１を、Ｙ軸方向に横切っている。
ダミートレンチ部３０は、活性側ダミー配線１３１と接続される。ダミートレンチ部３０は、上面視において活性側ダミー配線１３１と重なる領域を有してよい。ダミートレンチ部３０は、上面視において、活性側ゲート配線１４１と重ならず、且つ、活性側ダミー配線１３１と重なる領域において、活性側ダミー配線１３１と接続されてよい。ダミートレンチ部３０のＹ軸方向における端部は、上面視において、活性側ゲート配線１４１と重ならず、且つ、活性側ダミー配線１３１と重なる領域に配置されてよい。本例では、ダミートレンチ部３０の先端部分３１が、当該領域に配置されている。
ダミートレンチ部３０は、活性側ゲート配線１４１と重ならないように配置されていてよい。本例においては、部分電極５２－１と重なるダミートレンチ部３０と、部分電極５２－２と重なるダミートレンチ部３０の間に、活性側ゲート配線１４１が配置されている。つまり、活性側ゲート配線１４１は、Ｙ軸方向に延伸するダミートレンチ部３０を分断するように設けられている。
半導体装置１００は、接続部２５を有してよい。接続部２５は、不純物がドープされたポリシリコン等で形成されている。接続部２５は、ダミートレンチ部３０の導電部と、活性側ダミー配線１３１とを接続する。接続部２５は、ダミートレンチ部３０よりもＸ軸方向の幅が大きい。接続部２５を設けることで、ダミートレンチ部３０と、活性側ダミー配線１３１とを容易に接続できる。
図３は、図２におけるｂ－ｂ断面の一例を示す図である。ｂ－ｂ断面は、部分電極５２－１、５２－２、活性側ゲート配線１４１、および、活性側ダミー配線１３１を通過するＹＺ断面である。当該断面において半導体装置１００は、半導体基板１０、層間絶縁膜３８、部分電極５２－１、５２－２、および、コレクタ電極２４を備える。
層間絶縁膜３８は、半導体基板１０の上面２１を覆って設けられている。層間絶縁膜３８は、熱酸化膜であってよく、ＢＰＳＧ等のガラスであってよく、他の絶縁膜であってもよい。また層間絶縁膜３８は、複数の絶縁膜が積層された膜であってもよい。
エミッタ電極５２の部分電極５２－１、５２－２、５２－３および活性側ダミー配線１３１は、層間絶縁膜３８の上面に設けられる。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。コレクタ電極２４、エミッタ電極５２および活性側ダミー配線１３１は、アルミニウム等の金属材料で設けられる。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（すなわち、Ｚ軸方向）を深さ方向と称する。
エミッタ電極５２は、層間絶縁膜３８に設けられたコンタクトホール５４を通って、半導体基板１０の上面２１と接触する。エミッタ電極５２は、半導体基板１０の上面２１に設けられたＰ－型のベース領域１４と接触してよい。ベース領域１４は、例えばダイオード部のアノード領域として機能する。また、ベース領域１４は、例えばトランジスタ部のチャネル領域として機能する。
活性側ダミー配線１３１は、Ｙ軸方向において、部分電極５２－１および部分電極５２－２の間に配置されている。活性側ダミー配線１３１は、層間絶縁膜３８に設けられたコンタクトホール５５を介して、接続部２５に接続されている。接続部２５は、活性側ダミー配線１３１と、ダミートレンチ部３０（本例では先端部分３１）のダミー導電部３４とを接続する。
活性側ゲート配線１４１は、Ｙ軸方向において、部分電極５２－１および部分電極５２－２の間に配置されている。活性側ゲート配線１４１のＹ軸方向における全体が、活性側ゲート配線１４１の上方に配置された活性側ダミー配線１３１に覆われている。活性側ゲート配線１４１と活性側ダミー配線１３１とは、層間絶縁膜３８により絶縁されている。また、活性側ゲート配線１４１と半導体基板１０とは、層間絶縁膜３８により絶縁されている。ただし、活性側ゲート配線１４１は、図３に示した断面とは異なる断面において、層間絶縁膜３８に設けられたコンタクトホールにより、ゲートトレンチ部４０と接続されている。
ダミートレンチ部３０の先端部分３１は、Ｐ＋型のウェル領域１１に覆われていてよい。ウェル領域１１は、ベース領域１４よりもドーピング濃度が高く、半導体基板１０の上面２１に接して形成されており、且つ、ベース領域１４の底部よりも深い位置まで形成されている領域である。先端部分３１をウェル領域１１の内部に配置することで、先端部分３１への電界集中を緩和できる。
ウェル領域１１は、Ｙ軸方向において、活性側ゲート配線１４１よりも広い範囲に設けられてよい。ウェル領域１１は、Ｙ軸方向において活性側ゲート配線１４１を挟んで配置された一方の先端部分３１から、他方の先端部分３１まで連続して設けられていてよい。
活性側ダミー配線１３１は、Ｙ軸方向において、ウェル領域１１と重なる範囲内に設けられてよく、ウェル領域１１よりも広い範囲に設けられてもよい。ただし活性側ダミー配線１３１は、コンタクトホール５４とは重ならない範囲に設けられている。
本例によれば、活性側ゲート配線１４１の全体を、活性側ダミー配線１３１と重ねて配置している。このため、活性部１２０において活性側ゲート配線１４１および活性側ダミー配線１３１が占める面積を低減できる。このため、活性部１２０におけるトランジスタ等の素子領域の面積を確保できる。
半導体基板１０の下面２３には、Ｐ＋型のコレクタ領域２２が設けられている。コレクタ領域２２は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）のコレクタとして機能する。コレクタ領域２２の上方には、Ｎ－型のドリフト領域１８が設けられている。半導体基板１０の下面２３には、ダイオードのカソードとして機能するＮ＋型のカソード領域が設けられていてよく、ＭＯＳトランジスタのドレインとして機能するＮ＋型のドレイン領域が設けられていてもよい。
図４は、活性部１２０における素子配置例を示す図である。本例の活性部１２０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、ＦＷＤ（還流ダイオード）等のダイオード素子を含むダイオード部８０が設けられている。
図４においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。トランジスタ部７０およびダイオード部８０は、所定の配列方向（図４ではＸ軸方向）に沿って並んで配置されている。トランジスタ部７０およびダイオード部８０は、Ｘ軸方向に交互に並んで配置されてよい。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、トレンチ部の長手方向とは同一であってよい。
ダイオード部８０は、半導体基板１０の下面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の下面には、カソード領域以外の領域には、コレクタ領域２２が設けられてよい。本明細書では、ダイオード部８０を、ゲート配線またはダミー配線までＹ軸方向に延長した延長領域８１も、ダイオード部８０に含める場合がある。延長領域８１の下面には、コレクタ領域２２が設けられている。
図５は、図４における領域Ｃの拡大図である。領域Ｃは、トランジスタ部７０、ダイオード部８０、活性側ゲート配線１４１および活性側ダミー配線１３１を含む領域である。本例の半導体基板１０には、半導体基板１０の上面に接するゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５が設けられている。また、本例の半導体基板１０には、半導体基板１０の下面に接するカソード領域８２およびコレクタ領域２２が設けられている。
また、半導体基板１０の上方には、エミッタ電極５２、活性側ダミー配線１３１および活性側ゲート配線１４１が設けられている。エミッタ電極５２と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図５では省略している。本例の層間絶縁膜には、コンタクトホール５６およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。
エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、活性側ダミー配線１３１は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。活性側ダミー配線１３１とダミー導電部との間には接続部２５が設けられてよい。
活性側ゲート配線１４１と半導体基板１０との間には、熱酸化膜等の絶縁膜が設けられる。活性側ゲート配線１４１は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。活性側ゲート配線１４１は、ダミートレンチ部３０内のダミー導電部とは接続されない。活性側ゲート配線１４１は、絶縁膜に設けられたコンタクトホール５６を通って、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートトレンチ部４０、ダミートレンチ部３０、活性側ゲート配線１４１および活性側ダミー配線１３１は、図２に示した例と同様の配置および構成を有する。
トランジスタ部７０には、ゲートトレンチ部４０が設けられる。ダイオード部８０には、ダミートレンチ部３０が設けられる。トランジスタ部７０には、ダミートレンチ部３０も設けられてよい。
半導体基板１０において、各トレンチ部に挟まれた領域をメサ部と称する。トランジスタ部７０にはメサ部６０が設けられており、ダイオード部８０にはメサ部６１が設けられている。メサ部とは、トレンチ部に挟まれた半導体基板１０の部分において、トレンチ部の最も深い底部よりも上面側の領域である。
各メサ部には、Ｐ－型のベース領域１４が設けられる。ベース領域１４はメサ部の上面の一部に露出している。トランジスタ部７０のベース領域１４の上面には、コンタクト領域１５と、エミッタ領域１２が設けられる。本例のコンタクト領域１５は、ベース領域１４よりもドーピング濃度の高いＰ＋型である。本例のエミッタ領域１２は、図３に示したドリフト領域１８よりもドーピング濃度の高いＮ＋型である。
エミッタ領域１２は、半導体基板１０の上面においてゲートトレンチ部４０と接して設けられている。本例のエミッタ領域１２およびコンタクト領域１５は、メサ部６０を挟む一方のトレンチ部から、他方のトレンチ部まで設けられる。本例のメサ部６０の上面には、コンタクト領域１５およびエミッタ領域１２が、Ｙ軸方向に沿って交互に配置されている。メサ部６０に設けられたコンタクト領域１５のうち、Ｙ軸方向の最も端に配置されたコンタクト領域１５は、コンタクトホール５４のＹ軸方向の端部と重なる位置に設けられてよい。エミッタ領域１２は、Ｙ軸方向において、コンタクトホール５４が設けられている範囲に配置されている。
他の例においては、メサ部６０には、コンタクト領域１５およびエミッタ領域１２がＹ軸方向に沿ってストライプ状に設けられていてもよい。例えば、メサ部６０を挟む２つのトレンチ部のうち一方のトレンチ部に接して一のエミッタ領域１２が設けられる一方、他方のトレンチ部に接して他のエミッタ領域１２が設けられる。一のエミッタ領域１２と他のエミッタ領域１２とに挟まれた領域にコンタクト領域１５が設けられる。メサ部６０の上面には、コンタクト領域１５およびエミッタ領域１２が設けられた領域をＹ軸方向において挟むベース領域１４が配置されていてよい。
ダイオード部８０のメサ部６１には、エミッタ領域１２が設けられていなくてよい。本例のメサ部６１の上面には、ベース領域１４が設けられている。ベース領域１４は、メサ部６１の上面の半分以上の面積を占めていてよい。メサ部６１の上面には、コンタクト領域１５が配置されていてよい。メサ部６１のコンタクト領域１５は、コンタクトホール５４のＹ軸方向における端部と重なる位置に設けられてよい。メサ部６１の上面には、コンタクト領域１５をＹ軸方向に挟むベース領域１４が設けられてよい。
トランジスタ部７０に設けられたコンタクトホール５４と、ダイオード部８０に設けられたコンタクトホール５４とは、Ｙ軸方向における長さが同一であってよく、異なっていてもよい。トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。本例のコンタクトホール５４は、メサ部６０のベース領域１４およびウェル領域１１に対応する領域には設けられていない。ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５およびベース領域１４の上方に設けられる。ただし、コンタクトホール５４は、メサ部６１においてコンタクト領域１５とウェル領域１１に挟まれたベース領域１４の上方には設けられていない。
ダイオード部８０において、半導体基板１０の下面と接する領域には、Ｎ＋型のカソード領域８２が設けられる。半導体基板１０の下面と接する領域においてカソード領域８２が設けられていない領域には、コレクタ領域２２が設けられている。Ｙ軸方向において、カソード領域８２は、活性側ダミー配線１３１から離れて配置されている。カソード領域８２と、活性側ダミー配線１３１の間には、上面視において、ベース領域１４およびコンタクト領域１５の少なくとも一方が配置されていてよい。本例において、カソード領域８２と、活性側ダミー配線１３１とのＹ軸方向における距離は、コンタクトホール５４と、活性側ダミー配線１３１とのＹ軸方向における距離よりも大きい。
図６は、図５におけるｄ－ｄ断面の一例を示す図である。ｄ－ｄ断面は、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。
当該断面の半導体基板１０の上面２１側には、Ｐ－型のベース領域１４が設けられる。当該断面において、トランジスタ部７０における半導体基板１０の上面２１側には、Ｎ＋型のエミッタ領域１２およびＰ－型のベース領域１４が半導体基板１０の上面２１から順番に設けられる。ベース領域１４の下方には、Ｎ＋型の蓄積領域が設けられていてもよい。当該断面において、ダイオード部８０における半導体基板１０の上面２１側には、Ｐ－型のベース領域１４が設けられている。
トランジスタ部７０およびダイオード部８０において、ベース領域１４の下にはＮ－型のドリフト領域１８が設けられる。トランジスタ部７０およびダイオード部８０において、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられる。
バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面から広がる空乏層が、コレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下にはカソード領域８２が設けられる。
半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達するように設けられている。エミッタ領域１２およびコンタクト領域１５の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、半導体基板１０の上面２１側に設けられたゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチ部４０の内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチ部４０の内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチ部４０の内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、ゲート絶縁膜４２を挟んでベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１側に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。
図７は、エミッタ電極５２の他の構造例を示す図である。本例のエミッタ電極５２は、２つの部分電極どうしを接続するブリッジ部５３を有する。本例のエミッタ電極５２は、部分電極５２－１および５２－２どうしを接続するブリッジ部５３と、部分電極５２－１および５２－３どうしを接続するブリッジ部５３とを有している。ブリッジ部５３は、部分電極と同一の材料で形成されてよい。
それぞれの活性側ダミー配線１３１は、ブリッジ部５３により、少なくとも２つの部分配線に分割されている。図７の例では、それぞれの活性側ダミー配線１３１が、部分配線１３１－１、部分配線１３１－２に分割されている。つまり、ブリッジ部５３は、部分配線１３１－１、部分配線１３１－２の間に設けられている。
図８は、図７における領域Ｅの拡大図である。領域Ｅは、ブリッジ部５３の近傍の領域である。図８においては、部分電極５２－１、５２－２、ブリッジ部５３、活性側ゲート配線１４１、活性側ダミー配線１３１、少なくとも１つの交差ダミー配線１３２および各トレンチ部を表示しており、他の部材を省略している。図８においては、活性側ゲート配線１４１および交差ダミー配線１３２には、全体に斜線のハッチングを付している。また、部分電極５２－１、５２－２、ブリッジ部５３および活性側ダミー配線１３１には、端部にだけ斜線のハッチングを付している。
上述したように、活性側ダミー配線１３１は、ブリッジ部５３により、部分配線１３１－１、部分配線１３１－２に分割されている。ブリッジ部５３は、部分配線１３１－１および部分配線１３１－２の間を通って、部分電極５２－１および５２－２を接続している。
交差ダミー配線１３２は、ブリッジ部５３と交差して設けられ、部分配線１３１－１および部分配線１３１－２どうしを接続する。本例の交差ダミー配線１３２は、部分配線１３１－１から部分配線１３１－２まで、ブリッジ部５３の下方をＸ軸方向に横切って設けられる。交差ダミー配線１３２は、不純物がドープされたポリシリコン等の半導体材料の配線であってよい。交差ダミー配線１３２は、半導体基板１０と、活性側ダミー配線１３１およびブリッジ部５３との間に配置されている。
交差ダミー配線１３２は、層間絶縁膜により、半導体基板１０、活性側ダミー配線１３１およびブリッジ部５３と絶縁されている。交差ダミー配線１３２は、活性側ダミー配線１３１と重なる位置において、層間絶縁膜に設けられたコンタクトホールを介して、活性側ダミー配線１３１と接続している。
ブリッジ部５３を設けることで、エミッタ電極５２における電位のバラツキを低減できる。また、交差ダミー配線１３２を設けることで、ブリッジ部５３により分断された活性側ダミー配線１３１を接続できる。これにより、活性部１２０の内部まで、スクリーニング用の電位を伝達できる。
なお、活性側ゲート配線１４１は、ブリッジ部５３により分断されていない。本例の活性側ゲート配線１４１は、ブリッジ部５３と交差して設けられている。つまり活性側ゲート配線１４１は、ブリッジ部５３の下方をＸ軸方向に横切っている。これにより、活性部１２０の内部までゲート電位を伝達できる。
なお、活性側ゲート配線１４１を半導体配線とすることで、ブリッジ部５３と活性側ゲート配線１４１とを交差させることが容易になる。このため、ゲート電位を単一の活性側ゲート配線１４１で伝送でき、ゲート電位の減衰を抑制できる。
交差ダミー配線１３２は、ダミートレンチ部３０と接続していてよい。これにより、ブリッジ部５３が設けられた領域においても、ダミートレンチ部３０にスクリーニング用の電位を印加できる。交差ダミー配線１３２は、Ｙ軸方向において、活性側ゲート配線１４１を挟んで配置されてよい。これにより、部分電極５２－１側のダミートレンチ部３０、および、部分電極５２－２側のダミートレンチ部３０のそれぞれと、交差ダミー配線１３２を容易に接続できる。
ブリッジ部５３の下方には、ダミートレンチ部３０が配置されてよい。ブリッジ部５３の下方には、ゲートトレンチ部４０が配置されていてもよい。本例においては、ブリッジ部５３の下方には、ダミートレンチ部３０が配置され、ゲートトレンチ部４０が配置されていない。
ブリッジ部５３は、ダイオード部８０に設けられていてもよい。この場合、交差ダミー配線１３２は、ダイオード部８０のダミートレンチ部３０と接続される。ダミートレンチ部３０は、交差ダミー配線１３２と重なる位置に先端部分を有してよい。
トランジスタ部７０のダミートレンチ部３０は、活性側ダミー配線１３１（本例では、部分配線１３１－１、部分配線１３１－２）に接続される。このような構成により、それぞれのダミートレンチ部３０を、ダミー配線に容易に接続できる。また、活性側ゲート配線１４１は分断されないので、それぞれのゲートトレンチ部４０を、活性側ゲート配線１４１に容易に接続できる。
図９は、図８におけるｈ－ｈ断面の一例を示す図である。ｈ－ｈ断面は、２つの交差ダミー配線１３２および活性側ゲート配線１４１を通過するＹＺ断面である。２つの交差ダミー配線１３２および活性側ゲート配線１４１は、ブリッジ部５３と、半導体基板１０との間に設けられている。２つの交差ダミー配線１３２および活性側ゲート配線１４１は、同一の高さ位置に設けられてよい。２つの交差ダミー配線１３２および活性側ゲート配線１４１と、ブリッジ部５３とは、層間絶縁膜３８により絶縁されている。また、２つの交差ダミー配線１３２および活性側ゲート配線１４１と、半導体基板１０も、層間絶縁膜３８により絶縁されている。ただし、交差ダミー配線１３２は、層間絶縁膜３８に設けられたコンタクトホール５６を通って、ダミートレンチ部３０のダミー導電部３４に接続されている。
図１０は、図８におけるｉ－ｉ断面の一例を示す図である。ｉ－ｉ断面は、部分配線１３１－１、部分配線１３１－２およびブリッジ部５３を含むＸＺ断面である。部分配線１３１－１、部分配線１３１－２およびブリッジ部５３は、層間絶縁膜３８の上に配置されている。部分配線１３１－１、１３１－２およびブリッジ部５３は、同一の高さ位置に設けられてよい。
交差ダミー配線１３２は、部分配線１３１－１、部分配線１３１－２およびブリッジ部５３と、半導体基板１０との間に設けられている。交差ダミー配線１３２と、部分配線１３１－１、部分配線１３１－２およびブリッジ部５３とは、層間絶縁膜３８により絶縁されている。ただし、交差ダミー配線１３２は、層間絶縁膜３８に設けられたコンタクトホール５７により、部分配線１３１－１、部分配線１３１－２と接続されている。
交差ダミー配線１３２は、ブリッジ部５３の下方を通って、部分配線１３１－１から部分配線１３１－２まで、Ｘ軸方向に延伸している。これにより、部分配線１３１－１と部分配線１３１－２とを接続できる。
図１１は、図７における領域Ｆの拡大図である。領域Ｆは、外周ゲート配線１４０と、活性側ゲート配線１４１とが接続する部分１５０の近傍の領域である。図１１においては、外周ゲート配線１４０、外周ダミー配線１３０、活性側ダミー配線１３１およびエミッタ電極５２には、端部にだけ斜線のハッチングを付している。また、活性側ゲート配線１４１には、全体に斜線のハッチングを付している。
外周ゲート配線１４０および外周ダミー配線１３０は、上面視において重ならずに配置されている。本例の外周ゲート配線１４０は、外周ダミー配線１３０よりも外側に配置されている。外側とは、活性部１２０から離れる側を指す。活性側ダミー配線１３１は、外周ダミー配線１３０と接続されている。本例の活性側ダミー配線１３１および外周ダミー配線１３０は、ともに金属配線である。
活性側ゲート配線１４１は、活性側ダミー配線１３１の下方から、外周ダミー配線１３０を横切り、外周ゲート配線１４０の下方まで設けられている。活性側ゲート配線１４１は、外周ゲート配線１４０と重なる位置において、外周ゲート配線１４０と接続されている。本例の活性側ゲート配線１４１は、外周ダミー配線１３０と、外周ゲート配線１４０との間に、ダミー配線に覆われていない部分１５０を有する。
ゲート配線は、外周ゲート配線１４０の下方において、外周ゲート配線１４０に沿って設けられた第２外周配線１４４を有してよい。第２外周配線１４４は、活性側ゲート配線１４１と同一の材料で、同一の高さ位置に形成されてよい。第２外周配線１４４は、活性側ゲート配線１４１と接続されている。第２外周配線１４４と、外周ゲート配線１４０とは、層間絶縁膜に設けられたコンタクトホールにより接続される。図１１においては、第２外周配線１４４の全体に、斜線のハッチングを付している。
図１２は、図７における領域Ｇの拡大図である。上述したように、活性側ゲート配線１４１および活性側ダミー配線１３１は、温度センス部１１７により分断されている。このため、活性側ゲート配線１４１および活性側ダミー配線１３１は、温度センス部１１７の近傍で終端している。活性側ダミー配線１３１は、活性側ゲート配線１４１よりも、温度センス部１１７の近くまで設けられてよい。つまり、活性側ダミー配線１３１と温度センス部１１７との距離は、活性側ゲート配線１４１と温度センス部１１７との距離よりも小さくてよい。これにより活性側ゲート配線１４１を活性側ダミー配線１３１で覆うことができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部分、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、５２・・・エミッタ電極、５２－１、５２－２、５２－３・・・部分電極、５４、５５、５６、５７・・・コンタクトホール、６０、６１・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、９０・・・エッジ終端構造部、１００・・・半導体装置、１０２・・・端辺、１１１・・・ゲートパッド、１１２・・・スクリーニングパッド、１１３・・・アノードパッド、１１４・・・カソードパッド、１１７・・・温度センス部、１１８、１１９・・・配線、１２０・・・活性部、１３０・・・外周ダミー配線、１３１・・・活性側ダミー配線、１３１－１、１３１－２・・・部分配線、１３２・・・交差ダミー配線、１４０・・・外周ゲート配線、１４１・・・活性側ゲート配線、１４４・・・第２外周配線、１５０・・・部分

Claims (12)

  1. 半導体基板と、
    前記半導体基板の上面視において間隔を有して配置された少なくとも２つの部分電極を有するエミッタ電極と、
    ２つの前記部分電極に挟まれて配置された活性側ゲート配線および活性側ダミー配線と
    を備え、
    前記半導体基板は、
    前記活性側ゲート配線と接続され、前記上面視における第１方向に長手を有するゲートトレンチ部と、
    前記活性側ダミー配線と接続され、前記第１方向に長手を有するダミートレンチ部と
    を有し、
    前記活性側ゲート配線および前記活性側ダミー配線の一方は、前記第１方向における全体が、前記活性側ゲート配線および前記活性側ダミー配線の他方に覆われ、
    前記エミッタ電極は、２つの前記部分電極どうしを接続するブリッジ部を有し、
    前記活性側ゲート配線は、前記ブリッジ部と交差して設けられている半導体装置。
  2. 第１導電型のドリフト領域を有する半導体基板と、
    前記半導体基板の上面視において間隔を有して配置された少なくとも２つの部分電極を有するエミッタ電極と、
    ２つの前記部分電極に挟まれて配置された活性側ゲート配線および活性側ダミー配線と
    を備え、
    前記半導体基板は、
    前記活性側ゲート配線と接続され、前記上面視における第１方向に長手を有し、前記活性側ゲート配線および前記活性側ダミー配線を前記第１方向に横切るゲートトレンチ部と、
    前記活性側ダミー配線と接続され、前記第１方向に長手を有するダミートレンチ部と
    を有し、
    前記活性側ゲート配線および前記活性側ダミー配線の一方は、前記第１方向における全体が、前記活性側ゲート配線および前記活性側ダミー配線の他方に覆われ、
    前記半導体基板は、
    前記ゲートトレンチ部および前記ダミートレンチ部が設けられたトランジスタ部を有し、
    前記トランジスタ部における前記半導体基板の下面には、第２導電型のコレクタ領域が設けられ、
    前記トランジスタ部の前記ダミートレンチ部は、前記活性側ダミー配線と接続されている半導体装置。
  3. 半導体基板と、
    前記半導体基板の上面視において間隔を有して配置された少なくとも２つの部分電極を有するエミッタ電極と、
    ２つの前記部分電極に挟まれて配置された活性側ゲート配線および活性側ダミー配線と
    を備え、
    前記半導体基板は、
    前記活性側ゲート配線と接続され、前記上面視における第１方向に長手を有するゲートトレンチ部と、
    前記活性側ダミー配線と接続され、前記第１方向に長手を有するダミートレンチ部と
    を有し、
    前記活性側ゲート配線および前記活性側ダミー配線の一方は、前記第１方向における全体が、前記活性側ゲート配線および前記活性側ダミー配線の他方に覆われ、
    前記活性側ゲート配線は、半導体材料の配線であり、前記活性側ダミー配線は、金属材料の配線であり、
    前記エミッタ電極は、２つの前記部分電極どうしを接続するブリッジ部を有し、
    前記活性側ダミー配線は、前記ブリッジ部により少なくとも２つの部分配線に分割されており、
    前記ブリッジ部と交差して設けられ、２つの前記部分配線どうしを接続する、半導体材料の交差ダミー配線を更に備える半導体装置。
  4. 前記活性側ゲート配線の前記第１方向における全体が、前記活性側ゲート配線の上方に配置された前記活性側ダミー配線に覆われている
    請求項２に記載の半導体装置。
  5. 前記活性側ダミー配線は、前記活性側ゲート配線と重ならない部分において、前記ダミートレンチ部と接続されている
    請求項４に記載の半導体装置。
  6. 前記交差ダミー配線は、前記ダミートレンチ部と接続されている
    請求項３に記載の半導体装置。
  7. 前記半導体基板は、前記ゲートトレンチ部および前記ダミートレンチ部が設けられたトランジスタ部と、前記ダミートレンチ部が設けられたダイオード部とを有し、
    前記交差ダミー配線は、前記ダイオード部の前記ダミートレンチ部と接続されている
    請求項６に記載の半導体装置。
  8. 前記トランジスタ部の前記ダミートレンチ部は、前記活性側ダミー配線と接続されている
    請求項７に記載の半導体装置。
  9. 前記活性側ゲート配線は、前記ブリッジ部と交差して設けられている
    請求項３または６から８のいずれか一項に記載の半導体装置。
  10. 前記半導体基板と前記エミッタ電極との間に設けられ、且つ、前記エミッタ電極を前記半導体基板に接続するコンタクトホールを有する層間絶縁膜を更に備え、
    前記活性側ダミー配線は、前記半導体基板の上面視において前記コンタクトホールと重ならない範囲に設けられている
    請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記上面視において前記エミッタ電極と前記半導体基板の端辺との間に配置され、前記活性側ゲート配線と接続された外周ゲート配線と、
    前記上面視において前記エミッタ電極と前記半導体基板の端辺との間に配置され、前記活性側ダミー配線と接続された外周ダミー配線と
    更に備え、
    前記外周ゲート配線と、前記外周ダミー配線は、前記半導体基板の上面視において重ならずに配置されている
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記外周ダミー配線と接続されたスクリーニングパッドを更に備える
    請求項１１に記載の半導体装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080796A (ja) 2011-10-03 2013-05-02 Toyota Central R&D Labs Inc 半導体装置
JP2014053552A (ja) 2012-09-10 2014-03-20 Toyota Motor Corp 半導体装置
JP2018148044A (ja) 2017-03-06 2018-09-20 株式会社デンソー 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6404591B2 (ja) 2014-04-23 2018-10-10 富士電機株式会社 半導体装置の製造方法、半導体装置の評価方法および半導体装置
JP2016025124A (ja) 2014-07-16 2016-02-08 株式会社デンソー 半導体装置およびその製造方法
CN107958906B (zh) 2016-10-14 2023-06-23 富士电机株式会社 半导体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080796A (ja) 2011-10-03 2013-05-02 Toyota Central R&D Labs Inc 半導体装置
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