JP2020177955A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】絶縁破壊を防止することができる炭化珪素半導体装置を提供する。【解決手段】ゲートポリシリコン層１４の第１部分１４ａは、エッジ終端領域２において半導体基板５０のおもて面の第１面５３ａ上にゲート絶縁膜３７を介して設けられ、ゲートランナーを構成する。フィールド酸化膜２１は、チップ端部からチップ中央側へ延在し、半導体基板５０のおもて面の第１面５３ａ上においてゲートポリシリコン層１４の第１部分１４ａよりもチップ端部側で終端し、ゲートポリシリコン層１４と離れて配置されている。このため、ゲートポリシリコン層１４の表面にフィールド酸化膜２１による段差は生じておらず、ゲートポリシリコン層１４の表面全体にわたって平坦になっている。フィールド酸化膜２１のチップ中央側の端部２１ａは、エッジｐ++型コンタクト領域３５’よりもチップ端部側に位置し、ｐ型ベース領域３２上に位置する。【選択図】図３

Description

この発明は、炭化珪素半導体装置に関する。
従来、炭化珪素（ＳｉＣ）を半導体材料としたトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）は、エッジ終端領域のゲート金属（Ｇａｔｅ Ｍｅｔａｌ）層の直下において、フィールド酸化膜（Ｆｉｅｌｄ Ｏｘｉｄｅ）上に、ゲートランナーを構成するゲートポリシリコン（ｐｏｌｙ−Ｓｉ）層が延在した構造となっている。従来の半導体装置のエッジ終端領域の構造について説明する。
図１３は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１４は、図１３の矩形枠ＡＡを拡大して示す平面図である。図１３の矩形枠ＡＡは、半導体基板１５０のコーナー部側の頂点ＡＡ１と、半導体基板１５０の中央側の頂点ＡＡ２と、を一組の対頂点とする。この矩形枠ＡＡで囲む部分は、半導体基板（半導体チップ）１５０のエッジ終端領域１０２の一部である。図１５は、図１４の切断線ＢＢ−ＢＢ’における断面構造を示す断面図である。図１６は、図１３の切断線ＣＣ−ＣＣ’における断面構造を示す断面図である。
図１３〜１６に示す従来の炭化珪素半導体装置１１０は、活性領域１０１の周囲を囲むエッジ終端領域１０２に、ゲート金属層１１３およびゲートポリシリコン層１１４を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴである。活性領域１０１において、半導体基板１５０のおもて面側には、ＭＯＳゲート構造を構成する各部が設けられている。活性領域１０１において半導体基板１５０のおもて面の後述する第１面１５３ａ上に、ソースパッド１１１およびゲートパッド１１２が互いに離れて設けられている。ソースパッド１１１は、一部が内側に凹んだ略矩形状の平面形状を有する。
ソースパッド１１１は、活性領域１０１の大半の表面積を占めており、活性領域１０１からエッジ終端領域１０２まで延在している。ソースパッド１１１の外周１１１ａを、後述するフィールド酸化膜１２１よりも細い破線で図１３に示す。ゲートパッド１１２は、ソースパッド１１１の凹部に配置され、ソースパッド１１１に３辺を囲まれた略矩形状の平面形状を有する。エッジ終端領域１０２において半導体基板１５０のおもて面上に、活性領域１０１においてＭＯＳゲート構造を構成するトレンチ１３６の内壁からゲート絶縁膜１３７が延在している。
半導体基板１５０のおもて面の後述する第２面１５３ｂのゲート絶縁膜１３７上に、フィールド酸化膜１２１が設けられている。フィールド酸化膜１２１は、半導体基板１５０の端部（以下、チップ端部とする）から活性領域１０１側（以下、チップ中央側とする）へ延在して、半導体基板１５０のおもて面の第１面１５３ａ上においてエッジ終端領域１０２内で終端している。フィールド酸化膜１２１は、半導体基板１５０のおもて面の第１面１５３ａ上において、ゲート金属層１１３の直下、ゲートパッド１１２の直下、および、ゲートパッド１１２とゲート金属層１１３とを連結する金属層（以下、ゲート連結金属層とする）１１３ａの直下に配置されている。
ゲートポリシリコン層１１４は、フィールド酸化膜１２１よりもチップ中央側において半導体基板１５０のおもて面のゲート絶縁膜１３７上に設けられている。ゲートポリシリコン層１１４は、ゲート絶縁膜１３７上からフィールド酸化膜１２１上へチップ端部側に延在して、ゲート金属層１１３の直下、ゲートパッド１１２の直下およびゲート連結金属層１１３ａの直下に配置され、半導体基板１５０のおもて面の第１面１５３ａの面内で終端している。ゲートポリシリコン層１１４の、ゲート金属層１１３の直下の第１部分１１４ａは、トレンチ１３６の端部でゲート電極１３８に接続されたゲートランナーである。
ゲートポリシリコン層１１４の第１部分１１４ａは、活性領域１０１の周囲を囲む。ゲートポリシリコン層１１４の第１部分１１４ａのチップ中央側の端部１１４ａ’は、フィールド酸化膜１２１の、ゲート金属層１１３の直下の第１部分１２１ａのチップ中央側の端部１２１ａ’よりもチップ中央側に位置する。ゲートポリシリコン層１１４の、ゲートパッド１１２の直下の第２部分１１４ｂの端部１１４ｂ’は、フィールド酸化膜１２１の、ゲートパッド１１２の直下の第２部分１２１ｂの端部１２１ｂ’よりもゲートパッド１１２から離れた位置で終端している。
ゲートポリシリコン層１１４の、ゲート連結金属層１１３ａの直下の第３部分１１４ｃの端部１１４ｃ’は、フィールド酸化膜１２１の、ゲート連結金属層１１３ａの直下の第３部分１２１ｃの端部１２１ｃ’よりもゲートパッド１１２から離れた位置で終端している。トレンチ１３６は、活性領域１０１において半導体基板１５０のおもて面に平行な第１方向Ｘにストライプ状に設けられ、活性領域１０１からエッジ終端領域１０２へ延在している。トレンチ１３６の端部は、深さ方向Ｚに、ゲートポリシリコン層１１４の第１部分１１４ａのチップ中央側の端部１１４ａ’に対向する。
ゲート電極１３８は、トレンチ１３６内にゲート絶縁膜１３７を介して設けられている。ゲートポリシリコン層１１４の、第１部分１１４ａのチップ中央側の端部１１４ａ’、第１部分１１４ａのチップ端部側の端部および第２，３部分１１４ｂ，１１４ｃの端部１１４ｂ’，１１４ｃ’を太い実線で図１３に示す。フィールド酸化膜１２１の第１部分１２１ａのチップ端部側の端部はチップ端部に位置する。フィールド酸化膜１２１の第１部分１２１ａのチップ中央側の端部１２１ａ’およびフィールド酸化膜１２１の第２，３部分１２１ｂ，１２１ｃの端部１２１ｂ’，１２１ｃ’を、ソースパッド１１１の外周１１１ａよりも太い破線で図１３に示す。
ゲートポリシリコン層１１４の第１部分１１４ａ上には、層間絶縁膜１２２上にゲート金属層１１３が設けられている。ゲート金属層１１３は、活性領域１０１の周囲を囲む。ゲート金属層１１３は、層間絶縁膜１２２のコンタクトホール１２２ａを介してゲートポリシリコン層１１４の第１部分１１４ａに電気的に接続され、かつゲート連結金属層１１３ａを介してゲートパッド１１２に電気的に接続されている。ゲート金属層１１３の直下の部分は、半導体基板１５０のおもて面上にゲート絶縁膜１３７、フィールド酸化膜１２１の第１部分１２１ａおよびゲートポリシリコン層１１４の第１部分１１４ａが順に積層された３層構造となっている。
そして、ゲートポリシリコン層１１４の第１部分１１４ａの端部１１４ａ’は、フィールド酸化膜１２１の第１部分１２１ａのチップ中央側の端部１２１ａ’よりもチップ中央側へ延在している。このため、上記３層構造にチップ中央側に隣接する部分は、半導体基板１５０のおもて面上にゲート絶縁膜１３７およびゲートポリシリコン層１１４の第１部分１１４ａのみが順に積層された２層構造となっている。ゲートポリシリコン層１１４の第１部分１１４ａには、フィールド酸化膜１２１上の部分とゲート絶縁膜１３７上の部分との間に、フィールド酸化膜１２１の厚さ分の段差１１５が生じている。
この段差１１５により、ゲートポリシリコン層１１４の第１部分１１４ａの表面は、フィールド酸化膜１２１の第１部分１２１ａよりもチップ中央側の部分で半導体基板１５０側へ凹んでいる。ゲートポリシリコン層１１４の第２，３部分１１４ｂ、１１４ｃの表面にも、ゲートポリシリコン層１１４の第１部分１１４ａの表面と同様に、フィールド酸化膜１２１上の部分とゲート絶縁膜１３７上の部分との間に、フィールド酸化膜１２１の厚さ分の段差１１５が生じている。ゲートポリシリコン層１１４およびフィールド酸化膜１２１は、層間絶縁膜１２２で覆われている。
ゲートポリシリコン層１１４は、層間絶縁膜１２２のコンタクトホール１２２ａを介してゲート金属層１１３に接触して電気的に接続されている。図１４，１５において、符号１４１はゲート金属層１１３であり、ゲート金属層１１３のチップ端部側の端部からチップ中央側の端部までの部分を示している。符号１４２は層間絶縁膜１２２のコンタクトホール１２２ａである。このコンタクトホール１２２ａには、ゲート金属層１１３とゲートポリシリコン層１１４とのコンタクトが形成される。符号１４３はゲート金属層１１３とソースパッド１１１との間の部分である。
符号１４３と符号１４４との境界はソースパッド１１１の端部位置である。符号１４４と符号１４５との境界はフィールド酸化膜１２１の第１部分１２１ａのチップ中央側の端部１２１ａ’位置である。符号１４５は、半導体基板１５０のおもて面上にゲート絶縁膜１３７およびゲートポリシリコン層１１４が順に積層された構造となっている箇所である。符号１４６は、ゲートポリシリコン層１１４の第１部分１１４ａのチップ中央側の端部１１４ａ’から、ゲートポリシリコン層１１４の第１部分１１４ａを覆う層間絶縁膜１２２のチップ中央側の端部までの部分である。
半導体基板１５０は、ｎ+型出発基板（不図示）上にｎ-型半導体層１５１およびｐ型半導体層１５２を順にエピタキシャル成長させたエピタキシャル基板である。ｎ-型半導体層１５１は、ｎ-型ドリフト領域１３１を構成する。ｐ型半導体層１５２は、チップ端部側の部分がエッチングにより除去され、チップ中央にメサ（台形）状に残っている。ｐ型半導体層１５２のチップ端部側の部分が除去されていることで、エッジ終端領域１０２における半導体基板１５０のおもて面に段差１５３が形成されている。段差１５３のメサエッジ１５３ｃには、メサ状に残されたｐ型半導体層１５２の側面が露出されている。
半導体基板１５０のおもて面は、この段差１５３を境にして、チップ中央側の第１面１５３ａよりもチップ端部側の第２面１５３ｂでドレイン電極（不図示）側に凹んでいる。ｐ型半導体層１５２は、ｐ型ベース領域１３２を構成する。すなわち、ｐ型ベース領域１３２は、活性領域１０１からエッジ終端領域１０２の段差１５３のメサエッジ１５３ｃまで延在している。段差１５３のメサエッジ１５３ｃとは、半導体基板１５０のおもて面のうち、段差１５３よりもチップ中央側の第１面１５３ａと、段差１５３よりもチップ端部側の凹んだ第２面１５３ｂと、をつなぐ面である。
ｐ型半導体層１５２（ｐ型ベース領域１３２）の、エッジ終端領域１０２の部分には、層間絶縁膜１２２のコンタクトホール１２２ｂにおいてソース電極１３９とオーミック接触するｐ++型コンタクト領域１３５（以下、エッジｐ++型コンタクト領域１３５’とする）が活性領域１０１から延在している。エッジｐ++型コンタクト領域１３５’は、ゲートポリシリコン層１１４の第１部分１１４ａよりもチップ端部側へ延在し、段差１５３のメサエッジ１５３ｃよりもチップ中央側で終端している。エッジｐ++型コンタクト領域１３５’は、ゲートパッド１１２の直下にも延在している。
段差１５３のメサエッジ１５３ｃからエッジｐ++型コンタクト領域１３５’までの距離ｄ１０１は１５μｍである。ゲートポリシリコン層１１４の第１部分１１４ａとエッジｐ++型コンタクト領域１３５’とのチップ端部側の端部間の距離ｄ１０２は２μｍである。ゲートポリシリコン層１１４の第１部分１１４ａのチップ端部側の端部からフィールド酸化膜１２１の第１部分１２１ａのチップ中央側の端部１２１ａ’までの距離ｄ１０３は７３μｍである。ゲート金属層１１３からソースパッド１１１までの距離ｄ１０４は１０μｍである。ゲート金属層１１３の幅ｄ１０５は３６μｍである。
ｎ-型半導体層１５１の、半導体基板１５０のおもて面の第２面１５３ｂを形成する部分の表面領域にイオン注入によりｐ-型領域１６３が選択的に形成されている。ｐ-型領域１６３は、ソース電極１３９に電気的に接続され、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造を構成する。ｐ-型領域１６３は、活性領域１０１の周囲を囲む。ｐ-型領域１６３と活性領域１０１との間には、ｐ型ベース領域１３２よりもドレイン電極に近い位置に、深さ方向Ｚに互いに対向して互い隣接するｐ+型領域１６２ａ’，１６２ｂ’が設けられている。
ｐ+型領域１６２ａ’は、ｐ-型領域１６３およびｐ+型領域１６２ｂ’に接する。ｐ+型領域１６２ｂ’は、ｐ-型領域１６３およびｐ型ベース領域１３２に接する。ｐ+型領域１６２ａ’，１６２ｂ’は、活性領域１０１の周囲を囲む。ｐ+型領域１６２ａ’，１６２ｂ’は、ゲートパッド１１２の直下へ延在している。ｐ+型領域１６２ａ’，１６２ｂ’は、活性領域１０１のｐ+型領域１６２ａ，１６２ｂと同時に形成される。活性領域１０１のｐ+型領域１６１，１６２ａ，１６２ｂは、ＭＯＳＦＥＴのオフ時に空乏化して、トレンチ１３６の底面にかかる電界を緩和させる機能を有する。
ｐ+型領域１６１は、ｐ型ベース領域１３２よりもドレイン電極に近い位置に、ｐ型ベース領域１３２と離れて複数設けられている。ｐ+型領域１６１は、深さ方向Ｚにトレンチ１３６の底面に対向する。ｐ+型領域１６２ａ，１６２ｂは、互いに隣り合うトレンチ１３６間に、トレンチ１３６およびｐ+型領域１６１と離れて設けられている。ｐ+型領域１６２ａは、ｐ型ベース領域１３２よりもドレイン電極に近い位置に、ｐ型ベース領域１３２と離れて設けられている。ｐ+型領域１６２ｂは、ｐ型ベース領域１３２とｐ+型領域１６２ａとの間に設けられ、ｐ型ベース領域１３２およびｐ+型領域１６２ａに接する。
ソース電極１３９は、層間絶縁膜１２２のコンタクトホール１２２ｂ内においてｎ+型ソース領域１３４およびｐ++型コンタクト領域１３５にオーミック接触している。ソース電極１３９は、層間絶縁膜１２２のコンタクトホール１２２ｂ内においてソースパッド１１１に接続されている。半導体基板１５０の裏面側には、ｎ+型ドレイン領域およびドレイン電極が設けられている。符号１２３は、パッシベーション膜である。符号１３３は、ｎ-型ドリフト領域１３１の内部に設けられて、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）となるｎ型領域である。
このような従来のＳｉＣ−ＭＯＳＦＥＴとして、エッジ終端領域のゲート金属層と、半導体基板のおもて面上を活性領域からゲート金属層の直下まで延在するゲート絶縁膜と、の間においてゲート絶縁膜上にゲートポリシリコン層を設けた装置が提案されている（例えば、下記特許文献１〜３参照。）。下記特許文献１では、活性領域のコーナー部（矩形の頂点）に電荷（ホール）引き抜きのためのｐ型領域を配置することで、ｐ型ベース領域とゲートランナーとの間のフィールド酸化膜にエッジ終端領域で発生した電荷による電界がかからない構造として、フィールド酸化膜での絶縁破壊を防止している。
下記特許文献２では、活性領域とエッジ終端領域の耐圧構造との間に、深さ方向に、段差のメサエッジに対向するようにｐ型リサーフ領域を配置することで、活性領域と耐圧構造との間に電界集中する箇所が発生しない構造とし、耐圧低下を抑制している。下記特許文献３では、層間絶縁膜の厚さをエッジ終端領域上の部分よりも活性領域上の部分で薄くし、層間絶縁膜のエッジ終端領域上の部分の厚さをエッジ終端領域の電界分布に影響を与えない厚さに設計することで、ソースパッドを平坦化するとともに、耐圧特性の変動や当該変動による耐圧不良を防止している。
特開２０１８−２０６８７３号公報 特開２０１８−１１７０１６号公報 特開２０１４−１７５３１４号公報
しかしながら、従来の炭化珪素半導体装置１１０（図１３〜１６参照）では、高温（例えば１７５℃程度）中でドレイン−ソース間に１２００Ｖの電圧を印加して、ゲート−ソース間に負バイアスとなるように電圧を印加する信頼性試験で、目標測定時間とする１０００時間に対し、５００時間程度の測定時間で破壊することが確認された。そこで、破壊が起こった炭化珪素半導体装置１１０に対し、エミッション顕微鏡（ＥＭＳ：Ｅｍｉｓｓｉｏｎ Ｍｉｃｒｏ Ｓｃｏｐｅ）を用いた発光解析による断面分析を行った。
この発光解析による断面分析の結果、フィールド酸化膜１２１の第１部分１２１ａのチップ中央側の端部１２１ａ’およびフィールド酸化膜１２１の第２，３部分１２１ｂ，１２１ｃの端部１２１ｂ’，１２１ｃ’にチップ中央側に隣接する、半導体基板１５０のおもて面上にゲート絶縁膜１３７およびゲートポリシリコン層１１４が順に積層された２層構造の箇所１４５内でリーク電流の発生を示す発光１７０が観測され、当該発光１７０の箇所で、ゲート絶縁膜１３７が絶縁破壊することが確認された（図１４，１５）。
この２層構造の箇所１４５内で破壊が起こる理由は、上記所定条件で電圧を印加すると、ゲートポリシリコン層１１４の、第１部分１１４ａのチップ中央側の端部１１４ａ’および第２，３部分１１４ｂ，１１４ｃの端部１１４ｂ’，１１４ｃ’に電界集中が起こるからであると推測される。オフ時にエッジ終端領域１０２で発生してエッジｐ++型コンタクト領域１３５’を通ってソース電極１３９へ引き抜かれるホール電流の一部がリーク電流となって電界集中箇所においてゲート絶縁膜１３７へ注入されて絶縁破壊が起こる。
この発明は、上述した従来技術による問題点を解消するため、絶縁破壊を防止することができる炭化珪素半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。活性領域において、炭化珪素からなる半導体基板のおもて面側に、絶縁ゲート型バイポーラトランジスタの金属−酸化膜−半導体の３層構造からなる絶縁ゲート構造が設けられている。第１導電型半導体層は、前記半導体基板を構成し、かつ前記絶縁ゲート型バイポーラトランジスタのドリフト領域を構成する。第２導電型半導体層は、前記半導体基板のおもて面と前記第１導電型半導体層との間に設けられて前記半導体基板を構成し、かつ前記絶縁ゲート型バイポーラトランジスタのベース領域を構成する。
トレンチは、前記半導体基板のおもて面側に設けられ、前記半導体基板のおもて面に平行な第１方向に延在する。前記絶縁ゲート型バイポーラトランジスタのゲート電極は、前記トレンチの内部に絶縁膜を介して設けられている。前記活性領域の周囲を囲む終端領域において、前記半導体基板のおもて面の表面領域に、前記第２導電型半導体層よりも不純物濃度の高い第２導電型高濃度領域が設けられている。前記第２導電型高濃度領域は、前記第２導電型半導体層との不純物濃度の異なる第２導電型接合を形成する。前記半導体基板のおもて面上に前記絶縁膜を介して第１ゲートポリシリコン層が設けられている。
前記第１ゲートポリシリコン層は、深さ方向に前記絶縁膜を介して前記第２導電型高濃度領域に対向し、前記活性領域の周囲を矩形状に囲む。前記第１ゲートポリシリコン層は、前記トレンチの端部において前記ゲート電極に電気的に接続されている。前記終端領域において前記半導体基板のおもて面上に前記絶縁膜を介してフィールド酸化膜が設けられている。前記フィールド酸化膜は、外側から内側へ延在し、前記第１ゲートポリシリコン層の周囲を矩形状に囲む。前記フィールド酸化膜の４辺のうちの少なくとも、前記第１方向と直交する第２方向に平行な箇所は、前記第１ゲートポリシリコン層よりも外側で終端している。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記フィールド酸化膜の前記第１方向に平行な２辺のうちの少なくとも一方の辺に沿った箇所は、前記第２方向に、前記第１ゲートポリシリコン層の内側の端部と同じ位置まで内側へ延在していることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記フィールド酸化膜の前記第１方向に平行な箇所は、前記第２方向に、前記第１ゲートポリシリコン層の内側の端部と同じ位置まで内側へ延在していることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型高濃度領域は、前記第２導電型半導体層よりも内側で終端している。前記フィールド酸化膜の少なくとも前記第２方向に平行な箇所の内側の端部は、前記第２導電型接合よりも外側で、深さ方向に前記絶縁膜を介して前記第２導電型半導体層に対向することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１ゲートポリシリコン層の外側の端部は、前記第２導電型高濃度領域の面内に位置することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１ゲートポリシリコン層の表面全面にわたって平坦であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、第２ゲートポリシリコン層およびゲートパッドをさらに備える。前記第２ゲートポリシリコン層は、前記活性領域において、前記半導体基板のおもて面上に前記絶縁膜を介して設けられ、前記第１ゲートポリシリコン層に連結されている。前記ゲートパッドは、前記第２ゲートポリシリコン層の上に層間絶縁膜を介して設けられ、前記第２ゲートポリシリコン層に電気的に接続されている。前記フィールド酸化膜は、前記半導体基板のおもて面と前記第２ゲートポリシリコン層との間に配置されていないことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記絶縁膜は、高温酸化膜または熱酸化膜であり、前記フィールド酸化膜は、酸化シリコン膜である。前記フィールド酸化膜の厚さは、前記絶縁膜の厚さよりも厚いことを特徴とする。
本発明にかかる炭化珪素半導体装置によれば、ゲートポリシリコン層の表面にフィールド酸化膜による段差は生じていないことで、ゲートポリシリコン層の内側の端部付近での電界集中が生じないため、絶縁破壊を防止することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の矩形枠Ａを拡大して示す平面図である。 図２の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態４にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図７の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 実施の形態５にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 実施の形態５にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 実施の形態５にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 実施の形態５にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１３の矩形枠ＡＡを拡大して示す平面図である。 図１４の切断線ＢＢ−ＢＢ’における断面構造を示す断面図である。 図１３の切断線ＣＣ−ＣＣ’における断面構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の矩形枠Ａを拡大して示す平面図である。半導体基板５０のコーナー部（略矩形状の平面形状の半導体基板（半導体チップ）５０の１つの頂点）側の頂点Ａ１と、半導体基板５０の中央側の頂点Ａ２と、を一組の対頂点とする矩形枠Ａで囲む部分はエッジ終端領域２の一部である。図３は、図２の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図４は、図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。
図１〜４に示す実施の形態１にかかる炭化珪素半導体装置１０は、活性領域１の周囲を囲むエッジ終端領域２に、ゲート金属層１３およびゲートポリシリコン（ｐｏｌｙ−Ｓｉ）層１４を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴである。活性領域１は、素子がオン状態のときに電流が流れる領域である。エッジ終端領域２は、活性領域１と半導体基板５０の端部との間の領域であり、半導体基板５０のおもて面側の電界を緩和し耐圧を保持するための領域である。エッジ終端領域２には、接合終端拡張（ＪＴＥ）構造等の耐圧構造が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
活性領域１において半導体基板５０のおもて面の後述する第１面５３ａ上に、ソースパッド１１およびゲートパッド１２が互いに離れて設けられている。ソースパッド１１は、一部が内側に凹んだ略矩形状の平面形状を有する。ソースパッド１１は、活性領域１の大半の表面積を占めており、活性領域１からエッジ終端領域２まで延在している。ソースパッド１１の外周１１ａを、後述するフィールド酸化膜２１よりも細い破線で図１に示す。ゲートパッド１２は、ソースパッド１１の凹部に配置され、ソースパッド１１に３辺を囲まれた略矩形状の平面形状を有する。
活性領域１において、半導体基板５０のおもて面側には、ＭＯＳゲート構造を構成する各部が設けられている。半導体基板５０は、ｎ+型出発基板５４上にｎ-型半導体層５１およびｐ型半導体層５２を順にエピタキシャル成長させたエピタキシャル基板である。半導体基板５０の、ｐ型半導体層５２側の主面をおもて面とし、ｎ+型出発基板５４側の主面（ｎ+型出発基板５４の裏面）を裏面とする。半導体基板５０のチップサイズは、例えば３．８ｍｍ角であってもよい。ＭＯＳゲート構造は、ｐ型ベース領域３２、ｎ+型ソース領域３４、ｐ++型コンタクト領域３５、トレンチ３６、ゲート絶縁膜３７およびゲート電極３８で構成される。
ｎ+型出発基板５４は、ｎ+型ドレイン領域４０を構成する。ｎ-型半導体層５１は、ｎ-型ドリフト領域３１を構成する。ｎ-型ドリフト領域３１の内部に、ｎ型領域３３およびｐ+型領域６１，６２ａ，６２ｂが設けられていてもよい。ｎ型領域３３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ）である。ｎ型領域３３は、互いに隣り合うｐ+型領域６１，６２ａ間に設けられている。ｎ型領域３３は、エッジ終端領域２まで延在していてもよく、この場合には例えば段差５３のメサエッジ５３ｃよりもチップ中央側（内側）で終端する。ｐ+型領域６１，６２ａ，６２ｂは、ＭＯＳＦＥＴのオフ時に空乏化して、トレンチ３６の底面にかかる電界を緩和させる機能を有する。
ｐ+型領域６１は、ｐ型ベース領域３２よりもドレイン電極１５に近い位置に、ｐ型ベース領域３２と離れて設けられている。ｐ+型領域６１は、深さ方向Ｚにトレンチ３６の底面に対向する。ｐ+型領域６２ａ，６２ｂは、互いに隣り合うトレンチ３６間に、トレンチ３６およびｐ+型領域６１と離れて設けられている。ｐ+型領域６２ａは、ｐ型ベース領域３２よりもドレイン電極１５に近い位置に、ｐ型ベース領域３２と離れて設けられている。ｐ+型領域６２ｂは、ｐ型ベース領域３２とｐ+型領域６２ａとの間に設けられ、ｐ型ベース領域３２およびｐ+型領域６２ａに接する。
ｐ型半導体層５２は、端部（以下、チップ端部とする）側の部分がエッチングにより除去され、チップ中央にメサ（台形）状に残っている。ｐ型半導体層５２のチップ端部側（外側）の部分が除去されていることで、エッジ終端領域２における半導体基板５０のおもて面には、段差５３が形成されている。段差５３のメサエッジ５３ｃには、メサ状に残されたｐ型半導体層５２の側面が露出されている。半導体基板５０のおもて面は、この段差５３を境にして、活性領域１側（以下、チップ中央側とする）の第１面５３ａよりもチップ端部側の第２面５３ｂで後述するドレイン電極１５側に凹んでいる。
ｐ型半導体層５２は、ｐ型ベース領域３２を構成する。すなわち、ｐ型ベース領域３２は、活性領域１からエッジ終端領域２の段差５３のメサエッジ５３ｃまで延在している。段差５３のメサエッジ５３ｃとは、半導体基板５０のおもて面のうち、段差５３よりもチップ中央側の第１面５３ａと、段差５３よりもチップ端部側の凹んだ第２面５３ｂと、をつなぐ面である。活性領域１において、半導体基板５０のおもて面の第１面５３ａとｐ型ベース領域３２との間に、ｐ型ベース領域３２に接して、ｎ+型ソース領域３４およびｐ++型コンタクト領域３５がそれぞれ選択的に設けられている。
トレンチ３６は、ｎ+型ソース領域３４およびｐ型ベース領域３２を貫通してｎ-型ドリフト領域３１に達する。トレンチ３６は、ゲートパッド１２の直下には設けられていない。トレンチ３６は、半導体基板５０のおもて面に平行な第１方向Ｘにストライプ状に、活性領域１からエッジ終端領域２へ延在している。トレンチ３６の端部は、深さ方向Ｚに、ゲートポリシリコン層１４の後述する第１部分１４ａのチップ中央側の端部１４ａ’に対向する。また、トレンチ３６の端部は、深さ方向Ｚに、ゲートポリシリコン層１４の後述する第２，３部分１４ｂ，１４ｃの端部１４ｂ’，１４ｃ’に対向する。
トレンチ３６の内部には、ゲート絶縁膜３７を介してポリシリコンからなるゲート電極３８が設けられている。ゲート絶縁膜３７は、例えば、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜であってもよいし、熱酸化膜であってもよい。ゲート電極３８は、例えばポリシリコン層である。ゲート電極３８は、トレンチ３６の端部において、ゲートポリシリコン層１４の第１〜３部分１４ａ〜１４ｃのいずれかに連結されている。ゲート電極３８を覆うように、半導体基板５０のおもて面の全面に層間絶縁膜２２が設けられている。層間絶縁膜２２として、例えばＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）およびＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）が順に積層されていてもよい。
ソース電極３９は、層間絶縁膜２２のコンタクトホール２２ｂ内においてｎ+型ソース領域３４およびｐ++型コンタクト領域３５にオーミック接触し、かつソースパッド１１に接続されている。ソースパッド１１は、層間絶縁膜２２のコンタクトホール２２ｂに埋め込むように層間絶縁膜２２上に設けられ、活性領域１における半導体基板５０のおもて面の第１面５３ａの、ゲートパッド１２を除く部分のほぼ全面を覆う。ゲートパッド１２は、層間絶縁膜２２上に設けられ、活性領域１における半導体基板５０のおもて面の第１面５３ａの一部を覆う。ゲートパッド１２には、ゲートポリシリコン層１４を介してすべてのゲート電極３８が電気的に接続されている。
エッジ終端領域２において半導体基板５０のおもて面上に、活性領域１のトレンチ３６の内壁からゲート絶縁膜３７が延在している。半導体基板５０のおもて面の第２面５３ｂのゲート絶縁膜３７に接してフィールド酸化膜２１が設けられている。フィールド酸化膜２１は、チップ端部からチップ中央側へ延在し、半導体基板５０のおもて面の第１面５３ａ上においてゲートポリシリコン層１４の第１部分１４ａよりもチップ端部側で終端している。フィールド酸化膜２１は、ゲートポリシリコン層１４と離れて配置され、ゲートポリシリコン層１４の第１部分１４ａの周囲を囲む。
フィールド酸化膜２１のチップ中央側の端部２１ａは、段差５３のメサエッジ５３ｃよりもチップ中央側で、かつ後述するエッジｐ++型コンタクト領域３５’よりもチップ端部側に位置する。すなわち、フィールド酸化膜２１のチップ中央側の端部２１ａは、段差５３のメサエッジ５３ｃとエッジｐ++型コンタクト領域３５’との間４４において、半導体基板５０のおもて面の第１面５３ａに露出されたｐ型ベース領域３２上に位置する。これにより、ｐ++型コンタクト領域３５’上でフィールド酸化膜２１が絶縁破壊することを防止することができる。
フィールド酸化膜２１のチップ中央側の端部２１ａの位置は、段差５３のメサエッジ５３ｃとエッジｐ++型コンタクト領域３５’との間４４で設計条件に合わせて種々変更可能である。具体的には、段差５３のメサエッジ５３ｃからエッジｐ++型コンタクト領域３５’までの距離ｄ１は設計仕様により予め決定されており、例えば１５μｍ程度である。この場合、フィールド酸化膜２１のチップ中央側の端部２１ａは、段差５３のメサエッジ５３ｃからチップ中央側に０．５μｍよりも大きく離れた位置で、かつ段差５３のメサエッジ５３ｃからチップ中央側に１５μｍ未満となる位置で終端している。
フィールド酸化膜２１のチップ中央側の端部２１ａが段差５３のメサエッジ５３ｃからチップ中央側へ延在する距離ｄ３が１３μｍである場合、フィールド酸化膜２１のチップ中央側の端部２１ａからエッジｐ++型コンタクト領域３５’までの距離ｄ３’は２μｍとなる。また、距離ｄ３が１０μｍである場合、フィールド酸化膜２１のチップ中央側の端部２１ａからエッジｐ++型コンタクト領域３５’までの距離ｄ３’は５μｍとなる。フィールド酸化膜２１は、他の絶縁膜と比べて、バンドギャップが高く、かつ耐熱性の高い例えば酸化シリコン（ＳｉＯ2）膜であることがよい。フィールド酸化膜２１の厚さは、ゲート絶縁膜３７の厚さよりも厚い。
ゲートポリシリコン層１４は、フィールド酸化膜２１よりもチップ中央側において半導体基板５０のおもて面のゲート絶縁膜３７上に設けられている。ゲートポリシリコン層１４は、ゲート金属層１３の直下、ゲートパッド１２の直下、および、ゲートパッド１２とゲート金属層１３とを連結する金属層（以下、ゲート連結金属層とする）１３ａの直下に配置され、半導体基板５０のおもて面の第１面５３ａの面内で終端している。ゲートポリシリコン層１４の全体がエッジｐ++型コンタクト領域３５’の面内に位置している。なお、図面ではゲート絶縁膜３７が熱酸化で形成される場合を想定して記載している。通常、フィールド酸化膜２１の形成工程はゲート絶縁膜３７の形成工程よりも前の工程であるので、ゲート絶縁膜３７がＨＴＯ膜の場合、フィールド酸化膜２１とゲート絶縁膜３７との上下の積層関係が入れ替わることになる。
ゲートポリシリコン層１４の、ゲート金属層１３の直下の第１部分１４ａは、トレンチ３６の端部でゲート電極３８に接続されたゲートランナーである。ゲートポリシリコン層１４の第１部分１４ａは、深さ方向Ｚにゲート金属層１３の全体に対向し、活性領域１の周囲を囲む。ゲートポリシリコン層１４の第１部分１４ａのチップ中央側の端部１４ａ’は、チップ中央側へ延在し、深さ方向Ｚにソースパッド１１の外周１１ａに対向する位置で終端している。ゲートポリシリコン層１４の第１部分１４ａのチップ端部側の端部は、後述するエッジｐ++型コンタクト領域３５’の面内に位置する。例えば、ゲートポリシリコン層１４の第１部分１４ａとエッジｐ++型コンタクト領域３５’とのチップ端部側の端部間の距離ｄ２は２μｍ程度である。
ゲートポリシリコン層１４の、ゲートパッド１２の直下の第２部分１４ｂは、深さ方向Ｚにゲートパッド１２の全体に対向する。ゲートポリシリコン層１４の第２部分１４ｂの端部１４ｂ’は、半導体基板５０のおもて面に平行な方向（第１，２方向Ｘ，Ｙ）にゲートパッド１２から離れる方向へ延在し、深さ方向Ｚにソースパッド１１の外周１１ａに対向する位置で終端している。ゲートポリシリコン層１４の、ゲート連結金属層１３ａの直下の第３部分１４ｃは、深さ方向Ｚにゲート連結金属層１３ａの全体に対向する。ゲートポリシリコン層１４の第３部分１４ｃの端部１４ｃ’は、半導体基板５０のおもて面に平行な方向（図１では第１方向Ｘ）にゲート連結金属層１３ａから離れる方向へ延在し、深さ方向Ｚにソースパッド１１の外周１１ａに対向する位置で終端している。
ゲートポリシリコン層１４の内周の平面形状は、ソースパッド１１の外周１１ａよりも若干小さく、ソースパッド１１の外周１１ａと同じ平面形状である。ゲートポリシリコン層１４の外周の平面形状は、フィールド酸化膜２１の内周よりも若干小さい矩形状である。ゲートポリシリコン層１４の、第１部分１４ａのチップ中央側の端部１４ａ’、第１部分１４ａのチップ端部側の端部および第２，３部分１４ｂ，１４ｃの端部１４ｂ’，１４ｃ’を太い実線で図１に示す。フィールド酸化膜２１のチップ中央側の端部２１ａを、ソースパッド１１の外周１１ａよりも太い破線で図１に示す。フィールド酸化膜２１のチップ端部側の端部はチップ端部に位置する。
ゲートポリシリコン層１４の第１部分１４ａ上には、層間絶縁膜２２上にゲート金属層１３が設けられている。ゲート金属層１３は、活性領域１の周囲を囲む。ゲート金属層１３は、層間絶縁膜２２のコンタクトホール２２ａを介してゲートポリシリコン層１４の第１部分１４ａに電気的に接続され、かつゲート連結金属層１３ａを介してゲートパッド１２に電気的に接続されている。ゲート金属層１３の直下の部分は、ゲートポリシリコン層１４の第１部分１４ａの全体にわたって、半導体基板５０のおもて面の第１面５３ａ上にゲート絶縁膜３７およびゲートポリシリコン層１４の第１部分１４ａが順に積層された２層構造となっている。すなわち、ゲートポリシリコン層１４の第１部分１４ａでは、ゲートポリシリコン層１４と半導体基板５０のおもて面の第１面５３ａとの間に存在する絶縁膜の膜厚（厚さ）は、活性領域１においてトレンチ３６の内部に形成されているゲート絶縁膜３７と同じ膜厚となっている。同じ膜厚とは、同一の製造工程で形成されていれば十分であり、面内ばらつきの範囲である±１０％の膜厚ばらつきまで包含される。
ゲートポリシリコン層１４の第２部分１４ｂにおいても、ゲートポリシリコン層１４の第２部分１４ｂの全体にわたって、半導体基板５０のおもて面の第１面５３ａ上にゲート絶縁膜３７およびゲートポリシリコン層１４の第２部分１４ｂが順に積層された２層構造となっている。ゲートポリシリコン層１４の第３部分１４ｃにおいても、ゲートポリシリコン層１４の第３部分１４ｃの全体にわたって、半導体基板５０のおもて面の第１面５３ａ上にゲート絶縁膜３７およびゲートポリシリコン層１４の第３部分１４ｃが順に積層された２層構造となっている。
このようにゲートポリシリコン層１４に深さ方向Ｚにフィールド酸化膜２１が対向していない。このため、ゲートポリシリコン層１４の表面はゲートポリシリコン層１４全体にわたって平坦であり、ゲートポリシリコン層１４の表面に従来構造のようなフィールド酸化膜１２１による段差１１５（図１５，１６）は生じていない。ゲートポリシリコン層１４と半導体基板５０のおもて面の第１面５３ａとの間の絶縁膜はゲート絶縁膜３７のみであるため、上記条件での電圧印加時に、ゲートポリシリコン層１４の、第１部分１４ａのチップ中央側の端部１４ａ’および第２，３部分１４ｂ，１４ｃの端部１４ｂ’，１４ｃ’で従来構造のように電界集中が起きない。
ゲートポリシリコン層１４およびフィールド酸化膜２１は、層間絶縁膜２２で覆われている。ゲートポリシリコン層１４は、層間絶縁膜２２のコンタクトホール２２ａを介してゲート金属層１３に電気的に接続されている。層間絶縁膜２２のコンタクトホール２２ａには、ゲート金属層１３とゲートポリシリコン層１４とのコンタクトが形成される。図３の符号４１〜４９は、それぞれ図２の符号４１〜４４，４４’，４５〜４９に対応している。ゲート金属層１３からソースパッド１１までの距離ｄ４は、例えば１０μｍ程度である。ゲート金属層１３の幅ｄ５は、例えば３６μｍ程度である。上述した各部間の距離ｄ１〜ｄ４およびゲート金属層１３の幅ｄ５は設計仕様により決定され、半導体基板５０のチップサイズに依存しない。
エッジ終端領域２において、半導体基板５０のおもて面の第１面５３ａとｐ型ベース領域３２との間には、活性領域１からｐ++型コンタクト領域３５（以下、エッジｐ++型コンタクト領域３５’とする）が延在している。エッジｐ++型コンタクト領域３５’は、ゲートポリシリコン層１４の第１部分１４ａよりもチップ端部側へ延在し、フィールド酸化膜２１のチップ中央側の端部２１ａよりもチップ中央側で終端している。エッジｐ++型コンタクト領域３５’は、層間絶縁膜２２のコンタクトホール２２ｂにおいてソース電極３９とオーミック接触している。
エッジｐ++型コンタクト領域３５’とソース電極３９とのコンタクト（電気的接触部）は、オフ時にエッジ終端領域２で発生したホール電流を、エッジｐ++型コンタクト領域３５’を介してソース電極３９へ引き抜くためのコンタクトである。エッジｐ++型コンタクト領域３５’は、例えば、ゲートパッド１２の直下にも延在している。ｎ-型半導体層５１の、半導体基板５０のおもて面の第２面５３ｂを形成する部分の表面領域にイオン注入によりｐ-型領域６３が選択的に形成されている。ｐ-型領域６３は、ソース電極３９に電気的に接続され、接合終端拡張（ＪＴＥ）構造等の耐圧構造を構成する。ｐ-型領域６３は、活性領域１の周囲を囲む。
ｐ-型領域６３と活性領域１との間には、ｐ型ベース領域３２よりもドレイン電極１５に近い位置に、深さ方向Ｚに互いに対向して互い隣接するｐ+型領域６２ａ’，６２ｂ’が設けられている。ｐ+型領域６２ａ’は、ｐ-型領域６３およびｐ+型領域６２ｂ’に接する。ｐ+型領域６２ｂ’は、ｐ-型領域６３およびｐ型ベース領域３２に接する。ｐ+型領域６２ａ’，６２ｂ’は、活性領域１の周囲を囲む。ｐ+型領域６２ａ’，６２ｂ’は、例えば、ゲートパッド１２の直下へ延在している。ｐ+型領域６２ａ’，６２ｂ’は、活性領域１のｐ+型領域６２ａ，６２ｂと同時に形成される。
半導体基板５０のおもて面は、パッシベーション保護膜２３で覆われている。半導体基板５０の裏面の全面にドレイン電極１５が設けられ、ｎ+型ドレイン領域４０（ｎ+型出発基板５４）に電気的に接続されている。
以上、説明したように、実施の形態１によれば、フィールド酸化膜のチップ中央側の端部がゲートポリシリコン層の第１部分よりもチップ端部側で終端していることで、ゲートポリシリコン層の表面にフィールド酸化膜による段差は生じておらず、ゲートポリシリコン層の表面全体にわたって平坦になっている。このため、上記所定条件での電圧印加時に、従来構造で生じたゲートポリシリコン層の、第１部分のチップ中央側の端部での電界集中は生じない。したがって、オフ時にエッジ終端領域で発生してエッジｐ++型コンタクト領域を通ってソース電極へ引き抜かれるホール電流の一部（リーク電流）が当該ホール電流の引き抜きのためのコンタクト付近でゲート絶縁膜へ注入されない。このため、ゲート絶縁膜の絶縁破壊を防止することができる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図５は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置７１が実施の形態１にかかる炭化珪素半導体装置１０（図１〜４参照）と異なる点は、エッジ終端領域２における半導体基板５０のおもて面を覆うフィールド酸化膜が設けられていない点である。実施の形態２にかかる炭化珪素半導体装置７１の平面構造は、図１，２からフィールド酸化膜２１を除いたものと同様である。図５は、図２の切断線Ｂ−Ｂ’における断面構造に相当する。
以上、説明したように、実施の形態２によれば、フィールド酸化膜を設けないことによっても、ゲートポリシリコン層の表面に段差が生じないため、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図６は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置７２が実施の形態１にかかる炭化珪素半導体装置１０（図１〜４参照）と異なる点は、段差５３のメサエッジ５３ｃ’が半導体基板５０のおもて面の第１面５３ａに対して鈍角をなすように傾斜している点である。実施の形態３にかかる炭化珪素半導体装置７２の平面構造は、図１，２と同様である。図６は、図２の切断線Ｂ−Ｂ’における断面構造に相当する。
実施の形態３においては、フィールド酸化膜２１’およびゲート絶縁膜３７’は、段差５３のメサエッジ５３ｃ’上において当該メサエッジ５３ｃ’の傾斜に沿って傾斜して配置される。これによって、フィールド酸化膜２１’をメサエッジ５３ｃ’に均一に堆積することができ、信頼性が向上する。このため、フィールド酸化膜２１’の加工精度のばらつき等によって、フィールド酸化膜２１’のチップ中央側の端部２１ａ’がチップ中央側へ移動してエッジｐ++型コンタクト領域３５’上に位置することや、フィールド酸化膜２１’のチップ中央側の端部２１ａ’がチップ端部側へ移動して段差５３のメサエッジ５３ｃ’上に位置すること、を防止することができる。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、段差のメサエッジを半導体基板のおもて面の第１，２面に対して鈍角をなすように傾斜させることで、段差のメサエッジから半導体基板のおもて面の第１面へ延在するフィールド酸化膜のチップ中央側の端部の位置を、段差のメサエッジとエッジｐ++型コンタクト領域との間において、半導体基板のおもて面の第１面に露出されたｐ型ベース領域上に精度よく設定することができる。
（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図７は、実施の形態４にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図８は、図７の切断線Ｄ−Ｄ’における断面構造を示す断面図である。実施の形態４にかかる炭化珪素半導体装置７３が実施の形態１にかかる炭化珪素半導体装置１０（図１〜４参照）と異なる点は、フィールド酸化膜２１のチップ中央側の第１方向Ｘに平行な端部２１ｂが、ゲートポリシリコン層１４の第１部分１４ａのチップ中央側の端部１４ａ’と同じ位置にある点である。
具体的には、フィールド酸化膜２１の第１方向Ｘに平行な箇所のチップ中央側の端部２１ｂは、半導体基板５０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに、ゲートポリシリコン層１４の第１部分１４ａの第１方向Ｘに平行な箇所のチップ中央側の端部１４ａ’と同じ位置までチップ中央側へ延在されている。このため、ゲートポリシリコン層１４の第１部分１４ａの第１方向Ｘに平行な箇所において、ゲートポリシリコン層１４の第１部分１４ａの表面にフィールド酸化膜２１による段差は生じていない。図７には、フィールド酸化膜２１のチップ中央側の端部２１ａ，２１ｂを、ソースパッド１１の外周１１ａよりも太い破線で示す。
このようにフィールド酸化膜２１の第１方向Ｘに平行な箇所のチップ中央側の端部２１ｂは、ゲートポリシリコン層１４の第１部分１４ａの第１方向Ｘに平行な箇所において、ゲートポリシリコン層１４の第１部分１４ａの表面にフィールド酸化膜２１による段差が生じないように、ゲートポリシリコン層１４の第１部分１４ａよりもチップ中央側へ延在していればよい。このため、フィールド酸化膜２１の第１方向Ｘに平行な箇所のチップ中央側の端部２１ｂは、ゲートポリシリコン層１４の第１部分１４ａの第１方向Ｘに平行な箇所のチップ中央側の端部１４ａ’よりも若干チップ中央側へ延在していてもよい。
一方、ゲートポリシリコン層１４の第１部分１４ａの第２方向Ｙに平行な箇所は、深さ方向Ｚにトレンチ３６の端部に対向する箇所である。このフィールド酸化膜２１の第２方向Ｙに平行な箇所のチップ中央側の端部２１ａは、実施の形態１と同様にゲートポリシリコン層１４の第１部分１４ａの第２方向Ｙに平行な箇所よりもチップ端部側で終端している。このため、ゲートポリシリコン層１４の第１部分１４ａの第２方向Ｙに平行な箇所において、ゲートポリシリコン層１４の第１部分１４ａの表面にフィールド酸化膜２１による段差は生じていない。
すなわち、ゲート金属層１３の第１方向Ｘに平行な箇所においては、ゲート金属層１３の直下で、半導体基板５０のおもて面上にゲート絶縁膜３７、フィールド酸化膜２１およびゲートポリシリコン層１４の第１部分１４ａが順に積層された３層構造となっている。ゲート金属層１３の第２方向Ｙに平行な箇所においては、ゲート金属層１３の直下で、半導体基板５０のおもて面上にゲート絶縁膜３７およびゲートポリシリコン層１４の第１部分１４ａが順に積層された２層構造となっている。したがって、半導体基板５０のおもて面とゲートポリシリコン層１４との間に存在する絶縁膜（３７，２１）の総膜厚は、第２方向Ｙに平行な箇所と比較して、第１方向Ｘに平行な箇所にて厚くなっている。
このように第１，２方向Ｘ，Ｙでフィールド酸化膜２１のチップ中央側の端部２１ａ，２１ｂの位置が異なる場合、半導体基板５０のコーナー部（略矩形状の平面形状の半導体基板５０の４つの頂点）においてゲートポリシリコン層１４の第１部分１４ａの表面にフィールド酸化膜２１による段差が生じる。それに加えて、ゲートパッド１２の配置によっては、ゲートポリシリコン層１４の第３部分１４ｃの表面にフィールド酸化膜２１による段差が生じるが、フィールド酸化膜２１の配置について設計の自由度が上がる。
ゲートポリシリコン層１４の第２部分１４ｂにおいては、実施の形態１と同様に、ゲートポリシリコン層１４の第２部分１４ｂの直下にフィールド酸化膜２１は存在しないため、ゲートポリシリコン層１４の第２部分１４ｂの表面にフィールド酸化膜２１による段差は生じていない。
以上、説明したように、実施の形態４によれば、フィールド酸化膜のチップ中央側の端部の位置を、ゲートポリシリコン層の第１部分のチップ中央側の端部と同じ位置までチップ中央側へ延在させることで、ゲートポリシリコン層の第１部分の表面にフィールド酸化膜による段差が生じないため、実施の形態１と同程度の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる炭化珪素半導体装置の構造について説明する。図９〜１２は、実施の形態５にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図９〜１２には、それぞれ実施の形態５にかかる炭化珪素半導体装置７４〜７７のゲートポリシリコン層１４、フィールド酸化膜２１のチップ中央側の端部２１ａ，２１ｂ（図９については端部２１ａのみ）およびトレンチ３６を模式的に示し、その他の構成部を図示省略する。また、フィールド酸化膜２１のチップ中央側の端部２１ａ，２１ｂを破線で示す。
実施の形態５にかかる炭化珪素半導体装置７４〜７７は、略矩形状の平面形状を有する半導体基板５０の４辺それぞれにおけるゲートポリシリコン層１４とフィールド酸化膜２１のチップ中央側の端部２１ａ，２１ｂ（図９については端部２１ａのみ）との位置関係を示すものである。半導体基板５０の４辺それぞれにおいて、ゲートポリシリコン層１４とフィールド酸化膜２１のチップ中央側の端部２１ａ，２１ｂとの位置関係を、実施の形態１を適用した辺に「後退」と示し、実施の形態４を適用した辺に「前進」と示す。
すなわち、ゲートポリシリコン層１４とフィールド酸化膜２１のチップ中央側の端部２１ａ，２１ｂとの位置関係について、実施の形態１を適用した場合の「後退」とは、フィールド酸化膜２１のチップ中央側の端部２１ａがゲートポリシリコン層１４よりもチップ端部側に位置する場合である。実施の形態４を適用した「前進」とは、第２方向Ｙに、フィールド酸化膜２１のチップ中央側の端部２１ａがゲートポリシリコン層１４の第１部分１４ａのチップ中央側の端部１４ａ’と同じ位置にある場合である。
具体的には、図９に示す実施の形態５にかかる炭化珪素半導体装置７４は、実施の形態１にかかる炭化珪素半導体装置１０（図１参照）である。すなわち、半導体基板５０の４辺すべてにおいて、ゲートポリシリコン層１４とフィールド酸化膜２１のチップ中央側の端部２１ａとの位置関係は「後退」である。図９では図示省略するが、ゲートポリシリコン層１４とフィールド酸化膜２１とは上述したように離れて配置されている（図１０〜１２の「後退」の箇所においても同様）。
図１０に示す実施の形態５にかかる炭化珪素半導体装置７５は、実施の形態４にかかる炭化珪素半導体装置７３（図７，８参照）である。すなわち、半導体基板５０の第１方向Ｘに平行な２辺において、ゲートポリシリコン層１４とフィールド酸化膜２１のチップ中央側の端部２１ａとの位置関係は「前進」である。そして、半導体基板５０の第２方向Ｙに平行な２辺において、ゲートポリシリコン層１４とフィールド酸化膜２１のチップ中央側の端部２１ａとの位置関係は「後退」である。
図１１，１２に示す実施の形態５にかかる炭化珪素半導体装置７６，７７は、半導体基板５０の第１方向Ｘに平行な２辺のうちのいずれか一方の１辺において、ゲートポリシリコン層１４とフィールド酸化膜２１のチップ中央側の端部２１ａとの位置関係は「前進」である。そして、半導体基板５０の第１方向Ｘに平行な２辺のうちのいずれか他方の１辺および第２方向Ｙに平行な２辺において、ゲートポリシリコン層１４とフィールド酸化膜２１のチップ中央側の端部２１ａとの位置関係は「後退」である。
半導体基板５０の４辺のうち、ゲートポリシリコン層１４とフィールド酸化膜２１のチップ中央側の端部２１ａとの位置関係が「後退」となる辺において、実施の形態１に代えて、実施の形態２を適用してもよい。この場合、実施の形態５にかかる炭化珪素半導体装置７４においては、フィールド酸化膜２１が配置されない。実施の形態５にかかる炭化珪素半導体装置７５においては、半導体基板５０の第１方向Ｘに平行な２辺にのみ、フィールド酸化膜２１が配置される。実施の形態５にかかる炭化珪素半導体装置７６，７７においては、半導体基板５０の第１方向Ｘに平行な２辺のうちのいずれか一方の１辺にのみフィールド酸化膜２１が配置される。
半導体基板５０の４辺のうち、少なくともゲートポリシリコン層１４とフィールド酸化膜２１のチップ中央側の端部２１ａとの位置関係が「後退」となる辺において、実施の形態１に代えて、実施の形態３を適用してもよい。この場合、半導体基板５０の４辺のうち、少なくともゲートポリシリコン層１４とフィールド酸化膜２１のチップ中央側の端部２１ａとの位置関係が「後退」となる辺において、段差５３のメサエッジ５３ｃ’を、半導体基板５０のおもて面の第１面５３ａに対して鈍角をなすように傾斜させればよい。
以上、説明したように、実施の形態５に実施の形態１〜４を適用可能である。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、プレーナゲート型のＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等、ＭＯＳゲートを備えた縦型半導体装置にも適用可能であり、同様の効果を有する。
以上のように、本発明にかかる炭化珪素半導体装置は、ＭＯＳゲートを備えた縦型半導体装置に有用であり、特にトレンチゲート構造の縦型ＭＯＳＦＥＴに適している。
１ 活性領域
２ エッジ終端領域
１０，７１〜７７ 炭化珪素半導体装置
１１ ソースパッド
１１ａ ソースパッドの外周
１２ ゲートパッド
１３ ゲート金属層
１３ａ ゲート連結金属層
１４ ゲートポリシリコン層
１４ａ ゲートポリシリコン層の、ゲート金属層の直下の第１部分
１４ａ’ ゲートポリシリコン層の第１部分の端部
１４ｂ ゲートポリシリコン層の、ゲートパッドの直下の第２部分
１４ｂ’ ゲートポリシリコン層の第２部分の端部
１４ｃ ゲートポリシリコン層の、ゲート連結金属層の直下の第３部分
１４ｃ’ ゲートポリシリコン層の第３部分の端部
１５ ドレイン電極
２１，２１’ フィールド酸化膜
２１ａ，２１ａ’，２１ｂ フィールド酸化膜のチップ中央側の端部
２２ 層間絶縁膜
２２ａ，２２ｂ コンタクトホール
２３ パッシベーション保護膜
３１ ｎ-型ドリフト領域
３２ ｐ型ベース領域
３３ ｎ型領域
３４ ｎ+型ソース領域
３５ ｐ++型コンタクト領域
３５’ エッジｐ++型コンタクト領域
３６ トレンチ
３７，３７’ ゲート絶縁膜
３８ ゲート電極
３９ ソース電極
４０ ｎ+型ドレイン領域
５０ 半導体基板
５１ ｎ-型半導体層
５２ ｐ型半導体層
５３ 半導体基板のおもて面の段差
５３ａ 半導体基板のおもて面の第１面
５３ｂ 半導体基板のおもて面の第２面
５３ｃ，５３ｃ’ 半導体基板のおもて面の段差のメサエッジ
５４ ｎ+型出発基板
６１，６２ａ，６２ａ’，６２ｂ，６２ｂ’ ｐ+型領域
６３ ｐ-型領域
Ｘ 半導体基板のおもて面に平行な第１方向（トレンチがストライプ状に延在する方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向
ｄ１ 半導体基板のおもて面の段差のメサエッジからエッジｐ++型コンタクト領域までの距離
ｄ２ ゲートポリシリコン層の第１部分とエッジｐ++型コンタクト領域とのチップ端部側の端部間の距離
ｄ３ フィールド酸化膜のチップ中央側の端部が段差のメサエッジからチップ中央側へ延在する距離
ｄ３’ フィールド酸化膜のチップ中央側の端部からエッジｐ++型コンタクト領域までの距離
ｄ４ ゲート金属層からソースパッドまでの距離
ｄ５ ゲート金属層の幅

Claims (8)

  1. 活性領域において、炭化珪素からなる半導体基板のおもて面側に設けられた、絶縁ゲート型バイポーラトランジスタの金属−酸化膜−半導体の３層構造からなる絶縁ゲート構造と、
    前記半導体基板を構成し、かつ前記絶縁ゲート型バイポーラトランジスタのドリフト領域を構成する第１導電型半導体層と、
    前記半導体基板のおもて面と前記第１導電型半導体層との間に設けられて前記半導体基板を構成し、かつ前記絶縁ゲート型バイポーラトランジスタのベース領域を構成する第２導電型半導体層と、
    前記半導体基板のおもて面側に設けられ、前記半導体基板のおもて面に平行な第１方向に延在するトレンチと、
    前記トレンチの内部に絶縁膜を介して設けられた、前記絶縁ゲート型バイポーラトランジスタのゲート電極と、
    前記活性領域の周囲を囲む終端領域において、前記半導体基板のおもて面の表面領域に設けられ、前記第２導電型半導体層との不純物濃度の異なる第２導電型接合を形成する、前記第２導電型半導体層よりも不純物濃度の高い第２導電型高濃度領域と、
    前記半導体基板のおもて面上に前記絶縁膜を介して設けられ、深さ方向に前記絶縁膜を介して前記第２導電型高濃度領域に対向し、前記活性領域の周囲を矩形状に囲み、前記トレンチの端部において前記ゲート電極に電気的に接続された第１ゲートポリシリコン層と、
    前記終端領域において前記半導体基板のおもて面上に前記絶縁膜を介して設けられ、外側から内側へ延在し、前記第１ゲートポリシリコン層の周囲を矩形状に囲むフィールド酸化膜と、
    を備え、
    前記フィールド酸化膜の４辺のうちの少なくとも、前記第１方向と直交する第２方向に平行な箇所は、前記第１ゲートポリシリコン層よりも外側で終端していることを特徴とする炭化珪素半導体装置。
  2. 前記フィールド酸化膜の前記第１方向に平行な２辺のうちの少なくとも一方の辺に沿った箇所は、前記第２方向に、前記第１ゲートポリシリコン層の内側の端部と同じ位置まで内側へ延在していることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記フィールド酸化膜の前記第１方向に平行な箇所は、前記第２方向に、前記第１ゲートポリシリコン層の内側の端部と同じ位置まで内側へ延在していることを特徴とする請求項２に記載の炭化珪素半導体装置。
  4. 前記第２導電型高濃度領域は、前記第２導電型半導体層よりも内側で終端し、
    前記フィールド酸化膜の少なくとも前記第２方向に平行な箇所の内側の端部は、前記第２導電型接合よりも外側で、深さ方向に前記絶縁膜を介して前記第２導電型半導体層に対向することを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記第１ゲートポリシリコン層の外側の端部は、前記第２導電型高濃度領域の面内に位置することを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
  6. 前記第１ゲートポリシリコン層の表面全面にわたって平坦であることを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体装置。
  7. 前記活性領域において、前記半導体基板のおもて面上に前記絶縁膜を介して設けられ、前記第１ゲートポリシリコン層に連結された第２ゲートポリシリコン層と、
    前記第２ゲートポリシリコン層の上に層間絶縁膜を介して設けられ、前記第２ゲートポリシリコン層に電気的に接続されたゲートパッドと、
    をさらに備え、
    前記フィールド酸化膜は、前記半導体基板のおもて面と前記第２ゲートポリシリコン層との間に配置されていないことを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体装置。
  8. 前記絶縁膜は、高温酸化膜または熱酸化膜であり、
    前記フィールド酸化膜は、酸化シリコン膜であり、
    前記フィールド酸化膜の厚さは、前記絶縁膜の厚さよりも厚いことを特徴とする請求項１〜７のいずれか一つに記載の炭化珪素半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023062951A1 (ja) * 2021-10-14 2023-04-20 富士電機株式会社 炭化珪素半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114242772B (zh) * 2021-11-30 2024-06-04 厦门大学 一种类超结光增强igbt器件
JP2024132455A (ja) * 2023-03-17 2024-10-01 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016482A (ja) * 2007-07-03 2009-01-22 Renesas Technology Corp 半導体装置およびその製造方法
JP2014135367A (ja) * 2013-01-09 2014-07-24 Toyota Motor Corp 半導体装置
JP2018117016A (ja) * 2017-01-17 2018-07-26 株式会社デンソー 半導体装置およびその製造方法
JP2018206873A (ja) * 2017-05-31 2018-12-27 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2650456B2 (ja) * 1989-07-04 1997-09-03 富士電機株式会社 Ｍｏｓ半導体装置
JP5511124B2 (ja) * 2006-09-28 2014-06-04 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
US7652329B2 (en) * 2007-07-13 2010-01-26 Semiconductor Components Industries, Llc Vertical MOS transistor and method therefor
JP6164636B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
US9269765B2 (en) * 2013-10-21 2016-02-23 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having gate wire disposed on roughened field insulating film
US10693002B2 (en) * 2017-09-07 2020-06-23 Fuji Electric Co., Ltd. Semiconductor device
JP7073698B2 (ja) * 2017-12-07 2022-05-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019117016A (ja) 2017-12-27 2019-07-18 株式会社ガスター 給湯暖房システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016482A (ja) * 2007-07-03 2009-01-22 Renesas Technology Corp 半導体装置およびその製造方法
JP2014135367A (ja) * 2013-01-09 2014-07-24 Toyota Motor Corp 半導体装置
JP2018117016A (ja) * 2017-01-17 2018-07-26 株式会社デンソー 半導体装置およびその製造方法
JP2018206873A (ja) * 2017-05-31 2018-12-27 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023062951A1 (ja) * 2021-10-14 2023-04-20 富士電機株式会社 炭化珪素半導体装置

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