JP7351086B2 - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents

絶縁ゲート型半導体装置及びその製造方法 Download PDF

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Description

本発明は、トレンチゲート構造を有する絶縁ゲート型半導体装置及びその製造方法に関する。
トレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）において、スイッチング損失の原因であるゲート－コレクタ間の容量の低減等のために、複数のトレンチのうちの一部のトレンチ（ダミートレンチ）にダミー電極を埋め込み、ダミー電極をエミッタ電極に電気的に接続した構造が知られている。
特許文献１は、ダミートレンチのゲート絶縁膜の品質確保のために、ゲートトレンチとダミートレンチがデバイス構成上分離される前に、トレンチ全体に亘ってゲート絶縁膜不良のスクリーニングを行う方法を開示する。特許文献２は、ダミートレンチのゲート絶縁膜の品質確保のために、コンタクトホールを経由してダミートレンチとエミッタ電極とを接続し、ダミートレンチのゲート絶縁膜不良のスクリーニングを行う方法を開示する。特許文献３は、絶縁ゲート型半導体装置において、隣接するストライプ状のトレンチの端同士を連結して一筆書き状とすることを開示する。
しかしながら、特許文献１の方法では、トレンチ全体に亘ってゲート絶縁膜の試験を同時に行うため、試験時に比較的大きな電圧を印加する必要があり、不良素子の破壊時にパーティクルが多量に発生する。そこで、パーティクルの発生を抑制のために、ダミートレンチのゲート絶縁膜の要求耐性に合わせたスクリーニング条件にしても、製造プロセスの完了後にゲートトレンチのゲート絶縁膜に対して試験を再度行うこととなり、ゲート絶縁膜の経時絶縁破壊（Time Dependent Dielectric Breakdown：ＴＤＤＢ）耐性が低下する。一方、製造プロセスの完了後にスクリーニングを行わない場合には、製造途中のスクリーニング後のプロセスダメージについてスクリーニングができない。
また、特許文献２の方法では、ゲートトレンチとは個別に、ダミートレンチのゲート絶縁膜を試験するものの、コンタクトホールを経由して絶縁特性を検査するため、複雑な構成となり、フォトリソグラフィ工程等の工数が増加する。また、特許文献３では、ダミートレンチのゲート絶縁膜のスクリーニング方法については何ら開示されていない。
特許第６３０４４４５号公報 特開２０１０－５０２１１号公報 特開２０１１－４０７８１号公報
上記課題に鑑み、本発明は、工数の増加を抑制しつつ、ゲートトレンチのゲート絶縁膜とは個別に、ダミートレンチのゲート絶縁膜不良のスクリーニングを行うことができる絶縁ゲート型半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様は、（ａ）第１導電型の電荷輸送領域と、（ｂ）電荷輸送領域上の第２導電型の注入制御領域と、（ｃ）注入制御領域上に選択的に設けられた第１導電型の主電荷供給領域と、（ｄ）主電荷供給領域及び注入制御領域を貫通し、電荷輸送領域に到達するダミートレンチに、ゲート絶縁膜を介して埋め込まれたダミー電極と、（ｅ）ダミートレンチをＵ字状に囲む平面パターンを有して隣接し、ダミートレンチと同じ深さのゲートトレンチに、ゲート絶縁膜を介して埋め込まれたゲート電極と、（ｆ）Ｕ字状の底部においてゲート電極に接続されるゲート表面配線と、（ｇ）Ｕ字状の開口部側に選択的に配置され、ダミー電極に接続される導電体層からなる接続ランドとを備える絶縁ゲート型半導体装置であることを要旨とする。
本発明の他の態様は、（ａ）第１導電型の電荷輸送領域上に第２導電型の注入制御領域を形成する工程と、（ｂ）注入制御領域の上部に第１導電型の主電荷供給領域を形成する工程と、（ｃ）主電荷供給領域及び注入制御領域を貫通して電荷輸送領域に到達するようにダミートレンチを掘ると共に、ダミートレンチをＵ字状に囲む平面パターンを有して隣接するゲートトレンチを掘る工程と、（ｄ）ダミートレンチにゲート絶縁膜を介して導電膜を埋め込みダミー電極とし、ゲートトレンチにゲート絶縁膜を介して導電膜を埋め込みゲート電極とする工程と、（ｅ）Ｕ字状の開口部を介してダミー電極に接続する試験用凸部と、試験用凸部に接続する試験用配線とを形成する工程と、（ｆ）試験用配線と、電荷輸送領域の下面との間に電圧を印加することにより、ダミートレンチ内のゲート絶縁膜の絶縁特性を検査する工程とを含む絶縁ゲート型半導体装置の製造方法であることを要旨とする。
本発明によれば、工数の増加を抑制しつつ、ゲートトレンチのゲート絶縁膜とは個別に、ダミートレンチのゲート絶縁膜不良のスクリーニングを行うことができる絶縁ゲート型半導体装置及びその製造方法を提供することができる。
実施形態に係る半導体装置の一例を示す平面図である。 図１の領域Ａを拡大した平面図である。 図２のＡ－Ａ´方向から見た断面図である。 図２のＢ－Ｂ´方向から見た断面図である。 図２のＣ－Ｃ´方向から見た断面図である。 実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。 実施形態に係る半導体装置の製造方法の一例を示す図６に引き続く工程断面図である。 実施形態に係る半導体装置の製造方法の一例を示す図７に引き続く工程断面図である。 実施形態に係る半導体装置の製造方法の一例を示す図８に引き続く工程平面である。 図９ＡのＡ－Ａ´方向から見た工程断面図である。 図９ＡのＢ－Ｂ´方向から見た工程断面図である。 実施形態に係る半導体装置の製造方法の一例を示す図９Ａ～図９Ｃに引き続く工程断面図である。 実施形態に係る半導体装置の製造方法の一例を示す図１０に引き続く工程平面図である。 図１１ＡのＡ－Ａ´方向から見た工程断面図である。 図１１ＡのＢ－Ｂ´方向から見た工程断面図である。 実施形態に係る半導体装置の製造方法の一例を示す図１１Ａ～図１１Ｃに引き続く工程断面図である。 比較例に係る半導体装置を示す平面図である。 実施形態の第１変形例に係る半導体装置の製造方法の一例を示す工程断面図である。 実施形態の第１変形例に係る半導体装置の製造方法の一例を示す図１４に引き続く工程断面図である。 実施形態の第２変形例に係る半導体装置の製造方法の一例を示す工程断面図である。 実施形態の第２変形例に係る半導体装置の製造方法の一例を示す図１６に引き続く工程断面図である。 実施形態の第３変形例に係る半導体装置の製造方法の一例を示す工程断面図である。 実施形態の第３変形例に係る半導体装置の製造方法の一例を示す図１８に引き続く工程断面図である。 実施形態の第４変形例に係る半導体装置の製造方法の一例を示す工程断面図である。
以下において、図面を参照して実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
本明細書において、絶縁ゲート型半導体装置の「主電荷供給領域」とは、主電流を構成するキャリアを供給する領域の意であり、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）や絶縁ゲート型静電誘導トランジスタ（ＭＩＳＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。又、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等の絶縁ゲート型サイリスタにおいてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「主電荷受領領域」とは、主電流を構成する多数キャリアを受領する領域の意であり、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいては上記主電荷供給領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記主電荷供給領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＭＩＳ制御ＳＩサイリスタ等においては上記主電荷供給領域とはならないアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。なお、ＩＧＢＴ等のようにバイポーラ動作をする半導体装置においては、主電流を構成する多数キャリアとは反対の電荷を有する少数キャリアが「主電荷受領領域」から、供給される場合がある。
このように、「主電荷供給領域」がソース領域であれば、「主電荷受領領域」はドレイン領域を意味し、一方と主電荷受領領域の間を「主電流」が流れる。例えばＩＧＢＴの場合は主電流にはコレクタ電流が該当し、「主電荷供給領域」がエミッタ領域であれば、「主電荷受領領域」はコレクタ領域を意味する。「主電荷供給領域」がアノード領域であれば、「主電荷受領領域」はカソード領域を意味する。バイアス関係を交換すれば、ＭＩＳＦＥＴ等の場合、「主電荷供給領域」の機能と「主電荷受領領域」の機能を交換可能な場合がある。更に、本明細書において単に「主電荷供給領域」と記載する場合は、技術的に適切な主電荷供給領域又は主電荷受領領域のいずれか一方の半導体領域を意味する包括的な表現である。そして主電荷供給領域にオーミック接触等により電気的に接続される電極を「主電荷供給電極」と定義し、主電荷受領領域にオーミック接触等により電気的に接続される電極を「主電荷供受領電極」と定義する。なお、主電荷供給領域と主電荷供給電極との間、主電荷受領領域と主電荷供受領電極の間には接続用のプラグやシリサイド層が含まれていても構わない。
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
＜絶縁ゲート型半導体装置＞
実施形態に係る絶縁ゲート型半導体装置として、トレンチゲート構造を有するＩＧＢＴを例示して説明する。実施形態に係る絶縁ゲート型半導体装置は、例えばＩＧＢＴと還流ダイオード（ＦＷＤ）を１チップ化した逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）であってよい。
実施形態に係る絶縁ゲート型半導体装置は、図１に示すように、例えば矩形の平面形状を有する半導体基板（半導体チップ）１を基礎として構成されている。半導体基板１上には、ゲートパッド１２ｘと、ゲートパッド１２ｘに接続されたゲート表面配線（ゲートランナー）１２が配置されている。ゲート表面配線１２は、ＩＧＢＴのゲート電極に電気的に接続される。図１では、半導体基板１上に配置される層間絶縁膜、主電荷供給電極（エミッタ電極）及び保護膜等を省略している。
図２は、図１の一点鎖線で囲んだ領域Ａを拡大した模式的な平面図である。図２に示すように、実施形態に係る絶縁ゲート型半導体装置は、第１トレンチ（ゲートトレンチ）４０及び第２トレンチ（ダミートレンチ）４１，４２，４３，４４，４５を備える。図２では便宜上、ゲート表面配線１２の下層に位置するゲートトレンチ４０の部分と、上層接続ランド１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅの下層に位置するダミートレンチ４１～４５の部分を破線で模式的に示している。
ダミートレンチ４１～４５は、互いに平行に延伸する２本のストライプ部の両端を円弧で接続した扁平なＯ字状をなす平面パターンを有する。ダミートレンチ４１～４５は、ダミートレンチ４１～４５のそれぞれの円弧に接続される２本のストライプ部は互いに平行に延伸する。ダミートレンチ４１～４５のストライプ部は、その延伸する方向と直交する方向に周期的に設けられている。ダミートレンチ４１～４５の個数、平面寸法としての幅、ストライプ部の長さ、アスペクト比等は特に限定されない。
ゲートトレンチ４０の平面パターンは、ダミートレンチ４１～４５の３方を囲むＵ字型の形状をなしている。そして、ゲートトレンチ４０の平面パターンは、互いに逆方向のＵ字型が交互に連続して、メアンダラインのトポロジーを構成している。即ち、ゲートトレンチ４０の平面パターンは、ダミートレンチ４１～４５の間を交互に逆方向にストライプ部４０１が通過するように蛇行するメアンダラインを構成する。
ゲートトレンチ４０は、ダミートレンチ４１～４５のストライプ部に平行に延伸するストライプ部４０１と、ゲートトレンチ４０の隣接する逆方向のストライプ部４０１同士を交互に接続する接続部４０２を有する。接続部４０２は、隣接して逆方向に延びるゲートトレンチ４０のストライプ部４０１同士を円弧状の部分を含んでＵ字型の形状をなしている。このＵ字型の形状が互いに逆向きに交互に配置され、平面パターン上、ダミートレンチ４１～４５の上方又は下方を交互に接続する。接続部４０２は、Ｕ字状の底部に対応する。
なお、ゲートトレンチ４０の平面パターンがなす「Ｕ字状」とはアルファベットのＵ字に限定されるものではなく、「コの字状」でも構わない。「Ｕ字状」は、少なくとも１辺が閉じていなければ良く、例えばダミートレンチ４１～４５の上方又は下方の水平部分と４５度の角度の中継部分を介してストライプ部分が交わるような面取り形状でも構わない。また、図２では、ゲートトレンチ４０の左側の端部４０ａは円形に丸められているトポロジーを示すが、図示を省略した右側の端部も同様に円形に丸められている。ゲートトレンチ４０の平面寸法としての幅、ストライプ部４０１の長さ等は特に限定されない。ゲートトレンチ４０の幅は、ダミートレンチ４１～４５の幅と同一であってよく、互いに異なってもよい。
図２の平面パターンにおいて、ゲートトレンチ４０の上方の接続部４０２のパターンを被覆してゲート表面配線１２が水平方向に延び、ゲートトレンチ４０の下方の接続部４０２のパターンを被覆してゲート表面配線１２が水平方向に延びている。図示を省略しているが、半導体チップの主面に垂直方向の断面においては、ゲート表面配線１２はゲートトレンチ４０の上に配置されている。図２の平面パターンにおいて、ゲートトレンチ４０のＵ字状の開口部側の、ダミートレンチ４１～４５のそれぞれの端部上には、ゲート表面配線１２と離間するように上層接続ランド１２ａ～１２ｅが設けられている。ゲート表面配線１２及び上層接続ランド１２ａ～１２ｅは、例えば燐（Ｐ）等の不純物を高濃度に添加したポリシリコン（ドープドポリシリコン（ＤＯＰＯＳ））等の導電体層からなる。
図３は、図２のＡ－Ａ´方向から見た断面図である。図３に示すように、実施形態に係る絶縁ゲート型半導体装置は、第１導電型（ｎ－型）の電荷輸送領域（ドリフト領域）１を備える。電荷輸送領域１は、主電流となるキャリア（電子）をドリフト電界で輸送することが可能な半導体領域である。電荷輸送領域１の上部には、第２導電型（ｐ型）の注入制御領域（ベース領域）２が設けられている。注入制御領域２は、電荷輸送領域１に注入されるキャリアの量を制御する半導体領域である。注入制御領域２の上部には、電荷輸送領域１よりも高不純物濃度のｎ＋型の主電荷供給領域（エミッタ領域）３ａ，３ｂ，３ｃ，３ｄが設けられている。
なお、図示を省略するが、注入制御領域２の上部に主電荷供給領域３ａ～３ｄと接するように第２導電型（ｐ＋型）のコンタクト領域が設けられていてもよい。例えば、図２に示したゲートトレンチ４０のストライプ部４０１が延伸する方向に平行に、主電荷供給領域３ａ～３ｄ及びコンタクト領域が交互に周期的に設けられていてもよい。
図３に示すように、主電荷供給領域３ａ～３ｄの上面から、主電荷供給領域３ａ～３ｄ及び注入制御領域２を貫通し、電荷輸送領域１の上部に達するように、ダミートレンチ４２及びゲートトレンチ４０が設けられている。ダミートレンチ４２及びゲートトレンチ４０は、例えば略同一の深さを有する。
ダミートレンチ４２及びゲートトレンチ４０の底面及び側面にはゲート絶縁膜６が設けられている。ゲート絶縁膜６としては、シリコン酸化（ＳｉＯ２）膜の他、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
ゲートトレンチ４０の側面に位置するゲート絶縁膜６は、主電荷供給領域３ａ～３ｄ直下の注入制御領域２の表面電位を静電的に制御して、注入制御領域２のゲートトレンチ４０の側面に対向する表面にチャネルを形成するゲート膜として機能する。一方、ダミートレンチ４１～４５のゲート絶縁膜６はゲート膜としては機能しない。しかし、ダミートレンチ４１～４５の底部でも電界が集中するので、ダミートレンチ４１～４５のゲート絶縁膜６においてもゲートトレンチ４０のゲート絶縁膜６と同様に、経時絶縁破壊（ＴＤＤＢ）現象に対する信頼性を確保する必要がある。経時絶縁破壊に対する信頼性は、ダミートレンチ４１～４５及びゲートトレンチ４０の形状異常や、ダミートレンチ４１～４５及びゲートトレンチ４０と電極との間のゲート絶縁膜６の膜質劣化といった不具合を電圧印加によりスクリーニングすることで高めることができる。
図３に示したダミートレンチ４２の内側には、ゲート絶縁膜６を介してダミー電極７２が埋め込まれている。なお、図２に示したダミートレンチ４１，４３～４５も、ダミートレンチ４２と同様の構成を有する。ゲートトレンチ４０の内側には、ゲート絶縁膜６を介してゲート電極７０が埋め込まれている。ダミー電極７２及びゲート電極７０の材料としては、例えばＤＯＰＯＳが使用可能である。
ゲート電極７０上には層間絶縁膜１３が配置されている。層間絶縁膜１３としては、高温酸化（ＨＴＯ）膜や、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化（ＳｉＯ２）膜が採用可能である。また、層間絶縁膜１３としては、燐を添加したシリコン酸化（ＰＳＧ）膜、硼素を添加したシリコン酸化（ＢＳＧ）膜、硼素及び燐を添加したシリコン酸化（ＢＰＳＧ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜でもよい。
層間絶縁膜１３上には主電荷供給電極（エミッタ電極）１４が配置されている。主電荷供給電極１４は、図３では図示されない紙面の手前等の位置において、層間絶縁膜１３に開孔されたコンタクトホールを介して主電荷供給領域３ａ～３ｄに電気的に接続又は金属学的に接合されている。主電荷供給電極１４は、図３では図示されない紙面の奥に位置するゲート表面配線１２と分離して配置されている。
ダミー電極７２は、例えばスイッチング損失の原因であるゲート－コレクタ間の容量を低減する機能を有する。ダミー電極７２上には、下層接続ランド１１ｂ及び上層接続ランド１２ｂが配置されている。下層接続ランド１１ｂ及び上層接続ランド１２ｂはＤＯＰＯＳ等の導電体層からなる。下層接続ランド１１ｂ及び上層接続ランド１２ｂの材料は互いに同一でもよく、互いに異なっていてもよい。
上層接続ランド１２ｂは、図２に示すように矩形の平面パターンを有する。図２では図示されていないが、上層接続ランド１２ｂの下の下層接続ランド１１ｂも、上層接続ランド１２ｂと略同一の矩形の平面パターンを有する。また、上層接続ランド１２ｂと同様の矩形の平面パターンを有する上層接続ランド１２ａ，１２ｃ～１２ｅの下にも、下層接続ランド１１ｂと同様の矩形の平面パターンを有する接続ランドが設けられている。
図３に示したダミー電極７２は、下層接続ランド１１ｂ及び上層接続ランド１２ｂ上の層間絶縁膜１３に開孔されたコンタクトホールを介して、主電荷供給電極１４に電気的に接続されている。ダミー電極７２は、ゲート表面配線１２とは電気的に絶縁分離されており、チャネルの形成には寄与しない。
図４は、図２のＢ－Ｂ´方向から見た断面図である。図４に示すように、注入制御領域２上に試験用配線（下層ゲート表面配線）１１が設けられている。試験用配線１１及びゲート電極７０上に亘って、ゲート表面配線（上層ゲート表面配線）１２が段差部を有して設けられている。
図５は、図２のＣ－Ｃ´方向から見た断面図である。図５に示すように、注入制御領域２上に試験用配線１１が設けられている。試験用配線１１及びゲート電極７０上に亘って、ゲート表面配線１２が段差部を有して設けられている。ダミー電極７２上には、下層接続ランド１１ｂ及び上層接続ランド１２ｂが設けられている。下層接続ランド１１ｂ及び上層接続ランド１２ｂは、試験用配線１１及びゲート表面配線１２から離間するように設けられている。なお、下層接続ランド１１ｂは、製造工程におけるダミー電極７２内のゲート絶縁膜６の絶縁特性の試験時には、試験用配線１１に接続された試験用凸部を構成する（詳細は後述する）。
図３に示した電荷輸送領域１の下にはｎ＋型のフィールドストップ層８が設けられている。なお、フィールドストップ層８の代わりにバッファ層を設けた構造であってもよく、フィールドストップ層８が無いノンパンチスルー構造であってもよい。フィールドストップ層８の下にはｐ＋型の主電荷受領領域（コレクタ領域）９が配置され、主電荷受領領域９の下には主電荷受領電極（コレクタ電極）１０が配置されている。主電荷受領電極１０としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能である。
実施形態に係る絶縁ゲート型半導体装置の動作時には、主電荷受領電極１０に正の電圧が印加されると同時に、主電荷供給電極１４が接地された状態で、ゲート電極７０に閾値以上の正の電圧を印加する。これにより、注入制御領域２のゲートトレンチ４０に面した表面電位がゲート絶縁膜６を介して静電的に制御され、チャネルが形成され、ＩＧＢＴがオン状態となる。オン状態では、多数キャリアである電子が主電荷供給領域３ａ～３ｄから電荷輸送領域１に注入され、少数キャリアであるホールが主電荷受領領域９から電荷輸送領域１に注入される。電荷輸送領域１内に注入されたホールと電子によって伝導度変調が生じ、電荷輸送領域１内の抵抗が小さくなる。この際、ゲート電極７０に隣接してダミー電極７２が配置されているため、ゲート－コレクタ容量（帰還容量）の一部がコレクタ－エミッタ間容量に置換されるので、帰還容量が低減し、スイッチング速度が向上する。
一方、ゲート電極７０に印加する電圧が閾値未満となると、注入制御領域２に形成されていた電子のチャネルが消失し、ＩＧＢＴはオフ状態となる。オフ状態では、電荷輸送領域１内に蓄積していた電子が主電荷受領領域９から排出され、電荷輸送領域１内に蓄積していたホールがコンタクト領域から排出される。
＜絶縁ゲート型半導体装置の製造方法＞
次に、図６～図１２を参照しながら、実施形態に係る絶縁ゲート型半導体装置のスクリーニング方法を含む、実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明する。ここでは、図３に示したダミートレンチ４２及びゲートトレンチ４０が現れる断面に主に着目して説明する。
まず、ｎ－型のＳｉからなる半導体基板１を基体部として用意する（図３参照）。次に、ｐ型を呈する不純物イオンを半導体基板１の上面の全面にイオン注入する。その後、熱処理を行うことにより、ｐ型を呈する不純物イオンを活性化しｐ型不純物とし、さらに注入制御領域２として必要な所望の拡散深さまでｐ型不純物を熱拡散させる。なお、注入制御領域２は、半導体基板１の上面にエピタキシャル成長してもよい。次に、注入制御領域２の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、ｎ型を呈する不純物イオンを半導体基板１の上面に選択的にイオン注入する。その後、熱処理を行うことにより、ｎ型を呈する不純物イオンを呈する不純物イオンを活性化及び選択的な熱拡散させる。この結果、図６に示すように、注入制御領域２の上部にｎ＋型の電極領域予定層３Ａ，３Ｂが形成される。
次に、注入制御領域２及び電極領域予定層３Ａ，３Ｂの上面に、酸化膜等の食刻保護膜２０を化学気相成長（ＣＶＤ）法等により形成する。そして、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等のドライエッチングを用いて食刻保護膜２０をパターニングする。パターニングされた食刻保護膜２０をエッチング（喰刻）用マスクとして用いて、ＲＩＥ等のドライエッチングにより、図７に示すようにダミートレンチ４２及びゲートトレンチ４０を選択的に掘る。図６に示した電極領域予定層３Ａ，３Ｂは、図７に示した主電荷供給領域３ａ～３ｄに分離される。ダミートレンチ４２及びゲートトレンチ４０は、主電荷供給領域３ａ～３ｄ及び注入制御領域２を貫通し、半導体基板１の上部に達する。この際、図３に示した複数のダミートレンチ４１～４５が、一方向に周期的に形成される。また、ゲートトレンチ４０が、ダミートレンチ４１～４５をＵ字状に囲む平面パターンを有してダミートレンチ４１～４５に隣接する。その後、食刻保護膜２０を除去する。
次に、熱酸化法又はＣＶＤ法等により、ダミートレンチ４２及びゲートトレンチ４０の底面及び側面と、注入制御領域２及び主電荷供給領域３ａ～３ｄの上面に、ＳｉＯ２膜等のゲート絶縁膜６を形成する。次に、ＣＶＤ法等により、ダミートレンチ４２及びゲートトレンチ４０を埋め込むように、ＤＯＰＯＳ層（第１ＤＯＰＯＳ層）等の第１導電膜（埋込用導電膜）を堆積する。その後、エッチバック又は化学的機械研磨（ＣＭＰ）等により、注入制御領域２及び主電荷供給領域３ａ～３ｄの上面の第１導電膜及びゲート絶縁膜６を除去して、注入制御領域２及び主電荷供給領域３ａ～３ｄの上面を露出させる。この結果、図８に示すように、ダミートレンチ４２及びゲートトレンチ４０にゲート絶縁膜６を介して第１導電膜からなるダミー電極７２及びゲート電極７０が埋め込まれる。
次に、ＣＶＤ法等により、新たなＤＯＰＯＳ層（第２ＤＯＰＯＳ層）等からなる第２導電膜を堆積する。そして、フォトリソグラフィ技術及びＲＩＥ等のドライエッチングを用いて第２導電膜をパターニングすることにより、図９Ａに示すように、試験用配線１１と、試験用配線１１に接続された試験用凸部１１ａ～１１ｅを形成する。試験用凸部１１ａ～１１ｅは、ゲートトレンチ４０のＵ字状の開口部側の、ダミートレンチ４１～４５の端部上にそれぞれ位置する。また、試験用配線１１に接続されたダミーパッド（図示省略）も形成する。
図９Ｂは、図９ＡのＡ－Ａ´方向から見た工程断面図である。図９Ｂに示すように、ダミー電極７２上に、ダミー電極７２に接するように試験用凸部１１ｂが形成されている。図９Ｃは、図９ＡのＢ－Ｂ´方向から見た工程断面図である。図９Ｃに示すように、試験用配線１１に接続した試験用凸部１１ｂが、ダミー電極７２上にまで延在するように形成されている。
次に、ゲートトレンチ４０のゲート絶縁膜６とは個別に、試験用配線１１を用いてダミートレンチ４２のゲート絶縁膜６のみの絶縁特性を検査することにより、ダミートレンチ４２のゲート絶縁膜６のみをスクリーニングする。具体的には、図１０に示すように、半導体基板１の下面を導電性のステージ（図示省略）に配置する。そして、電源２１の負極側とステージとを電気的に接続し、電源２１の正極側に電気的に接続されたプローブ針（図示省略）の先端を、試験用配線１１に接続したダミーパッドに圧接する。この状態で、ダミーパッドと半導体基板１の下面との間に、通常の動作よりも高い電圧を電源から印加してダミーゲートショック試験を行う。ダミーゲートショック試験は、経時絶縁破壊現象を評価するための加速試験である。ダミーゲートショック試験は、試験用配線１１を用いてダミーゲート－コレクタ間に印加される通常の電圧（例えば２ＭＶ／ｃｍ程度）よりも高い電圧（例えば４ＭＶ／ｃｍ程度）をダミーパッドと半導体基板１の下面との間に印加して行う。その後、ダミーパッドと半導体基板１の下面との間に流れる電流を計測する。ダミーパッドと半導体基板１の下面との間の漏れ電流が基準値以上の場合には、ゲート絶縁膜６の膜質劣化が生じていると判定できるので、ゲート絶縁膜６の絶縁特性を検査することができる。
次に、ＣＶＤ法等により、試験用配線１１及び試験用凸部１１ａ～１１ｅ上に更に新たなＤＯＰＯＳ層（第３ＤＯＰＯＳ層）等からなる第３導電膜を形成する。なお、試験用配線１１及び試験用凸部１１ａ～１１ｅを除去してから第３導電膜を形成してもよい。次に、フォトリソグラフィ技術及びＲＩＥ等のドライエッチングを用いて第３導電膜をパターニングする。この際、第３導電膜の下の試験用凸部１１ａ～１１ｅの一部を選択的に除去することにより、試験用配線１１と試験用凸部１１ａ～１１ｅとを分離する。この結果、試験用凸部１１ａ～１１ｅが分離されて試験用凸部１１ａ～１１ｅとなる。また、試験用配線１１に接続されているダミーパッドを除去する。
これにより、図１１Ａに示すように、第３導電膜からなるゲート表面配線１２及び上層接続ランド１２ａ～１２ｅのパターンが形成される。ゲート表面配線１２は、試験用配線１１を被覆するように形成される。ゲート表面配線１２は、ゲートトレンチ４０のストライプ部４０１を接続する接続部４０２に重なるように形成され、ゲートトレンチ４０に電気的に接続される。上層接続ランド１２ａ～１２ｅは、下層接続ランド１１ａ～１１ｅに重なるように形成され、ダミートレンチ４１～４５に電気的に接続される。
図１１Ｂは、図１１ＡのＡ－Ａ´方向から見た工程断面図である。図１１Ｂに示すように、ダミー電極７２上に、ダミー電極７２に接するように下層接続ランド１１ｂ及び上層接続ランド１２ｂが形成されている。図１１Ｃは、図１１ＡのＢ－Ｂ´方向から見た工程断面図である。図１１Ｃに示すように、試験用配線１１と下層接続ランド１１ｂとは分離される。ゲート表面配線１２は、試験用配線１１よりもダミー電極７２側まで延在する。
次に、ＣＶＤ法等により、ダミー電極７２、ゲート電極７０、注入制御領域２及び主電荷供給領域３ａ～３ｄの上面に層間絶縁膜１３を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、層間絶縁膜１３の一部を選択的に除去することで、層間絶縁膜１３にコンタクトホールを開孔し、主電荷供給領域３ａ～３ｄ及び上層接続ランド１２ｂの上面を露出させる。
次に、スパッタリング法又は蒸着法等により、層間絶縁膜１３、主電荷供給領域３ａ～３ｄ及び上層接続ランド１２ｂ上にＡｌ膜等の金属層を全面に堆積する。そして、フォトリソグラフィ技術及びＲＩＥ等のドライエッチングを用いてＡｌ膜等の金属層をパターニングして、主電荷供給電極１４を形成する。
次に、ＣＭＰ等により、半導体基板１の厚さを調整する。そして、半導体基板１の下面に、ｐ型を呈する不純物イオンを半導体基板１の下面にイオン注入する。また、半導体基板１の下面に、ｎ型を呈する不純物イオンを、ｐ型を呈する不純物イオンのイオン注入よりも深い射影飛程でイオン注入する。その後、熱処理により注入された不純物イオンを活性化及び熱拡散させることで、図１２に示すように、ｎ＋型のフィールドストップ層８及びｐ＋型の主電荷受領領域９を形成する。なお、フィールドストップ層８及び主電荷受領領域９は、半導体基板１の下面に順次エピタキシャル成長してもよい。
次に、図１に示すように、スパッタリング法又は蒸着法等により、主電荷受領領域９の下面にＡｕ等からなる主電荷受領電極１０を形成する。その後、ダイシングにより半導体チップを複数の半導体チップに分割して、実施形態に係る絶縁ゲート型半導体装置が完成する。
その後、半導体チップごとに、ゲートトレンチ４０のゲート絶縁膜６の絶縁特性を検査するゲートショック試験を行うことにより、ゲートトレンチ４０のゲート絶縁膜６の不良のスクリーニングを行う。このスクリーニングは、ゲートトレンチ４０のゲート絶縁膜６に対する最初のゲートショック試験となる。
実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、ダミートレンチ４１～４５のゲート絶縁膜６の絶縁特性を検査することにより、ダミートレンチ４１～４５のゲート絶縁膜６の品質を適正に保証することができる。
また、ゲートトレンチ４０のゲート絶縁膜６とは個別にダミートレンチ４１～４５のゲート絶縁膜６のみの絶縁特性を検査することにより、ゲートトレンチ４０のゲート絶縁膜６への影響をなくすことができる。また、ダミートレンチ４１～４５のゲート絶縁膜６に要求される絶縁特性は、ゲートトレンチ４０のゲート絶縁膜６に要求される絶縁特性も低いため、スクリーニング条件の電界をダミートレンチ４１～４５のゲート絶縁膜６に要求される耐性に合わせて緩和することできる。したがって、不良発生率を低減できると共に、不良発生時のパーティクル発生量を抑制することができるので、工程内環境への汚染を抑制することができる。一方、ゲートトレンチ４０のゲート絶縁膜６については、プロセス完了後にゲートショック試験により、ゲートトレンチ４０のゲート絶縁膜６の絶縁特性を検査することにより、プロセス途中のダメージもスクリーニング可能となる。
更に、ダミートレンチ４１～４５のゲート絶縁膜６のスクリーニングにおいて、試験用凸部１１ａ～１１ｅが、ゲートトレンチ４０のＵ字状の開口部を介してダミートレンチ４１～４５と試験用配線１１とを接続することにより、コンタクトホールを形成することなく、ダミートレンチ４１～４５をダミーパッドに試験用配線１１を介して接続することができる。このため、フォトリソグラフィ工程等の工数の増加を抑制することができ、工数の増加に伴うコストアップを抑制することができる。
＜比較例＞
次に、比較例に係る絶縁ゲート型半導体装置を説明する。比較例に係る絶縁ゲート型半導体装置は、図１３に示すように、半導体基板１０１の上部に設けられたダミートレンチ１１１，１１２，１１３，１１４，１１５及びゲートトレンチ１２１，１２２，１２３を有する。平面パターンとしてみたときに、ゲートトレンチ１２１～１２３は、ダミートレンチ１１１，１１３，１１５の周囲を完全に囲うように閉じたＯ字状に構成されている。
このため、比較例に係る絶縁ゲート型半導体装置のスクリーニング方法では、ダミートレンチ１１１，１１３，１１５のゲート絶縁膜のみを試験する場合には、ダミートレンチ１１１，１１３，１１５をゲートトレンチ１２１～１２３の外側に引き出すために、フォトリソグラフィ工程を複数追加して、コンタトホールを形成して配線する必要があり、コストアップ影響が大きい。一方、半導体基板１０１の全面にＤＯＰＯＳを成膜して、ダミートレンチ１１１～１１５及びゲートトレンチ１２１～１２３を含む全体のトレンチのゲート絶縁膜のスクリーニングを行う場合には、工数の増加及びコストアップを抑制し得るものの、ダミートレンチ１１１～１１５のゲート絶縁膜のみを個別にスクリーニングすることができない。
これに対して、本発明の実施形態に係る絶縁ゲート型半導体装置のスクリーニング方法では、ゲートトレンチ４０がダミートレンチ４１～４５の周囲を完全に囲まないように、Ｕ字状に囲む平面パターンを有する。これにより、ゲートトレンチ４０のＵ字状の開口部からダミートレンチ４１～４５を外部に引き出すことができる。したがって、ダミートレンチ４１～４５を外部に引き出すためのコンタクトホールの形成が不要となり、フォトリソグラフィ工程を１回追加するだけで、ダミートレンチ４１～４５のゲート絶縁膜６のみを個別にスクリーニングすることができる。
（第１変形例）
実施形態の第１変形例に係る絶縁ゲート型半導体装置の製造方法として、図１の二点鎖線で囲んだ領域Ｂを拡大した図１４の平面パターンを参照して説明する。実施形態の第１変形例に係る絶縁ゲート型半導体装置は、図１４に示すように、平面パターンとしてみたときに、ダミートレンチ４１，４２，４３，４４，４５及びダミートレンチ６１，６２，６３，６４，６５と、ゲートトレンチ４０の周期的な配列が、ストライプ状のゲート表面配線１２を挟んで２列設けられている。ゲートトレンチ４０は、ダミートレンチ４１～４５及びダミートレンチ６１～６５の間を通過するようにメアンダラインで構成されている。２列のそれぞれのゲートトレンチ４０の端部同士が、ゲートトレンチ４０のストライプ部４０１の延伸する方向において接続されている。ゲートトレンチ４０の端部４０ａ，４０ｂはそれぞれ円形に丸められている。
実施形態の第１変形例に係る絶縁ゲート型半導体装置の製造方法では、図１４に示すように、試験用配線１１と、試験用配線１１にダミートレンチ４１～４５及びダミートレンチ６１～６５の端部を接続する試験用凸部１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ，１１ｉ，１１ｊとを形成する。試験用凸部１１ａ～１１ｊは、ゲートトレンチ４０のＵ字状の開口部を介してダミートレンチ４１～４５及びダミートレンチ６１～６５と試験用配線１１とを接続する。次に、試験用配線１１と半導体基板の下面との間に電圧を印加することにより、ダミートレンチ４１～４５及びダミートレンチ６１～６５のゲート絶縁膜６の絶縁特性を選択的に検査する。その後、図１５に示すように、ゲートトレンチ４０のストライプ部を接続する接続部上にゲート表面配線１２を形成すると共に、試験用配線１１から試験用凸部１１ａ～１１ｊを分離した下層接続ランド１１ａ～１１ｊを形成する。更に、ダミートレンチ４１～４５の端部及び下層接続ランド１１ａ～１１ｊ上に上層接続ランド１２ａ～１２ｊを形成する。以降は図１２に示した手順と同様であるので、重複した説明を省略する。
（第２変形例）
実施形態の第２変形例に係る絶縁ゲート型半導体装置の製造方法では、図１６に示すように、ゲートトレンチ８１，８２，８３の平面パターンが、実施形態に係る絶縁ゲート型半導体装置の製造方法と異なる。ゲートトレンチ８１，８２，８３は、ダミートレンチ４１，４３，４５をＵ字状に囲む平面パターンを有し、互いに離間するように設けられている。ゲートトレンチ８１の端部８１ａ，８１ｂ、ゲートトレンチ８２の端部８２ａ，８２ｂ及びゲートトレンチ８３の端部８３ａ，８３ｂは円形に丸められている。
実施形態の第２変形例に係る絶縁ゲート型半導体装置の製造方法では、図１６に示すように、試験用配線１１と、試験用配線１１にダミートレンチ４１～４５の端部を接続する試験用凸部１１ａ～１１ｅとを形成する。試験用凸部１１ａ，１１ｃ，１１ｅは、ゲートトレンチ８１，８２，８３のＵ字状の開口部を介してダミートレンチ４１，４３，４５と試験用配線１１とを接続する。次に、試験用配線１１と半導体基板の下面との間に電圧を印加することにより、ダミートレンチ４１～４５のゲート絶縁膜６の絶縁特性を選択的に検査する。その後、図１７に示すように、ゲートトレンチ８１，８２，８３のストライプ部を接続する接続部上にゲート表面配線１２を形成すると共に、試験用配線１１から試験用凸部１１ａ～１１ｅを分離した下層接続ランド１１ａ～１１ｅを形成する。更に、ダミートレンチ４１～４５の端部及び下層接続ランド１１ａ～１１ｅ上に上層接続ランド１２ａ～１２ｅを形成する。以降は図１２に示した手順と同様であるので、重複した説明を省略する。
（第３変形例）
実施形態の第３変形例に係る絶縁ゲート型半導体装置の製造方法では、図１８に示すように、ダミートレンチ４１～４５がＩ型の平面パターンを有する点が、実施形態に係る絶縁ゲート型半導体装置の製造方法と異なる。ダミートレンチ４１～４５は、互いに平行に並べて設けられている。
実施形態の第３変形例に係る絶縁ゲート型半導体装置の製造方法では、図１８に示すように、試験用配線１１と、試験用配線１１にダミートレンチ４１～４５の端部を接続する試験用凸部１１ａ～１１ｅとを形成する。試験用凸部１１ａ～１１ｅは、ゲートトレンチ４０のＵ字状の開口部を介してダミートレンチ４１～４５と試験用配線１１とを接続する。次に、試験用配線１１と半導体基板の下面との間に電圧を印加することにより、ダミートレンチ４１～４５のゲート絶縁膜６の絶縁特性を選択的に検査する。その後、図１９に示すように、ゲートトレンチ４０のストライプ部を接続する接続部上にゲート表面配線１２を形成すると共に、試験用配線１１から試験用凸部１１ａ～１１ｅを分離した下層接続ランド１１ａ～１１ｅを形成する。更に、ダミートレンチ４１～４５の端部及び下層接続ランド１１ａ～１１ｅ上に上層接続ランド１２ａ～１２ｅを形成する。以降は図１２に示した手順と同様であるので、重複した説明を省略する。
（第４変形例）
実施形態の第４変形例に係る絶縁ゲート型半導体装置は、図２０に示すように、ゲートトレンチ９１，９２がＮ字状の平面パターンを有する点が、実施形態に係る絶縁ゲート型半導体装置と異なる。ゲートトレンチ９１，９２は、ダミートレンチ４１，４２をＵ字状に囲む平面パターンが逆方向に接続されたＮ字状の平面パターンを有する。ゲートトレンチ９２は、ダミートレンチ４４，４５をＵ字状に囲む平面パターンが逆方向に接続されたＮ字状の平面パターンを有する。ゲートトレンチ９１の端部９１ａ，９１ｂ及びゲートトレンチ９２の端部９２ａ，９２ｂは円形に丸められている。
実施形態の第４変形例に係る絶縁ゲート型半導体装置の製造方法では、図２０に示すように、試験用配線１１と、試験用配線１１にダミートレンチ４１～４５の端部を接続する試験用凸部１１ａ～１１ｅとを形成する。試験用凸部１１ａ，１１ｂ，１１ｄ，１１ｅは、ゲートトレンチ９１，９２のＵ字状の開口部を介してダミートレンチ４１，４２，４３，４４と試験用配線１１とを接続する。次に、試験用配線１１と半導体基板の下面との間に電圧を印加することにより、ダミートレンチ４１～４５のゲート絶縁膜６の絶縁特性を選択的に検査する。その後、図示を省略するが、ゲートトレンチ９１，９２のストライプ部を接続する接続部上にゲート表面配線を形成すると共に、試験用配線１１から試験用凸部１１ａ～１１ｅを分離した下層接続ランドを形成する。更に、ダミートレンチ４１～４５の端部及び下層接続ランド上に上層接続ランドを形成する。以降は図１２に示した手順と同様であるので、重複した説明を省略する。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、実施形態に係る絶縁ゲート型半導体装置として、トレンチゲート型のＩＧＢＴを例示したが、これに限定されず、トレンチゲート型のＭＩＳＦＥＴ等の種々の絶縁ゲート型半導体装置に適用可能である。
また、実施形態に係る絶縁ゲート型半導体装置の説明では、Ｓｉを用いた絶縁ゲート型半導体装置を例示した。しかし、Ｓｉの他にも、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた絶縁ゲート型半導体装置にも適用可能である。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…電荷輸送領域（半導体基板）
２…注入制御領域
３ａ，３ｂ，３ｃ，３ｄ…主電荷供給領域
３Ａ，３Ｂ…電極領域予定層
６…ゲート絶縁膜
８…フィールドストップ層
９…コレクタ領域
１０…主電荷受領電極（コレクタ電極）
１１…試験用配線
１２…ゲート表面配線
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ，１１ｉ，１１ｊ…下層接続ランド（試験用凸部）
１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈ，１２ｉ，１２ｊ…上層接続ランド
１２ｘ…ゲートパッド
１３…層間絶縁膜
１４…主電荷供給電極（エミッタ電極）
２０…食刻保護膜
２１…電源
４０，８１，８２，８３，９１，９２，１２１，１２１，１２３…ゲートトレンチ
４０ａ，８１ａ，８１ｂ，８２ａ，８２ｂ，８３ａ，８３ｂ，９１ａ，９１ｂ，９２ａ，９２ｂ…端部
４１，４２，４３，４４，４５，６１，６２，６３，６４，６５，１１１，１１２，１１３，１１４，１１５…ダミートレンチ
７０…ゲート電極
７２…ダミー電極
１０１…半導体基板
４０１…ストライプ部
４０２…接続部

Claims (13)

  1. 第１導電型の電荷輸送領域と、
    前記電荷輸送領域上の第２導電型の注入制御領域と、
    前記注入制御領域上に選択的に設けられた第１導電型の主電荷供給領域と、
    前記注入制御領域を貫通し、前記電荷輸送領域に到達するダミートレンチに、ゲート絶縁膜を介して埋め込まれたダミー電極と、
    前記ダミートレンチをＵ字状に囲む平面パターンを有して隣接し、前記ダミートレンチと同じ深さのゲートトレンチに、前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記Ｕ字状の底部において前記ゲート電極に接続されるゲート表面配線と、
    前記Ｕ字状の開口部側に選択的に配置され、前記ダミー電極に接続される導電体層からなる接続ランドと、
    を備えることを特徴とする絶縁ゲート型半導体装置。
  2. 前記ダミートレンチのストライプ部と、前記ゲートトレンチのストライプ部とが互いに平行に延伸し、且つ前記延伸する方向と直交する方向に周期的に設けられていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 互いに逆向きとなる前記ゲートトレンチの前記Ｕ字状に囲む平面パターンが交互に接続されて、前記ダミートレンチの間を蛇行するメアンダラインを構成することを特徴とする請求項１又は２に記載の絶縁ゲート型半導体装置。
  4. 前記ダミートレンチが、Ｏ字状又はＩ字状の平面パターンを有することを特徴とする請求項１～３のいずれか１項に記載の絶縁ゲート型半導体装置。
  5. 前記ダミートレンチ及び前記ゲートトレンチの前記直交する方向の周期的な配列が、前記直交する方向に平行なストライプ状の前記ゲート表面配線を挟んで２列設けられ、
    前記２列のそれぞれの前記ゲートトレンチの端部同士が、前記延伸する方向において接続されていることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
  6. 前記ダミー電極上の前記接続ランドの厚さが、前記ゲート電極上の前記ゲート表面配線の厚さよりも厚いことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  7. 第１導電型の電荷輸送領域上に第２導電型の注入制御領域を形成する工程と、
    前記注入制御領域上に第１導電型の主電荷供給領域を形成する工程と、
    前記注入制御領域を貫通して前記電荷輸送領域に到達するようにダミートレンチを掘ると共に、前記ダミートレンチをＵ字状に囲む平面パターンを有して隣接するゲートトレンチを掘る工程と、
    前記ダミートレンチにゲート絶縁膜を介して導電膜を埋め込みダミー電極とし、前記ゲートトレンチに前記ゲート絶縁膜を介して導電膜を埋め込みゲート電極とする工程と、
    前記Ｕ字状の開口部を介して前記ダミー電極に接続する試験用凸部と、前記試験用凸部に接続する試験用配線とを形成する工程と、
    前記試験用配線と、前記電荷輸送領域の下面との間に電圧を印加することにより、前記ダミートレンチ内の前記ゲート絶縁膜の絶縁特性を検査する工程と、
    を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  8. 前記検査する工程の後に、前記試験用配線を被覆し、且つ前記ゲート電極に接続するゲート表面配線を形成し、前記試験用配線と前記試験用凸部とを分離する工程を更に含むことを特徴とする請求項７に記載の絶縁ゲート型半導体装置の製造方法。
  9. 前記ダミートレンチのストライプ部と、前記ゲートトレンチのストライプ部とが互いに平行に延伸し、且つ前記延伸する方向と直交する方向に周期的に設けられていることを特徴とする請求項７又は８に記載の絶縁ゲート型半導体装置の製造方法。
  10. 互いに逆向きとなる前記ゲートトレンチの前記Ｕ字状に囲む平面パターンが交互に接続されて、前記ダミートレンチの間を蛇行するメアンダラインを構成することを特徴とする請求項７～９のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
  11. 前記ダミートレンチが、Ｏ字状又はＩ字状の平面パターンを有することを特徴とする請求項７～１０のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
  12. 前記検査する工程の後に、前記試験用配線を被覆し、且つ前記ゲート電極に接続するゲート表面配線を形成し、前記試験用配線と前記試験用凸部とを分離する工程を更に含み、
    前記ダミートレンチのストライプ部と、前記ゲートトレンチのストライプ部とが互いに平行に延伸し、且つ前記延伸する方向と直交する方向に周期的に設けられ、
    前記ダミートレンチ及び前記ゲートトレンチの前記直交する方向の周期的な配列が、前記ゲート表面配線を挟んで２列設けられ、
    前記２列のそれぞれの前記ゲートトレンチの端部同士が、前記延伸する方向において接続されていることを特徴とする請求項７に記載の絶縁ゲート型半導体装置の製造方法。
  13. 前記試験用凸部及び前記試験用配線を形成する工程において、
    前記試験用凸部が前記ダミー電極に直接接し、
    前記試験用配線が、前記試験用凸部と同一の高さで前記試験用凸部に接続する
    ことを特徴とする請求項７に記載の絶縁ゲート型半導体装置の製造方法。
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