JP2013201360A - 半導体装置 - Google Patents

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Abstract

【課題】１チップ化されたＩＧＢＴ及びダイオードの特性が良好な半導体装置を提供する。
【解決手段】本実施形態によれば、半導体装置にはＩＧＢＴセルとダイオードセルが１つの第１導電型の半導体基板に形成される。この半導体装置は、前記半導体基板の下面側表層部のＩＧＢＴセル領域に形成された第２導電型の第１半導体層と、前記半導体基板の下面側表層部の前記ＩＧＢＴセル領域に隣接した領域に形成された第１導電型の第２半導体層と、前記半導体基板の上面側表層部に所定間隔を空けて形成されたゲート電極と、前記ゲート電極間に形成された第１導電型の第３半導体層及び第２導電型の第４半導体層と、前記ＩＧＢＴセル領域において、前記第１半導体層の上方に形成された第１導電型の第５半導体層と、前記第３半導体層及び前記第４半導体層上に形成された第１電極と、前記半導体基板の下面側に設けられた第２電極と、を備えている。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
インバータ回路は、スイッチングデバイスとしての絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor、以下ＩＧＢＴ）と、ＩＧＢＴに対して逆並列に接続された還流用ダイオードとで構成されている。ＩＧＢＴとダイオードとを１チップ化することで、インバータ回路の小型化が図られている。例えば、ＩＧＢＴのｐコレクタ層の一部をｎ型層に置き換えてダイオードのカソード層とする構造が提案されている。
しかし、ＩＧＢＴとダイオードとを１チップ化すると、ＩＧＢＴの面積が狭くなり、通電可能電流が少なくなる。大電流に対応するためにＩＧＢＴの面積を増やすと、ダイオード領域が狭くなり、ダイオードの通電可能電流が少なくなる。このように、従来は、ＩＧＢＴとダイオードとを１チップ化すると、ＩＧＢＴ又はダイオードの少なくとも一方の特性が低下するという問題があった。
特開２００９−２６７３９４号公報
本発明は、１チップ化されたＩＧＢＴ及びダイオードの特性が良好な半導体装置を提供することを目的とする。
本実施形態によれば、半導体装置にはＩＧＢＴセルとダイオードセルが１つの第１導電型の半導体基板に形成される。この半導体装置は、前記半導体基板の下面側表層部のＩＧＢＴセル領域に形成された第２導電型の第１半導体層と、前記半導体基板の下面側表層部の前記ＩＧＢＴセル領域に隣接した領域に形成された第１導電型の第２半導体層と、前記半導体基板の上面側表層部に所定間隔を空けて形成されたゲート電極と、前記ゲート電極間に形成された第１導電型の第３半導体層及び第２導電型の第４半導体層と、前記ＩＧＢＴセル領域において、前記第１半導体層の上方に形成された第１導電型の第５半導体層と、前記第３半導体層及び前記第４半導体層上に形成された第１電極と、前記半導体基板の下面側に設けられた第２電極と、を備えている。
本実施形態に係る半導体装置の断面図である。 ダイオードの電圧‐電流特性の一例を示すグラフである。 本実施形態による半導体装置の製造方法を説明する工程断面図である。 図３に続く工程断面図である。 図４に続く工程断面図である。 図５に続く工程断面図である。 図６に続く工程断面図である。 図７に続く工程断面図である。 図８に続く工程断面図である。 図９に続く工程断面図である。 図１０に続く工程断面図である。 変形例による半導体装置の断面図である。 ＩＧＢＴのコレクタ領域とダイオードのカソード領域の配置の一例を示す図である。 ＩＧＢＴのコレクタ領域とダイオードのカソード領域の配置の一例を示す図である。 変形例による半導体装置の断面図である。 変形例による半導体装置の断面図である。
以下、本発明の実施の形態を図面に基づいて説明する。
図１に本実施形態に係る半導体装置の概略構成を示す。この半導体装置１は、例えば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）と、ＩＧＢＴに対して逆並列に接続されたダイオードとを有するインバータ回路に用いられる。図１に示すように、半導体装置１は、ＩＧＢＴセル領域Ａ１と、ＩＧＢＴセル領域Ａ１に隣接するＩＧＢＴ・ダイオード兼用セル領域Ａ２が、ｎ導電型の半導体基板（ｎ−ベース層）１５に形成されている。
半導体基板１５の上面側表層部には、ｎ型半導体層１１及びｐ型半導体層１２が設けられている。ｎ型半導体層１１は、ＩＧＢＴセルのｎエミッタ領域となる。また、ｐ型半導体層１２は、ＩＧＢＴセルのチャネル形成領域、ｐベース領域、及びダイオードセルのアノード領域となる。
また、半導体基板１５の上面側の一部を所定間隔を空けて掘り込むことにより、ｎ型半導体層１１及びｐ型半導体層１２を貫通するゲートトレンチが形成され、ゲートトレンチの内部にはゲート電極１３が設けられている。言い換えれば、ゲートトレンチ（ゲート電極１３）間にｎ型半導体層１１及びｐ型半導体層１２が設けられる。ゲート電極１３は、ゲートトレンチの側壁部に形成されているゲート絶縁膜１４と対面している。すなわち、ゲート電極１３は、ゲート絶縁膜１４によりｎ型半導体層１１及びｐ型半導体層１２から絶縁されている。なお、ＩＧＢＴ・ダイオード兼用セル領域Ａ２のゲート電極１３も同様に配線接続されており、ダイオードとして動作するだけでなく、ＩＧＢＴとしても動作する。
ＩＧＢＴセル領域Ａ１では、ｐ型半導体層１２の直下にｎ型バリヤ層（ｎ型半導体層）２０が設けられている。このｎ型バリヤ層２０は、ＩＧＢＴ・ダイオード兼用セル領域Ａ２には設けられていない。
半導体基板１５の下面側表層部のＩＧＢＴセル領域Ａ１にはコレクタ領域となるｐ型半導体層１７が設けられ、ＩＧＢＴ・ダイオード兼用セル領域Ａ２にはカソード領域となるｎ型半導体層１８が設けられている。また、ｐ型半導体層１７及びｎ型半導体層１８上にはｎバッファ層１６が設けられている。
半導体基板１５の上面側にはエミッタ電極１０が設けられ、下面側にはコレクタ電極１９が設けられている。
ＩＧＢＴセル領域Ａ１では、ゲート電極１３への電圧印加によりｐ型半導体層１２にチャネル層を生じさせ、ｎ型半導体層（エミッタ）１１とｐ型半導体層（コレクタ）１７との間の導通を制御している。ゲート電極１３に電圧が印加され、エミッタ電極１０がコレクタ電極１９に対して電位が低くなると、ｎ型半導体層１１からｎ型半導体層１８に向かって電子電流が流れる。そして、ｐ型半導体層１７とｎ型半導体層１８で形成されるｐｎが順バイアスになると、ｐ型半導体層１７からｐ型半導体層１２に向かって正孔電流が流れ、ＩＧＢＴ動作となる。
本実施形態では、ＩＧＢＴセル領域Ａ１にｎ型バリヤ層２０を設け、ＩＧＢＴのオン電圧を低下させている。さらに、ＩＧＢＴ・ダイオード兼用セル領域Ａ２においても、ＩＧＢＴ動作が行われるために、全面がＩＧＢＴ動作となり、ダイオード領域の存在に影響されないという特長がある。また、ＩＧＢＴ・ダイオード兼用セル領域Ａ２にはｎ型バリヤ層２０を設けていないため、ｎ型バリヤ層２０が設けられている場合と比較して、ダイオードの特性を向上させることができる。図２に、ｎ型バリヤ層２０が設けられているダイオードと、ｎ型バリヤ層２０が設けられていないダイオードを順方向動作させたときの電圧‐電流（Ｖｆ−Ｉｆ）特性の一例を示す。ｎ型バリヤ層２０を設けないダイオードは、ｎ型バリヤ層２０を設けたダイオードと比較して、同じ順方向動作電圧で、より大きな順方向動作電流を得ることができる。言い換えれば、同じ順方向動作電流であれば、順方向動作電圧を小さくすることができる。このように、ｎ型バリヤ層２０が設けられていないダイオードは、ｎ型バリヤ層２０が設けられるダイオードよりも特性が向上されたものとなる。
次に、図３〜図１１を用いて本実施形態による半導体装置の製造方法を説明する。
まず、図３に示すように、下面側にｎバッファ層１６を有するｎ導電型の半導体基板１５を準備する。
次に、図４に示すように、ＲＩＥ（Reactive Ion Etching）等を用いて半導体基板１５の上面に所定間隔を空けて溝Ｔを形成する。
次に、図５に示すように、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（Atomic Layer Deposition）を用いてトレンチＴの側壁部及び底部にシリコン酸化膜を堆積してゲート絶縁膜１４を形成する。
次に、図６に示すように、トレンチＴの内部にポリシリコンを所定の深さまで埋め込んでゲート電極１３を形成する。その後、トレンチＴの上部にシリコン酸化膜を埋め込み、ゲート電極１３を保護する。
次に、図７に示すように、マスク（図示せず）を用いて、ＰＥＰ工程により、半導体基板１５の上方からＩＧＢＴセル領域Ａ１のみにｎ型不純物を注入して拡散させ、ｎ型バリヤ層２０を形成する。
次に、図８に示すように、半導体基板１５の上面全体にｐ型不純物を注入して拡散させ、ｐ型半導体層１２を形成する。
次に、図９に示すように、マスク（図示せず）を用いて、半導体基板１５の上方から、ＩＧＢＴセルのｎエミッタ領域に対応する領域にｎ型不純物を注入して拡散させ、ｎ型半導体層１１を形成する。
次に、図１０に示すように、半導体基板１５の下面からｐ型不純物を注入して拡散させ、ｐ型半導体層１７を形成する。
次に、図１１に示すように、マスク（図示せず）を用いて、ＰＥＰ工程により、半導体基板１５の下方からＩＧＢＴ・ダイオード兼用セル領域Ａ２のみにｎ型不純物を注入して拡散させ、ｎ型半導体層１８を形成する。
その後、半導体基板１５の上面及び下面にエミッタ電極１０、コレクタ電極１９となる電極層を形成することで、図１に示すような半導体装置が得られる。
上述したように、本実施形態によれば、ＩＧＢＴセル領域Ａ１にｎ型バリヤ層２０を設けることで、ＩＧＢＴのオン電圧を低下させることができる。さらに、ＩＧＢＴ・ダイオード兼用セル領域Ａ２をＩＧＢＴとして利用でき、また、ＩＧＢＴ・ダイオード兼用セル領域Ａ２ではｎ型バリヤ層２０を設けないため、ｎ型バリヤ層２０が設けられたダイオードと比較して、特性を向上させることができる。このように、本実施形態による半導体装置は、１チップ化されたＩＧＢＴ及びダイオードの特性が良好なものとなる。
上記実施形態において、ダイオードのカソード領域となるｎ型半導体層１８の幅を狭め、ＩＧＢＴの導通状態で半導体基板（ｎベース層）１５全面にキャリアが広がるようにすることが好ましい。キャリアは、通常、拡散長程度は横方向に広がる。電子の拡散長Ｌｎは拡散係数をＤｎ、ライフタイムをτｎとすると以下の数式で表される。
Figure 2013201360
ここで、Ｄｎ＝３６．４ｃｍ２／ｓｅｃ、τｎ＝１０×１０−６ｓｅｃとすると、Ｌｎ＝１９０μｍとなる。従って、ｎ型半導体層１８の幅を２００μｍ以下程度にすることで、ダイオードをＩＧＢＴに内蔵させた構成にしても、ＩＧＢＴのオン電圧が上がることを防止できる。
なお、図１２に示すように、ｎ型半導体層１８の幅を２００μｍ以下にする場合、ＩＧＢＴ・ダイオード兼用セル領域Ａ２のｎ型バリヤ層２０を省略してもよい。図１２に示す構成は、ｎ型バリヤ層２０を省略した分だけ図１に示す構成よりＩＧＢＴのオン電圧は上がるが、ｎ型半導体層１８の幅を２００μｍ以下にすることでＩＧＢＴの導通状態で半導体基板（ｎベース層）１５全面にキャリアが広がるため、ＩＧＢＴのオン電圧の上昇は抑制される。また、ｎ型バリヤ層２０を省略する分だけ、製造コストを削減することができる。
図１３は、ＩＧＢＴのコレクタ領域となるｐ型半導体層１７と、ダイオードのカソード領域となるｎ型半導体層１８の配置の一例を示している。ｎ型半導体層１８は格子状に設けられ、ｐ型半導体層１７は格子状のｎ型半導体層１８に囲まれた矩形状となる。なお、図１３のＸ−Ｘ線に沿った縦断面が図１に相当する。
また、図１４に示すように、ｎ型半導体層１８が水玉状に配置され、ｐ型半導体層１７がｎ型半導体層１８を囲むような構造にしてもよい。図１４のＹ−Ｙ線に沿った縦断面が図１に相当する。
上記実施形態による半導体装置は、図１に示すように、幅広のＩＧＢＴセル領域Ａ１の間に幅狭のＩＧＢＴ・ダイオード兼用セル領域Ａ２が設けられていたが、図１５に示すようにダイオード単独領域Ａ３がさらに設けられていてもよい。例えば、ダイオード単独領域Ａ３は、ＩＧＢＴ・ダイオード兼用セル領域Ａ２と同様の構成になっている。
ＩＧＢＴ・ダイオード兼用セル領域Ａ２の幅が狭くなると、ダイオードのオン電圧が高くなるが、図１５に示すように、ダイオード単独領域Ａ３を設けることで、ダイオードの面積を十分に確保し、ダイオードのオン特性を向上させることができる。また、ダイオード単独領域Ａ３では、ＩＧＢＴとは関係なくアノード側の設計が可能になる。
なお、上記実施形態において、ＩＧＢＴ・ダイオード兼用セル領域Ａ２には、トレンチで囲まれた１つの領域が示されているが、このトレンチで囲まれた領域が複数ある場合であっても、上記実施形態による構成を適用することができる。
上記実施形態による半導体装置では、ゲート電極１３がトレンチ構造になっていたが、図１６に示すようにゲート電極１３を平面構造にしてもよい。図１６において図１に示す実施形態に対応する部分は同一符号を付している。平面構造のゲート電極を備えた構成であっても、ＩＧＢＴセル領域Ａ１にのみｎ型バリヤ層２０を設けることで、ＩＧＢＴのオン電圧を低下させるとともにダイオードの特性劣化を防止して、１チップ化されたＩＧＢＴ及びダイオードの特性を良好なものとすることができる。
上記実施形態による半導体装置のＩＧＢＴやダイオードは、シリコンでなく、ＳｉＣやＧａＮなどを用いてもよい。
上記実施形態において、ｐ層、ｎ層を全て逆にしても同様な効果を得ることができる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１ 半導体装置
１０ エミッタ電極
１１ ｎ型半導体層
１２ ｐ型半導体層
１３ ゲート電極
１４ ゲート絶縁膜
１５ 半導体基板
１６ ｎバッファ層
１７ ｐ型半導体層
１８ ｎ型半導体層
１９ コレクタ電極
２０ ｎ型バリヤ層

Claims (8)

  1. ＩＧＢＴセルとダイオードセルが１つの第１導電型の半導体基板に形成される半導体装置であって、
    前記半導体基板の下面側表層部のＩＧＢＴセル領域に形成された第２導電型の第１半導体層と、
    前記半導体基板の下面側表層部の前記ＩＧＢＴセル領域に隣接した領域に形成された第１導電型の第２半導体層と、
    前記半導体基板の上面側表層部に所定間隔を空けて形成されたゲート電極と、
    前記ゲート電極間に形成された第１導電型の第３半導体層と、
    前記ゲート電極間に形成された第２導電型の第４半導体層と、
    前記ＩＧＢＴセル領域において、前記第１半導体層の上方に形成された第１導電型の第５半導体層と、
    前記第３半導体層及び前記第４半導体層上に形成された第１電極と、
    前記半導体基板の下面側に設けられた第２電極と、
    を備え、
    前記第５半導体層は前記ＩＧＢＴセル領域にのみ設けられ、
    前記第２半導体層は、幅が２００μｍ以下であり、格子状に形成されているか、または水玉状に配置されていることを特徴とする半導体装置。
  2. ＩＧＢＴセルとダイオードセルが１つの第１導電型の半導体基板に形成される半導体装置であって、
    前記半導体基板の下面側表層部のＩＧＢＴセル領域に形成された第２導電型の第１半導体層と、
    前記半導体基板の下面側表層部の前記ＩＧＢＴセル領域に隣接した領域に形成された第１導電型の第２半導体層と、
    前記半導体基板の上面側表層部に所定間隔を空けて形成されたゲート電極と、
    前記ゲート電極間に形成された第１導電型の第３半導体層と、
    前記ゲート電極間に形成された第２導電型の第４半導体層と、
    前記ＩＧＢＴセル領域において、前記第１半導体層の上方に形成された第１導電型の第５半導体層と、
    前記第３半導体層及び前記第４半導体層上に形成された第１電極と、
    前記半導体基板の下面側に設けられた第２電極と、
    を備える半導体装置。
  3. 前記第５半導体層は前記ＩＧＢＴセル領域にのみ設けられていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２半導体層の幅は２００μｍ以下であることを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記第２半導体層は格子状に形成されていることを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
  6. 前記第２半導体層は水玉状に配置されていることを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
  7. ＩＧＢＴセルとダイオードセルが１つの第１導電型の半導体基板に形成される半導体装置であって、
    前記半導体基板の下面側表層部のＩＧＢＴセル領域に形成された第２導電型の第１半導体層と、
    前記半導体基板の下面側表層部の前記ＩＧＢＴセル領域に隣接した領域に形成され、幅が２００μｍ以下である第１導電型の第２半導体層と、
    前記半導体基板の上面側表層部に所定間隔を空けて形成されたゲート電極と、
    前記ゲート電極間に形成された第１導電型の第３半導体層と、
    前記ゲート電極間に形成された第２導電型の第４半導体層と、
    前記第３半導体層及び前記第４半導体層上に形成された第１電極と、
    前記半導体基板の下面側に設けられた第２電極と、
    を備える半導体装置。
  8. 前記半導体基板はＳｉＣ又はＧａＮを含むことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
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