WO2018105729A1 - 半導体装置 - Google Patents

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内藤　達也
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富士電機株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2007-31627
  • the carrier storage layer is also called a storage layer.
  • the on-voltage (Von) which is the collector-emitter voltage when the IGBT is on, is higher than when there are a plurality of storage layers.
  • the turn-off loss (Eoff) increases because carriers are accumulated too much in the storage layer as compared with the case where only one storage layer exists.
  • a semiconductor device may include a semiconductor substrate.
  • the semiconductor substrate may include two trench portions, a mesa portion, and a drift layer.
  • the two trench portions may extend in a predetermined direction.
  • the mesa portion may be provided between the two trench portions.
  • the drift layer may be provided below the mesa portion.
  • the drift layer may be of the first conductivity type.
  • the mesa portion may include an emitter region, a contact region, and a plurality of storage layers.
  • the emitter region may have a higher doping concentration than the drift layer. Further, at least a part of the emitter region may be located on the upper surface of the semiconductor substrate. Further, the emitter region may be of the first conductivity type.
  • the contact region may be at least partially located on the upper surface of the semiconductor substrate.
  • the contact region may be of the second conductivity type.
  • the plurality of storage layers may be provided side by side in the depth direction of the semiconductor substrate below the emitter region and the contact region. The depth direction may be a direction from the upper surface to the lower surface of the semiconductor substrate.
  • the plurality of storage layers may have a first conductivity type doping concentration higher than a first conductivity type doping concentration of the drift layer. At least one of the plurality of storage layers is provided below at least a part of the emitter region, but may not be provided below a part of the contact region.
  • the emitter region and the contact region may be alternately provided in a predetermined direction.
  • the at least one storage layer may not be provided below each partial region in the plurality of contact regions.
  • the at least one accumulation layer may be an island accumulation layer.
  • the island-shaped accumulation layer may include a plurality of accumulation regions.
  • the plurality of accumulation regions may have a first conductivity type doping concentration higher than a first conductivity type doping concentration of the drift layer.
  • the plurality of accumulation regions may be provided discretely on a plane orthogonal to the depth direction.
  • Each of the plurality of storage regions is provided below at least a part of the emitter region, but may be separated without being provided below a part of the contact region. All the storage layers other than the storage layer closest to the upper surface in the depth direction may be island-shaped storage layers.
  • the mesa unit may further include a base region.
  • the base region may have a second conductivity type doping concentration lower than that of the contact region.
  • the emitter region may have a bottom region.
  • the bottom region may not be in direct contact with the contact region and may be in direct contact with the base region inside the semiconductor substrate.
  • the length of each of the plurality of accumulation regions in the predetermined direction may be longer than the length of the bottom region in the predetermined direction. Alternatively, the length of each of the plurality of accumulation regions in the predetermined direction may be shorter than the length of the bottom region in the predetermined direction.
  • L CHS length of each of the plurality of storage regions in the predetermined direction
  • L 0 length of the bottom region in the predetermined direction of the emitter region
  • a semiconductor device in a second aspect of the present invention, may have a semiconductor substrate.
  • the semiconductor substrate may include a transistor region.
  • the semiconductor substrate may include a plurality of trench portions, a mesa portion, and a drift layer in the transistor region.
  • the plurality of trench portions may extend in a predetermined direction.
  • the mesa portion may be provided between two adjacent trench portions in the plurality of trench portions.
  • the drift layer may be provided below the mesa portion.
  • the drift layer may be of the first conductivity type.
  • the plurality of trench portions may include a gate trench portion and a dummy trench portion.
  • the gate trench part may have a gate conductive part. A gate potential may be supplied to the gate conductive portion.
  • the dummy trench part may have a dummy trench conductive part.
  • An emitter potential may be supplied to the dummy trench conductive part.
  • the mesa portion may include an emitter region, a contact region, and a storage layer.
  • the emitter region may have a higher doping concentration than the drift layer.
  • the emitter region may be at least partially located on the upper surface of the semiconductor substrate.
  • the emitter region may be of the first conductivity type.
  • the contact region may be at least partially located on the upper surface of the semiconductor substrate.
  • the contact region may be of the second conductivity type.
  • the storage layer may be provided below the emitter region and the contact region.
  • the storage layer may have a first conductivity type doping concentration that is higher than a doping concentration of the first conductivity type of the drift layer.
  • the number of storage layers provided in the depth direction in the mesa portion adjacent to the gate trench portion may be larger than the number of storage layers provided in the depth direction in the mesa portion between the two dummy trench portions.
  • the depth direction may be a direction from the upper surface to the lower surface of the semiconductor substrate.
  • the storage layer may not be provided in the mesa portion between the two dummy trench portions. Instead, one storage layer may be provided in the mesa portion between the two dummy trench portions.
  • the mesa portion may further have a high concentration contact region.
  • the high concentration contact region may include an upper part and a lower part.
  • the upper portion of the high concentration contact region may be located on the upper surface of the semiconductor substrate.
  • the lower portion of the high concentration contact region may be in contact with the contact region.
  • the high concentration contact region may have a higher doping concentration of the second conductivity type than the contact region.
  • the semiconductor device may include a transistor part, a diode part, and a boundary part.
  • the boundary portion may be provided in a partial region adjacent to the diode portion in the transistor portion.
  • the diode part may include one or more storage layers in the depth direction.
  • the depth direction may be a direction from the upper surface to the lower surface.
  • the diode part may be provided with a contact region. At least one of the plurality of storage layers in the diode portion may be provided below at least a part of the contact region.
  • the length of each of the plurality of storage layers of the diode part in the predetermined direction may be longer than the length of the contact region of the diode part in the predetermined direction.
  • FIG. 1 shows partially the upper surface of the semiconductor device 100 in 1st Embodiment. It is a perspective view which shows an example in the AA cross section of FIG. It is sectional drawing which shows an example in the BB cross section of FIG. It is sectional drawing which shows an example in CC cross section of FIG. (A), (B), and (C) are the perspective views of the comparative example 1, the comparative example 2, and 1st Embodiment in the unit structure length of a Y-axis direction, respectively. It is a figure which shows the simulation of Vge and Vce at the time of low current turn-on.
  • FIG. 6 is a diagram showing an electron current and a displacement current at turn-on in a semiconductor device 100 including a first storage layer 62, a second storage layer 64, and a third storage layer 66. It is a figure which shows the example of a waveform of the collector current Ic at the time of turn-on.
  • A) And (B) is a figure which shows the YZ surface of FIG.
  • A) is a simulation result showing the Von for L CHS / L 0.
  • (B) is a simulation result showing dV / dt with respect to L CHS / L 0 .
  • C is a simulation result showing Eoff for L CHS / L 0 . It is a simulation result which shows Eoff with respect to Vce.
  • FIG. 3 is a flowchart showing an example of a method for manufacturing the semiconductor device 100. It is a figure which shows the YZ surface of FIG. 2 in a 1st modification. It is a figure which shows the YZ surface of FIG. 2 in a 2nd modification. It is a figure which shows the YZ surface of FIG. 2 in a 3rd modification. It is a perspective view corresponding to the AA section of Drawing 1 in a 2nd embodiment. It is a figure which shows partially the upper surface of the semiconductor device 100 in 3rd Embodiment. It is a perspective view which shows an example in the DD cross section of 3rd Embodiment. It is a figure which shows partially the upper surface of the semiconductor device 100 in 4th Embodiment.
  • FIG. 15A It is a figure which shows an example of doping concentration distribution in the aa cross section and bb cross section of FIG. 15B. It is a figure which shows the other example of doping concentration distribution in the aa cross section and bb cross section of FIG. 15B. It is a figure which shows partially the upper surface of the semiconductor device 100 in the 1st modification of 4th Embodiment. It is a figure which shows the perspective view in the FF cross section of FIG. It is a figure which shows partially the upper surface of the semiconductor device 100 in the 2nd modification of 4th Embodiment. It is a figure which shows the perspective view in the GG cross section of FIG.
  • FIG. 1 It is a figure which shows a part of mesa part 19-4 of the diode part 80 in FIG. It is a perspective view corresponding to the AA section of Drawing 1 in a 5th embodiment. It is sectional drawing corresponding to the BB cross section of FIG. 1 in 5th Embodiment. It is sectional drawing corresponding to CC cross section of FIG. 1 in 5th Embodiment. It is a figure which shows the YZ surface of FIG.
  • FIG. 1 is a view partially showing an upper surface of the semiconductor device 100 according to the first embodiment.
  • the semiconductor device 100 may be a reverse conducting IGBT (Reverse Conducting IGBT).
  • the semiconductor device 100 of this example includes a transistor unit 70 including a transistor such as an IGBT, and a diode unit including a diode such as a FWD (Free Wheeling Diode) that is a diode portion in which a current flows in a direction opposite to that of the transistor unit 70.
  • a semiconductor substrate In FIG. 1, the upper surface around the edge of the semiconductor substrate is shown, and other regions are omitted. In FIG. 1, only a part of the active region including the transistor portion 70 is shown.
  • the semiconductor device 100 may be a transistor such as an IGBT that does not include a reverse conducting diode.
  • the semiconductor device 100 may have an edge termination region surrounding the active region.
  • the active region refers to a region having the transistor portion 70 and the diode portion.
  • the edge termination region has a function of relaxing electric field concentration near the upper surface of the semiconductor substrate.
  • the edge termination region has, for example, one or more of a guard ring, a field plate, a RESURF, and a combination thereof.
  • the semiconductor substrate of this example includes a plurality of trench portions and a mesa portion 19 in the transistor portion 70.
  • the transistor unit 70 is a virtual region in which the collector layer is projected perpendicularly to the upper surface of the semiconductor substrate in the active region, and a predetermined unit configuration including the emitter region 12 and the contact region 15 is regularly arranged. It may be an area.
  • the mesa portion 19 is a partial region of the semiconductor substrate provided between two adjacent trench portions. The mesa portion 19 is a part of the semiconductor substrate located in a region closer to the upper surface than the bottom portion of the trench portion.
  • the mesa portion 19 adjacent to the gate trench portion 40 is a mesa portion 19-1
  • the mesa portion 19 between the two dummy trench portions 30 is a mesa portion 19-2.
  • the mesa portion 19-1 and the mesa portion 19-2 have the same length in the X-axis direction.
  • the dummy trench portion 30 and the gate trench portion 40 may be collectively referred to as a trench portion.
  • the trench part may extend in a predetermined direction.
  • the predetermined direction in which the trench portion extends is a direction parallel to the Y axis. This direction may be referred to as the extending direction of the trench portion for convenience.
  • the trench portions may be arranged at predetermined intervals in a direction orthogonal to the extending direction.
  • the direction in which the trench portions are arranged is a direction parallel to the X axis.
  • the direction may be referred to as an arrangement direction of the trench portions.
  • the X axis and the Y axis are axes orthogonal to each other in a plane parallel to the upper surface of the semiconductor substrate.
  • An axis orthogonal to the X axis and the Y axis is taken as a Z axis.
  • a direction from the upper surface to the lower surface of the semiconductor substrate is referred to as a depth direction.
  • the depth direction is a direction parallel to the Z axis.
  • the terms “upper”, “lower”, “upper” and “lower” are not limited to the vertical direction in the direction of gravity. These terms only refer to the direction relative to a predetermined axis.
  • the gate trench portions 40 and the dummy trench portions 30 are alternately provided along the arrangement direction.
  • Each of the gate trench portion 40 and the dummy trench portion 30 has a longitudinal portion extending along the extending direction.
  • the gate trench portion 40 of the present example has two long portions and a short portion connecting the two long portions. It is preferable that at least a part of the short part is provided in a curved shape. By connecting the ends of the two longitudinal portions of the gate trench portion 40, the electric field concentration at the ends of the longitudinal portions can be alleviated.
  • the gate runner 48 may be connected to the gate conductive part at the short part of the gate trench part 40.
  • the dummy trench part 30 may be provided between the longitudinal parts of the gate trench part 40.
  • one dummy trench portion 30 is provided between two longitudinal portions of the gate trench portion 40 that are continuously provided by the long portion and the short portion in a plane parallel to the upper surface of the semiconductor substrate. .
  • the mesa portion 19 of the semiconductor substrate may include an emitter region 12, a base region 14, a contact region 15, a plurality of storage layers 60, and a well region 11 provided from the upper surface to a predetermined depth.
  • the plurality of storage layers 60 may include one or more storage layers. Two or more accumulation layers may be provided side by side in the depth direction.
  • the plurality of storage layers 60 include a first storage layer 62, a second storage layer 64, and a third storage layer 66.
  • the plurality of storage layers 60 are provided below the emitter region 12 and the contact region 15. Therefore, in FIG. 1, the first storage layer 62 is indicated by a broken line, and the second storage layer 64 and the third storage layer 66 are indicated by hatching the broken line.
  • a plurality of storage layers 60 are provided in the mesa portion 19-1 located between the longitudinal portion of the gate trench portion 40 and the longitudinal portion of the dummy trench portion 30.
  • the first accumulation layer 62 is provided in the mesa unit 19-2.
  • Some of the plurality of accumulation layers 60 may be continuously provided in the extending direction of the trench portion.
  • the first accumulation layer 62 is continuously provided from the contact region 15 closest to the well region 11 in the extending direction of the trench portion.
  • At least one of the plurality of storage layers 60 is provided below at least a part of the emitter region 12, but is provided below a part of the contact region 15. It is not necessary.
  • the at least one accumulation layer may not be provided below a partial region of each contact region 15 provided in the extending direction of the trench portion.
  • the second storage layer 64 and the third storage layer 66 are provided intermittently so as to be interrupted immediately below the contact region 15 in the extending direction of the trench portion. Note that the second storage layer 64 and the third storage layer 66 of this example are provided in the same range on the XY plane parallel to the upper surface of the semiconductor substrate.
  • the first storage layer 62 is provided at a position closest to the upper surface of the semiconductor substrate in the depth direction. That is, the first accumulation layer 62 is provided at the shallowest position in the depth direction.
  • the third accumulation layer 66 is provided at the deepest position in the depth direction.
  • the second accumulation layer 64 is provided between the first accumulation layer 62 and the third accumulation layer 66 in the depth direction.
  • the first storage layer 62 is provided in a wider range than the second storage layer 64 and the third storage layer 66. That is, in this example, when the semiconductor substrate is viewed from above, the first storage layer 62 of this example covers the second storage layer 64 and the third storage layer 66.
  • the semiconductor device 100 of this example further includes a gate metal layer 50 and an emitter electrode 52 provided above the upper surface of the semiconductor substrate.
  • the gate metal layer 50 and the emitter electrode 52 are provided separately from each other.
  • an interlayer insulating film is provided between the emitter electrode 52 and the gate metal layer 50 and the upper surface of the semiconductor substrate, it is omitted in FIG.
  • the interlayer insulating film of this example has contact holes 49, 54 and 56.
  • the contact holes 49, 54, and 56 in this example are provided through the interlayer insulating film. In FIG. 1, the contact holes 49, 54 and 56 are shown with dots.
  • the emitter electrode 52 may be in contact with the emitter region 12 and the contact region 15 on the upper surface of the semiconductor substrate via the contact hole 54.
  • the emitter electrode 52 may be electrically connected to the base region 14 through the contact region 15.
  • the emitter electrode 52 may be connected to the dummy trench conductive part in the dummy trench part 30 through the contact hole 56.
  • a connection portion 21 formed of a conductive material such as polysilicon doped with impurities may be provided between the emitter electrode 52 and the dummy trench conductive portion.
  • Each connection part 21 may be provided on the upper surface of the semiconductor substrate via an insulating film.
  • the gate metal layer 50 may contact the gate runner 48 through the contact hole 49.
  • the gate runner 48 may be formed of polysilicon doped with impurities.
  • the gate runner 48 may be connected to the gate conductive portion in the gate trench portion 40 on the upper surface of the semiconductor substrate.
  • the gate runner 48 of this example is not connected to the dummy trench conductive part of the dummy trench part 30.
  • the gate runner 48 of this example is provided from the lower part of the contact hole 49 to the short part of the gate trench part 40. In the short portion of the gate trench portion 40, the gate conductive portion of this example is exposed on the upper surface of the semiconductor substrate and contacts the gate runner 48.
  • the emitter electrode 52 and the gate metal layer 50 are formed of a material containing metal.
  • each electrode is formed of aluminum or an aluminum-silicon alloy.
  • Each electrode may have a barrier metal formed of titanium, a titanium compound, or the like under a region formed of aluminum or the like. By providing the barrier metal, diffusion of aluminum atoms into the semiconductor substrate can be reduced.
  • plugs may be provided in the contact holes 49, 54 and 56 between the respective electrodes and the semiconductor substrate.
  • the plug may include a barrier metal that is in contact with the semiconductor substrate, and tungsten that is embedded so as to be in contact with the barrier metal. In the plug, tungsten and the barrier metal may be in contact with each other.
  • the emitter electrode 52 is provided above the well region 11, the emitter region 12, the base region 14, the contact region 15, and the trench portion.
  • the well region 11 in this example is provided in a predetermined range from the vicinity of the short portion of the trench portion to the outer end portion of the gate metal layer 50 located outside the gate runner 48.
  • the depth at which the well region 11 is provided in the semiconductor substrate may be deeper than the depth of the trench portion.
  • a partial region of the trench portion that is close to the gate metal layer 50 may be provided in the well region 11.
  • the bottoms of the end portions in the extending direction of the dummy trench portion 30 and the gate trench portion 40 may be covered with the well region 11.
  • the mesa unit 19 in this example has a base region 14.
  • the base region 14 may be a second conductivity type having a lower doping concentration than the contact region 15.
  • the base region 14 in this example is P-type.
  • the first conductivity type is N-type and the second conductivity type is P-type.
  • the first conductivity type may be P-type and the second conductivity type may be N-type.
  • the mesa unit 19 has a second conductivity type contact region 15 having a higher doping concentration than the base region 14 on the upper surface of the base region 14.
  • the contact region 15 is selectively provided in the semiconductor substrate so that at least a part thereof is located on the upper surface of the semiconductor substrate.
  • the contact region 15 in this example is P + type. In FIG. 1, the base region 14 located under the contact region 15 is not shown.
  • the mesa portion 19 has a first conductivity type emitter region 12 provided adjacent to the contact region 15 on the upper surface of the base region 14.
  • the emitter region 12 is also selectively provided in the semiconductor substrate so that at least a part thereof is located on the upper surface of the semiconductor substrate.
  • the emitter region 12 of this example has a first conductivity type doping concentration that is higher than the first conductivity type doping concentration of the drift layer of the semiconductor substrate.
  • the emitter region 12 of this example is N + type.
  • the plurality of storage layers 60 have a first conductivity type doping concentration higher than the first conductivity type doping concentration of the drift layer of the semiconductor substrate.
  • each of the plurality of storage layers 60 is N + type.
  • Each of the plurality of storage layers 60 may have a doping concentration peak position at a predetermined depth position, and the doping concentration may gradually decrease in the vertical direction around the peak position. Therefore, each of the accumulation layers can be specified as a different layer in the depth direction of the mesa portion 19.
  • Each of the contact region 15 and the emitter region 12 is provided from the gate trench part 40 adjacent to each other in the X-axis direction to the dummy trench part 30.
  • the emitter regions 12 and contact regions 15 of this example are provided alternately along the extending direction of the trench portion.
  • the contact hole 54 is provided above each of the contact region 15 and the emitter region 12. Contact hole 54 is not provided in a region corresponding to base region 14 and well region 11 shown in FIG.
  • the well region 11 is a second conductivity type region having a doping concentration higher than that of the base region 14.
  • the well region 11 in this example is a P + type region.
  • FIG. 2 is a perspective view showing an example of the AA cross section of FIG.
  • the configuration above the upper surface 92 and below the lower surface 94 of the semiconductor substrate 10 is omitted in FIG.
  • a semiconductor substrate 10, a drift layer 18, a buffer layer 20, and a collector layer 22 are additionally shown.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, a gallium oxide substrate, or a nitride semiconductor substrate such as gallium nitride.
  • the semiconductor substrate 10 in this example is a silicon substrate.
  • the first conductivity type drift layer 18 may be provided below the mesa portion 19. Note that the drift layer 18 in this example is N-type.
  • the buffer layer 20 and the collector layer 22 will be described later.
  • the mesa portion 19-1 has an N + type emitter region 12 and a P + type contact region 15, a P ⁇ type base region 14, and a plurality of storage layers 60 in order from the upper surface 92 to the lower surface 94.
  • the first storage layer 62, the second storage layer 64, and the third storage layer 66 In particular, by providing a plurality of storage layers 60 between the base region 14 and the drift layer 18 of the mesa portion 19-1, the carrier injection promoting effect (Injection Enhancement effect: IE effect) is enhanced and Von is reduced. Can do.
  • the mesa portion 19-2 of this example includes a P + type contact region 15, a P ⁇ type base region 14, and a first accumulation layer 62 in order from the upper surface 92 to the lower surface 94.
  • the first accumulation layer 62 of the present example is provided between the trench portions and is provided so as to extend in the extending direction of the trench portions.
  • the second accumulation layer 64 and the third accumulation layer 66 are provided across the dummy trench portion 30 and the gate trench portion 40, and are provided discretely in the extending direction of the trench portion.
  • the upper part of the first accumulation layer 62 closest to the uppermost surface 92 may be in contact with the base region 14.
  • the lower part of the third accumulation layer 66 formed on the lowermost surface 94 side may be closer to the upper surface 92 side than the end of the bottom of the trench portion. That is, the plurality of accumulation layers 60 may be provided in the mesa portion 19 on the upper surface 92 side than the bottom portion of the trench portion.
  • the plurality of storage layers 60 are provided, Von can be reduced as compared with the case where only the first storage layer 62 is provided. Furthermore, in this example, the second storage layer 64 and the third storage layer 66 are provided intermittently so as to be interrupted below a part of the contact region 15. Thereby, compared with the case where all the layers of the plurality of accumulation layers 60 are continuous in the extending direction of the trench portion like the first accumulation layer 62 (when all the layers are continuous in the extending direction), the contact region is more efficiently performed. Carriers (holes in this example) can be discharged to 15.
  • Eoff which is a loss at the time of turn-off of the IGBT, can be reduced as compared with the case where all the layers of the plurality of accumulation layers 60 are continuous in the extending direction.
  • the trade-off between Von and Eoff can be improved.
  • the at least one storage layer that is discontinuous immediately below the contact region 15 may be an island-shaped storage layer.
  • the island-shaped accumulation layer means a layer including a plurality of accumulation regions that are discretely provided on a plane orthogonal to the depth direction.
  • the plurality of accumulation regions mean regions having an N-type doping concentration higher than the N-type doping concentration of the drift layer 18.
  • Each of the plurality of storage regions provided in an island shape is provided below at least a part of the emitter region 12 but is not provided below a part of the region of the contact region 15 and is separated from each other.
  • all the storage layers other than the first storage layer 62 are island-shaped storage layers. That is, the second storage layer 64 has a plurality of second storage regions 64R, and the third storage layer 66 has a plurality of third storage regions 66R.
  • Eoff can be reduced compared with the case where the 2nd accumulation layer 64 and the 3rd accumulation layer 66 continue in the extending direction.
  • the second storage layer 64 may be provided continuously in the extending direction, and the first storage layer 62 and the third storage layer 66 may be island-shaped storage layers.
  • the first storage layer 62 and the second storage layer 64 may be provided continuously in the extending direction, and the third storage layer 66 may be an island-shaped storage layer.
  • all of the first storage layer 62, the second storage layer 64, and the third storage layer 66 may be island-shaped storage layers.
  • the N-type doping concentration of the accumulation region in the accumulation layer and the island-like accumulation layer provided continuously is 10 times, 30 times, 100 times, or 300 times the doping concentration of the drift layer 18. It may have a concentration.
  • the first storage layer 62, the second storage region 64R, and the third storage region 66R of this example may have an N-type doping concentration that is 100 times or more the doping concentration of the drift layer 18.
  • the peak value in the depth direction of the N-type doping concentration in the third storage region 66R may be higher than the peak value in the depth direction of the N-type doping concentration in the first storage layer 62 and the second storage region 64R.
  • the peak value in the depth direction of the N-type doping concentration in the first storage layer 62 and the second storage region 64R may be approximately the same.
  • the position of the peak concentration in the depth direction can be determined by the acceleration energy when the N-type impurity is ion-implanted.
  • the doping concentration of the drift layer 18 may be a doping concentration between the lower end of the trench portion and the buffer layer 20 in the depth direction.
  • the doping concentration of the drift layer 18 is, for example, a net doping concentration at an intermediate position between the lower end of the trench portion and the buffer layer 20 in the depth direction.
  • the doping concentration of the drift layer 18 may be an average value of the doping concentration in a predetermined depth range. In one example, the doping concentration of the drift layer 18 is an average value of the doping concentration from a position 1 ⁇ m below the lower end of the gate trench portion 40 to a position 1 ⁇ m above the boundary between the drift layer 18 and the buffer layer 20. It may be.
  • a region between the accumulation regions may have a first conductivity type doping concentration lower than a first conductivity type doping concentration in the accumulation region.
  • the N-type doping concentration in the region between the two accumulation regions 64R is lower than the N-type doping concentration in the second accumulation region 64R.
  • a region between the accumulation regions may have a doping concentration equal to or higher than the doping concentration of the first conductivity type in the drift layer 18.
  • the N-type doping concentration in the region between the two second accumulation regions 64R is the same as the N-type doping concentration in the drift layer 18. Therefore, the carrier can more easily pass through the region between the two storage regions and travel from the lower side to the upper side than when the carrier passes through the storage region and travels from below to above.
  • the number of storage layers in the mesa unit 19-1 adjacent to the gate trench unit 40 may be larger than the number of storage layers in the mesa unit 19-2 between the two dummy trench units 30.
  • the number of storage layers of the mesa unit 19-1 is three (first storage layer 62, second storage layer 64, and third storage layer 66).
  • the number of storage layers in the mesa unit 19-2 is one (only the first storage layer 62).
  • the carriers from the contact regions 15 between the dummy trench portions 30 at the turn-off time can be pulled out efficiently. Thereby, Eoff can be reduced.
  • the mesa unit 19-2 may not have a storage layer. As a result, carriers can be more efficiently extracted at the time of turn-off than when one storage layer is provided in the mesa unit 19-2.
  • An N + type buffer layer 20 is provided on the lower surface of the drift layer 18.
  • the doping concentration of the buffer layer 20 may be higher than the doping concentration of the drift layer 18.
  • the buffer layer 20 of this example includes an N + type dopant implantation region having a plurality of doping concentration peaks in the depth direction.
  • the buffer layer 20 may function as a field stop layer that prevents a depletion layer extending from the lower surface of the base region 14 from reaching the P + type collector layer 22.
  • the dummy trench portion 30 and the gate trench portion 40 penetrate the base region 14 from the upper surface 92 of the semiconductor substrate 10 and reach the drift layer 18.
  • the dummy trench portion 30 and the gate trench portion 40 are those regions. Also reaches the drift layer 18.
  • the trench portion penetrates the dopant implantation region is not limited to the one manufactured in the order in which the trench portion is formed after the dopant implantation region is formed. What formed the dopant injection
  • the gate trench portion 40 includes a gate trench 43 provided in the semiconductor substrate 10, a gate insulating film 42, and a gate conductive portion 44.
  • the gate insulating film 42 is provided so as to cover the inner wall of the gate trench 43.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench 43.
  • the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10.
  • the gate conductive portion 44 is provided inside the gate trench 43 inside the gate insulating film 42.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon. A gate potential is supplied from the gate metal layer 50 to the gate conductive portion 44.
  • a part of the gate conductive portion 44 faces the base region 14 in the arrangement direction.
  • a portion of the base region 14 that faces the gate conductive portion 44 may function as a channel formation region.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40.
  • the dummy trench conductive part 34 may have the same length as the gate conductive part 44 in the depth direction.
  • the dummy trench portion 30 includes a dummy trench 33 provided in the semiconductor substrate 10, a dummy trench insulating film 32, and a dummy trench conductive portion 34.
  • the dummy trench insulating film 32 is provided so as to cover the inner wall of the dummy trench 33.
  • the dummy trench insulating film 32 insulates the dummy trench conductive portion 34 from the semiconductor substrate 10.
  • the dummy trench conductive part 34 is provided inside the dummy trench 33 and is provided inside the dummy trench insulating film 32.
  • the dummy trench conductive part 34 may be formed of the same material as the gate conductive part 44.
  • An emitter potential may be supplied from the emitter electrode 52 to the dummy trench conductive portion 34.
  • FIG. 3 is a cross-sectional view showing an example of the BB cross section of FIG.
  • the BB cross section is an XZ cross section passing through the emitter region 12.
  • an interlayer insulating film 38, an emitter electrode 52, and a collector electrode 24 are additionally shown.
  • the gate trench portion 40 and the dummy trench portion 30 are covered with an interlayer insulating film 38 on the upper surface 92 of the semiconductor substrate 10.
  • Interlayer insulating film 38 electrically insulates gate conductive portion 44 and dummy trench conductive portion 34 from emitter electrode 52.
  • the dummy trench conductive portion 34 is electrically connected to the emitter electrode 52 through the contact hole 56 provided in the interlayer insulating film 38.
  • the emitter electrode 52 is in contact with the upper surface 92 of the semiconductor substrate 10 and the interlayer insulating film 38.
  • the collector electrode 24 is in contact with the lower surface 94 of the semiconductor substrate 10.
  • the emitter electrode 52 and the collector electrode 24 are formed of a conductive material such as metal.
  • FIG. 4 is a cross-sectional view showing an example of the CC cross section of FIG.
  • the CC cross section passes through the contact region 15 of the mesa portion 19-1, and the region between the two second accumulation regions 64R and 2 It is an XZ cross section passing through a region between two third accumulation regions 66R. Therefore, in the CC cross section, only the first storage layer 62 is shown, and the second storage layer 64 and the third storage layer 66 are not shown.
  • FIG. 5A, 5B, and 5C are perspective views of Comparative Example 1, Comparative Example 2, and the first embodiment, respectively, in the unit structure length in the Y-axis direction.
  • FIG. 5 corresponds to the AA cross section (FIG. 2) of the first embodiment. That is, in FIG. 5, two adjacent dummy trench portions 30 and one gate trench portion 40 are shown.
  • (A) shows Comparative Example 1 having only the first accumulation layer 62.
  • (B) shows Comparative Example 2 in which the plurality of accumulation layers 60 have three accumulation layers, and all the layers are continuous in the stretching direction.
  • (C) shows this example which is 1st Embodiment.
  • the unit structure length in the Y-axis direction may be half the sum of the lengths of the emitter region 12 and the contact region 15 in the Y-axis direction.
  • the unit structure length in the Y-axis direction is 1.4 [ ⁇ m].
  • the unit structure length in the Y-axis direction in this example is merely an example, and it is needless to say that the unit structure length may be variously changed according to the design and specifications. Note that (L CHS ) / 2 in (C) means half of the length in the Y-axis direction of the accumulation region of this example.
  • FIG. 6A is a diagram showing a simulation of Vge and Vce at the time of low current turn-on.
  • the left side of the vertical axis is Vce [V]
  • the right side of the vertical axis is Vge [V].
  • the horizontal axis is time [s].
  • Vge is a potential difference between the gate metal layer 50 and the emitter electrode 52
  • Vce is a potential difference between the collector electrode 24 and the emitter electrode 52. In this example, the emitter electrode 52 is grounded.
  • Vge and Vce in FIG. 5A (that is, Comparative Example 1) are indicated by dotted lines
  • Vge and Vce in FIG. 5B (that is, Comparative Example 2) are indicated by broken lines
  • Vge and Vce in FIG. 5C (that is, this example) are indicated by solid lines.
  • L CSH /2 0.2 [ ⁇ m] (this example 1), 0.6 [ ⁇ m] (this example 2), 1.0 [ ⁇ m] (this example 3) Indicates.
  • Vge in Comparative Example 1 once rose to about 8.0 [V], and then settled to about 7 [V] by time 1.03E-5 [s].
  • the instantaneous increase of Vge is hereinafter referred to as “instantaneous increase (rapid spike)”.
  • Vge in Comparative Example 1 remained at about 7 [V] until time 1.04E-5 [s], and the potential gradually increased after time 1.04E-5 [s].
  • Vge of the comparative example 1 temporarily settles at a constant value of about 7 [V].
  • a period in which Vge is a constant value is referred to as a mirror period.
  • the magnitude (absolute value) of the voltage decrease rate dV / dt of Vce in Comparative Example 1 is about 23000 [V / ⁇ s] from time 1.01E-5 [s] to time 1.02E-5 [s]. . Until the voltage drops below 40 [V], Vce substantially maintains this dV / dt.
  • Vge in Comparative Example 2 temporarily increased to about 8.0 [V], and then settled to about 7 [V] by time 1.03E-5 [s]. However, the instantaneous increase value of Vge in Comparative Example 2 was lower than that of Comparative Example 1. In Comparative Example 2, dV / dt at Vce of 200 [V] or less was about 8800 [V / ⁇ s], which was 1/3 or less of Comparative Example 1.
  • Vge in this example also temporarily increased to about 8.0 [V], and then settled to about 7 [V] by time 1.03E-5 [s].
  • dV / dt of Vce is approximately equal to that in Comparative Example 2 around 1.015E-5 [s] to about 1.02E-5 [s] where the voltage starts to fall at the maximum decrease rate. It was close. Thereafter, the magnitude of dV / dt gradually decreased.
  • dV / dt could be suppressed as compared with Comparative Example 1.
  • the present example and the comparative example 2 are more advantageous than the comparative example 1 in that electromagnetic noise caused by dV / dt can be reduced.
  • the main current at the beginning of low current turn-on is not a hole current but an electron current.
  • the initial stage when the low current is turned on is a period from immediately before the gate voltage Vge reaches the threshold voltage to before the mirror period in which Vge is substantially constant at the threshold voltage value.
  • Vge approaches the threshold voltage
  • a channel begins to form in the base region 14 and electrons begin to be injected into the drift layer 18. Therefore, as Vge approaches the threshold voltage, Vce begins to drop rapidly.
  • holes When electrons injected into the drift layer 18 reach the collector layer 22, holes begin to be injected from the collector layer 22 to the buffer layer 20 and the drift layer 18. The holes gather at the lower ends of the gate trench part 40 and the dummy trench part 30. However, since the dummy trench conductive portion 34 has the same potential as the emitter electrode 52, holes are particularly collected near the dummy trench portion 30. That is, a hole inversion layer is formed in the vicinity of the dummy trench portion 30.
  • Displacement current resulting from hole accumulation charges the gate conductive portion 44. It is considered that the charging of the gate conductive portion 44 causes an instantaneous increase in Vge. The larger the displacement current is, the faster the gate conductive portion 44 is charged, so that the potential of the gate conductive portion 44 rises more quickly. As a result, the potential of the gate conductive portion 44 instantaneously exceeds the gate threshold value. As a result, a large amount of electrons and holes are injected, and the collector-emitter current increases.
  • the voltage decrease rate (dV / dt) of Vce increases according to the current change rate due to the increase of the collector-emitter current.
  • Comparative Example 1 the number of storage layers is smaller than in Comparative Example 2 and this example. However, as a result of sufficient accumulation of carriers in the dummy trench portion 30 as described above, the displacement current of Comparative Example 1 is the largest among the three of Comparative Example 1, Comparative Example 2, and this Example. Therefore, Comparative Example 1 has the largest dV / dt among the three. Although it is conceivable to increase the gate resistance Rg in order to suppress dV / dt, it is not desirable to increase Rg because the turn-on loss Eon increases.
  • Comparative Example 2 and this example a plurality of storage layers of Comparative Example 2 and this example are provided from directly below the base region 14 to the vicinity of the bottom of the dummy trench portion 30.
  • it can suppress that a hole concentrates in the side part of the dummy trench part 30.
  • FIG. Note that holes are concentrated near the bottom of the dummy trench portion 30 as in the first comparative example.
  • the number of carriers gathering at the bottom and side portions of the dummy trench portion 30 is smaller than that in Comparative Example 1.
  • the displacement current flowing through the gate conductive portion 44 in Comparative Example 2 and this example is sufficiently smaller than that in Comparative Example 1.
  • dV / dt can be made small compared with the comparative example 1.
  • the mesa portions 19-1 and 19-2 have storage layers continuously in the extending direction of the trench portion.
  • the side portion of the dummy trench portion 30 is exposed to the gate trench portion 40. That is, in Comparative Example 2, carriers accumulated by a plurality of continuous accumulation layers 60 can form a displacement current, and in this example, exposed side portions of the dummy trench portion 30 can form a displacement current.
  • dV / dt it may be possible to make dV / dt smaller than Comparative Example 2 by adjusting the length of LCHS in this example.
  • the second storage layer 64 and the third storage layer 66 are discretely provided immediately below a part of the contact region 15 in the mesa portion 19-1. Therefore, at the time of turn-off, the carrier passes between the two adjacent second regions 64R and between the two adjacent third regions 66R, and more mesa portion 19- than in the comparative example 2. 1 to the contact area 15. Further, more carriers are discharged from the mesa portion 19-2 to the contact region 15 than in the second comparative example. Therefore, this example can reduce Eoff as compared with Comparative Example 2.
  • the mesa unit 19-2 of the present example includes only the first storage layer 62 as a storage layer or a storage region.
  • the mesa unit 19-2 has a smaller number of accumulation layers and accumulation regions than the mesa unit 19-1, or a smaller number of accumulation layers or accumulation regions than the mesa unit 19-1. May be.
  • the mesa unit 19-2 has one storage layer and one storage region. It's okay.
  • FIG. 6B is a diagram showing an electron current and a displacement current when the semiconductor device 100 including the first storage layer 62, the second storage layer 64, and the third storage layer 66 is turned on.
  • the electrons that have passed through the channel travel in the arrangement direction (X-axis direction) in the first accumulation layer 62.
  • the second storage layer 64 and the third storage layer 66 are provided below the first storage layer 62.
  • the impedance for the electron current is from the first storage layer 62 to the second storage layer 64 rather than the path flowing from the vicinity of the center of the first storage layer 62 to the vicinity of the gate trench portion 40 and flowing to the second storage layer 64.
  • the route that flows directly into the is lower.
  • the path directly flowing from the second accumulation layer 64 to the third accumulation layer 66 is lower than the path flowing from the vicinity of the center of the second accumulation layer 64 to the vicinity of the gate trench portion 40 and flowing to the third accumulation layer 66.
  • Holes are accumulated in the high hole concentration region 87 adjacent to the gate trench portion 40 between the first accumulation layer 62 and the second accumulation layer 64 and between the second accumulation layer 64 and the third accumulation layer 66.
  • Cheap accumulation of holes in the high hole concentration region 87 is promoted by the electron current flowing not in the vicinity of the gate trench part 40 but in the vicinity of the center of the mesa part 19. For this reason, it is promoted that an electronic current flows near the center of the mesa unit 19.
  • 6B schematically shows the hole high concentration region 87 in which holes are accumulated, but the hole high concentration region 87 exists only in the vicinity of the boundary between the gate trench portion 40 and the semiconductor substrate 10. It may be.
  • the electron current in this example travels downward near the center of the mesa portion 19 sandwiched between the gate trench portion 40 and the dummy trench portion 30 without returning to the vicinity of the gate trench portion 40. That is, the electron current in this example flows not in the vicinity of the gate trench portion 40 but in the vicinity of the center of the mesa portion 19.
  • the effect of the electron current flowing in the vicinity of the center of the mesa portion 19 is caused by arranging the first accumulation layer 62, the second accumulation layer 64, and the third accumulation layer 66 in the depth direction.
  • the hole distribution near the bottom of the mesa portion 19 is divided near the center of the mesa portion 19. For this reason, holes on the dummy trench portion 30 side of the electron current path do not flow to the gate trench portion 40 side.
  • the division of the hole distribution at the central portion of the mesa portion 19 suppresses the accumulation of holes at the lower end of the gate trench portion 40.
  • the displacement current can be reduced. Since the displacement current can be reduced, charging of the gate conductive portion 44 is also reduced, and an instantaneous increase in the gate electrode Vge is also suppressed. Thereby, the voltage reduction rate (dV / dt) between the collector electrode 24 and the emitter electrode 52 can also be suppressed.
  • the hole distribution in the example of FIG. 6B is considered to be due to the hole distribution between the gate trench part 40 and the dummy trench part 30 being divided by the electron current. Further, due to the hole distribution, the displacement current flowing from the vicinity of the lower end of the dummy trench portion 30 to the vicinity of the lower end of the gate trench portion 40 can be reduced at the time of turn-on.
  • the second storage layer 64 and the third storage layer 66 may not be in contact with the dummy trench portion 30. In this case, holes can exist from the lower end of the dummy trench portion 30 to just below the first accumulation layer 62 on the side portion of the dummy trench portion 30.
  • the second storage layer 64 and the third storage layer 66 are not in contact with the dummy trench portion 30, it is possible to promote the extraction of holes to the emitter electrode 52 at the time of turn-off.
  • FIG. 6C is a diagram illustrating a waveform example of the collector current Ic at the time of turn-on.
  • a waveform 103 indicates the collector current Ic when none of the first storage layer 62, the second storage layer 64, and the third storage layer 66 is provided.
  • a waveform 104 indicates the collector current Ic when the first storage layer 62 is provided without providing the second storage layer 64 and the third storage layer 66. Since the first accumulation layer 62 is provided in the vicinity of the base region 14, it increases the negative capacitance between the gate and the collector. For this reason, di / dt of the collector current Ic at the time of turn-on increases.
  • the trade-off between the ON voltage and the turn-off loss can be improved.
  • di / dt at turn-on increases as compared with the case where the first storage layer 62, the second storage layer 64, and the third storage layer 66 are provided.
  • turn-on loss increases.
  • Waveform 101 shows the collector current Ic when the first storage layer 62 and the third storage layer 66 are provided without providing the second storage layer 64. Since the third storage layer is provided at a position away from the base region 14, the capacitance between the gate and the collector is increased. For this reason, di / dt of the collector current Ic at the time of turn-on decreases. Therefore, the turn-on loss can be reduced while improving the trade-off between the on-voltage and the turn-off loss.
  • a waveform 102 indicates the collector current Ic when the first storage layer 62, the second storage layer 64, and the third storage layer 66 are provided.
  • FIG. 7A and 7B are views showing the YZ plane of FIG. (A) and (B) differ in the relationship between the length L 0 of the bottom region of the emitter region 12 in the extending direction of the trench portion and the length L CHS of each of the plurality of accumulation regions in the extending direction.
  • the bottom region of the emitter region 12 in this example is a region that does not directly contact the contact region 15 but directly contacts the base region 14 inside the semiconductor substrate 10.
  • a region that does not directly contact the emitter region 12 and directly contacts the base region 14 in the semiconductor substrate 10 is defined as a bottom region of the contact region 15.
  • it describes a Y-axis direction length of the bottom region of the contact regions 15 and L 1.
  • the length L CHS of the storage region is longer than the length L 0 of the bottom region. That is, the second storage region 64R and the third storage region 66R cover the emitter region 12 in the direction from the lower surface 94 to the upper surface 92.
  • L CHS / L 0 is larger than 1. As L CHS / L 0 is increased, carriers are more likely to accumulate, so Von can be reduced.
  • the length L CHS of the accumulation region is shorter than the length L 0 of the bottom region. That is, the emitter region 12 covers the second accumulation region 64R and the third accumulation region 66R in the depth direction from the upper surface 92 to the lower surface 94.
  • L CHS / L 0 is smaller than 1. As L CHS / L 0 is decreased, carriers are more easily discharged to the contact region 15, so that Eoff can be reduced.
  • the ends of the second accumulation region 64R and the third accumulation region 66R in the extending direction (Y direction) may be curved surfaces such as spherical surfaces.
  • the second storage layer 64 and the third storage layer 66 are formed by selectively ion-implanting an n-type dopant.
  • the doping concentration distribution at the edge shielded by the resist mask follows a Gaussian distribution.
  • the end portion shielded by the resist mask can be a curved surface instead of a rectangular shape.
  • (A) in FIG. 8 is a simulation result showing the Von for L CHS / L 0.
  • (B) is a simulation result showing dV / dt with respect to L CHS / L 0 .
  • (C) is a simulation result showing Eoff for L CHS / L 0 .
  • the horizontal axes of (A), (B), and (C) are common and L CHS / L 0 .
  • the vertical axis of (A) is Von [V].
  • the vertical axis of (C) is Eoff [mJ].
  • the space between the two corresponds to the above-described example.
  • Eoff decreases as L CHS / L 0 decreases. This is because the smaller the L CHS / L 0 , the weaker the carrier accumulation effect, so that the tail current at turn-off decreases, thereby reducing the loss at off.
  • L CHS / L 0 in this example may be 0.36 or more and may be 0.4 or more. Further, L CHS / L 0 may be 2.5 or less, and may be 2.2 or less. Note that L CHS / L 0 may be smaller than ⁇ 1+ (L 1 / L 0 ) ⁇ . In one example, L CHS / L 0 may satisfy 0.5 ⁇ L CHS / L 0 ⁇ 2. Thereby, Von and dV / dt can be reduced as compared with Comparative Example 1, and Eoff can be reduced as compared with Comparative Example 2.
  • L CHS / L 0 may satisfy 1.45 ⁇ L CHS / L 0 ⁇ 2.54, and may satisfy 1.82 ⁇ L CHS / L 0 ⁇ 2.54.
  • FIG. 9 is a simulation result showing Eoff with respect to Vce.
  • the horizontal axis represents the collector-emitter saturation voltage Vce (sat.) [V] when the IGBT is on.
  • the vertical axis represents Eoff [mJ].
  • Vce (sat.) And Eoff are in a trade-off relationship.
  • Eoff is relatively low, but Vce (sat.) Is relatively high.
  • Comparative Example 2 Vce (sat.) Is relatively low, but Eoff is relatively high.
  • Vce (sat.) And Eoff can be appropriately reduced to improve the trade-off between the two.
  • FIG. 10 is a flowchart showing an example of a method for manufacturing the semiconductor device 100.
  • step S100 an upper surface structure near the upper surface 92 of the semiconductor substrate 10 is formed.
  • Step S100 includes a dopant implantation region forming step for forming the emitter region 12 and the base region 14.
  • the base region 14 may be formed by implanting a dopant such as phosphorus.
  • the step S100 includes a trench portion forming step of forming each trench portion after the dopant implantation region forming step.
  • the step S100 includes an interlayer insulating film forming step of forming an interlayer insulating film 38 that covers each trench portion.
  • step S110 a barrier metal is formed over the semiconductor substrate 10 and the interlayer insulating film 38.
  • step S120 protons or phosphorus is implanted from the upper surface 92 of the semiconductor substrate 10 to form the second accumulation layer 64 and the third accumulation layer 66.
  • protons are injected a plurality of times with different proton injection ranges. Part of the injected protons becomes a donor, and the second accumulation layer 64 and the third accumulation layer 66 are formed. In this case, the second storage layer 64 and the third storage layer 66 contain hydrogen as a dopant.
  • protons may be injected from the lower surface 94 of the semiconductor substrate 10.
  • Protons can be easily implanted deeper than phosphorous ions, etc., and variations in implantation positions are small. By using protons, the storage layer can be formed more easily than when phosphorus is used. Further, since the peak of the doping concentration distribution of the accumulation layer can be formed steeply, the accumulation layer having a narrow depth width can be easily formed. In addition, by injecting protons from the upper surface 92 of the semiconductor substrate 10 after forming the barrier metal, it is possible to suppress the escape of protons or hydrogen from the upper surface 92 of the semiconductor substrate 10.
  • step S122 a resist is applied to the upper surface 92 of the semiconductor substrate 10, and the resist is patterned into a predetermined shape.
  • step S ⁇ b> 124 protons or phosphorus is implanted into the semiconductor substrate 10 in order to form the first accumulation layer 62. In this example, protons are injected.
  • step S126 annealing is performed at a temperature of about 800 ° C. to 1000 ° C. for phosphorus and about 350 ° C. to 450 ° C. for protons to activate phosphorus or protons. In this example, annealing is performed at a temperature corresponding to protons.
  • the emitter electrode 52 is formed.
  • the emitter electrode 52 may be formed by sputtering. During sputtering, the temperature of the semiconductor substrate 10 may be about 350 ° C. to 450 ° C. Therefore, annealing after proton implantation may be omitted, and instead, protons may be activated when the emitter electrode 52 is formed. Note that the order of step S120 and step S130 may be interchanged. By injecting protons after forming the emitter electrode 52, it is possible to further suppress the protons from escaping from the upper surface of the semiconductor substrate 10. Further, after the emitter electrode 52 is formed, the semiconductor substrate 10 may be irradiated with helium ions or an electron beam to adjust the carrier lifetime.
  • step S140 the surface opposite to the upper surface 92 of the semiconductor substrate 10 is ground to adjust the thickness of the semiconductor substrate 10.
  • the thickness of the semiconductor substrate 10 is set according to the breakdown voltage that the semiconductor device 100 should have.
  • step S150 a lower surface structure near the lower surface 94 of the semiconductor substrate 10 is formed.
  • the lower surface structure is, for example, the collector layer 22.
  • step S ⁇ b> 160 protons are injected from the lower surface 94 of the semiconductor substrate 10 to form the buffer layer 20.
  • step S170 the semiconductor substrate 10 is annealed to activate protons implanted into the buffer layer 20.
  • the proton may be injected into the buffer layer 20 a plurality of times at different depth positions. Thereby, a plurality of peaks are formed in the doping concentration distribution in the depth direction of the buffer layer 20.
  • the peak value at the deepest position when viewed from the lower surface 94 of the semiconductor substrate 10 is larger than the peak value at the next deepest position.
  • the dopant of the first accumulation layer 62 may be phosphorus.
  • the first accumulation layer 62 may be formed by implanting a dopant. Since the first accumulation layer 62 is formed at a relatively shallow position, it can be formed of phosphorus.
  • the second storage layer 64 and the third storage layer 66 are formed at relatively deep positions. By setting the dopant of the second storage layer 64 and the third storage layer 66 to hydrogen, the second storage layer 64 and the third storage layer 66 can be easily formed, and the width in the depth direction is narrowed. be able to.
  • phosphorus may be used as at least one dopant of the second storage layer 64 and the third storage layer 66.
  • the dopant of the second storage layer 64 closest to the first storage layer 62 is phosphorus.
  • a dopant may be implanted into the second storage layer 64 at step S100.
  • annealing may be performed at 1000 ° C. to 1200 ° C., for example, about 1150 ° C. for about 3 hours.
  • phosphorus is implanted into the positions of the first accumulation layer 62 and the third accumulation layer 66. At this time, the valence of phosphorus ions implanted into a deeper position may be made higher. Thus, phosphorus ions can be implanted at a deep position without significantly increasing the acceleration voltage.
  • annealing is performed at a lower temperature and for a shorter time than annealing of the base region 14. The annealing is performed at 900 ° C. to 1100 ° C., for example, about 1000 ° C. for about 30 minutes. Other steps are the same as those shown in FIG.
  • FIG. 11A is a diagram showing the YZ plane of FIG. 2 in the first modification.
  • the second accumulation layer 64 is continuously provided in the extending direction of the trench portion. This is different from the first embodiment.
  • FIG. 11B is a diagram showing the YZ plane of FIG. 2 in the second modified example.
  • the first storage layer 62 and the third storage layer 66 are provided below at least a part of the emitter region 12, but are not provided below a part of the contact region 15. .
  • the first storage layer 62 is an island-shaped storage layer including a plurality of first storage regions 62R.
  • the second accumulation layer 64 is continuously provided in the extending direction of the trench portion. This is different from the first embodiment.
  • FIG. 11C is a diagram showing the YZ plane of FIG. 2 in the third modified example.
  • the first storage layer 62, the second storage layer 64, and the third storage layer 66 are provided below at least a part of the emitter region 12, but in a part of the contact region 15. It is not provided below.
  • all the accumulation layers are island-like accumulation layers including a plurality of accumulation regions.
  • FIGS. 11A to 11C show an example in which the number of storage layers is three, the present invention may be applied to the case where the number of storage layers is three or more.
  • FIG. 12 is a perspective view corresponding to the AA cross section of FIG. 1 in the second embodiment.
  • no accumulation layer is provided in the mesa portion 19-2 between the two dummy trench portions 30 in the transistor portion 70. That is, in the mesa unit 19-2 of the transistor unit 70 of this example, not only the second storage layer 64 and the third storage layer 66 are provided, but also the first storage layer 62 is not provided.
  • carriers can be more efficiently extracted when the IGBT is turned off than in the first embodiment in which the first storage layer 62 is provided in the mesa portion 19-2. Thereby, Eoff can be further reduced.
  • This example is the same as the first embodiment in other respects, and can enjoy the same advantageous effects as the first embodiment.
  • FIG. 13 is a view partially showing an upper surface of the semiconductor device 100 according to the third embodiment.
  • the emitter region 12 of this example includes a stripe-shaped portion extending in parallel with the extending direction and a portion extending in the arrangement direction.
  • a plurality of portions extending in the arrangement direction are provided at regular intervals apart from each other in the stretching direction.
  • the plurality of contact regions 15 are provided at regular intervals apart from each other in the extending direction.
  • This example is different from the first embodiment in this respect, but is the same as the first embodiment in other points.
  • FIG. 14 is a perspective view showing an example in the DD section of the third embodiment.
  • FIG. 14 corresponds to the perspective view of FIG.
  • the mesa portion 19-1 of this example at least one of the plurality of storage layers 60 is provided below at least a part of the emitter region 12, but below a part of the contact region 15. Is not provided.
  • the first accumulation layer 62 is provided in the mesa unit 19-2. Even in this configuration, the same advantageous effects as in the first embodiment can be obtained. Further, this example may be combined with the modification of the first embodiment (FIGS. 11A to 11C) or the second embodiment.
  • FIG. 15A is a diagram partially showing an upper surface of the semiconductor device 100 according to the fourth embodiment.
  • the diode unit 80 is clearly shown. This is different from the first embodiment.
  • the diode portion 80 may be a region of the lower surface 94 that coincides with a region where the cathode layer 82 is provided in the active region, or a virtual region in which the cathode layer 82 is projected perpendicularly to the upper surface 92 in the active region.
  • the dummy trench portion 30 of the transistor portion 70 is provided.
  • a plurality of dummy trench portions 30 are provided at the boundary with the diode portion 80.
  • the boundary region of the transistor part 70 between the dummy trench part 30 located at the end part on the transistor part 70 side in the diode part 80 and the gate trench part 40 located on the end part on the diode part 80 side in the transistor part 70 A plurality of mesa portions 19 may be provided.
  • the plurality of mesa portions 19 in the boundary region may include one or more boundary mesa portions 19-3.
  • three mesa portions 19 are arranged.
  • One of the three mesa portions 19 is a mesa portion 19-1 adjacent to the gate trench portion 40, and two are boundary mesa portions 19-3.
  • the boundary region in this example is an example of a boundary portion provided in a partial region adjacent to the diode unit 80 in the transistor unit 70.
  • the boundary mesa portion 19-3 of this example includes a boundary mesa portion 19-3A that is relatively far from the diode portion 80 and a boundary mesa portion 19-3B that is relatively close to the diode portion 80.
  • the boundary mesa portion 19-3A in this example has the same configuration as the mesa portion 19-2. That is, the boundary mesa portion 19-3A has the contact region 15 on the base region 14 (not shown). The contact region 15 is exposed on the upper surface 92.
  • Two trench portions sandwiching the boundary mesa portion 19-3A in the X-axis direction are dummy trench portions 30.
  • the emitter region 12 of the mesa portion 19-1 adjacent to the boundary mesa portion 19-3A is in contact with the dummy trench portion 30 in the X-axis direction.
  • the base region 14 is exposed on the upper surface 92 of the semiconductor substrate 10 in the same manner as the mesa portion 19-4 of the diode portion 80.
  • the contact hole 54 is provided above the contact region 15 and the base region 14.
  • the contact hole 54 of this example is not provided above the base region 14 closest to the gate metal layer 50 among the plurality of base regions 14 in the mesa portion 19-4 of the diode portion 80.
  • the contact hole 54 of the transistor unit 70 and the contact hole 54 of the diode unit 80 have the same length in the extending direction.
  • the mesa portion 19-4 of the diode portion 80 has a P-type base region 14 exposed on the upper surface 92.
  • the contact region 15 is exposed on the upper surface 92 so as to be sandwiched between the base regions 14 along the extending direction on the upper surface 92 of the mesa portion 19-4.
  • the mesa unit 19 of the diode unit 80 may or may not include a plurality of storage layers 60.
  • the mesa portion 19 of the diode portion 80 has one first accumulation layer 62 in the Z-axis direction.
  • At least one of the plurality of storage layers 60 in the diode unit 80 may be provided under at least a part of the contact region 15.
  • the storage layer 62 in the diode unit 80 is provided below at least a part of the contact region 15. That is, the storage layer 62 and the contact region 15 partially overlap in the Z-axis direction.
  • the length of the storage layer 62 in the Y-axis direction may be longer than the length of the contact region 15 in the Y-axis direction.
  • the first accumulation layer 62 is provided between the dummy trench units 30 and extends in the extending direction of the trench unit.
  • the contact region 15 is provided only in a partial region near the end of the contact hole 54 in the negative Y-axis direction.
  • the second storage layer 64 and the third storage layer 66 are provided, the second storage layer 64 and the third storage layer 66 are provided between the dummy trench portions 30 and the trench portions are extended.
  • the directions may be provided discretely.
  • a P-type high concentration region shallower than the contact region 15 may be provided near the upper surface of the base region 14 and below the contact hole 54.
  • the P-type high concentration region reduces the contact resistance between the base region 14 and the emitter electrode 52. Particularly when plugs are formed, the effect of reducing contact resistance is great.
  • the dummy trench conductive part 34 in the dummy trench part 30 of the diode part 80 may be connected to the emitter electrode 52 through the connection part 25 and the contact hole 56 provided on the connection part 25.
  • the connection part 25 may be made of the same material as the connection part 21.
  • the contact hole 56 is a contact hole provided in the interlayer insulating film 38.
  • FIG. 15B is a cross-sectional view showing an example of the EE cross section of FIG. 15A.
  • the EE cross section is an XZ cross section passing through the emitter region 12.
  • an interlayer insulating film 38, an emitter electrode 52, and a collector electrode 24 are additionally shown.
  • the diode unit 80 includes the buffer layer 20 below the drift layer 18.
  • the buffer layer 20 may be a layer common to the transistor unit 70.
  • the diode unit 80 includes an N + type cathode layer 82 below the buffer layer 20.
  • the cathode layer 82 may be a layer provided at the same depth as the collector layer 22 of the transistor unit 70.
  • the diode unit 80 is a power conversion circuit such as an inverter, and when the transistor unit 70 of another semiconductor device is turned off, a free-wheeling diode (Free) that allows a reverse current to flow in the reverse direction flows. (Wheeling Diode, FWD).
  • a collector layer 22 exposed on the lower surface 94 of the semiconductor substrate 10 is provided below the boundary mesa portion 19-3A and the boundary mesa portion 19-3B.
  • the collector layer 22 may be the collector layer 22 extending from the transistor unit 70.
  • the semiconductor substrate 10 includes a cathode layer 82 exposed at the lower surface 94 in the diode portion 80. Since the collector layer 22 extends to the lower surface 94 of the boundary mesa portion 19-3B, the distance between the emitter region 12 of the mesa portion 19-1 adjacent to the boundary mesa portion 19-3A and the cathode layer 82 of the diode portion 80. Can be secured.
  • the emitter region 12 of the mesa portion 19-1 is in contact with the dummy trench portion 30 in the X-axis direction. As described above, electrons injected from the gate structure portion of the transistor portion 70 into the drift layer 18 can be prevented from flowing out to the cathode layer 82 of the diode portion 80.
  • the distance between the contact region 15 of the boundary mesa portion 19-3A and the cathode layer 82 of the diode portion 80 is also larger than when the cathode layer 82 is provided directly below the boundary mesa portion 19-3A. Can be long. Thereby, when the diode part 80 is conducted, injection of holes from the contact region 15 having a higher doping concentration than the base region 14 into the cathode layer 82 can be suppressed.
  • the emitter region 12 and the contact region 15 of this example may be formed in a stripe shape as in the second embodiment.
  • the shape or the like of the contact hole 54 may be changed as appropriate in accordance with the deformation.
  • this example may be combined with the modification of the first embodiment (FIGS. 11A to 11C) or the third embodiment.
  • FIG. 16 is a diagram showing an example of the doping concentration distribution in the aa cross section and the bb cross section in FIG. 15B.
  • the aa cross section is a cross section in the mesa portion 19-1 of the transistor portion 70
  • the bb cross section is a cross section in the mesa portion 19-4 of the diode portion 80.
  • the doping concentration distribution in the depth direction of the semiconductor substrate 10 has at least one peak.
  • the storage layer is sandwiched between a plurality of peaks (maximum values) and a plurality of peaks in the depth direction in the doping concentration distribution in the depth direction.
  • the minimum value is provided at the specified position. In other words, a region between a plurality of minimum values may be regarded as one storage layer.
  • Each of the one or more accumulation layers may be formed by implanting impurities from the upper surface 92 or the lower surface 94.
  • FIG. 16 shows a doping concentration distribution from the emitter region 12 to the vicinity of the upper end of the drift layer 18.
  • the vertical axis of the graph showing the doping concentration is a logarithmic axis. One scale on the vertical axis indicates 10 times.
  • the doping concentration refers to the concentration of a donor or an acceptor-converted dopant.
  • the doping concentration shown in FIG. 16 corresponds to the difference between the donor and acceptor concentrations.
  • the transistor unit 70 includes a first storage layer 62, a second storage layer 64, and a third storage layer 66.
  • the doping concentration of the first storage layer 62 is D1
  • the doping concentration of the second storage layer 64 is D2
  • the doping concentration of the third storage layer 66 is D3.
  • the peak values may be used as the values of the doping concentrations D1 to D3 (and D4 described later).
  • the doping concentration Dv at the boundary of each storage layer is a minimum value of the doping concentration distribution of the storage layer.
  • the doping concentration Dv is higher than the doping concentration Dd of the drift layer 18.
  • the doping concentration Dv may be 1/10 or less of the doping concentration D1, and may be 1/100 or less.
  • the plurality of storage layers 60 there may be a plurality of boundaries between the storage layers. There may be a plurality of minimum values (Dv) of the doping concentration at the boundary of each storage layer.
  • the minimum values (Dv) of the plurality of doping concentrations may be different from each other. In this example, the two doping concentrations Dv are substantially the same value.
  • the minimum values (Dv) of the plurality of doping concentrations may decrease along the depth direction from the upper surface 92 side to the lower surface 94 side.
  • the minimum doping concentration (Dv) (indicated by a thick broken line) between the second storage layer 64 and the third storage layer 66 is the doping between the first storage layer 62 and the second storage layer 64. It is smaller than the minimum concentration value (Dv).
  • the dopant concentration (acceptor concentration in this example) of the base region 14 and the dopant concentration (donor concentration in this example) of the first accumulation layer 62 are equal.
  • the acceptor concentration or the donor concentration at the position J1 where the acceptor concentration and the donor concentration are equal is assumed to be Dj.
  • the acceptor concentration or donor concentration Dj at the position J1 may be lower than at least one of the minimum values Dv of the plurality of doping concentrations.
  • the acceptor concentration or donor concentration Dj at the position J1 may be higher than at least one of the minimum values Dv of the plurality of doping concentrations.
  • Each mesa unit 19 of the diode unit 80 of the present example has one storage layer (first storage layer 62).
  • the doping concentration of the first accumulation layer 62 is D4.
  • the number of storage layers formed in the depth direction in each mesa unit 19 of the diode unit 80 is smaller than the number of storage layers formed in the depth direction in each mesa unit 19 of the transistor unit 70. Good.
  • the integrated concentration of one or more storage layers in each mesa unit 19 of the diode unit 80 can be easily made smaller than the integrated concentration of one or more storage layers in each mesa unit 19 of the transistor unit 70.
  • the storage layer of the diode unit 80 may be provided at the same depth as that of any storage layer of the transistor unit 70.
  • the depth position of each layer may be a peak position in the doping concentration distribution of the layer.
  • the first storage layer 62 of the transistor unit 70 is provided at the same depth as the first storage layer 62 of the diode unit 80.
  • the same depth position may have a predetermined error. For example, even if the peak position has an error within 10% of the half-value width of the chevron-shaped doping concentration distribution including the peak, it may be regarded as the same depth position.
  • the doping concentration of the storage layer of the diode unit 80 may be equal to the doping concentration of the storage layer provided at the same depth in the transistor unit 70.
  • the doping concentration may be a peak value of the doping concentration in the layer.
  • the doping concentration D4 of the first accumulation layer 62 is equal to the doping concentration D1 of the first accumulation layer 62.
  • the same doping concentration may have a predetermined error. For example, even if the doping concentration has an error within 10%, the same doping concentration can be obtained.
  • the storage layer of the diode unit 80 becomes the same as the storage layer of the transistor unit 70. It can be formed by the same manufacturing process. For this reason, a manufacturing process can be simplified.
  • the doping concentration of any of the storage layers may be higher than the doping concentration of other storage layers formed at different depth positions.
  • the doping concentration D3 of the third storage layer 66 provided at the deepest position is higher than any doping concentration (D1, D2) of the other storage layers of the transistor unit 70.
  • the doping concentration D3 may be about 3 to 7 times the doping concentration D1.
  • the doping concentrations D1 and D2 may be the same.
  • the plurality of doping concentrations Dv may decrease as the depth increases from the upper surface 92.
  • the doping concentration Dv corresponds to the valley of the doping concentration distribution with respect to the peak concentrations D1, D2, and D3.
  • the peak positions of the doping concentration of each storage layer are arranged at equal intervals in the depth direction.
  • the peak positions of the doping concentration of each storage layer may be arranged at unequal intervals in the depth direction.
  • by providing a plurality of storage layers 60 in the transistor portion 70 it is possible to increase the transient capacitance between the gate conductive portion 44 and the collector electrode 24 when turning on. Thereby, the turn-on loss can be reduced while improving the trade-off between the on-voltage and the turn-off loss in the transistor unit 70.
  • the diode unit 80 may not have a storage layer corresponding to the layer having the highest doping concentration among the plurality of storage layers 60 of the transistor unit 70. Thereby, the integrated concentration of the storage layer of the diode unit 80 can be made sufficiently lower than the integrated concentration of the storage layer in the transistor unit 70.
  • the diode unit 80 of this example has a storage layer located at the same depth as the first storage layer 62 provided at the shallowest position in the transistor unit 70. However, the diode part 80 of this example is the same as the storage layer located at the same depth as the second storage layer 64 in the transistor part 70 and the third storage layer 66 provided at the deepest position in the transistor part 70. There is no accumulation layer located at the depth.
  • the plurality of doping concentrations Dv may decrease as the depth increases from the upper surface 92.
  • the plurality of doping concentrations Dv may decrease as the depth increases from the upper surface 92.
  • FIG. 17 is a view showing another example of the doping concentration distribution in the aa cross section and the bb cross section in FIG. 15B.
  • the doping concentration distribution in the transistor unit 70 is the same as in the example of FIG.
  • the diode portion 80 of this example also has one high concentration layer 68 in each mesa portion 19. That is, between the base region 14 and the drift layer 18, the N-type doping concentration distribution having a higher concentration than the drift layer 18 has one peak.
  • the high concentration layer 68 of this example is formed in a longer range in the depth direction than any of the accumulation layers.
  • the doping concentration D6 of the high concentration layer 68 is set so that the integrated concentration of the high concentration layer 68 is lower than the integrated concentration of one or more accumulation layers in the transistor unit 70.
  • the doping concentration D6 of the high concentration layer 68 may be lower or higher than the doping concentration D1 of the first accumulation layer 62.
  • the reverse recovery characteristic can be improved while suppressing the deterioration of the on-voltage-off loss characteristic in the transistor unit 70. Further, it is possible to suppress the deterioration of the trade-off between the switching loss at the time of reverse recovery and the on-loss with respect to the forward voltage in the diode unit 80.
  • FIG. 18 is a diagram partially showing an upper surface of the semiconductor device 100 according to the first modification of the fourth embodiment. Also in FIG. 18, as in FIG. 1, the first accumulation layer 62 is indicated by a broken line, and the second accumulation layer 64 and the third accumulation layer 66 are indicated by hatching the broken line. In this example, differences from the example of FIGS. 15A and 15B will be mainly described.
  • the mesa unit 19-4 of this example and the diode unit 80 of the boundary mesa unit 19-3B of the transistor unit 70 have a plurality of storage layers 60.
  • the plurality of storage layers 60 in the mesa portion 19-4 and the boundary mesa portion 19-3B of this example extend beyond the end portion of the contact hole 54 in the extending direction of the trench portion to the outside of the end portion of the contact hole 54. Stretch.
  • the end portions of the plurality of storage layers 60 in the mesa portion 19-4 and the boundary mesa portion 19-3B may be located outside a virtual region where the cathode layer 82 is projected onto the upper surface 92.
  • the end portions of the plurality of accumulation layers 60 in the mesa portion 19-4 and the boundary mesa portion 19-3B may be on the inner side (+ Y-axis direction side) than the end positions in the extending direction of the trench portion. Furthermore, the end portions of the plurality of accumulation layers 60 in the mesa portion 19-4 and the boundary mesa portion 19-3B may be inside the well region 11. Since the end portions of the plurality of accumulation layers 60 are inside the mesa portion 19 sandwiched between the trench portions, a field plate effect is generated by the trench portions. Thereby, an increase in electric field strength at the end portions of the plurality of accumulation layers 60 can be suppressed.
  • the end portions of the plurality of storage layers 60 may also be inside (+ Y-axis direction side) of the transistor portion 70 from the end position in the extending direction of the trench portion. Further, the end portions of the plurality of storage layers 60 in the mesa portion 19-1 may be inside the well region 11. Thereby, an increase in electric field strength at the end portions of the plurality of accumulation layers 60 can be suppressed.
  • each of the storage layers in the plurality of storage layers 60 is not an island-shaped storage layer but a storage layer provided continuously.
  • the plurality of storage layers 60 are provided in the mesa portion 19-4 of the diode portion 80, injection of holes from the base region 14 functioning as the anode region to the drift layer 18 is suppressed.
  • the efficiency of minority carrier injection is significantly reduced as compared with the case where the plurality of storage layers 60 are not provided in the diode unit 80.
  • the minority carrier injection efficiency can be reduced.
  • the plurality of storage layers 60 are also provided in the boundary mesa portion 19-3B of the transistor portion 70, the injection of holes from the anode region to the drift layer 18 is further suppressed.
  • the reverse recovery characteristics of the diode portion 80 particularly the recovery current, can be reduced.
  • the plurality of storage layers 60 in the diode unit 80 may be read as the plurality of high concentration layers in the diode unit 80.
  • the one or more high concentration layers provided in the diode unit 80 do not necessarily have the same depth position and the same doping concentration as the storage layer provided in the transistor unit 70.
  • FIG. 19 is a perspective view of the FF cross section of FIG. FF includes a mesa portion 19-1 and boundary mesa portions 19-3A and 19-3B adjacent to each other in the X-axis direction in the transistor portion 70, and a mesa portion 19 of the diode portion 80 adjacent to the transistor portion 70 in the X-axis direction. -4.
  • FIG. 20 is a diagram partially showing an upper surface of the semiconductor device 100 according to the second modification of the fourth embodiment. Differences from the example of FIG. 18 will be mainly described.
  • the boundary mesa portion 19-3B and the mesa portion 19-4 of the diode portion 80 in the transistor portion 70 of the present example are provided apart from each other in the extending direction of the trench portion and are exposed to the upper surface 92, respectively. It has a region 15. In the diode portion 80 of this example, the base region 14 is exposed to the upper surface 92 between the plurality of contact regions 15.
  • the boundary mesa portion 19-3B in the transistor portion 70 of this example and the mesa portion 19-4 of the diode portion 80 have a plurality of storage layers 60.
  • the first storage layer 62 is a continuously provided storage layer
  • the second storage layer 64 and the third storage layer 66 are island-shaped storage layers.
  • the storage region is provided below the contact region 15, but the contact region 15 is not provided and the base region 14 is exposed to the upper surface 92.
  • No storage area is provided in the lower part of. That is, the respective island-like accumulation layers in the second accumulation layer 64 and the third accumulation layer 66 are separated from each other in the lower portion of the base region 14 exposed at the upper surface 92.
  • the lower portion of the base region 14 exposed on the upper surface 92 may be referred to as a separation portion of the island-shaped accumulation layer.
  • the first accumulation layer 62 can suppress the injection of excessive holes from the contact region 15.
  • holes can flow to the upper surface 92 through the separated portion of the island-shaped accumulation layer.
  • the end of the virtual region in which the cathode layer 82 is projected onto the upper surface 92 in the arrangement direction (X-axis direction) is located in the dummy trench portion 30. Further, in this example, the end portions in the extending direction (Y-axis direction) of the trench portions in the virtual region where the cathode layer 82 is projected onto the upper surface 92 are located in the plurality of storage layers 60 that are not separated portions.
  • the boundary mesa portion 19-3A may have one or more accumulation layers.
  • One or more accumulation layers in the boundary mesa portion 19-3A may be provided continuously in the extending direction of the trench portion. That is, the one or more accumulation layers in the boundary mesa portion 19-3A are not island-like accumulation layers and therefore do not have a separation portion.
  • the boundary mesa portion 19-3A of this example includes a first accumulation layer 62 and a second accumulation layer 64 that are continuously provided in the Y-axis direction.
  • the plurality of storage layers 60 in the boundary mesa unit 19-3B of this example have the same configuration as the plurality of storage layers 60 in the diode unit 80. That is, the second accumulation layer 64 and the third accumulation layer 66 in the boundary mesa portion 19-3B of this example have a separation portion.
  • the end portion in the Y-axis direction of the virtual region obtained by projecting the plurality of storage layers 60 on the upper surface 92 is outside the end portion in the Y-axis direction of the contact hole 54.
  • the end portion in the Y-axis direction of the virtual region obtained by projecting the plurality of storage layers 60 onto the upper surface 92 is closest to the connection portion 25 in the Y-axis direction ( That is, it is located outside the contact region 15 (outside). Thereby, injection of excessive holes from the contact region 15 into the drift layer 18 can be suppressed.
  • boundary mesa portion 19-3A has a larger area of the contact region 15 than the other mesa portions 19, in this example in which no separation portions are provided in the plurality of storage layers 60 of the boundary mesa portion 19-3A, The suppression effect is particularly great.
  • FIG. 21 is a diagram showing a perspective view of the GG section of FIG. GG includes a mesa portion 19-1 and boundary mesa portions 19-3A and 19-3B adjacent to each other in the X-axis direction in the transistor portion 70, and a mesa portion 19 of the diode portion 80 adjacent to the transistor portion 70 in the X-axis direction. -4.
  • the separation part 67 of the diode part 80 is indicated by an arrow.
  • a broken line is attached to the end portion of the separation portion 67 in the Y-axis direction, and the broken line is also shown on the upper surface 92 in addition to the YZ cross section.
  • the number of storage layers in the boundary mesa portion 19-3A of this example is smaller than the number of storage layers in the transistor portion 70 and smaller than the number of storage layers in the diode portion 80. Thereby, when the transistor unit 70 is turned off, positive holes from the boundary mesa unit 19-3A can be extracted while extracting holes more easily than in the case where three storage layers are provided in the boundary mesa unit 19-3A. Hole injection can be suppressed to some extent.
  • FIG. 22 is a diagram illustrating a part of the mesa portion 19-4 of the diode portion 80 in FIG.
  • the length of the Y-axis direction of the contact region 15 and L PC the length between the contact region 15 adjacent to each other in the Y-axis direction (i.e., Y-axis direction length of the base region 14) and L R To do.
  • the length in the Y-axis direction of the storage region having the maximum length in the Y-axis direction may be LCHS .
  • the length between adjacent storage regions in the Y-axis direction (that is, the length of the separating portion 67 in the Y-axis direction) is L S.
  • the length in the Y-axis direction between the accumulation regions having the minimum length in the Y-axis direction may be L S.
  • L CHS is larger than L PC
  • L S is less than L R.
  • L R may be greater than the L PC.
  • FIG. 23 is a perspective view corresponding to the AA cross section of FIG. 1 in the fifth embodiment.
  • the mesa portion 19 of this example further includes a high concentration contact region 16.
  • the doping concentration of the second conductivity type of the high concentration contact region 16 is higher than that of the contact region 15.
  • the high-concentration contact region 16 is P ++ type.
  • the doping concentration may be the same at the connection interface between the lower portion of the high concentration contact region 16 and the upper portion of the contact region 15.
  • the average doping concentration in the depth direction of the high concentration contact region 16 may be higher than the average doping concentration in the depth direction of the contact region 15.
  • the doping concentration in the middle in the depth direction of the high concentration contact region 16 may be higher than the doping concentration in the middle in the depth direction of the contact region 15.
  • the doping concentration of the contact region 15 may mean the doping concentration of a portion of the contact region 15 excluding the high concentration contact region 16.
  • each mesa portion 19 may have a P ++ type high concentration contact region 16 inside the P + type contact region 15.
  • the mesa portion 19-1 in this example has the high-concentration contact regions 16 discretely in the Y-axis direction corresponding to the arrangement of the contact regions 15.
  • the contact region 15 may surround the periphery of the high concentration contact region 15 in the X-axis direction and the Y-axis direction.
  • the mesa portion 19-2 of the present example has a high concentration contact region 16 extending in parallel with the Y-axis direction corresponding to the arrangement of the contact region 15.
  • the contact region 15 may surround the periphery of the high concentration contact region 16 in the X-axis direction and the Y-axis direction.
  • the side portion of the high concentration contact region 16 in this example is in contact with the contact region 15 without being in contact with the side portion of the trench portion. Further, the lower portion of the high concentration contact region 16 in this example is shallower than the bottom portion of the contact region 15. The lower portion of the high concentration contact region 16 in this example is in contact with the contact region 15. Similar to the contact region 15, the upper portion of the high concentration contact region 16 in this example is located on the upper surface 92 of the semiconductor substrate 10.
  • FIG. 24 is a cross-sectional view corresponding to the BB cross section of FIG. 1 in the fifth embodiment.
  • the BB cross section of this example passes through the high concentration contact region 16 in the mesa portion 19-2.
  • the emitter electrode 52 can be in contact with the high concentration contact region 16. Therefore, the contact resistance between the emitter electrode 52 and the semiconductor substrate 10 can be reduced as compared with the first embodiment.
  • FIG. 25 is a cross-sectional view corresponding to the CC cross section of FIG. 1 in the fifth embodiment.
  • the CC cross section of this example passes through the high concentration contact region 16 in the mesa portions 19-1 and 19-2.
  • the emitter electrode 52 can be in contact with the high-concentration contact region 16 in both the mesa portions 19-1 and 19-2. Therefore, the contact resistance between the emitter electrode 52 and the semiconductor substrate 10 can be reduced as compared with the first embodiment.
  • FIG. 26 is a diagram showing the YZ plane of FIG. Since the semiconductor device 100 has a plurality of P-type regions and a plurality of N-type regions, it may have a parasitic thyristor 72 formed by a PNPN structure.
  • the first P portion may include the collector layer 22
  • the first N portion may include the buffer layer 20, the drift layer 18, and the plurality of storage layers 60
  • the second P portion May have a base region 14 and the second N-segment may have an emitter region 12.
  • the first parasitic transistor 76 may be a PNP transistor composed of a first P portion, a first N portion, and a second P portion.
  • the first P portion, the first N portion, and the second P portion may correspond to the emitter, base, and collector of the first parasitic transistor 76, respectively.
  • the second parasitic transistor 78 may be an NPN transistor comprised of a first N portion, a second P portion, and a second N portion.
  • the first N portion, the second P portion, and the second N portion may correspond to the collector, base, and emitter of the second parasitic transistor 78, respectively.
  • the parasitic thyristor 72 includes, for example, a first parasitic transistor 76 and a second parasitic transistor 78 connected in series.
  • the first N portion of the first parasitic transistor 76 may coincide with the first N portion of the second parasitic transistor 78. That is, the base in the first parasitic transistor 76 and the collector in the second parasitic transistor 78 may be connected to each other.
  • the second P portion of the first parasitic transistor 76 may coincide with the second P portion of the second parasitic transistor 78. That is, the collector of the first parasitic transistor 76 and the base of the second parasitic transistor 78 may be connected to each other.
  • the emitter of the first parasitic transistor 76 may correspond to the anode 73 of the parasitic thyristor 72.
  • the emitter of the second parasitic transistor 78 may correspond to the cathode 75 of the parasitic thyristor 72, and the base of the second parasitic transistor 78 may correspond to the gate 74 of the parasitic thyristor 72.
  • the parasitic thyristor 72 once the gate 74 is turned on and a current begins to flow in the parasitic thyristor 72, the current continues to flow unless the connection between the anode 73 and the current source is interrupted. Further, the semiconductor device 100 may be destroyed by a large current flowing from the anode 73 to the cathode 75. In the semiconductor device 100, it is desirable not to turn on the parasitic thyristor 72 as much as possible in order to reduce the occurrence of such latch-up.
  • ..Contact hole 50 ..Gate metal layer, 52 ..Emitter electrode, 54, 56 ..Contact hole, 60 ..Multiple storage layers, 62 ..First storage layer, 62R First storage region, 64, second storage layer, 64R, second storage region, 66, third storage layer, 66R, third storage region, 67, spaced part, 68, high concentration layer , 70 .. Transistor part, 72 .. Parasitic thyristor, 73... Anode, 74 .. Gate, 75 .. Cathode, 76 .. First parasitic transistor, 78 .. Second parasitic transistor, 80. , 82... Cathode layer, 87... Hole high concentration region, 92... Upper surface, 94 .. lower surface, 100 .. semiconductor device, 101, 102, 103, 104.

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Abstract

蓄積層が一層のみ存在する場合、蓄積層が複数層存在する場合に比べて、オン電圧（Ｖｏｎ）が高くなる問題がある。これに対して、蓄積層が複数層存在する場合、蓄積層が一層のみ存在する場合に比べて、蓄積層にキャリアを溜め過ぎるのでターン・オフ損失（Ｅｏｆｆ）が増加する問題がある。半導体基板を有する半導体装置であって、半導体基板は、予め定められた方向に延伸する２つのトレンチ部と、２つのトレンチ部の間に設けられたメサ部と、ドリフト層とを備え、メサ部は、エミッタ領域と、コンタクト領域と、エミッタ領域およびコンタクト領域よりも下方において深さ方向に並んで設けられる、複数の蓄積層とを有し、少なくとも一つの蓄積層は、エミッタ領域の少なくとも一部の下には設けられるが、コンタクト領域の一部の領域の下方においては設けられない半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、キャリア蓄積層を有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が知られている（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
　［特許文献１］　特開２００７－３１１６２７号公報
解決しようとする課題
　キャリア蓄積層は、蓄積層とも呼ばれる。蓄積層が一層のみ存在する場合、蓄積層が複数層存在する場合に比べて、ＩＧＢＴのオン時のコレクタ・エミッタ間電圧であるオン電圧（Ｖｏｎ）が高くなる問題がある。これに対して、蓄積層が複数層存在する場合、蓄積層が一層のみ存在する場合に比べて、蓄積層にキャリアを溜め過ぎるのでターン・オフ損失（Ｅｏｆｆ）が増加する問題がある。
一般的開示
　本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板を有してよい。半導体基板は、２つのトレンチ部と、メサ部と、ドリフト層とを備えてよい。２つのトレンチ部は、予め定められた方向に延伸してよい。メサ部は、２つのトレンチ部の間に設けられてよい。ドリフト層は、メサ部の下方に設けられてよい。ドリフト層は、第１導電型であってよい。メサ部は、エミッタ領域と、コンタクト領域と、複数の蓄積層とを有してよい。エミッタ領域は、ドリフト層よりもドーピング濃度が高くてよい。また、エミッタ領域は、少なくとも一部が半導体基板の上面に位置してよい。さらに、エミッタ領域は、第１導電型であってよい。コンタクト領域は、少なくとも一部が半導体基板の上面に位置してよい。また、コンタクト領域は、第２導電型であってよい。複数の蓄積層は、エミッタ領域およびコンタクト領域よりも下方において半導体基板の深さ方向に並んで設けられてよい。深さ方向は、半導体基板の上面から下面へ向かう方向であってよい。複数の蓄積層は、ドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有してよい。複数の蓄積層のうち少なくとも一つの蓄積層は、エミッタ領域の少なくとも一部の下には設けられるが、コンタクト領域の一部の領域の下方においては設けられなくてよい。
　エミッタ領域とコンタクト領域とは、予め定められた方向において交互に設けられてよい。
　少なくとも一つの蓄積層は、複数のコンタクト領域における各々の一部の領域の下方においては設けられなくてよい。
　少なくとも一つの蓄積層は、島状蓄積層であってよい。島状蓄積層は、複数の蓄積領域を含んでよい。複数の蓄積領域は、ドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有してよい。複数の蓄積領域は、深さ方向に直交する平面において各々離散的に設けられてよい。複数の蓄積領域の各々は、エミッタ領域の少なくとも一部の下には設けられるが、コンタクト領域の一部の領域の下方においては設けられずに離間してよい。深さ方向において最も上面に近い蓄積層以外の全ての蓄積層は、島状蓄積層であってよい。
　メサ部は、ベース領域をさらに有してよい。ベース領域は、コンタクト領域よりも低い第２導電型のドーピング濃度を有してよい。エミッタ領域は、底部領域を有してよい。底部領域は、半導体基板の内部において、コンタクト領域に直接接せず、かつ、ベース領域と直接接してよい。予め定められた方向における複数の蓄積領域の各々の長さは、予め定められた方向における底部領域の長さよりも長くてよい。これに代えて、予め定められた方向における複数の蓄積領域の各々の長さは、予め定められた方向における底部領域の長さよりも短くてもよい。
　予め定められた方向における複数の蓄積領域の各々の長さをＬＣＨＳとし、エミッタ領域の予め定められた方向における底部領域の長さをＬ０とした場合に、ＬＣＨＳおよびＬ０は、０．５≦ＬＣＨＳ／Ｌ０≦２を満たしてよい。
　本発明の第２の態様においては、半導体装置を提供する。半導体装置は半導体基板を有してよい。半導体基板はトランジスタ領域を含んでよい。半導体基板は、前記トランジスタ領域において、複数のトレンチ部と、メサ部と、ドリフト層とを備えてよい。複数のトレンチ部は、予め定められた方向に延伸してよい。メサ部は、複数のトレンチ部における隣接する２つのトレンチ部の間に各々設けられてよい。ドリフト層は、メサ部の下方に設けられてよい。ドリフト層は第１導電型であってよい。複数のトレンチ部は、ゲートトレンチ部とダミートレンチ部とを含んでよい。ゲートトレンチ部は、ゲート導電部を有してよい。ゲート導電部には、ゲート電位が供給されてよい。ダミートレンチ部は、ダミートレンチ導電部を有してよい。ダミートレンチ導電部には、エミッタ電位が供給されてよい。メサ部は、エミッタ領域と、コンタクト領域と、蓄積層とを有してよい。エミッタ領域は、ドリフト層よりもドーピング濃度が高くてよい。エミッタ領域は、少なくとも一部が半導体基板の上面に位置してよい。エミッタ領域は、第１導電型であってよい。コンタクト領域は、少なくとも一部が半導体基板の上面に位置してよい。コンタクト領域は、第２導電型であってよい。蓄積層は、エミッタ領域およびコンタクト領域よりも下方に設けられてよい。蓄積層は、ドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有してよい。ゲートトレンチ部に隣接するメサ部において深さ方向に設けられる蓄積層の数は、２つのダミートレンチ部間のメサ部において深さ方向設けられる蓄積層の数よりも多くてよい。深さ方向は、半導体基板の上面から下面への方向であってよい。
　２つのダミートレンチ部の間のメサ部には、蓄積層が設けられなくてよい。これに代えて、２つのダミートレンチ部の間のメサ部には、１つの蓄積層が設けられてもよい。
　メサ部は、高濃度コンタクト領域をさらに有してよい。高濃度コンタクト領域は、上部と下部とを含んでよい。高濃度コンタクト領域の上部は、半導体基板の上面に位置してよい。高濃度コンタクト領域の下部は、コンタクト領域に接してよい。高濃度コンタクト領域は、コンタクト領域よりも高い第２導電型のドーピング濃度を有してよい。
　半導体装置は、トランジスタ部と、ダイオード部と、境界部とを備えてよい。境界部は、トランジスタ部においてダイオード部に隣接する一部の領域に設けられてよい。ダイオード部は、深さ方向に１つ以上の蓄積層を備えてよい。深さ方向は、上面から下面に向かう方向であってよい。
　ダイオード部はコンタクト領域を備えてよい。ダイオード部における複数の蓄積層のうち少なくとも一つの蓄積層は、コンタクト領域の少なくとも一部の下に設けられてよい。
　予め定められた方向におけるダイオード部の複数の蓄積層の各々の長さは、予め定められた方向におけるダイオード部のコンタクト領域の長さよりも長くてよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態における半導体装置１００の上面を部分的に示す図である。 図１のＡ‐Ａ断面における一例を示す斜視図である。 図１のＢ‐Ｂ断面における一例を示す断面図である。 図１のＣ‐Ｃ断面における一例を示す断面図である。 （Ａ）、（Ｂ）および（Ｃ）はそれぞれ、Ｙ軸方向の単位構造長さにおける、比較例１、比較例２および第１実施形態の斜視図である。 低電流ターン・オン時のＶｇｅおよびＶｃｅのシミュレーションを示す図である。 第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を備える半導体装置１００におけるターン・オン時の電子電流および変位電流を示す図である。 ターン・オン時におけるコレクタ電流Ｉｃの波形例を示す図である。 （Ａ）および（Ｂ）は、図２のＹＺ面を示す図である。 （Ａ）は、ＬＣＨＳ／Ｌ０に対するＶｏｎを示すシミュレーション結果である。（Ｂ）は、ＬＣＨＳ／Ｌ０に対するｄＶ／ｄｔを示すシミュレーション結果である。（Ｃ）は、ＬＣＨＳ／Ｌ０に対するＥｏｆｆを示すシミュレーション結果である。 Ｖｃｅに対するＥｏｆｆを示すシミュレーション結果である。 半導体装置１００の製造方法の一例を示すフローチャートである。 第１変形例における図２のＹＺ面を示す図である。 第２変形例における図２のＹＺ面を示す図である。 第３変形例における図２のＹＺ面を示す図である。 第２実施形態における図１のＡ‐Ａ断面に対応する斜視図である。 第３実施形態における半導体装置１００の上面を部分的に示す図である。 第３実施形態のＤ‐Ｄ断面における一例を示す斜視図である。 第４実施形態における半導体装置１００の上面を部分的に示す図である。 図１５ＡのＥ‐Ｅ断面における一例を示す断面図である。 図１５Ｂのａ‐ａ断面およびｂ‐ｂ断面におけるドーピング濃度分布の一例を示す図である。 図１５Ｂのａ‐ａ断面およびｂ‐ｂ断面におけるドーピング濃度分布の他の例を示す図である。 第４実施形態の第１変形例における半導体装置１００の上面を部分的に示す図である。 図１８のＦ‐Ｆ断面における斜視図を示す図である。 第４実施形態の第２変形例における半導体装置１００の上面を部分的に示す図である。 図２０のＧ‐Ｇ断面における斜視図を示す図である。 図２０におけるダイオード部８０のメサ部１９-４の一部を示す図である。 第５実施形態における図１のＡ‐Ａ断面に対応する斜視図である。 第５実施形態における図１のＢ‐Ｂ断面に対応する断面図である。 第５実施形態における図１のＣ‐Ｃ断面に対応する断面図である。 図２３のＹＺ面を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、第１実施形態における半導体装置１００の上面を部分的に示す図である。半導体装置１００は、逆導通ＩＧＢＴ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ　ＩＧＢＴ）であってよい。本例の半導体装置１００は、ＩＧＢＴ等のトランジスタを含むトランジスタ部７０と、トランジスタ部７０とは逆方向に電流が流れるダイオード部であってＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）等のダイオードを含むダイオード部とを有する半導体基板を備える。なお、図１においては半導体基板の端部周辺の上面を示しており、他の領域を省略している。また、図１においては、トランジスタ部７０を含む活性領域の一部のみを示す。また、半導体装置１００は、逆導通のダイオードを含まないＩＧＢＴ等のトランジスタであってもよい。
　図１においては活性領域を示すが、半導体装置１００は、活性領域を囲むエッジ終端領域を有してよい。本例において活性領域は、トランジスタ部７０およびダイオード部を有する領域を指す。エッジ終端領域は、半導体基板の上面近傍の電界集中を緩和する機能を有する。エッジ終端領域は、例えば、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造の一以上を有する。
　本例の半導体基板は、トランジスタ部７０において、複数のトレンチ部とメサ部１９とを備える。トランジスタ部７０は、活性領域において半導体基板の上面に対して垂直にコレクタ層を投影した仮想的な領域であって、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域であってよい。メサ部１９は、隣接する２つのトレンチ部の間に設けられる半導体基板の一部の領域である。メサ部１９は、トレンチ部の底部よりも上面に近い領域に位置する半導体基板の一部である。なお、本明細書では、ゲートトレンチ部４０に隣接するメサ部１９をメサ部１９‐１とし、２つのダミートレンチ部３０間のメサ部１９をメサ部１９‐２とする。本例において、メサ部１９‐１およびメサ部１９‐２のＸ軸方向の長さは同じである。
　なお、本明細書においては、ダミートレンチ部３０およびゲートトレンチ部４０を総称してトレンチ部と称する場合がある。トレンチ部は、予め定められた方向に延伸してよい。本例において、トレンチ部が延伸する予め定められた方向は、Ｙ軸と平行な方向である。当該方向を、便宜的にトレンチ部の延伸方向と称する場合がある。
　また、トレンチ部は、延伸方向と直交する方向において、予め定められた間隔で配列されてよい。本例において、トレンチ部が配列される方向は、Ｘ軸と平行な方向である。本明細書においては、当該方向をトレンチ部の配列方向と称する場合がある。
　本例において、Ｘ軸およびＹ軸は、半導体基板の上面と平行な面内において互いに直交する軸である。また、Ｘ軸およびＹ軸と直交する軸をＺ軸とする。なお、本明細書においては、半導体基板の上面から下面へ向かう方向を深さ方向と称する。深さ方向は、Ｚ軸と平行な方向である。
　なお、本明細書において、「上」、「下」、「上方」および「下方」の用語は、重力方向における上下方向に限定されない。これらの用語は、予め定められた軸に対する相対的な方向を指すに過ぎない。
　本例においては、ゲートトレンチ部４０およびダミートレンチ部３０が、配列方向に沿って交互に設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれ延伸方向に沿って延伸する長手部を有する。本例のゲートトレンチ部４０は、２つの長手部と、この２つの長手部を接続する短手部とを有する。短手部の少なくとも一部は曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの長手部の端部を接続することで、長手部の端部における電界集中を緩和できる。ゲートランナー４８は、ゲートトレンチ部４０の短手部において、ゲート導電部と接続してよい。
　トランジスタ部７０において、ダミートレンチ部３０は、ゲートトレンチ部４０の長手部の間に設けられてよい。本例において、１つのダミートレンチ部３０は、半導体基板の上面と平行な平面において、長手部と短手部とにより一続きに設けられたゲートトレンチ部４０における２つの長手部の間に設けられる。
　半導体基板のメサ部１９は、上面から各々予め定められた深さまで設けられたエミッタ領域１２、ベース領域１４、コンタクト領域１５、複数の蓄積層６０およびウェル領域１１を有してよい。複数の蓄積層６０は、１以上の蓄積層を有してよい。２つ以上の蓄積層は、深さ方向に並んで設けられてよい。本例において複数の蓄積層６０は、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を有する。複数の蓄積層６０はエミッタ領域１２およびコンタクト領域１５よりも下方に設けられる。それゆえ、図１においては第１蓄積層６２を破線で示し、第２蓄積層６４および第３蓄積層６６を破線に斜線を付して示す。
　本例においては、ゲートトレンチ部４０の長手部とダミートレンチ部３０の長手部と間に位置するメサ部１９‐１に複数の蓄積層６０が設けられる。ただし、メサ部１９‐２には第１蓄積層６２のみが設けられる。複数の蓄積層６０のうちいくつかは、トレンチ部の延伸方向において連続的に設けられてよい。本例においては、第１蓄積層６２が、ウェル領域１１に最も近いコンタクト領域１５から、トレンチ部の延伸方向において連続的に設けられる。
　これに対して、複数の蓄積層６０のうち少なくとも一つの蓄積層は、エミッタ領域１２の少なくとも一部の下には設けられているが、コンタクト領域１５の一部の領域の下方においては設けられなくてよい。当該少なくとも一つの蓄積層は、トレンチ部の延伸方向に設けられた各コンタクト領域１５の一部の領域の下方においては設けられなくてよい。本例においては、第２蓄積層６４および第３蓄積層６６が、トレンチ部の延伸方向においてコンタクト領域１５の直下で途切れるように断続的に設けられる。なお、本例の第２蓄積層６４および第３蓄積層６６は、半導体基板の上面と平行なＸＹ平面において同じ範囲に設けられる。
　本例において、複数の蓄積層６０のうち、第１蓄積層６２は深さ方向において最も半導体基板の上面に近い位置に設けられる。つまり、第１蓄積層６２は深さ方向において最も浅い位置に設けられる。これに対して、第３蓄積層６６は深さ方向において最も深い位置に設けられる。第２蓄積層６４は、深さ方向において、第１蓄積層６２と第３蓄積層６６との間に設けられる。
　このように、本例においては、第１蓄積層６２が、第２蓄積層６４および第３蓄積層６６よりも広い範囲に設けられる。つまり、本例において、半導体基板を上面から見た場合に、本例の第１蓄積層６２は、第２蓄積層６４および第３蓄積層６６を覆う。
　本例の半導体装置１００は、半導体基板の上面の上方に設けられたゲート金属層５０およびエミッタ電極５２をさらに備える。ゲート金属層５０およびエミッタ電極５２は互いに分離して設けられる。エミッタ電極５２およびゲート金属層５０と、半導体基板の上面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜は、コンタクトホール４９、５４および５６を有する。本例のコンタクトホール４９、５４および５６は、当該層間絶縁膜を貫通して設けられる。図１において、コンタクトホール４９、５４および５６にはドットを付して示す。
　エミッタ電極５２は、コンタクトホール５４を介して、半導体基板の上面におけるエミッタ領域１２およびコンタクト領域１５に接触してよい。また、エミッタ電極５２は、コンタクト領域１５を介してベース領域１４と電気的に接続してよい。また、エミッタ電極５２は、コンタクトホール５６を通じて、ダミートレンチ部３０内のダミートレンチ導電部と接続してよい。エミッタ電極５２とダミートレンチ導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２１が設けられてよい。接続部２１は、それぞれ絶縁膜を介して半導体基板の上面に設けられてよい。
　ゲート金属層５０は、コンタクトホール４９を介して、ゲートランナー４８と接触してよい。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成されてよい。ゲートランナー４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部に接続してよい。本例のゲートランナー４８は、ダミートレンチ部３０のダミートレンチ導電部には接続しない。本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の短手部まで設けられる。ゲートトレンチ部４０の短手部において、本例のゲート導電部は半導体基板の上面に露出しており、ゲートランナー４８と接触する。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金等で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。バリアメタルを設けることにより、アルミニウム原子が半導体基板へ拡散することを低減することができる。
　また、各電極と半導体基板との間のコンタクトホール４９、５４および５６内には、プラグが設けられてよい。プラグは、半導体基板に接するバリアメタルと、当該バリアメタル上に接するように埋め込み形成されたタングステンとを有してよい。プラグにおいて、タングステンとバリアメタルとは互いに接してよい。
　エミッタ電極５２は、ウェル領域１１、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびトレンチ部の上方に設けられる。本例のウェル領域１１は、トレンチ部の短手部の近傍からゲートランナー４８の外側に位置するゲート金属層５０の外側端部までの予め定められた範囲で設けられる。半導体基板においてウェル領域１１が設けられる深さは、トレンチ部の深さよりも深くてよい。トレンチ部の一部の領域であって、ゲート金属層５０に近接する当該一部の領域は、ウェル領域１１に設けられてよい。ダミートレンチ部３０およびゲートトレンチ部４０の延伸方向の端部の底は、ウェル領域１１に覆われていてよい。
　本例のメサ部１９は、ベース領域１４を有する。ベース領域１４は、コンタクト領域１５よりもドーピング濃度の低い第２導電型であってよい。本例のベース領域１４はＰ－型である。なお、本例においては、第１導電型をＮ型として、第２導電型をＰ型とする。ただし、他の例においては、第１導電型をＰ型として、第２導電型をＮ型としてもよい。
　メサ部１９は、ベース領域１４の上面に、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５を有する。コンタクト領域１５は、少なくとも一部が半導体基板の上面に位置するように、半導体基板内に選択的に設けられる。本例のコンタクト領域１５はＰ＋型である。なお、図１において、コンタクト領域１５の下に位置するベース領域１４は図示されていない。
　また、メサ部１９は、ベース領域１４の上面において、コンタクト領域１５に隣接して設けられる第１導電型のエミッタ領域１２を有する。エミッタ領域１２も、少なくとも一部が半導体基板の上面に位置するように、半導体基板内に選択的に設けられる。本例のエミッタ領域１２は、半導体基板のドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有する。本例のエミッタ領域１２はＮ＋型である。
　複数の蓄積層６０は、半導体基板のドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有する。本例において、複数の蓄積層６０の各々はＮ＋型である。複数の蓄積層６０の各々は、予め定められた深さ位置にドーピング濃度のピーク位置を有し、当該ピーク位置を中心として上下方向にドーピング濃度が徐々に減少してよい。それゆえ、蓄積層の各々は、メサ部１９の深さ方向において異なる層として特定することができる。
　コンタクト領域１５およびエミッタ領域１２の各々は、Ｘ軸方向において互いに隣接するゲートトレンチ部４０から、ダミートレンチ部３０まで設けられる。本例のエミッタ領域１２およびコンタクト領域１５は、トレンチ部の延伸方向に沿って交互に設けられる。
　コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、図１に示すベース領域１４およびウェル領域１１に対応する領域には設けられない。なお、ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のウェル領域１１はＰ＋型の領域である。
　図２は、図１のＡ‐Ａ断面における一例を示す斜視図である。なお、理解を容易にすることを目的として、図２において、半導体基板１０の上面９２よりも上および下面９４よりも下の構成は省略する。図２においては、半導体基板１０、ドリフト層１８、バッファ層２０およびコレクタ層２２を追加的に示す。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、酸化ガリウム基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。第１導電型のドリフト層１８は、メサ部１９の下方に設けられてよい。なお、本例のドリフト層１８は、Ｎ－型である。バッファ層２０およびコレクタ層２２については後述する。
　本例のメサ部１９‐１は、上面９２から下面９４へ向かって順番に、Ｎ＋型のエミッタ領域１２およびＰ＋型のコンタクト領域１５と、Ｐ－型のベース領域１４と、複数の蓄積層６０（本例では、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６）とを有する。特に、メサ部１９‐１のベース領域１４とドリフト層１８との間に複数の蓄積層６０を設けることで、キャリア注入促進効果（Ｉｎｊｅｃｔｉｏｎ　Ｅｎｈａｎｃｅｍｅｎｔ効果：ＩＥ効果）を高めて、Ｖｏｎを低減することができる。なお、本例のメサ部１９‐２は、上面９２から下面９４へ向かって順番に、Ｐ＋型のコンタクト領域１５、Ｐ－型のベース領域１４および第１蓄積層６２を有する。
　上述の様に、本例の第１蓄積層６２は各トレンチ部の間に渡って設けられ、かつ、トレンチ部の延伸方向に延在して設けられる。これに対して、第２蓄積層６４および第３蓄積層６６は、ダミートレンチ部３０とゲートトレンチ部４０との間に渡って設けられ、かつ、トレンチ部の延伸方向においては離散的に設けられる。最も上面９２に近接する第１蓄積層６２は、その上部がベース領域１４に接してよい。また、最も下面９４側に形成される第３蓄積層６６は、その下部がトレンチ部の底部の端部よりも上面９２側に近接してよい。すなわち、複数の蓄積層６０は、トレンチ部の底部よりも上面９２側のメサ部１９に設けられてよい。
　本例では、複数の蓄積層６０が設けられるので、第１蓄積層６２のみが設けられる場合に比べてＶｏｎを低減することができる。さらに、本例では、第２蓄積層６４および第３蓄積層６６がコンタクト領域１５の一部の領域の下方において途切れるように断続的に設けられる。これにより、複数の蓄積層６０の全層が第１蓄積層６２のようにトレンチ部の延伸方向に連続する場合（全層が延伸方向に連続する場合）に比べて、より効率的にコンタクト領域１５へキャリア（本例では正孔）を排出することができる。したがって、複数の蓄積層６０の全層が延伸方向に連続する場合に比べて、ＩＧＢＴのターン・オフ時の損失であるＥｏｆｆを低減することができる。このように、本例では、ＶｏｎおよびＥｏｆｆのトレード・オフを改善することができる。
　コンタクト領域１５の直下で不連続となる少なくとも一つの蓄積層は、島状蓄積層であってよい。本明細書において、島状蓄積層とは、深さ方向に直交する平面において各々離散的に設けられた複数の蓄積領域を含む層を意味する。また、本明細書において、複数の蓄積領域は、ドリフト層１８のＮ型ドーピング濃度よりも高いＮ型ドーピング濃度を有する領域を意味する。島状に設けられた複数の蓄積領域の各々は、エミッタ領域１２の少なくとも一部の下には設けられるが、コンタクト領域１５の一部の領域の下方においては設けられずに互いに離間する。
　本例においては、第１蓄積層６２以外の全ての蓄積層は、島状蓄積層である。つまり、第２蓄積層６４は複数の第２蓄積領域６４Ｒを有し、第３蓄積層６６は複数の第３蓄積領域６６Ｒを有する。これにより、第２蓄積層６４および第３蓄積層６６が延伸方向に連続する場合に比べて、Ｅｏｆｆを低減することができる。
　なお、他の例において後述するように、第２蓄積層６４が延伸方向に連続して設けられ、かつ、第１蓄積層６２および第３蓄積層６６が島状蓄積層であってもよい。これに代えて、第１蓄積層６２および第２蓄積層６４が延伸方向において連続的に設けられ、かつ、第３蓄積層６６が島状蓄積層であってもよい。さらに、これに代えて、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６の全てが、島状蓄積層であってもよい。
　連続して設けられる蓄積層および島状蓄積層における蓄積領域のＮ型ドーピング濃度は、ドリフト層１８のドーピング濃度の１０倍以上、３０倍以上、１００倍以上、または、３００倍以上のＮ型ドーピング濃度を有してよい。例えば、本例の第１蓄積層６２、第２蓄積領域６４Ｒおよび第３蓄積領域６６Ｒは、ドリフト層１８のドーピング濃度の１００倍以上のＮ型ドーピング濃度を有してよい。
　また、第３蓄積領域６６ＲにおけるＮ型ドーピング濃度の深さ方向のピーク値は、第１蓄積層６２および第２蓄積領域６４ＲにおけるＮ型ドーピング濃度の深さ方向のピーク値よりも高くてよい。第１蓄積層６２および第２蓄積領域６４ＲにおけるＮ型ドーピング濃度の深さ方向のピーク値は同程度であってよい。深さ方向におけるピーク濃度の位置は、Ｎ型不純物をイオン注入する際の加速エネルギーにより決定することができる。
　なお、ドリフト層１８のドーピング濃度とは、深さ方向においてトレンチ部の下端とバッファ層２０と間におけるドーピング濃度であってよい。ドリフト層１８のドーピング濃度は、例えば、深さ方向においてトレンチ部の下端とバッファ層２０との中間位置におけるネットドーピング濃度である。ドリフト層１８のドーピング濃度は、予め定められた深さ範囲におけるドーピング濃度の平均値であってもよい。一例において、ドリフト層１８のドーピング濃度は、ゲートトレンチ部４０の下端よりもだけ１μｍ下の位置から、ドリフト層１８とバッファ層２０との境界よりも１μｍだけ上の位置までにおけるドーピング濃度の平均値であってもよい。
　１つの島状蓄積層において、蓄積領域の間の領域は、蓄積領域における第１導電型のドーピング濃度よりも低い第１導電型のドーピング濃度を有してよい。例えば、第２蓄積層において、２つの蓄積領域６４Ｒの間の領域のＮ型ドーピング濃度は、第２蓄積領域６４ＲのＮ型ドーピング濃度よりも低い。また、１つの島状蓄積層において、蓄積領域の間の領域は、ドリフト層１８における第１導電型のドーピング濃度以上のドーピング濃度を有してよい。例えば、第２蓄積層において、２つの第２蓄積領域６４Ｒの間の領域のＮ型ドーピング濃度は、ドリフト層１８のＮ型ドーピング濃度と同じである。したがって、キャリアは、蓄積領域を貫通して下方から上方に進む場合に比べて、より容易に２つの蓄積領域の間の領域を貫通して下方から上方に進むことができる。
　また、ゲートトレンチ部４０に隣接するメサ部１９‐１における蓄積層の数は、２つのダミートレンチ部３０間のメサ部１９‐２における蓄積層の数よりも多くてよい。本例においては、メサ部１９‐１の蓄積層の数は３つである（第１蓄積層６２、第２蓄積層６４および第３蓄積層６６）。これに対して、メサ部１９‐２における蓄積層の数は、１つ（第１蓄積層６２のみ）である。
　これにより、メサ部１９‐２における蓄積層の数がメサ部１９‐１の蓄積層の数以上である場合と比較して、ターン・オフ時において各ダミートレンチ部３０間のコンタクト領域１５からキャリア効率よく引き抜くことができる。これにより、Ｅｏｆｆを低減することができる。
　なお、他の例において、メサ部１９‐２は蓄積層を有しなくてもよい。これにより、メサ部１９‐２に１つの蓄積層が設けられる場合に比べて、ターン・オフ時においてさらに効率的にキャリアを引き抜くことができる。
　ドリフト層１８の下面にはＮ＋型のバッファ層２０が設けられる。バッファ層２０のドーピング濃度は、ドリフト層１８のドーピング濃度よりも高くてよい。本例のバッファ層２０は、深さ方向において複数のドーピング濃度のピークを有するＮ＋型のドーパント注入領域を含む。バッファ層２０は、ベース領域１４の下面から広がる空乏層が、Ｐ＋型のコレクタ層２２に到達することを防ぐフィールドストップ層として機能してよい。
　ダミートレンチ部３０およびゲートトレンチ部４０は、半導体基板１０の上面９２から、ベース領域１４を貫通して、ドリフト層１８に到達する。半導体基板１０の上面９２の平面視で、エミッタ領域１２、コンタクト領域１５、蓄積層および蓄積領域の少なくともいずれかが設けられている領域においては、ダミートレンチ部３０およびゲートトレンチ部４０はこれらの領域も貫通して、ドリフト層１８に到達する。なお、トレンチ部がドーパント注入領域を貫通するとは、ドーパント注入領域を形成した後にトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーパント注入領域を形成したものも、トレンチ部がドーパント注入領域を貫通しているものに含まれるものとする。
　ゲートトレンチ部４０は、半導体基板１０に設けられたゲートトレンチ４３と、ゲート絶縁膜４２と、ゲート導電部４４とを有する。ゲート絶縁膜４２は、ゲートトレンチ４３の内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチ４３の内壁の半導体を酸化または窒化することにより形成してよい。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ゲートトレンチ４３の内部においてゲート絶縁膜４２よりも内側に設けられる。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲート導電部４４には、ゲート金属層５０からゲート電位が供給される。
　ゲート導電部４４の一部は、配列方向においてベース領域１４と対向する。ベース領域１４のうち、ゲート導電部４４と対向する部分は、チャネル形成領域として機能してよい。ゲート導電部４４に予め定められた電圧が印加されると、ベース領域１４のうちゲートトレンチ４３に接する界面の表層にチャネルが形成される。
　ダミートレンチ部３０は、ゲートトレンチ部４０と同様の構造を有してよい。ダミートレンチ導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。ダミートレンチ部３０は、半導体基板１０に設けられたダミートレンチ３３と、ダミートレンチ絶縁膜３２と、ダミートレンチ導電部３４とを有する。ダミートレンチ絶縁膜３２は、ダミートレンチ３３の内壁を覆って設けられる。ダミートレンチ絶縁膜３２は、ダミートレンチ導電部３４と半導体基板１０とを絶縁する。ダミートレンチ導電部３４は、ダミートレンチ３３の内部に設けられ、且つ、ダミートレンチ絶縁膜３２よりも内側に設けられる。ダミートレンチ導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。ダミートレンチ導電部３４には、エミッタ電極５２からエミッタ電位が供給されてよい。
　図３は、図１のＢ‐Ｂ断面における一例を示す断面図である。Ｂ‐Ｂ断面は、エミッタ領域１２を通るＸＺ断面である。図３においては、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を追加的に示す。図３においては、ゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面９２において層間絶縁膜３８により覆われる。層間絶縁膜３８は、ゲート導電部４４およびダミートレンチ導電部３４をエミッタ電極５２から電気的に絶縁する。なお、上述のように、ダミートレンチ導電部３４は、層間絶縁膜３８に設けられたコンタクトホール５６を介して、エミッタ電極５２に電気的に接続する。
　エミッタ電極５２は、半導体基板１０の上面９２上および層間絶縁膜３８上に接する。コレクタ電極２４は、半導体基板１０の下面９４下に接する。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。
　図４は、図１のＣ‐Ｃ断面における一例を示す断面図である。Ｃ‐Ｃ断面は、メサ部１９‐１のコンタクト領域１５を通り、かつ、２つの第２蓄積領域６４Ｒの間の領域と、２
つの第３蓄積領域６６Ｒの間の領域とを通る、ＸＺ断面である。それゆえ、Ｃ‐Ｃ断面においては、第１蓄積層６２のみが示され、第２蓄積層６４および第３蓄積層６６は示されない。
　図５の（Ａ）、（Ｂ）および（Ｃ）はそれぞれ、Ｙ軸方向の単位構造長さにおける、比較例１、比較例２および第１実施形態の斜視図である。図５は、第１実施形態のＡ‐Ａ断面（図２）に対応する。つまり、図５においては、隣接する２つのダミートレンチ部３０と１つのゲートトレンチ部４０とを示す。
　（Ａ）は、第１蓄積層６２のみを有する比較例１を示す。これに対して、（Ｂ）は、複数の蓄積層６０が三つの蓄積層を有し、その全層が延伸方向に連続する比較例２を示す。そして、（Ｃ）は、第１実施形態である本例を示す。
　Ｙ軸方向の単位構造長さは、Ｙ軸方向におけるエミッタ領域１２とコンタクト領域１５との長さの和の半分の長さであってよい。本例において、Ｙ軸方向の単位構造長さは、１．４［μｍ］である。本例のＹ軸方向の単位構造長さは一例に過ぎず、設計および仕様に応じて様々に変更してよいのは勿論である。なお、（Ｃ）における（ＬＣＨＳ）／２は、本例の蓄積領域のＹ軸方向の長さの半分を意味する。
　図６Ａは、低電流ターン・オン時のＶｇｅおよびＶｃｅのシミュレーションを示す図である。縦軸の左側はＶｃｅ［Ｖ］であり、縦軸の右側はＶｇｅ［Ｖ］である。横軸は、時間［ｓ］である。Ｖｇｅは、ゲート金属層５０とエミッタ電極５２との間の電位差であり、Ｖｃｅは、コレクタ電極２４とエミッタ電極５２との間の電位差である。本例において、エミッタ電極５２は接地される。
　図５の（Ａ）（即ち、比較例１）におけるＶｇｅおよびＶｃｅを点線で示し、図５の（Ｂ）（即ち、比較例２）におけるＶｇｅおよびＶｃｅを破線で示す。また、図５の（Ｃ）（即ち、本例）におけるＶｇｅおよびＶｃｅを実線で示す。なお、本例においては、ＬＣＳＨ／２＝０．２［μｍ］（本例１）、０．６［μｍ］（本例２）、１．０［μｍ］（本例３）とした場合を示す。
　図６Ａに示す様に、時間１．００Ｅ－５［ｓ］において、ゲート金属層５０に正電位が印加された。比較例１におけるＶｇｅは、一旦、約８．０［Ｖ］まで上昇した後に、時間１．０３Ｅ－５［ｓ］までに７［Ｖ］程度に落ち着いた。このようにＶｇｅが瞬間的に増加することを、以降においては、「瞬増（ラピッドスパイク）」と呼ぶことにする。比較例１におけるＶｇｅは、時間１．０４Ｅ－５［ｓ］まで約７［Ｖ］のままであり、時間１．０４Ｅ－５［ｓ］より後においては、徐々に電位が上昇した。なお、比較例１のＶｇｅは一時的に約７［Ｖ］の一定値に落ち着くが、このＶｇｅが一定値の期間をミラー期間と称する。
　比較例１におけるＶｃｅの電圧減少率ｄＶ／ｄｔの大きさ（絶対値）は、時間１．０１Ｅ－５［ｓ］から時間１．０２Ｅ－５［ｓ］において約２３０００［Ｖ／μｓ］である。４０［Ｖ］を下回るまで、ＶｃｅはほぼこのｄＶ／ｄｔを維持している。
　比較例２におけるＶｇｅは、一旦、約８．０［Ｖ］まで瞬増した後に、時間１．０３Ｅ－５［ｓ］までに約７［Ｖ］に落ち着いた。ただし、比較例２におけるＶｇｅの瞬増値は、比較例１よりも低かった。また、比較例２においては、Ｖｃｅが２００［Ｖ］以下におけるｄＶ／ｄｔは、約８８００［Ｖ／μｓ］であり、比較例１の１／３以下であった。
　本例におけるＶｇｅも、一旦、約８．０［Ｖ］まで瞬増した後に、時間１．０３Ｅ－５［ｓ］までに約７［Ｖ］に落ち着いた。ただし、本例においては、ＶｃｅのｄＶ／ｄｔは、最大の減少率で電圧が立下り始める約１．０１５Ｅ－５［ｓ］から約１．０２Ｅ－５［ｓ］あたりにおいて各々比較例２に近い値であった。その後、ｄＶ／ｄｔの大きさは徐々に減少した。
　このように、本例および比較例２においては、比較例１に比べてｄＶ／ｄｔを抑制することができた。ｄＶ／ｄｔの絶対値が大きいほど、半導体装置１００において発生する電磁ノイズが大きくなる。本例および比較例２では、ｄＶ／ｄｔに起因する電磁ノイズを低減できる点においても、比較例１に比べて有利である。
　低電流ターン・オン時の初期における電流の主体は、正孔電流ではなく電子電流である。低電流ターン・オン時の初期とは、ゲート電圧Ｖｇｅが、閾値電圧に達する直前から、Ｖｇｅがほぼ閾値電圧の値で一定となるミラー期間に入る前までの期間である。Ｖｇｅが閾値電圧に近くなると、ベース領域１４中にチャネルが形成され始め、電子はドリフト層１８へ注入され始める。それゆえ、Ｖｇｅが閾値電圧に近くなると、Ｖｃｅは急激に低下し始める。
　ドリフト層１８に注入された電子がコレクタ層２２に達すると、コレクタ層２２からバッファ層２０およびドリフト層１８にかけて、正孔が注入され始める。正孔は、ゲートトレンチ部４０とダミートレンチ部３０とのそれぞれの下端に集まる。ただし、ダミートレンチ導電部３４はエミッタ電極５２と同電位であるため、ダミートレンチ部３０の近傍には特に正孔が集まる。つまり、ダミートレンチ部３０の近傍には、正孔の反転層が形成される。
　正孔は、ダミートレンチ部３０からゲートトレンチ部４０の下端にかけて蓄積する。この正孔分布に起因して、低電流ターン・オン時に、ゲートトレンチ部４０の下端近傍へ、変位電流が流れる。
　正孔の蓄積に起因する変位電流は、ゲート導電部４４を充電する。このゲート導電部４４の充電が、Ｖｇｅの瞬増を引き起こすと考えられる。当該変位電流が大きいほど、ゲート導電部４４が早く充電されるため、ゲート導電部４４の電位がよりすばやく上昇する。その結果、ゲート導電部４４の電位がゲート閾値を瞬間的に超える。これにより、電子と正孔の大量の注入が始まり、コレクタ・エミッタ間電流が増加する。
　コレクタ・エミッタ間電流の増加による電流変化率に応じてＶｃｅの電圧減少率（ｄＶ／ｄｔ）が増加する。変位電流が大きいほど、電流変化率は大きくなる。これにより、ｄＶ／ｄｔが大きくなる。
　比較例１においては、比較例２および本例に比べて、蓄積層の数は少ない。しかし、上述のようにダミートレンチ部３０にキャリアが十分に蓄積された結果、比較例１、比較例２および本例の三者のうちで、比較例１の変位電流は最も大きい。それゆえ、比較例１は当該三者のうちで最もｄＶ／ｄｔが大きい。また、ｄＶ／ｄｔを抑えるべくゲート抵抗Ｒｇを増加させることも考えられるが、Ｒｇを増加させる場合には、ターン・オン損失Ｅｏｎが大きくなるので望ましくない。
　これに対して、比較例２および本例の蓄積層は、ベース領域１４の直下からダミートレンチ部３０の底部近傍までに渡って複数設けられる。これにより、比較例１に比べて、ダミートレンチ部３０の側部に正孔が密集することを抑制することができる。なお、ダミートレンチ部３０の底部近傍には、比較例１と同様に正孔が密集する。ただし、比較例２および本例においては、ダミートレンチ部３０の底部および側部に集まるキャリアの数が、比較例１よりも少ない。結果として、比較例２および本例においてゲート導電部４４に流れる変位電流は、比較例１よりも十分に小さくなる。これにより、比較例２および本例においては、比較例１に比べてｄＶ／ｄｔを小さくすることができる。
　比較例２はメサ部１９‐１および１９‐２においてトレンチ部の延伸方向に連続的に蓄積層を有する。これに対して、本例のメサ部１９‐１においては、ダミートレンチ部３０の側部がゲートトレンチ部４０に対して露出される。つまり、比較例２においては連続する複数の蓄積層６０により蓄積されたキャリアが変位電流を形成し得て、本例においては露出されるダミートレンチ部３０の側部が変位電流を形成し得る。詳細は後述するが、本例のＬＣＨＳの長さを調整することにより、比較例２よりもｄＶ／ｄｔを小さくすることができる場合がある。
　加えて、本例においては、メサ部１９‐１におけるコンタクト領域１５の一部の直下において、第２蓄積層６４および第３蓄積層６６が離散的に設けられている。それゆえ、ターン・オフ時において、キャリアは、隣接する２つの第２領域６４Ｒ間と、隣接する２つの第３領域６６Ｒ間とを通過して、比較例２に比べてより多くメサ部１９‐１からコンタクト領域１５へ排出される。また、キャリアは、比較例２に比べてより多くメサ部１９‐２からコンタクト領域１５へ排出される。それゆえ、本例は、比較例２に比べてＥｏｆｆを低減することができる。
　なお、本例のメサ部１９‐２は、蓄積層または蓄積領域として第１蓄積層６２のみを有する。ただし、他の例において、メサ部１９‐２は、メサ部１９‐１よりも少ない個数の蓄積層および蓄積領域、または、メサ部１９‐１よりも少ない個数の蓄積層もしくは蓄積領域を有してもよい。例えば、本例のようにメサ部１９‐１が１個の蓄積層と２個の蓄積領域とを有する場合、メサ部１９‐２は１個の蓄積層と１個の蓄積領域とを有してよい。
　図６Ｂは、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を備える半導体装置１００におけるターン・オン時の電子電流および変位電流を示す図である。チャネルを通過した電子は、第１蓄積層６２において配列方向（Ｘ軸方向）に行きかける。ただし本例においては、第１蓄積層６２の下方に第２蓄積層６４および第３蓄積層６６が設けられている。
　本例において、電子電流にとってのインピーダンスは、第１蓄積層６２の中央近傍からゲートトレンチ部４０近傍に戻って第２蓄積層６４に流れる経路よりも、第１蓄積層６２から第２蓄積層６４に直接流れる経路の方が低い。同様に、第２蓄積層６４の中央近傍からゲートトレンチ部４０近傍に戻って第３蓄積層６６に流れる経路よりも、第２蓄積層６４から第３蓄積層６６に直接流れる経路の方が低い。
　第１蓄積層６２および第２蓄積層６４の間ならびに第２蓄積層６４および第３蓄積層６６の間のうち、ゲートトレンチ部４０に隣接する正孔高濃度領域８７には正孔が蓄積されやすい。また、電子電流がゲートトレンチ部４０の近傍ではなく、メサ部１９中央近傍を流れることで、正孔高濃度領域８７への正孔の蓄積が促進される。このため、電子電流がメサ部１９中央近傍に流れることが促進される。図６Ｂにおいては、正孔が蓄積された正孔高濃度領域８７を模式的に示しているが、正孔高濃度領域８７は、ゲートトレンチ部４０と半導体基板１０との境界近傍だけに存在していてもよい。
　上述したように、本例の電子電流は、ゲートトレンチ部４０近傍に戻ることなく、ゲートトレンチ部４０とダミートレンチ部３０に挟まれたメサ部１９の中央付近を下方に進む。つまり、本例の電子電流は、ゲートトレンチ部４０近傍ではなくメサ部１９の中央付近を流れる。この電子電流がメサ部１９の中央付近を流れる効果は、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を深さ方向に配列することで生じる。
　電子電流がメサ部１９の中央付近を流れると、メサ部１９の底部近傍における正孔分布は、メサ部１９中央付近で分断される。このため電子電流の経路よりもダミートレンチ部３０側の正孔は、ゲートトレンチ部４０側には流れない。このメサ部１９中央部における正孔分布の分断が、ゲートトレンチ部４０の下端における正孔の蓄積を抑制する。その結果、変位電流を小さくできる。変位電流を小さくできるので、ゲート導電部４４の充電も小さくなり、ゲート電極Ｖｇｅの瞬間的な増加も抑制される。これにより、コレクタ電極２４とエミッタ電極５２との間の電圧減少率（ｄＶ／ｄｔ）も抑制できる。
　図６Ｂの例における正孔分布は、ゲートトレンチ部４０およびダミートレンチ部３０間の正孔分布が電子電流により分断されたことに起因すると考えられる。また、当該正孔分布に起因して、ターン・オン時には、ダミートレンチ部３０の下端近傍からゲートトレンチ部４０の下端近傍へ流れる変位電流を低減できる。
　なお、第２蓄積層６４および第３蓄積層６６は、ダミートレンチ部３０に接していなくてもよい。この場合、正孔は、ダミートレンチ部３０の下端からダミートレンチ部３０の側部における第１蓄積層６２の直下まで存在することができる。第２蓄積層６４および第３蓄積層６６がダミートレンチ部３０に接していない場合には、ターン・オフ時における、エミッタ電極５２への正孔の引き抜きを促進することができる。
　図６Ｃは、ターン・オン時におけるコレクタ電流Ｉｃの波形例を示す図である。波形１０３は、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６のいずれも設けない場合のコレクタ電流Ｉｃを示している。波形１０４は、第２蓄積層６４および第３蓄積層６６を設けずに、第１蓄積層６２を設けた場合のコレクタ電流Ｉｃを示している。第１蓄積層６２は、ベース領域１４の近傍に設けられるので、ゲート・コレクタ間における負性容量を増加させる。このため、ターン・オン時のコレクタ電流Ｉｃのｄｉ／ｄｔが増加する。第２蓄積層６４および第３蓄積層６６を設けずに、第１蓄積層６２を設けることで、オン電圧とターン・オフ損失とのトレード・オフを改善することができる。但し、第１蓄積層６２のみを設ける場合、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を設ける場合に比べてターン・オン時のｄｉ／ｄｔが増大する。ただし、これに対処するべくゲート抵抗を大きくすることによりｄｉ／ｄｔ増加を抑えようとすると、ターン・オン損失が増大してしまう。
　波形１０１は、第２蓄積層６４を設けずに、第１蓄積層６２および第３蓄積層６６を設けた場合のコレクタ電流Ｉｃを示している。第３蓄積層は、ベース領域１４から離れた位置に設けられるので、ゲート・コレクタ間における容量を増加させる。このため、ターン・オン時のコレクタ電流Ｉｃのｄｉ／ｄｔが減少する。従って、オン電圧とターン・オフ損失のトレード・オフを改善しつつ、ターン・オン損失を低減することができる。
　波形１０２は、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を設けた場合のコレクタ電流Ｉｃを示している。第２蓄積層６４を設けることで、ゲート・コレクタ間の容量が更に増大する。このため、オン電圧とターン・オフ損失のトレード・オフを改善しつつ、ターン・オン損失を更に低減することができる。
　図７の（Ａ）および（Ｂ）は、図２のＹＺ面を示す図である。（Ａ）および（Ｂ）は、トレンチ部の延伸方向におけるエミッタ領域１２の底部領域の長さＬ０と、当該延伸方向における複数の蓄積領域の各々の長さＬＣＨＳとの関係が異なる。なお、本例のエミッタ領域１２の底部領域とは、半導体基板１０の内部において、コンタクト領域１５に直接接せず、かつ、ベース領域１４と直接接する領域である。
　また、本例においては、半導体基板１０の内部において、エミッタ領域１２に直接接せず、かつ、ベース領域１４と直接接する領域を、コンタクト領域１５の底部領域とする。本例においては、コンタクト領域１５の底部領域のＹ軸方向の長さをＬ１と記載する。なお、一例において、Ｌ０＝１．１［μｍ］であり、Ｌ１＝１．７［μｍ］であるが、設計および仕様に応じてＬ０およびＬ１の値を様々に変更してよいのは勿論である。
　（Ａ）においては、蓄積領域の長さＬＣＨＳが底部領域の長さＬ０よりも長い。つまり、下面９４から上面９２に向かう方向において、第２蓄積領域６４Ｒおよび第３蓄積領域６６Ｒは、エミッタ領域１２を覆う。（Ａ）の例においては、ＬＣＨＳ／Ｌ０が１よりも大きい。ＬＣＨＳ／Ｌ０を大きくするほどキャリアを蓄積しやすいので、Ｖｏｎを小さくすることができる。
　これに対して、（Ｂ）においては、蓄積領域の長さＬＣＨＳが底部領域の長さＬ０よりも短い。つまり、上面９２から下面９４に向かう深さ方向において、エミッタ領域１２は、第２蓄積領域６４Ｒおよび第３蓄積領域６６Ｒを覆う。（Ｂ）の例においては、ＬＣＨＳ／Ｌ０が１よりも小さい。ＬＣＨＳ／Ｌ０を小さくするほどコンタクト領域１５へキャリアを排出しやすいので、Ｅｏｆｆを小さくすることができる。なお、図７に示す様に、第２蓄積領域６４Ｒおよび第３蓄積領域６６Ｒの延伸方向（Ｙ方向）の端部は、球面等の曲面状であってよい。前述したように、第２蓄積層６４および第３蓄積層６６は、ｎ型のドーパントを選択的にイオン注入することで形成する。このイオン注入では、レジストマスクで遮蔽される端部のドーピング濃度分布は、ガウス分布に従う。このため、レジストマスクで遮蔽される端部は矩形状ではなく曲面となり得る。
　図８の（Ａ）は、ＬＣＨＳ／Ｌ０に対するＶｏｎを示すシミュレーション結果である。（Ｂ）は、ＬＣＨＳ／Ｌ０に対するｄＶ／ｄｔを示すシミュレーション結果である。（Ｃ）は、ＬＣＨＳ／Ｌ０に対するＥｏｆｆを示すシミュレーション結果である。（Ａ）、（Ｂ）および（Ｃ）の横軸は、共通であり、ＬＣＨＳ／Ｌ０である。（Ａ）の縦軸はＶｏｎ［Ｖ］である。（Ｂ）の縦軸は、ＬＣＨＳ＝０（即ち、上述の比較例１）の場合のｄＶ／ｄｔの値で各々規格化されたｄＶ／ｄｔの値である。（Ｃ）の縦軸は、Ｅｏｆｆ［ｍＪ］である。
　なお、ＬＣＨＳ／Ｌ０＝０は、上述の比較例１に相当し、ＬＣＨＳ／Ｌ０＝２．５５は、上述の比較例２に相当する。両者の間が、上述の本例に対応する。（Ａ）に示す様に、ＬＣＨＳ／Ｌ０が大きくなるほどＶｏｎは小さくなる。これは、ＬＣＨＳ／Ｌ０が増加するほど１つの蓄積層における蓄積領域の面積が大きくなることから明らかである。
　（Ｂ）に示す様に、ＬＣＨＳ／Ｌ０＝０においてｄＶ／ｄｔは最も高い。これは、上述の変位電流に起因すると考えられる。これに対して、ＬＣＨＳ／Ｌ０が大きくなるにつれて、ｄＶ／ｄｔは小さくなる。ただし、ＬＣＨＳ／Ｌ０＝２．５５においてわずかに上昇する。ＬＣＨＳ／Ｌ０＝２．５５のｄＶ／ｄｔは、ＬＣＨＳ／Ｌ０＝１．８２のｄＶ／ｄｔとほぼ同じである。つまり、本例のようにコンタクト領域１５の直下において分離された蓄積層を少なくとも一層有する方が、比較例２よりもｄＶ／ｄｔを小さくすることができることが定量的に明らかである。
　また、（Ｃ）に示す様に、ＬＣＨＳ／Ｌ０が小さくなる程Ｅｏｆｆは小さくなる。これは、ＬＣＨＳ／Ｌ０が小さくなる程、キャリアの蓄積効果が弱くなるので、ターン・オフ時のテール電流が減少し、これによりオフ時の損失が減少するからである。
　本例のＬＣＨＳ／Ｌ０は、０．３６以上であってよく、０．４以上であってもよい。また、ＬＣＨＳ／Ｌ０は、２．５以下であってよく、２．２以下であってもよい。なお、ＬＣＨＳ／Ｌ０は、｛１＋（Ｌ１／Ｌ０）｝より小さいとしてもよい。一例において、ＬＣＨＳ／Ｌ０は、０．５≦ＬＣＨＳ／Ｌ０≦２を満たしてよい。これにより、比較例１に比べてＶｏｎおよびｄＶ／ｄｔを低減し、比較例２に比べてＥｏｆｆを低減することができる。
　さらに、ＬＣＨＳ／Ｌ０は、１．４５＜ＬＣＨＳ／Ｌ０＜２．５４を満たしてよく、１．８２≦ＬＣＨＳ／Ｌ０＜２．５４を満たしてもよい。これにより、比較例１と比較したＶｏｎおよびｄＶ／ｄｔならびに比較例２と比較したＥｏｆｆの各優位性に加えて、比較例２に比べてｄＶ／ｄｔも低減することができる。
　図９は、Ｖｃｅに対するＥｏｆｆを示すシミュレーション結果である。横軸は、ＩＧＢＴがオン時のコレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ．）［Ｖ］を示す。縦軸は、Ｅｏｆｆ［ｍＪ］を示す。図９中の各点は、図５の（Ａ）～（Ｃ）の各点に対応する。図９において最も下に位置するドットは、比較例１（図５の（Ａ）、ＬＣＨＳ／Ｌ０＝０）に対応する。図９において最も上に位置するドットは、比較例２（図５の（Ｂ）、ＬＣＨＳ／Ｌ０＝２．５４）に対応する。
　比較例１に対応するドットと比較例２に対応するドットとの間に位置する６つのドットは、本例（図５の（Ｃ））に対応する。本例の６つのドットのうち、下から上の順に、図８に示したＬＣＨＳ／Ｌ０は大きくなる。なお、各ドットを通過する線分は、各例において、コレクタ層２２の濃度を変化させることでＶｃｅ（ｓａｔ．）を変化させた場合のＥｏｆｆの計算値である。
　一般的に、Ｖｃｅ（ｓａｔ．）とＥｏｆｆとはトレード・オフの関係にある。例えば比較例１において、Ｅｏｆｆは相対的に低いが、Ｖｃｅ（ｓａｔ．）は相対的に高い。これに対して、比較例２において、Ｖｃｅ（ｓａｔ．）は相対的に低いが、Ｅｏｆｆは相対的に高い。本例においては、Ｖｃｅ（ｓａｔ．）およびＥｏｆｆを適度に低減することにより、両者のトレード・オフを改善することができる。
　図１０は、半導体装置１００の製造方法の一例を示すフローチャートである。まず工程Ｓ１００において、半導体基板１０の上面９２近傍の上面構造を形成する。工程Ｓ１００には、エミッタ領域１２およびベース領域１４を形成するドーパント注入領域形成段階が含まれる。ベース領域１４は、リン等のドーパントを注入して形成してよい。また、工程Ｓ１００には、ドーパント注入領域形成段階の後に各トレンチ部を形成するトレンチ部形成段階が含まれる。また、工程Ｓ１００には、各トレンチ部を覆う層間絶縁膜３８を形成する層間絶縁膜形成段階が含まれる。
　次に工程Ｓ１１０において、半導体基板１０および層間絶縁膜３８の上方全体にバリアメタルを形成する。次に工程Ｓ１２０において、半導体基板１０の上面９２からプロトンまたはリンを注入して第２蓄積層６４および第３蓄積層６６を形成する。Ｓ１２０においては、プロトンを注入する飛程を異ならせて、プロトンを複数回注入する。注入したプロトンの一部がドナー化して、第２蓄積層６４および第３蓄積層６６を形成する。この場合、第２蓄積層６４および第３蓄積層６６には、ドーパントとして水素が含まれる。また、工程Ｓ１２０においては、半導体基板１０の下面９４からプロトンを注入してもよい。
　プロトンは、リンイオン等に比べて容易に深い位置まで注入することができ、注入位置のばらつきも小さい。プロトンを用いることにより、リンを用いる場合に比べて蓄積層をより容易に形成することができる。また、蓄積層のドーピング濃度分布のピークを急峻に形成できるので、狭い深さ幅を有する蓄積層を容易に形成できる。また、バリアメタルを形成した後に半導体基板１０の上面９２からプロトンを注入することで、プロトンまたは水素が半導体基板１０の上面９２から抜け出てしまうことを抑制することができる。
　次に、工程Ｓ１２２において、半導体基板１０の上面９２にレジストを塗布して、当該レジストを予め定められた形状にパターニングする。次に工程Ｓ１２４において、第１蓄積層６２を形成するべく、半導体基板１０にプロトンまたはリンを注入する。本例では、プロトンを注入する。次に工程Ｓ１２６において、リンの場合は８００℃から１０００℃程度、プロトンの場合は３５０℃から４５０℃程度の温度でアニールを行ってリンまたはプロトンを活性化する。本例ではプロトンに対応した範囲の温度でアニールを行う。
　次に工程Ｓ１３０において、エミッタ電極５２を形成する。エミッタ電極５２はスパッタリングにより形成してよい。スパッタリングの際、半導体基板１０の温度を３５０℃から４５０℃程度としてよい。そこで、プロトン注入後のアニールを省略して、その代わりに、エミッタ電極５２の形成時にプロトンを活性化させてもよい。なお、工程Ｓ１２０および工程Ｓ１３０の順番は入れ替えてもよい。エミッタ電極５２を形成した後にプロトンを注入することで、プロトンが半導体基板１０の上面から抜け出ることを更に抑制できる。また、エミッタ電極５２を形成した後に、半導体基板１０にヘリウムイオンまたは電子線を照射して、キャリアライフタイムを調整してもよい。
　次に工程Ｓ１４０において、半導体基板１０の上面９２と反対側の面を研削して、半導体基板１０の厚みを調整する。半導体基板１０の厚みは、半導体装置１００が有するべき耐圧に応じて設定される。
　次に工程Ｓ１５０において、半導体基板１０の下面９４近傍の下面構造を形成する。下面構造とは、例えばコレクタ層２２である。次に、工程Ｓ１６０において、半導体基板１０の下面９４からプロトンを注入して、バッファ層２０を形成する。次に工程Ｓ１７０において半導体基板１０をアニールして、バッファ層２０に注入したプロトンを活性化させる。
　バッファ層２０には、深さ位置を異ならせて複数回プロトンを注入してよい。これにより、バッファ層２０の深さ方向におけるドーピング濃度分布には、複数のピークが形成される。バッファ層２０のドーピング濃度分布において、半導体基板１０の下面９４から見て最も深い位置のピーク値は、次に深い位置のピーク値よりも大きい。このような方法により、半導体装置１００を製造することができる。
　他の製造方法の例では、第１蓄積層６２のドーパントをリンとしてもよい。この場合、工程Ｓ１００において、ドーパントを注入して第１蓄積層６２を形成してよい。第１蓄積層６２は、比較的浅い位置に形成するので、リンで形成することができる。これに対して第２蓄積層６４および第３蓄積層６６は、比較的に深い位置に形成される。第２蓄積層６４および第３蓄積層６６のドーパントを水素とすることで、第２蓄積層６４および第３蓄積層６６を容易に形成することができ、また、深さ方向の幅を狭くすることができる。
　また、他の製造方法では、第２蓄積層６４および第３蓄積層６６の少なくとも一つのドーパントとしてリンを用いてもよい。例えば、第１蓄積層６２に最も近い第２蓄積層６４のドーパントをリンとする。この場合、工程Ｓ１００において、第２蓄積層６４の位置にドーパントを注入してよい。工程Ｓ１００においては、ベース領域１４にリンを注入した後、１０００℃以上１２００℃以下、例えば１１５０℃程度のアニールを３時間程度行ってよい。
　次に、第１蓄積層６２および第３蓄積層６６の位置にリンを注入する。このとき、より深い位置に注入するリンイオンの価数を、より高くしてよい。これにより、加速電圧をそれほど向上させなくとも、深い位置にリンイオンを注入することができる。リンを注入した後、ベース領域１４のアニールに比べて、低温かつ短時間のアニールを行う。アニールは、９００℃以上１１００℃以下、例えば１０００℃程度で３０分程度行う。他の工程は、図１０に示した工程と同様である。
　図１１Ａは、第１変形例における図２のＹＺ面を示す図である。本例は、第２蓄積層６４がトレンチ部の延伸方向において連続的に設けられる。係る点が第１実施形態と異なる。
　図１１Ｂは、第２変形例における図２のＹＺ面を示す図である。本例においては、第１蓄積層６２および第３蓄積層６６が、エミッタ領域１２の少なくとも一部の下には設けられているが、コンタクト領域１５の一部の領域の下方においては設けられない。このように、本例においては、第１蓄積層６２が、複数の第１蓄積領域６２Ｒを含む島状蓄積層である。また、本例にいては、第２蓄積層６４がトレンチ部の延伸方向において連続的に設けられる。係る点が第１実施形態と異なる。
　図１１Ｃは、第３変形例における図２のＹＺ面を示す図である。本例においては、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６が、エミッタ領域１２の少なくとも一部の下には設けられているが、コンタクト領域１５の一部の領域の下方においては設けられない。このように、本例においては、全ての蓄積層が、複数の蓄積領域を含む島状蓄積層である。
　図１１Ａ～図１１Ｃの例においても、図１～図１０において説明した有利な効果を享受することができる。なお、各蓄積領域６２Ｒ、６４Ｒおよび６６Ｒの底部領域が上述のＬＣＨＳの長さを有する場合に、上述したＬＣＨＳ／Ｌ０の数値範囲におけるシミュレーション結果と同様の結果が得られるとしてよい。また、図１１Ａ～図１１Ｃにおいては、蓄積層の数が３つである例を示したが、蓄積層の数が３つ以上の場合に適用してもよい。
　図１２は、第２実施形態における図１のＡ‐Ａ断面に対応する斜視図である。本例においては、トランジスタ部７０における２つのダミートレンチ部３０の間のメサ部１９‐２には、蓄積層が設けられない。つまり、本例のトランジスタ部７０のメサ部１９‐２においては、第２蓄積層６４および第３蓄積層６６が設けられないだけではなく、第１蓄積層６２も設けられない。これにより、メサ部１９‐２に第１蓄積層６２を設ける第１実施形態に比べて、ＩＧＢＴのターン・オフ時においてさらに効率的にキャリアを引き抜くことができる。これにより、Ｅｏｆｆを更に低減することができる。本例は、その他の点については、第１実施形態と同じであり、第１実施形態と同じ有利な効果を享受することができる。
　図１３は、第３実施形態における半導体装置１００の上面を部分的に示す図である。本例のエミッタ領域１２は、延伸方向と平行に伸びるストライプ形状部分と、配列方向に伸びる部分とを含む。当該配列方向に伸びる部分は、延伸方向において離間して等間隔で複数設けられる。これにより、複数のコンタクト領域１５が、延伸方向において互いに離間して等間隔で設けられる。本例は、係る点において第１実施形態と異なるが、その他の点においては第１実施形態と同じである。
　図１４は、第３実施形態のＤ‐Ｄ断面における一例を示す斜視図である。図１４は、図２の斜視図に対応する。本例のメサ部１９‐１においても、複数の蓄積層６０のうち少なくとも一つの蓄積層は、エミッタ領域１２の少なくとも一部の下には設けられるが、コンタクト領域１５の一部の領域の下方においては設けられない。また、メサ部１９‐２には第１蓄積層６２のみが設けられる。当該構成においても、第１実施形態と同じ有利な効果を得ることができる。また、本例と、第１実施形態の変形例（図１１Ａ～図１１Ｃ）、または、第２実施形態とを組み合わせてもよい。
　図１５Ａは、第４実施形態における半導体装置１００の上面を部分的に示す図である。本例においては、ダイオード部８０を明示する。係る点が第１実施形態と異なる。ダイオード部８０は、活性領域においてカソード層８２が設けられる領域に一致する下面９４の領域、または、活性領域において上面９２に対して垂直にカソード層８２を投影した仮想的な領域であってよい。本例のダイオード部８０には、トランジスタ部７０のダミートレンチ部３０が設けられる。
　また、本例のトランジスタ部７０において、ダイオード部８０との境界には、複数のダミートレンチ部３０が設けられる。ダイオード部８０のうちトランジスタ部７０側の端部に位置するダミートレンチ部３０と、トランジスタ部７０のうちダイオード部８０側の端部に位置するゲートトレンチ部４０との間におけるトランジスタ部７０の境界領域には、複数のメサ部１９が設けられてよい。境界領域における当該複数のメサ部１９は、１つ以上の境界メサ部１９‐３を含んでよい。本例の境界領域においては、３つのメサ部１９が配置されている。３つのメサ部１９のうち１つはゲートトレンチ部４０に隣接するメサ部１９‐１であり、２つは境界メサ部１９‐３である。なお、本例の境界領域は、トランジスタ部７０においてダイオード部８０に隣接する一部の領域に設けられた境界部の一例である。
　本例の境界メサ部１９‐３は、相対的にダイオード部８０から遠い境界メサ部１９‐３Ａと、相対的にダイオード部８０に近い境界メサ部１９‐３Ｂとを含む。本例の境界メサ部１９‐３Ａは、メサ部１９‐２と同じ構成である。すなわち、当該境界メサ部１９‐３Ａは、不図示のベース領域１４上にコンタクト領域１５を有する。当該コンタクト領域１５は、上面９２に露出する。Ｘ軸方向において境界メサ部１９‐３Ａを挟む２本のトレンチ部は、ダミートレンチ部３０である。そのため、境界メサ部１９‐３Ａに隣接するメサ部１９‐１のエミッタ領域１２は、Ｘ軸方向においてダミートレンチ部３０に接する。一方、相対的にダイオード部８０に近い境界メサ部１９‐３Ｂは、ダイオード部８０のメサ部１９‐４と同様に、ベース領域１４が半導体基板１０の上面９２に露出する。
　ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５およびベース領域１４の上方に設けられる。本例のコンタクトホール５４は、ダイオード部８０のメサ部１９‐４における複数のベース領域１４のうち、最もゲート金属層５０に近いベース領域１４の上方には設けられない。本例において、トランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは、延伸方向において同一の長さを有する。
　ダイオード部８０のメサ部１９‐４は、上面９２に露出するＰ－型のベース領域１４を有する。コンタクト領域１５は、メサ部１９‐４の上面９２において、延伸方向に沿ってベース領域１４に挟まれるように、上面９２に露出する。なお、ダイオード部８０のメサ部１９は、複数の蓄積層６０を有してよいし、有さなくてもよい。本例では、ダイオード部８０のメサ部１９は、Ｚ軸方向において第１蓄積層６２を１つ有する。ダイオード部８０における複数の蓄積層６０のうち少なくとも一つの蓄積層は、コンタクト領域１５の少なくとも一部の下に設けられてよい。本例においては、ダイオード部８０における蓄積層６２が、コンタクト領域１５の少なくとも一部の下に設けられる。つまり、蓄積層６２とコンタクト領域１５とはＺ軸方向において部分的に重なる。
　また、ダイオード部８０において、蓄積層６２のＹ軸方向の長さは、コンタクト領域１５のＹ軸方向の長さよりも長くてよい。本例においては、トランジスタ部７０と同様に、第１蓄積層６２は各ダミートレンチ部３０の間に渡って設けられ、かつ、トレンチ部の延伸方向に延在して設けられる。これに対して、コンタクト領域１５はコンタクトホール５４のＹ軸負方向の端部近傍における一部の領域にのみ設けられる。さらに、第２蓄積層６４および第３蓄積層６６が設けられる場合、第２蓄積層６４および第３蓄積層６６は、各ダミートレンチ部３０の間に渡って設けられ、かつ、トレンチ部の延伸方向においては離散的に設けられてよい。
　なお、図示しないが、ベース領域１４の上面近傍であってコンタクトホール５４の下方に、コンタクト領域１５よりも浅いＰ型の高濃度領域を設けてもよい。当該Ｐ型の高濃度領域は、ベース領域１４とエミッタ電極５２とのコンタクト抵抗を低減する。特にプラグを形成する場合に、コンタクト抵抗の低減効果が大きい。
　ダイオード部８０のダミートレンチ部３０におけるダミートレンチ導電部３４は、接続部２５および接続部２５上に設けられたコンタクトホール５６を介してエミッタ電極５２に接続してよい。接続部２５は、接続部２１と同じ材料であってよい。コンタクトホール５６は、層間絶縁膜３８に設けられたコンタクトホールである。
　図１５Ｂは、図１５ＡのＥ‐Ｅ断面における一例を示す断面図である。Ｅ‐Ｅ断面は、エミッタ領域１２を通るＸＺ断面である。図１５Ｂにおいては、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を追加的に示す。
　ダイオード部８０は、ドリフト層１８の下方にバッファ層２０を有する。バッファ層２０は、トランジスタ部７０と共通する層であってよい。また、ダイオード部８０は、バッファ層２０の下方に、Ｎ＋型のカソード層８２を有する。カソード層８２は、トランジスタ部７０のコレクタ層２２と同じ深さ位置に設けられる層であってよい。これにより、ダイオード部８０は、インバータ等の電力変換回路で、他の半導体装置のトランジスタ部７０がターン・オフする時に、逆方向に導通する還流電流を流す還流ダイオード（Ｆｒｅｅ
　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ、ＦＷＤ）として機能してよい。
　境界メサ部１９‐３Ａおよび境界メサ部１９‐３Ｂの下方には、半導体基板１０の下面９４に露出するコレクタ層２２が設けられる。当該コレクタ層２２は、トランジスタ部７０から延伸するコレクタ層２２であってよい。半導体基板１０は、ダイオード部８０において、下面９４に露出するカソード層８２を備える。境界メサ部１９‐３Ｂの下面９４までコレクタ層２２が延伸しているため、境界メサ部１９‐３Ａに隣接するメサ部１９‐１のエミッタ領域１２と、ダイオード部８０のカソード層８２との距離を確保することができる。また、上述のように当該メサ部１９‐１のエミッタ領域１２は、Ｘ軸方向においてダミートレンチ部３０に接する。以上により、トランジスタ部７０のゲート構造部からドリフト層１８に注入される電子が、ダイオード部８０のカソード層８２に流出するのを防ぐことができる。
　さらに、本例においては、カソード層８２が境界メサ部１９‐３Ａの直下まで設けられる場合と比べて、境界メサ部１９‐３Ａのコンタクト領域１５と、ダイオード部８０のカソード層８２との距離も長くすることができる。これにより、ダイオード部８０が導通するときに、ベース領域１４よりも高いドーピング濃度のコンタクト領域１５からカソード層８２への正孔の注入を抑えることができる。
　なお、本例のエミッタ領域１２およびコンタクト領域１５を、第２実施形態のようにストライプ形状にしてもよい。この場合に、当該変形に対応して、コンタクトホール５４の形状等は適宜変更してよい。また、本例と、第１実施形態の変形例（図１１Ａ～図１１Ｃ）、または、第３実施形態とを組み合わせてもよい。
　図１６は、図１５Ｂのａ‐ａ断面およびｂ‐ｂ断面におけるドーピング濃度分布の一例を示す図である。ａ‐ａ断面はトランジスタ部７０のメサ部１９‐１における断面であり、ｂ‐ｂ断面はダイオード部８０のメサ部１９‐４における断面である。
　トランジスタ部７０における複数の蓄積層６０の各々とダイオード部８０における第１蓄積層６２とにおいて、半導体基板１０の深さ方向におけるドーピング濃度分布は少なくとも１つのピークを有する。蓄積層が半導体基板１０の深さ方向において複数個形成される場合、蓄積層は当該深さ方向のドーピング濃度分布において、複数のピーク（極大値）と、深さ方向において当該複数のピークに挟まれた位置に極小値とを備える。言い換えると、複数の極小値の間の領域を、一つの蓄積層と見なしてよい。一以上の蓄積層の各々は、上面９２または下面９４から不純物を注入することにより形成してよい。
　図１６においては、エミッタ領域１２からドリフト層１８の上端近傍までのドーピング濃度分布を示す。図１６のように、ドーピング濃度を示す図の縦軸は対数軸である。縦軸における一つの目盛が１０倍を示している。本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。図１６に示すドーピング濃度は、ドナーおよびアクセプタの濃度差に対応する。
　図１６の例では、トランジスタ部７０は、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を有する。第１蓄積層６２のドーピング濃度をＤ１、第２蓄積層６４のドーピング濃度をＤ２、第３蓄積層６６のドーピング濃度をＤ３とする。ドーピング濃度Ｄ１からＤ３（および後述するＤ４）の値は、ピーク値を用いてよい。
　また、それぞれの蓄積層の境界におけるドーピング濃度Ｄｖは、蓄積層のドーピング濃度分布の極小値である。本例においてドーピング濃度Ｄｖは、ドリフト層１８のドーピング濃度Ｄｄより大きい。ドーピング濃度Ｄｖは、ドーピング濃度Ｄ１の１／１０以下であってよく、１／１００以下であってもよい。
　複数の蓄積層６０において、それぞれの蓄積層の境界も複数存在してよい。それぞれの蓄積層の境界におけるドーピング濃度の極小値（Ｄｖ）も複数存在してよい。複数のドーピング濃度の極小値（Ｄｖ）は、それぞれ異なる値であってもよい。本例では、２つのドーピング濃度Ｄｖは略同じ値である。複数のドーピング濃度の極小値（Ｄｖ）は、上面９２側から下面９４側への深さ方向に沿って、減少してもよい。例えば、第２蓄積層６４と第３蓄積層６６との間におけるドーピング濃度の極小値（Ｄｖ）（太い破線にて示す）は、第１蓄積層６２と第２蓄積層６４との間におけるドーピング濃度の極小値（Ｄｖ）よりも小さい。
　ベース領域１４と第１蓄積層６２とのｐｎ接合においては、ベース領域１４のドーパント濃度（本例ではアクセプタ濃度）と第１蓄積層６２のドーパント濃度（本例ではドナー濃度）とが等しくなる。このアクセプタ濃度とドナー濃度が等しくなる位置Ｊ１での、アクセプタ濃度またはドナー濃度をＤｊとする。位置Ｊ１におけるアクセプタ濃度またはドナー濃度Ｄｊは、複数のドーピング濃度の極小値Ｄｖの少なくとも１つより、低くてよい。これにより、ゲート電圧がゲート閾値を越えて電子が流れるときに、電子にとってのインピーダンスがメサ部１９において低くなるので、電子電流がメサ部の中央部に流れやすくできる。
　また、位置Ｊ１におけるアクセプタ濃度またはドナー濃度Ｄｊは、複数のドーピング濃度の極小値Ｄｖの少なくとも１つより、高くてもよい。これにより、複数の蓄積層６０の深さ方向に沿った積分濃度が高くなりすぎたとしても、オフ時の電界強度の増加を抑えることができる。
　本例のダイオード部８０の各メサ部１９は、１つの蓄積層（第１蓄積層６２）を有する。第１蓄積層６２のドーピング濃度をＤ４とする。ただし、ダイオード部８０の各メサ部１９において、深さ方向に形成された蓄積層の数は、トランジスタ部７０の各メサ部１９において、深さ方向に形成された蓄積層の数よりも少なくてよい。これにより、ダイオード部８０の各メサ部１９における１つ以上の蓄積層の積分濃度を、トランジスタ部７０の各メサ部１９における１つ以上の蓄積層の積分濃度よりも、容易に小さくできる。
　ダイオード部８０の蓄積層は、トランジスタ部７０のいずれかの蓄積層と、同一の深さ位置に設けられていてよい。各層の深さ位置とは、当該層のドーピング濃度分布におけるピーク位置であってよい。本例では、トランジスタ部７０の第１蓄積層６２が、ダイオード部８０の第１蓄積層６２と同一の深さ位置に設けられている。なお、同一の深さ位置とは、所定の誤差を有していてよい。例えば、ピークの位置が、当該ピークを含む山形のドーピング濃度分布の半値幅の１０％以内の誤差を有していても、同一の深さ位置と見なしてよい。それぞれの層を同一の深さ位置に形成することで、製造工程を簡略化することが容易となる。
　また、ダイオード部８０の蓄積層のドーピング濃度は、トランジスタ部７０において同一の深さに設けられている蓄積層のドーピング濃度と等しくてよい。ここでドーピング濃度とは、当該層におけるドーピング濃度のピーク値であってよい。本例では、第１蓄積層６２のドーピング濃度Ｄ４は、第１蓄積層６２のドーピング濃度Ｄ１と等しい。なお、ドーピング濃度が等しいとは、所定の誤差を有してよい。例えば、ドーピング濃度が１０％以内の誤差を有していても、同一のドーピング濃度とすることができる。
　このように、ダイオード部８０の蓄積層の深さ位置およびドーピング濃度を、トランジスタ部７０のいずれかの蓄積層と同一にすることで、ダイオード部８０の蓄積層を、トランジスタ部７０の蓄積層と同一の製造工程で形成できる。このため、製造工程を簡略化できる。
　トランジスタ部７０の各メサ部１９における複数の蓄積層６０のうち、いずれかの蓄積層のドーピング濃度は、異なる深さ位置に形成された他の蓄積層のドーピング濃度よりも高くてよい。本例のトランジスタ部７０においては、最も深い位置に設けられた第３蓄積層６６のドーピング濃度Ｄ３は、トランジスタ部７０の他の蓄積層のいずれのドーピング濃度（Ｄ１、Ｄ２）よりも高い。ドーピング濃度Ｄ３は、ドーピング濃度Ｄ１の３倍以上、７倍以下程度であってよい。ドーピング濃度Ｄ１およびＤ２は同一であってよい。
　なお、トランジスタ部７０の各メサ部１９における複数の蓄積層６０において、複数のドーピング濃度Ｄｖは、上面９２から深くなるにつれて低くなってよい。ドーピング濃度Ｄｖは、ピーク濃度Ｄ１、Ｄ２、Ｄ３に対して、ドーピング濃度分布の谷に相当する。複数のドーピング濃度の谷の濃度が深さ方向に対して低くなることで、ゲート・コレクタ間における容量を所定の大きさに調節することができる。
　一例として、それぞれの蓄積層のドーピング濃度のピーク位置は、深さ方向において等間隔に配置される。他の例では、それぞれの蓄積層のドーピング濃度のピーク位置は、深さ方向において不等間隔に配置されてもよい。なお、トランジスタ部７０において複数の蓄積層６０を設けることで、ゲート導電部４４とコレクタ電極２４との間のターン・オン時の過渡的な容量を増加させることができる。これにより、トランジスタ部７０におけるオン電圧とターン・オフ損失とのトレード・オフを改善しつつ、ターン・オン損失を低減することができる。
　ダイオード部８０は、トランジスタ部７０の複数の蓄積層６０のうち、最もドーピング濃度が高い層に対応する蓄積層を有さなくてよい。これにより、ダイオード部８０の蓄積層の積分濃度を、トランジスタ部７０における蓄積層の積分濃度よりも十分低くすることができる。本例のダイオード部８０は、トランジスタ部７０において最も浅い位置に設けられた第１蓄積層６２と同一の深さに位置する蓄積層を有する。ただし、本例のダイオード部８０は、トランジスタ部７０において第２蓄積層６４と同一の深さに位置する蓄積層と、トランジスタ部７０において最も深い位置に設けられた第３蓄積層６６と同一の深さに位置する蓄積層とを有さない。
　ダイオード部８０の蓄積層を３つ以上形成する場合は、複数のドーピング濃度Ｄｖは、上面９２から深くなるにつれて低くなってよい。蓄積層を３つ以上形成する場合、上面９２から深くなるにつれて、複数のドーピング濃度Ｄｖは低くなってよい。
　図１７は、図１５Ｂのａ‐ａ断面およびｂ‐ｂ断面におけるドーピング濃度分布の他の例を示す図である。本例において、トランジスタ部７０におけるドーピング濃度分布は、図１６の例と同一である。
　本例のダイオード部８０も、それぞれのメサ部１９において一つの高濃度層６８を有する。つまり、ベース領域１４およびドリフト層１８の間において、ドリフト層１８よりも高濃度のＮ型のドーピング濃度分布が、１つのピークを有する。ただし、本例の高濃度層６８は、いずれの蓄積層よりも、深さ方向において長い範囲に形成される。高濃度層６８のドーピング濃度Ｄ６は、高濃度層６８の積分濃度が、トランジスタ部７０における１つ以上の蓄積層の積分濃度よりも低くなるように設定される。高濃度層６８のドーピング濃度Ｄ６は、第１蓄積層６２のドーピング濃度Ｄ１よりも低くてよく、高くてもよい。
　本例の構成によっても、トランジスタ部７０におけるオン電圧‐オフ損失特性の悪化を抑制しつつ、逆回復特性を改善できる。また、ダイオード部８０における順方向電圧に対する、逆回復時のスイッチング損失と、オン損失とのトレード・オフの悪化を抑制できる。
　図１８は、第４実施形態の第１変形例における半導体装置１００の上面を部分的に示す図である。図１８においても、図１と同様に、第１蓄積層６２を破線で示し、第２蓄積層６４および第３蓄積層６６を破線に斜線を付して示す。本例においては、図１５Ａおよび図１５Ｂの例との相違点を主として述べる。本例のメサ部１９‐４およびトランジスタ部７０の境界メサ部１９‐３Ｂのダイオード部８０は、複数の蓄積層６０を有する。
　さらに、本例のメサ部１９‐４および境界メサ部１９‐３Ｂにおける複数の蓄積層６０は、トレンチ部の延伸方向におけるコンタクトホール５４の端部を超えて、コンタクトホール５４の端部の外側まで延伸する。メサ部１９‐４および境界メサ部１９‐３Ｂにおける複数の蓄積層６０の端部は、カソード層８２を上面９２に投影した仮想的な領域よりも外側に位置してよい。
　一方、メサ部１９‐４および境界メサ部１９‐３Ｂにおける複数の蓄積層６０の端部は、トレンチ部の延伸方向における端の位置よりも内側（＋Ｙ軸方向の側）にあってよい。さらに、メサ部１９‐４および境界メサ部１９‐３Ｂにおける複数の蓄積層６０の端部は、ウェル領域１１よりも内側にあってよい。複数の蓄積層６０の端部が、トレンチ部に挟まれたメサ部１９の内部にあることで、トレンチ部によるフィールドプレート効果が生じる。これにより、複数の蓄積層６０の端部における電界強度の増加を抑えることができる。
　なお、複数の蓄積層６０の端部は、トランジスタ部７０においても、トレンチ部の延伸方向における端の位置よりも内側（＋Ｙ軸方向の側）にあってよい。さらに、メサ部１９－１における複数の蓄積層６０の端部は、ウェル領域１１よりも内側にあってよい。これにより、複数の蓄積層６０の端部における電界強度の増加を抑えることができる。
　本例において、複数の蓄積層６０における蓄積層の各々は、島状蓄積層ではなく、連続して設けられる蓄積層である。本例においては、ダイオード部８０のメサ部１９‐４に複数の蓄積層６０を設けるので、アノード領域として機能するベース領域１４からドリフト層１８への正孔の注入が抑制される。
　つまり、本例においては、ダイオード部８０に複数の蓄積層６０を設けない場合と比較して、少数キャリアの注入効率が格段に低減される。ダイオード部８０における蓄積層の個数が多いほど、少数キャリアの注入効率を低減することができる。さらに、本例においては、トランジスタ部７０の境界メサ部１９‐３Ｂにも複数の蓄積層６０を設けるので、アノード領域からドリフト層１８への正孔の注入がさらに抑制される。少数キャリアの注入効率を低減することにより、ダイオード部８０の逆回復特性、特にリカバリー電流を低減することができる。なお、ダイオード部８０における複数の蓄積層６０は、ダイオード部８０における複数の高濃度層と読み替えてもよい。ダイオード部８０に設けられる一以上の高濃度層は、必ずしもトランジスタ部７０に設けられる蓄積層と、同じ深さ位置および同じドーピング濃度でなくてもよい。
　図１９は、図１８のＦ‐Ｆ断面における斜視図を示す図である。Ｆ‐Ｆは、トランジスタ部７０においてＸ軸方向に隣接するメサ部１９‐１ならびに境界メサ部１９‐３Ａおよび１９‐３Ｂと、トランジスタ部７０のＸ軸方向に隣接するダイオード部８０のメサ部１９‐４とを通る。
　図２０は、第４実施形態の第２変形例における半導体装置１００の上面を部分的に示す図である。図１８の例との相違点を主として述べる。本例のトランジスタ部７０における境界メサ部１９‐３Ｂとダイオード部８０のメサ部１９‐４とは、トレンチ部の延伸方向において互いに離間して設けられ且つ各々上面９２に露出する、Ｐ＋型のコンタクト領域１５を有する。本例のダイオード部８０において、複数のコンタクト領域１５の間では、ベース領域１４が上面９２に露出する。
　本例のトランジスタ部７０における境界メサ部１９‐３Ｂとダイオード部８０のメサ部１９‐４とは、複数の蓄積層６０を有する。なお、第１蓄積層６２は連続的に設けられた蓄積層であり、第２蓄積層６４および第３蓄積層６６は島状蓄積層である。第２蓄積層６４および第３蓄積層６６の島状蓄積層においては、コンタクト領域１５の下部に蓄積領域が設けられるが、コンタクト領域１５が設けられず且つベース領域１４が上面９２に露出する部分の下部には蓄積領域が設けられない。つまり、第２蓄積層６４および第３蓄積層６６におけるそれぞれの島状蓄積層は、上面９２に露出するベース領域１４の下部において互いに離間する。本例においては、上面９２に露出するベース領域１４の下部を、島状蓄積層の離間部と称する場合がある。本例のダイオード部８０においては、第１蓄積層６２によりコンタクト領域１５からの過剰な正孔の注入を抑えることができる。加えて、本例のダイオード部８０の逆回復時において、正孔は島状蓄積層の離間部を通って上面９２面へ流れることができる。
　本例において、カソード層８２を上面９２に投影した仮想的な領域の配列方向（Ｘ軸方向）の端部は、ダミートレンチ部３０に位置する。また、本例において、カソード層８２を上面９２に投影した仮想的な領域におけるトレンチ部の延伸方向（Ｙ軸方向）の端部は、離間部ではない複数の蓄積層６０に位置する。
　境界メサ部１９‐３Ａは１つ以上の蓄積層を有してよい。境界メサ部１９‐３Ａにおける１つ以上の蓄積層は、トレンチ部の延伸方向において連続的に設けられてよい。即ち、境界メサ部１９‐３Ａにおける１つ以上の蓄積層は、島状蓄積層ではなく、それゆえ離間部を有しない。本例の境界メサ部１９‐３Ａは、Ｙ軸方向において連続的に設けられた第１蓄積層６２および第２蓄積層６４を有する。ただし、本例の境界メサ部１９‐３Ｂにおける複数の蓄積層６０は、ダイオード部８０における複数の蓄積層６０と同様の構成を有する。即ち、本例の境界メサ部１９‐３Ｂにおける第２蓄積層６４および第３蓄積層６６は、離間部を有する。
　境界メサ部１９‐３Ａおよび１９‐３Ｂにおいて、複数の蓄積層６０を上面９２に投影した仮想的な領域のＹ軸方向の端部は、コンタクトホール５４のＹ軸方向の端部よりも外側に位置する。本例の境界メサ部１９‐３Ａおよび１９‐３Ｂにおいて、複数の蓄積層６０を上面９２に投影した仮想的な領域のＹ軸方向の端部は、Ｙ軸方向において最も接続部２５に近い（即ち、最も外側に位置する）コンタクト領域１５よりも外側に位置する。これにより、コンタクト領域１５からドリフト層１８への過剰な正孔の注入を抑えることができる。境界メサ部１９‐３Ａは他のメサ部１９に比べてコンタクト領域１５の面積が大きいので、境界メサ部１９‐３Ａの複数の蓄積層６０に離間部を設けない本例では、正孔注入の抑制効果が特に大きい。
　図２１は、図２０のＧ‐Ｇ断面における斜視図を示す図である。Ｇ‐Ｇは、トランジスタ部７０においてＸ軸方向に隣接するメサ部１９‐１ならびに境界メサ部１９‐３Ａおよび１９‐３Ｂと、トランジスタ部７０のＸ軸方向に隣接するダイオード部８０のメサ部１９‐４とを通る。図２１においては、ダイオード部８０の離間部６７を矢印で示す。また、離間部６７のＹ軸方向の端部に破線を付して、当該破線をＹＺ断面に加えて、上面９２にも示す。
　本例の境界メサ部１９‐３Ａにおける蓄積層の数は、トランジスタ部７０における蓄積層の数よりも少なく、且つ、ダイオード部８０における蓄積層の数よりも少ない。これにより、トランジスタ部７０のターン・オフ時において、境界メサ部１９‐３Ａに蓄積層を三つ設ける場合に比較して、より容易に正孔を引き抜きつつ、境界メサ部１９‐３Ａからの正孔の注入をある程度抑えることもできる。
　図２２は、図２０におけるダイオード部８０のメサ部１９-４の一部を示す図である。本例においては、コンタクト領域１５のＹ軸方向の長さをＬＰＣとし、Ｙ軸方向において隣り合うコンタクト領域１５間の長さ（即ち、ベース領域１４のＹ軸方向長さ）をＬＲとする。また、本例においては、第２蓄積層６４の第２蓄積領域６４Ｒおよび第３蓄積層６６の第３蓄積領域６６ＲにおけるＹ軸方向の長さをＬＣＨＳとする。なお、異なる深さ位置における蓄積領域のＹ軸方向の長さが異なる場合には、Ｙ軸方向の長さが最大である蓄積領域のＹ軸方向の長さをＬＣＨＳとしてよい。
　また、本例においては、Ｙ軸方向において隣り合う蓄積領域間の長さ（即ち、離間部６７のＹ軸方向長さ）をＬＳとする。なお、異なる深さ位置における蓄積領域のＹ軸方向の長さが異なる場合には、Ｙ軸方向の長さが最小である蓄積領域間のＹ軸方向の長さをＬＳとしてよい。本例において、ＬＣＨＳは、ＬＰＣよりも大きく、ＬＳはＬＲよりも小さい。また、ＬＲはＬＰＣよりも大きくてよい。これにより、コンタクト領域１５からの過剰な正孔注入を防ぐことができる。
　図２３は、第５実施形態における図１のＡ‐Ａ断面に対応する斜視図である。本例のメサ部１９は、高濃度コンタクト領域１６をさらに有する。本例は、主として係る点が第１実施形態と異なる。本例において、高濃度コンタクト領域１６の第２導電型のドーピング濃度は、コンタクト領域１５よりも高い。例えば、高濃度コンタクト領域１６は、Ｐ＋＋型である。ただし、高濃度コンタクト領域１６の下部とコンタクト領域１５の上部とにおける接続界面において、両者のドーピング濃度は同じであってよい。高濃度コンタクト領域１６の深さ方向における平均のドーピング濃度は、コンタクト領域１５の深さ方向における平均のドーピング濃度よりも高くてよい。また、高濃度コンタクト領域１６の深さ方向の中間におけるドーピング濃度が、コンタクト領域１５の深さ方向の中間におけるドーピング濃度よりも高くてもよい。なお、コンタクト領域１５のドーピング濃度とは、コンタクト領域１５のうち高濃度コンタクト領域１６を除く部分のドーピング濃度を意味してよい。
　上面視において、各メサ部１９は、Ｐ＋型のコンタクト領域１５よりも内側にＰ＋＋型の高濃度コンタクト領域１６を有してよい。本例のメサ部１９‐１は、コンタクト領域１５の配置に対応してＹ軸方向に離散的に高濃度コンタクト領域１６を有する。メサ部１９‐１において、コンタクト領域１５は、高濃度コンタクト領域１５のＸ軸方向およびＹ軸方向の周囲を囲んでよい。これに対して、本例のメサ部１９‐２は、コンタクト領域１５の配置に対応してＹ軸方向に平行に延在する高濃度コンタクト領域１６を有する。ただし、メサ部１９‐２においても、コンタクト領域１５は、高濃度コンタクト領域１６のＸ軸方向およびＹ軸方向の周囲を囲んでよい。
　本例の高濃度コンタクト領域１６の側部は、トレンチ部の側部に接することなく、コンタクト領域１５に接する。また、本例の高濃度コンタクト領域１６の下部は、コンタクト領域１５の底部よりも浅い。本例の高濃度コンタクト領域１６の下部は、コンタクト領域１５に接する。本例の高濃度コンタクト領域１６の上部は、コンタクト領域１５と同様に、半導体基板１０の上面９２に位置する。
　図２４は、第５実施形態における図１のＢ‐Ｂ断面に対応する断面図である。本例のＢ‐Ｂ断面は、メサ部１９‐２における高濃度コンタクト領域１６を通る。本例のＢ‐Ｂ断面に示す様に、エミッタ電極５２は、高濃度コンタクト領域１６と接触することができる。それゆえ、第１実施形態に比べて、エミッタ電極５２と半導体基板１０との接触抵抗を低減することができる。
　図２５は、第５実施形態における図１のＣ‐Ｃ断面に対応する断面図である。本例のＣ‐Ｃ断面は、メサ部１９‐１および１９‐２における高濃度コンタクト領域１６を通る。本例のＣ‐Ｃ断面に示す様に、エミッタ電極５２は、メサ部１９‐１および１９‐２の両方において、高濃度コンタクト領域１６と接触することができる。それゆえ、第１実施形態に比べて、エミッタ電極５２と半導体基板１０との接触抵抗を低減することができる。
　図２６は、図１６のＹＺ面を示す図である。半導体装置１００は、複数のＰ型領域および複数のＮ型領域を有するので、ＰＮＰＮ構造により形成される寄生サイリスタ７２を有する場合がある。ＰＮＰＮ構造のうち、第１のＰ部分はコレクタ層２２を有してよく、第１のＮ部分はバッファ層２０、ドリフト層１８および複数の蓄積層６０を有してよく、第２のＰ部分はベース領域１４を有してよく、第２のＮ分部はエミッタ領域１２を有してよい。
　第１の寄生トランジスタ７６は、第１のＰ部分、第１のＮ部分および第２のＰ部分から成るＰＮＰトランジスタであってよい。第１のＰ部分、第１のＮ部分および第２のＰ部分は、第１の寄生トランジスタ７６のエミッタ、ベースおよびコレクタにそれぞれ対応してよい。同様に、第２の寄生トランジスタ７８は、第１のＮ部分、第２のＰ部分および第２のＮ部分から成るＮＰＮトランジスタであってよい。第１のＮ部分、第２のＰ部分および第２のＮ部分は、第２の寄生トランジスタ７８のコレクタ、ベースおよびエミッタにそれぞれ対応してよい。
　寄生サイリスタ７２は、例えば、直列に接続された第１の寄生トランジスタ７６および第２の寄生トランジスタ７８を有する。第１の寄生トランジスタ７６における第１のＮ部分は、第２の寄生トランジスタ７８における第１のＮ部分に一致してよい。つまり、第１の寄生トランジスタ７６におけるベースと、第２の寄生トランジスタ７８におけるコレクタとは互いに接続されてよい。また、第１の寄生トランジスタ７６における第２のＰ部分は、第２の寄生トランジスタ７８における第２のＰ部分に一致してよい。つまり、第１の寄生トランジスタ７６におけるコレクタと、第２の寄生トランジスタ７８におけるベースとは互いに接続されてよい。
　なお、第１の寄生トランジスタ７６のエミッタは、寄生サイリスタ７２のアノード７３に対応してよい。また、第２の寄生トランジスタ７８のエミッタは寄生サイリスタ７２のカソード７５に対応してよく、第２の寄生トランジスタ７８のベースは寄生サイリスタ７２のゲート７４に対応してよい。寄生サイリスタ７２においては、一度、ゲート７４がオンすることにより寄生サイリスタ７２内に電流が流れ始めると、アノード７３と電流源との接続を遮断しない限り電流が流れ続ける。また、アノード７３からカソード７５へ流れる大電流により、半導体装置１００が破壊される場合がある。半導体装置１００において、このようなラッチアップが生じることを低減するべく、寄生サイリスタ７２は可能な限りオンさせないことが望ましい。
　本例においては、コンタクト領域１５に高濃度コンタクト領域１６を設けるので、コレクタ層２２からベース領域１４に注入された正孔が高濃度コンタクト領域１６からエミッタ電極５２へ抜けやすくなる。これにより、第２の寄生トランジスタ７８におけるエミッタに対するベースの電位が上昇しにくくなる。つまり、寄生サイリスタ７２のゲート７４がオンしにくくなる。このように、本例では、寄生サイリスタ７２をオンしにくくすることにより、半導体装置１００においてラッチアップが発生する可能性を第１実施形態に比べて低減することができる。つまり、高濃度コンタクト領域１６を設けることにより、ラッチアップ耐量を向上させることができる。なお、本例と第１実施形態の変形例とを組み合わせてよく、また、本例と第２～第４実施形態とを組み合わせてもよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
　１０・・半導体基板、１１・・ウェル領域、１２・・エミッタ領域、１４・・ベース領域、１５・・コンタクト領域、１６・・高濃度コンタクト領域、１８・・ドリフト層、１９・・メサ部、２０・・バッファ層、２１・・接続部、２２・・コレクタ層、２４・・コレクタ電極、２５・・接続部、３０・・ダミートレンチ部、３２・・ダミートレンチ絶縁膜、３３・・ダミートレンチ、３４・・ダミートレンチ導電部、３８・・層間絶縁膜、４０・・ゲートトレンチ部、４２・・ゲート絶縁膜、４３・・ゲートトレンチ、４４・・ゲート導電部、４８・・ゲートランナー、４９・・コンタクトホール、５０・・ゲート金属層、５２・・エミッタ電極、５４、５６・・コンタクトホール、６０・・複数の蓄積層、６２・・第１蓄積層、６２Ｒ・・第１蓄領域、６４・・第２蓄積層、６４Ｒ・・第２蓄積領域、６６・・第３蓄積層、６６Ｒ・・第３蓄積領域、６７・・離間部、６８・・高濃度層、７０・・トランジスタ部、７２・・寄生サイリスタ、７３・・アノード、７４・・ゲート、７５・・カソード、７６・・第１の寄生トランジスタ、７８・・第２の寄生トランジスタ、８０・・ダイオード部、８２・・カソード層、８７・・正孔高濃度領域、９２・・上面、９４・・下面、１００・・半導体装置、１０１、１０２、１０３、１０４・・波形

Claims (11)

  1. 　半導体基板を有する半導体装置であって、
    　前記半導体基板は、
    　予め定められた方向に延伸する２つのトレンチ部と、
    　前記２つのトレンチ部の間に設けられたメサ部と、
    　前記メサ部の下方に設けられた第１導電型のドリフト層と
    を備え、
    　前記メサ部は、
    　前記ドリフト層よりもドーピング濃度が高く、少なくとも一部が前記半導体基板の上面に位置する第１導電型のエミッタ領域と、
    　少なくとも一部が前記半導体基板の上面に位置する第２導電型のコンタクト領域と、
    　前記エミッタ領域および前記コンタクト領域よりも下方において前記半導体基板の前記上面から下面への深さ方向に並んで設けられ、前記ドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有する、複数の蓄積層と
    を有し、
    　前記複数の蓄積層のうち少なくとも一つの蓄積層は、前記エミッタ領域の少なくとも一部の下には設けられるが、前記コンタクト領域の一部の領域の下方においては設けられない
    半導体装置。
  2. 　前記エミッタ領域と前記コンタクト領域とは、前記予め定められた方向において交互に設けられる
    請求項１に記載の半導体装置。
  3. 　前記少なくとも一つの蓄積層は、複数の前記コンタクト領域における各々の一部の領域の下方においては設けられない
    請求項２に記載の半導体装置。
  4. 　前記少なくとも一つの蓄積層は、前記ドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有する複数の蓄積領域であって、前記深さ方向に直交する平面において各々離散的に設けられた前記複数の蓄積領域を含む、島状蓄積層であり、
    　前記複数の蓄積領域の各々は、前記エミッタ領域の少なくとも一部の下には設けられるが、前記コンタクト領域の一部の領域の下方においては設けられずに離間し、
    　前記深さ方向において最も前記上面に近い蓄積層以外の全ての蓄積層は、前記島状蓄積層である
    請求項３に記載の半導体装置。
  5. 　前記メサ部は、前記コンタクト領域よりも低い第２導電型のドーピング濃度を有するベース領域をさらに有し、
    　前記エミッタ領域は、前記半導体基板の内部において、前記コンタクト領域に直接接せず、かつ、前記ベース領域と直接接する底部領域を有し、
    　前記予め定められた方向における前記複数の蓄積領域の各々の長さは、前記予め定められた方向における前記底部領域の長さよりも長い
    請求項４に記載の半導体装置。
  6. 　前記メサ部は、前記コンタクト領域よりも低い第２導電型のドーピング濃度を有するベース領域をさらに有し、
    　前記エミッタ領域は、前記半導体基板の内部において、前記コンタクト領域に直接接せず、かつ、前記ベース領域と直接接する底部領域を各々有し、
    　前記予め定められた方向における前記複数の蓄積領域の各々の長さは、前記予め定められた方向における前記底部領域の長さよりも短い
    請求項４に記載の半導体装置。
  7. 　前記予め定められた方向における前記複数の蓄積領域の各々の長さをＬＣＨＳとし、前記エミッタ領域の前記予め定められた方向における前記底部領域の長さをＬ０とした場合に、前記ＬＣＨＳおよび前記Ｌ０は、
    　０．５≦ＬＣＨＳ／Ｌ０≦２
    を満たす
    請求項５または６に記載の半導体装置。
  8. 　前記メサ部は、
    　前記半導体基板の上面に位置する上部と、前記コンタクト領域に接する下部とを含む高濃度コンタクト領域であって、前記コンタクト領域よりも高い第２導電型のドーピング濃度を有する前記高濃度コンタクト領域をさらに有する
    　請求項１から７のいずれか一項に記載の半導体装置。
  9. 　前記半導体装置は、トランジスタ部と、ダイオード部と、前記トランジスタ部において前記ダイオード部に隣接する一部の領域に設けられた境界部とを備え、
    　前記ダイオード部は、前記上面から前記下面に向かう深さ方向に１つ以上の蓄積層を備える
    　請求項１から８のいずれか一項に記載の半導体装置。
  10. 　前記ダイオード部は前記コンタクト領域を備え、
    　前記ダイオード部における前記複数の蓄積層のうち少なくとも一つの蓄積層は、前記コンタクト領域の少なくとも一部の下に設けられる
    　請求項９に記載の半導体装置。
  11. 　前記予め定められた方向における前記ダイオード部の前記複数の蓄積層の各々の長さは、前記予め定められた方向における前記ダイオード部の前記コンタクト領域の長さよりも長い
    　請求項１０に記載の半導体装置。
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