JP6673502B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、キャリア蓄積層を有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が知られている（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００７−３１１６２７号公報
 解決しようとする課題
キャリア蓄積層は、蓄積層とも呼ばれる。蓄積層は、キャリア（例えば、正孔）を蓄積することにより、ＩＧＢＴのオン時のコレクタ・エミッタ間電圧であるオン電圧（Ｖｏｎ）を低減する機能を有する。しかし、ＩＧＢＴのターン・オフ時には、当該キャリアはターン・オフ損失（Ｅｏｆｆ）に寄与する。
一般的開示
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板を有してよい。半導体基板は、２つのトレンチ部と、メサ部と、ドリフト層とを備えてよい。２つのトレンチ部は、予め定められた方向に延伸してよい。メサ部は、２つのトレンチ部の間に設けられてよい。ドリフト層は、メサ部の下方に設けられてよい。ドリフト層は、第１導電型であってよい。メサ部は、エミッタ領域と、コンタクト領域と、複数の蓄積層とを有してよい。エミッタ領域は、ドリフト層よりもドーピング濃度が高くてよい。また、エミッタ領域は、少なくとも一部が半導体基板の上面に位置してよい。さらに、エミッタ領域は、第１導電型であってよい。コンタクト領域は、少なくとも一部が半導体基板の上面に位置してよい。また、コンタクト領域は、第２導電型であってよい。複数の蓄積層は、エミッタ領域およびコンタクト領域よりも下方において半導体基板の深さ方向に並んで設けられてよい。深さ方向は、半導体基板の上面から下面へ向かう方向であってよい。複数の蓄積層は、ドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有してよい。複数の蓄積層のうち少なくとも一つの蓄積層は、エミッタ領域の少なくとも一部の下には設けられるが、コンタクト領域の一部の領域の下方においては設けられなくてよい。
エミッタ領域とコンタクト領域とは、予め定められた方向において交互に設けられてよい。
少なくとも一つの蓄積層は、複数のコンタクト領域における各々の一部の領域の下方においては設けられなくてよい。
少なくとも一つの蓄積層は、島状蓄積層であってよい。島状蓄積層は、複数の蓄積領域を含んでよい。複数の蓄積領域は、ドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有してよい。複数の蓄積領域は、深さ方向に直交する平面において各々離散的に設けられてよい。複数の蓄積領域の各々は、エミッタ領域の少なくとも一部の下には設けられるが、コンタクト領域の一部の領域の下方においては設けられずに離間してよい。深さ方向において最も上面に近い蓄積層以外の全ての蓄積層は、島状蓄積層であってよい。
メサ部は、ベース領域をさらに有してよい。ベース領域は、コンタクト領域よりも低い第２導電型のドーピング濃度を有してよい。エミッタ領域は、底部領域を有してよい。底部領域は、半導体基板の内部において、コンタクト領域に直接接せず、かつ、ベース領域と直接接してよい。予め定められた方向における複数の蓄積領域の各々の長さは、予め定められた方向における底部領域の長さよりも長くてよい。これに代えて、予め定められた方向における複数の蓄積領域の各々の長さは、予め定められた方向における底部領域の長さよりも短くてもよい。
予め定められた方向における複数の蓄積領域の各々の長さをＬＣＨＳとし、エミッタ領域の予め定められた方向における底部領域の長さをＬ０とした場合に、ＬＣＨＳおよびＬ０は、０．５≦ＬＣＨＳ／Ｌ０≦２を満たしてよい。
本発明の第２の態様においては、半導体装置を提供する。半導体装置は半導体基板を有してよい。半導体基板はトランジスタ領域を含んでよい。半導体基板は、トランジスタ領域において、複数のトレンチ部と、メサ部と、ドリフト層とを備えてよい。複数のトレンチ部は、予め定められた方向に延伸してよい。メサ部は、複数のトレンチ部における隣接する２つのトレンチ部の間に各々設けられてよい。ドリフト層は、メサ部の下方に設けられてよい。ドリフト層は第１導電型であってよい。複数のトレンチ部は、ゲートトレンチ部とダミートレンチ部とを含んでよい。ゲートトレンチ部は、ゲート導電部を有してよい。ゲート導電部には、ゲート電位が供給されてよい。ダミートレンチ部は、ダミートレンチ導電部を有してよい。ダミートレンチ導電部には、エミッタ電位が供給されてよい。メサ部は、エミッタ領域と、コンタクト領域と、蓄積層とを有してよい。エミッタ領域は、ドリフト層よりもドーピング濃度が高くてよい。エミッタ領域は、少なくとも一部が半導体基板の上面に位置してよい。エミッタ領域は、第１導電型であってよい。コンタクト領域は、少なくとも一部が半導体基板の上面に位置してよい。コンタクト領域は、第２導電型であってよい。蓄積層は、エミッタ領域およびコンタクト領域よりも下方に設けられてよい。蓄積層は、ドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有してよい。ゲートトレンチ部に隣接するメサ部において深さ方向に設けられる蓄積層の数は、２つのダミートレンチ部間のメサ部において深さ方向設けられる蓄積層の数よりも多くてよい。深さ方向は、半導体基板の上面から下面への方向であってよい。
２つのダミートレンチ部の間のメサ部には、蓄積層が設けられなくてよい。これに代えて、２つのダミートレンチ部の間のメサ部には、１つの蓄積層が設けられてもよい。
トランジスタ領域において、予め定められた方向と直交する方向における２つのダミートレンチ部間の第１距離は、予め定められた方向と直交する方向におけるダミートレンチ部およびゲートトレンチ部間の第２距離よりも大きくてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態における半導体装置１００の上面を部分的に示す図である。 図１のＡ‐Ａ断面における一例を示す斜視図である。 図１のＢ‐Ｂ断面における一例を示す断面図である。 図１のＣ‐Ｃ断面における一例を示す断面図である。 （Ａ）、（Ｂ）および（Ｃ）はそれぞれ、Ｙ軸方向の単位構造長さにおける、比較例１、比較例２および第１実施形態の斜視図である。 低電流ターン・オン時のＶｇｅおよびＶｃｅのシミュレーションを示す図である。 第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を備える半導体装置１００におけるターン・オン時の電子電流および変位電流を示す図である。 ターン・オン時におけるコレクタ電流Ｉｃの波形例を示す図である。 （Ａ）および（Ｂ）は、図２のＹＺ面を示す図である。 （Ａ）は、ＬＣＨＳ／Ｌ０に対するＶｏｎを示すシミュレーション結果である。（Ｂ）は、ＬＣＨＳ／Ｌ０に対するｄＶ／ｄｔを示すシミュレーション結果である。（Ｃ）は、ＬＣＨＳ／Ｌ０に対するＥｏｆｆを示すシミュレーション結果である。 Ｖｃｅに対するＥｏｆｆを示すシミュレーション結果である。 半導体装置１００の製造方法の一例を示すフローチャートである。 第１変形例における図２のＹＺ面を示す図である。 第２変形例における図２のＹＺ面を示す図である。 第３変形例における図２のＹＺ面を示す図である。 第２実施形態における図１のＡ‐Ａ断面に対応する斜視図である。 第３実施形態における半導体装置１００の上面を部分的に示す図である。 第３実施形態のＤ‐Ｄ断面における一例を示す斜視図である。 第４実施形態における半導体装置１００の上面を部分的に示す図である。 図１５ＡのＥ‐Ｅ断面における一例を示す断面図である。 図１５Ｂのａ‐ａ断面およびｂ‐ｂ断面におけるドーピング濃度分布の一例を示す図である。 図１５Ｂのａ‐ａ断面およびｂ‐ｂ断面におけるドーピング濃度分布の他の例を示す図である。 第５実施形態におけるＡ‐Ａ断面の斜視図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態における半導体装置１００の上面を部分的に示す図である。半導体装置１００は、逆導通ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）であってよい。本例の半導体装置１００は、ＩＧＢＴ等のトランジスタを含むトランジスタ部７０と、トランジスタ部７０とは逆方向に電流が流れるダイオード部であってＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）等のダイオードを含むダイオード部とを有する半導体基板を備える。なお、図１においては半導体基板の端部周辺の上面を示しており、他の領域を省略している。また、図１においては、トランジスタ部７０を含む活性領域の一部のみを示す。また、半導体装置１００は、逆導通のダイオードを含まないＩＧＢＴ等のトランジスタであってもよい。
図１においては活性領域を示すが、半導体装置１００は、活性領域を囲むエッジ終端領域を有してよい。本例において活性領域は、トランジスタ部７０およびダイオード部を有する領域を指す。エッジ終端領域は、半導体基板の上面近傍の電界集中を緩和する機能を有する。エッジ終端領域は、例えば、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造の一以上を有する。
本例の半導体基板は、トランジスタ部７０において、複数のトレンチ部とメサ部１９とを備える。トランジスタ部７０は、活性領域において半導体基板の上面に対して垂直にコレクタ層を投影した仮想的な領域であって、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域であってよい。メサ部１９は、隣接する２つのトレンチ部の間に設けられる半導体基板の一部の領域である。メサ部１９は、トレンチ部の底部よりも上面に近い領域に位置する半導体基板の一部である。なお、本明細書では、ゲートトレンチ部４０に隣接するメサ部１９をメサ部１９‐１とし、２つのダミートレンチ部３０間のメサ部１９をメサ部１９‐２とする。本例において、メサ部１９‐１およびメサ部１９‐２のＸ軸方向の長さは同じである。
なお、本明細書においては、ダミートレンチ部３０およびゲートトレンチ部４０を総称してトレンチ部と称する場合がある。トレンチ部は、予め定められた方向に延伸してよい。本例において、トレンチ部が延伸する予め定められた方向は、Ｙ軸と平行な方向である。当該方向を、便宜的にトレンチ部の延伸方向と称する場合がある。
また、トレンチ部は、延伸方向と直交する方向において、予め定められた間隔で配列されてよい。本例において、トレンチ部が配列される方向は、Ｘ軸と平行な方向である。本明細書においては、当該方向をトレンチ部の配列方向と称する場合がある。
本例において、Ｘ軸およびＹ軸は、半導体基板の上面と平行な面内において互いに直交する軸である。また、Ｘ軸およびＹ軸と直交する軸をＺ軸とする。なお、本明細書においては、半導体基板の上面から下面へ向かう方向を深さ方向と称する。深さ方向は、Ｚ軸と平行な方向である。
なお、本明細書において、「上」、「下」、「上方」および「下方」の用語は、重力方向における上下方向に限定されない。これらの用語は、予め定められた軸に対する相対的な方向を指すに過ぎない。
本例においては、ゲートトレンチ部４０およびダミートレンチ部３０が、配列方向に沿って交互に設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれ延伸方向に沿って延伸する長手部を有する。本例のゲートトレンチ部４０は、２つの長手部と、この２つの長手部を接続する短手部とを有する。短手部の少なくとも一部は曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの長手部の端部を接続することで、長手部の端部における電界集中を緩和できる。ゲートランナー４８は、ゲートトレンチ部４０の短手部において、ゲート導電部と接続してよい。
トランジスタ部７０において、ダミートレンチ部３０は、ゲートトレンチ部４０の長手部の間に設けられてよい。本例において、１つのダミートレンチ部３０は、半導体基板の上面と平行な平面において、長手部と短手部とにより一続きに設けられたゲートトレンチ部４０における２つの長手部の間に設けられる。
半導体基板のメサ部１９は、上面から各々予め定められた深さまで設けられたエミッタ領域１２、ベース領域１４、コンタクト領域１５、複数の蓄積層６０およびウェル領域１１を有してよい。複数の蓄積層６０は、１以上の蓄積層を有してよい。２つ以上の蓄積層は、深さ方向に並んで設けられてよい。本例において複数の蓄積層６０は、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を有する。複数の蓄積層６０はエミッタ領域１２およびコンタクト領域１５よりも下方に設けられる。それゆえ、図１においては第１蓄積層６２を破線で示し、第２蓄積層６４および第３蓄積層６６を破線に斜線を付して示す。
本例においては、ゲートトレンチ部４０の長手部とダミートレンチ部３０の長手部と間に位置するメサ部１９‐１に複数の蓄積層６０が設けられる。ただし、メサ部１９‐２には第１蓄積層６２のみが設けられる。複数の蓄積層６０のうちいくつかは、トレンチ部の延伸方向において連続的に設けられてよい。本例においては、第１蓄積層６２が、ウェル領域１１に最も近いコンタクト領域１５から、トレンチ部の延伸方向において連続的に設けられる。
これに対して、複数の蓄積層６０のうち少なくとも一つの蓄積層は、エミッタ領域１２の少なくとも一部の下には設けられているが、コンタクト領域１５の一部の領域の下方においては設けられなくてよい。当該少なくとも一つの蓄積層は、トレンチ部の延伸方向に設けられた各コンタクト領域１５の一部の領域の下方においては設けられなくてよい。本例においては、第２蓄積層６４および第３蓄積層６６が、トレンチ部の延伸方向においてコンタクト領域１５の直下で途切れるように断続的に設けられる。なお、本例の第２蓄積層６４および第３蓄積層６６は、半導体基板の上面と平行なＸＹ平面において同じ範囲に設けられる。
本例において、複数の蓄積層６０のうち、第１蓄積層６２は深さ方向において最も半導体基板の上面に近い位置に設けられる。つまり、第１蓄積層６２は深さ方向において最も浅い位置に設けられる。これに対して、第３蓄積層６６は深さ方向において最も深い位置に設けられる。第２蓄積層６４は、深さ方向において、第１蓄積層６２と第３蓄積層６６との間に設けられる。
このように、本例においては、第１蓄積層６２が、第２蓄積層６４および第３蓄積層６６よりも広い範囲に設けられる。つまり、本例において、半導体基板を上面から見た場合に、本例の第１蓄積層６２は、第２蓄積層６４および第３蓄積層６６を覆う。
本例の半導体装置１００は、半導体基板の上面の上方に設けられたゲート金属層５０およびエミッタ電極５２をさらに備える。ゲート金属層５０およびエミッタ電極５２は互いに分離して設けられる。エミッタ電極５２およびゲート金属層５０と、半導体基板の上面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜は、コンタクトホール４９、５４および５６を有する。本例のコンタクトホール４９、５４および５６は、当該層間絶縁膜を貫通して設けられる。図１において、コンタクトホール４９、５４および５６にはドットを付して示す。
エミッタ電極５２は、コンタクトホール５４を介して、半導体基板の上面におけるエミッタ領域１２およびコンタクト領域１５に接触してよい。また、エミッタ電極５２は、コンタクト領域１５を介してベース領域１４と電気的に接続してよい。また、エミッタ電極５２は、コンタクトホール５６を通じて、ダミートレンチ部３０内のダミートレンチ導電部と接続してよい。エミッタ電極５２とダミートレンチ導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２１が設けられてよい。接続部２１は、それぞれ絶縁膜を介して半導体基板の上面に設けられてよい。
ゲート金属層５０は、コンタクトホール４９を介して、ゲートランナー４８と接触してよい。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成されてよい。ゲートランナー４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部に接続してよい。本例のゲートランナー４８は、ダミートレンチ部３０のダミートレンチ導電部には接続しない。本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の短手部まで設けられる。ゲートトレンチ部４０の短手部において、本例のゲート導電部は半導体基板の上面に露出しており、ゲートランナー４８と接触する。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金等で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。バリアメタルを設けることにより、アルミニウム原子が半導体基板へ拡散することを低減することができる。
また、各電極と半導体基板との間のコンタクトホール４９、５４および５６内には、プラグが設けられてよい。プラグは、半導体基板に接するバリアメタルと、当該バリアメタル上に接するように埋め込み形成されたタングステンとを有してよい。プラグにおいて、タングステンとバリアメタルとは互いに接してよい。
エミッタ電極５２は、ウェル領域１１、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびトレンチ部の上方に設けられる。本例のウェル領域１１は、トレンチ部の短手部の近傍からゲートランナー４８の外側に位置するゲート金属層５０の外側端部までの予め定められた範囲で設けられる。半導体基板においてウェル領域１１が設けられる深さは、トレンチ部の深さよりも深くてよい。トレンチ部の一部の領域であって、ゲート金属層５０に近接する当該一部の領域は、ウェル領域１１に設けられてよい。ダミートレンチ部３０およびゲートトレンチ部４０の延伸方向の端部の底は、ウェル領域１１に覆われていてよい。
本例のメサ部１９は、ベース領域１４を有する。ベース領域１４は、コンタクト領域１５よりもドーピング濃度の低い第２導電型であってよい。本例のベース領域１４はＰ−型である。なお、本例においては、第１導電型をＮ型として、第２導電型をＰ型とする。ただし、他の例においては、第１導電型をＰ型として、第２導電型をＮ型としてもよい。
メサ部１９は、ベース領域１４の上面に、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５を有する。コンタクト領域１５は、少なくとも一部が半導体基板の上面に位置するように、半導体基板内に選択的に設けられる。本例のコンタクト領域１５はＰ＋型である。なお、図１において、コンタクト領域１５の下に位置するベース領域１４は図示されていない。
また、メサ部１９は、ベース領域１４の上面において、コンタクト領域１５に隣接して設けられる第１導電型のエミッタ領域１２を有する。エミッタ領域１２も、少なくとも一部が半導体基板の上面に位置するように、半導体基板内に選択的に設けられる。本例のエミッタ領域１２は、半導体基板のドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有する。本例のエミッタ領域１２はＮ＋型である。
複数の蓄積層６０は、半導体基板のドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有する。本例において、複数の蓄積層６０の各々はＮ＋型である。複数の蓄積層６０の各々は、予め定められた深さ位置にドーピング濃度のピーク位置を有し、当該ピーク位置を中心として上下方向にドーピング濃度が徐々に減少してよい。それゆえ、蓄積層の各々は、メサ部１９の深さ方向において異なる層として特定することができる。
コンタクト領域１５およびエミッタ領域１２の各々は、Ｘ軸方向において互いに隣接するゲートトレンチ部４０からダミートレンチ部３０まで設けられる。本例のエミッタ領域１２およびコンタクト領域１５は、トレンチ部の延伸方向に沿って交互に設けられる。
コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、図１に示すベース領域１４およびウェル領域１１に対応する領域には設けられない。なお、ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のウェル領域１１はＰ＋型の領域である。
図２は、図１のＡ‐Ａ断面における一例を示す斜視図である。なお、理解を容易にすることを目的として、図２において、半導体基板１０の上面９２よりも上および下面９４よりも下の構成は省略する。図２においては、半導体基板１０、ドリフト層１８、バッファ層２０およびコレクタ層２２を追加的に示す。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、酸化ガリウム基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。第１導電型のドリフト層１８は、メサ部１９の下方に設けられてよい。なお、本例のドリフト層１８は、Ｎ−型である。バッファ層２０およびコレクタ層２２については後述する。
本例のメサ部１９‐１は、上面９２から下面９４へ向かって順番に、Ｎ＋型のエミッタ領域１２およびＰ＋型のコンタクト領域１５と、Ｐ−型のベース領域１４と、複数の蓄積層６０（本例では、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６）とを有する。特に、メサ部１９‐１のベース領域１４とドリフト層１８との間に複数の蓄積層６０を設けることで、キャリア注入促進効果（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ効果：ＩＥ効果）を高めて、Ｖｏｎを低減することができる。なお、本例のメサ部１９‐２は、上面９２から下面９４へ向かって順番に、Ｐ＋型のコンタクト領域１５、Ｐ−型のベース領域１４および第１蓄積層６２を有する。
上述の様に、本例の第１蓄積層６２は各トレンチ部の間に渡って設けられ、かつ、トレンチ部の延伸方向に延在して設けられる。これに対して、第２蓄積層６４および第３蓄積層６６は、ダミートレンチ部３０とゲートトレンチ部４０との間に渡って設けられ、かつ、トレンチ部の延伸方向においては離散的に設けられる。最も上面９２に近接する第１蓄積層６２は、その上部がベース領域１４に接してよい。また、最も下面９４側に形成される第３蓄積層６６は、その下部がトレンチ部の底部の端部よりも上面９２側に近接してよい。すなわち、複数の蓄積層６０は、トレンチ部の底部よりも上面９２側のメサ部１９に設けられてよい。
本例では、複数の蓄積層６０が設けられるので、第１蓄積層６２のみが設けられる場合に比べてＶｏｎを低減することができる。さらに、本例では、第２蓄積層６４および第３蓄積層６６がコンタクト領域１５の一部の領域の下方において途切れるように断続的に設けられる。これにより、複数の蓄積層６０の全層が第１蓄積層６２のようにトレンチ部の延伸方向に連続する場合（全層が延伸方向に連続する場合）に比べて、より効率的にコンタクト領域１５へキャリア（本例では正孔）を排出することができる。したがって、複数の蓄積層６０の全層が延伸方向に連続する場合に比べて、ＩＧＢＴのターン・オフ時の損失であるＥｏｆｆを低減することができる。このように、本例では、ＶｏｎおよびＥｏｆｆのトレード・オフを改善することができる。
コンタクト領域１５の直下で不連続となる少なくとも一つの蓄積層は、島状蓄積層であってよい。本明細書において、島状蓄積層とは、深さ方向に直交する平面において各々離散的に設けられた複数の蓄積領域を含む層を意味する。また、本明細書において、複数の蓄積領域は、ドリフト層１８のＮ型ドーピング濃度よりも高いＮ型ドーピング濃度を有する領域を意味する。島状に設けられた複数の蓄積領域の各々は、エミッタ領域１２の少なくとも一部の下には設けられるが、コンタクト領域１５の一部の領域の下方においては設けられずに互いに離間する。
本例においては、第１蓄積層６２以外の全ての蓄積層は、島状蓄積層である。つまり、第２蓄積層６４は複数の第２蓄積領域６４Ｒを有し、第３蓄積層６６は複数の第３蓄積領域６６Ｒを有する。これにより、第２蓄積層６４および第３蓄積層６６が延伸方向に連続する場合に比べて、Ｅｏｆｆを低減することができる。
なお、他の例において後述するように、第２蓄積層６４が延伸方向に連続して設けられ、かつ、第１蓄積層６２および第３蓄積層６６が島状蓄積層であってもよい。これに代えて、第１蓄積層６２および第２蓄積層６４が延伸方向において連続的に設けられ、かつ、第３蓄積層６６が島状蓄積層であってもよい。さらに、これに代えて、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６の全てが、島状蓄積層であってもよい。
連続して設けられる蓄積層および島状蓄積層における蓄積領域のＮ型ドーピング濃度は、ドリフト層１８のドーピング濃度の１０倍以上、３０倍以上、１００倍以上、または、３００倍以上のＮ型ドーピング濃度を有してよい。例えば、本例の第１蓄積層６２、第２蓄積領域６４Ｒおよび第３蓄積領域６６Ｒは、ドリフト層１８のドーピング濃度の１００倍以上のＮ型ドーピング濃度を有してよい。
また、第３蓄積領域６６ＲにおけるＮ型ドーピング濃度の深さ方向のピーク値は、第１蓄積層６２および第２蓄積領域６４ＲにおけるＮ型ドーピング濃度の深さ方向のピーク値よりも高くてよい。第１蓄積層６２および第２蓄積領域６４ＲにおけるＮ型ドーピング濃度の深さ方向のピーク値は同程度であってよい。深さ方向におけるピーク濃度の位置は、Ｎ型不純物をイオン注入する際の加速エネルギーにより決定することができる。
なお、ドリフト層１８のドーピング濃度とは、深さ方向においてトレンチ部の下端とバッファ層２０と間におけるドーピング濃度であってよい。ドリフト層１８のドーピング濃度は、例えば、深さ方向においてトレンチ部の下端とバッファ層２０との中間位置におけるネットドーピング濃度である。ドリフト層１８のドーピング濃度は、予め定められた深さ範囲におけるドーピング濃度の平均値であってもよい。一例において、ドリフト層１８のドーピング濃度は、ゲートトレンチ部４０の下端よりも１μｍだけ下の位置から、ドリフト層１８とバッファ層２０との境界よりも１μｍだけ上の位置までにおけるドーピング濃度の平均値であってもよい。
１つの島状蓄積層において、蓄積領域の間の領域は、蓄積領域における第１導電型のドーピング濃度よりも低い第１導電型のドーピング濃度を有してよい。例えば、第２蓄積層において、２つの蓄積領域６４Ｒの間の領域のＮ型ドーピング濃度は、第２蓄積領域６４ＲのＮ型ドーピング濃度よりも低い。また、１つの島状蓄積層において、蓄積領域の間の領域は、ドリフト層１８における第１導電型のドーピング濃度以上のドーピング濃度を有してよい。例えば、第２蓄積層において、２つの第２蓄積領域６４Ｒの間の領域のＮ型ドーピング濃度は、ドリフト層１８のＮ型ドーピング濃度と同じである。したがって、キャリアは、蓄積領域を貫通して下方から上方に進む場合に比べて、より容易に２つの蓄積領域の間の領域を貫通して下方から上方に進むことができる。
また、ゲートトレンチ部４０に隣接するメサ部１９‐１における蓄積層の数は、２つのダミートレンチ部３０間のメサ部１９‐２における蓄積層の数よりも多くてよい。本例においては、メサ部１９‐１の蓄積層の数は３つである（第１蓄積層６２、第２蓄積層６４および第３蓄積層６６）。これに対して、メサ部１９‐２における蓄積層の数は、１つ（第１蓄積層６２のみ）である。
これにより、メサ部１９‐２における蓄積層の数がメサ部１９‐１の蓄積層の数以上である場合と比較して、ターン・オフ時において各ダミートレンチ部３０間のコンタクト領域１５からキャリアを効率よく引き抜くことができる。これにより、Ｅｏｆｆを低減することができる。
なお、他の例において、メサ部１９‐２は蓄積層を有しなくてもよい。これにより、メサ部１９‐２に１つの蓄積層が設けられる場合に比べて、ターン・オフ時においてさらに効率的にキャリアを引き抜くことができる。
ドリフト層１８の下面にはＮ＋型のバッファ層２０が設けられる。バッファ層２０のドーピング濃度は、ドリフト層１８のドーピング濃度よりも高くてよい。本例のバッファ層２０は、深さ方向において複数のドーピング濃度のピークを有するＮ＋型のドーパント注入領域を含む。バッファ層２０は、ベース領域１４の下面から広がる空乏層が、Ｐ＋型のコレクタ層２２に到達することを防ぐフィールドストップ層として機能してよい。
ダミートレンチ部３０およびゲートトレンチ部４０は、半導体基板１０の上面９２から、ベース領域１４を貫通して、ドリフト層１８に到達する。半導体基板１０の上面９２の平面視で、エミッタ領域１２、コンタクト領域１５、蓄積層および蓄積領域の少なくともいずれかが設けられている領域においては、ダミートレンチ部３０およびゲートトレンチ部４０はこれらの領域も貫通して、ドリフト層１８に到達する。なお、トレンチ部がドーパント注入領域を貫通するとは、ドーパント注入領域を形成した後にトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーパント注入領域を形成したものも、トレンチ部がドーパント注入領域を貫通しているものに含まれるものとする。
ゲートトレンチ部４０は、半導体基板１０に設けられたゲートトレンチ４３と、ゲート絶縁膜４２と、ゲート導電部４４とを有する。ゲート絶縁膜４２は、ゲートトレンチ４３の内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチ４３の内壁の半導体を酸化または窒化することにより形成してよい。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ゲートトレンチ４３の内部においてゲート絶縁膜４２よりも内側に設けられる。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲート導電部４４には、ゲート金属層５０からゲート電位が供給される。
ゲート導電部４４の一部は、配列方向においてベース領域１４と対向する。ベース領域１４のうち、ゲート導電部４４と対向する部分は、チャネル形成領域として機能してよい。ゲート導電部４４に予め定められた電圧が印加されると、ベース領域１４のうちゲートトレンチ４３に接する界面の表層にチャネルが形成される。
ダミートレンチ部３０は、ゲートトレンチ部４０と同様の構造を有してよい。ダミートレンチ導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。ダミートレンチ部３０は、半導体基板１０に設けられたダミートレンチ３３と、ダミートレンチ絶縁膜３２と、ダミートレンチ導電部３４とを有する。ダミートレンチ絶縁膜３２は、ダミートレンチ３３の内壁を覆って設けられる。ダミートレンチ絶縁膜３２は、ダミートレンチ導電部３４と半導体基板１０とを絶縁する。ダミートレンチ導電部３４は、ダミートレンチ３３の内部に設けられ、且つ、ダミートレンチ絶縁膜３２よりも内側に設けられる。ダミートレンチ導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。ダミートレンチ導電部３４には、エミッタ電極５２からエミッタ電位が供給されてよい。
図３は、図１のＢ‐Ｂ断面における一例を示す断面図である。Ｂ‐Ｂ断面は、エミッタ領域１２を通るＸＺ断面である。図３においては、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を追加的に示す。図３においては、ゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面９２において層間絶縁膜３８により覆われる。層間絶縁膜３８は、ゲート導電部４４およびダミートレンチ導電部３４をエミッタ電極５２から電気的に絶縁する。なお、上述のように、ダミートレンチ導電部３４は、層間絶縁膜３８に設けられたコンタクトホール５６を介して、エミッタ電極５２に電気的に接続する。
エミッタ電極５２は、半導体基板１０の上面９２上および層間絶縁膜３８上に接する。コレクタ電極２４は、半導体基板１０の下面９４下に接する。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。
図４は、図１のＣ‐Ｃ断面における一例を示す断面図である。Ｃ‐Ｃ断面は、メサ部１９‐１のコンタクト領域１５を通り、かつ、２つの第２蓄積領域６４Ｒの間の領域と、２つの第３蓄積領域６６Ｒの間の領域とを通る、ＸＺ断面である。それゆえ、Ｃ‐Ｃ断面においては、第１蓄積層６２のみが示され、第２蓄積層６４および第３蓄積層６６は示されない。
図５の（Ａ）、（Ｂ）および（Ｃ）はそれぞれ、Ｙ軸方向の単位構造長さにおける、比較例１、比較例２および第１実施形態の斜視図である。図５は、第１実施形態のＡ‐Ａ断面（図２）に対応する。つまり、図５においては、隣接する２つのダミートレンチ部３０と１つのゲートトレンチ部４０とを示す。
（Ａ）は、第１蓄積層６２のみを有する比較例１を示す。これに対して、（Ｂ）は、複数の蓄積層６０が三つの蓄積層を有し、その全層が延伸方向に連続する比較例２を示す。そして、（Ｃ）は、第１実施形態である本例を示す。
Ｙ軸方向の単位構造長さは、Ｙ軸方向におけるエミッタ領域１２とコンタクト領域１５との長さの和の半分の長さであってよい。本例において、Ｙ軸方向の単位構造長さは、１．４［μｍ］である。本例のＹ軸方向の単位構造長さは一例に過ぎず、設計および仕様に応じて様々に変更してよいのは勿論である。なお、（Ｃ）における（ＬＣＨＳ）／２は、本例の蓄積領域のＹ軸方向の長さの半分を意味する。
図６Ａは、低電流ターン・オン時のＶｇｅおよびＶｃｅのシミュレーションを示す図である。縦軸の左側はＶｃｅ［Ｖ］であり、縦軸の右側はＶｇｅ［Ｖ］である。横軸は、時間［ｓ］である。Ｖｇｅは、ゲート金属層５０とエミッタ電極５２との間の電位差であり、Ｖｃｅは、コレクタ電極２４とエミッタ電極５２との間の電位差である。本例において、エミッタ電極５２は接地される。
図５の（Ａ）（即ち、比較例１）におけるＶｇｅおよびＶｃｅを点線で示し、図５の（Ｂ）（即ち、比較例２）におけるＶｇｅおよびＶｃｅを破線で示す。また、図５の（Ｃ）（即ち、本例）におけるＶｇｅおよびＶｃｅを実線で示す。なお、本例においては、Ｌ ＣＨＳ ／２＝０．２［μｍ］（本例１）、０．６［μｍ］（本例２）、１．０［μｍ］（本例３）とした場合を示す。
図６Ａに示す様に、時間１．００Ｅ−５［ｓ］において、ゲート金属層５０に正電位が印加された。比較例１におけるＶｇｅは、一旦、約８．０［Ｖ］まで上昇した後に、時間１．０３Ｅ−５［ｓ］までに７［Ｖ］程度に落ち着いた。このようにＶｇｅが瞬間的に増加することを、以降においては、「瞬増（ラピッドスパイク）」と呼ぶことにする。比較例１におけるＶｇｅは、時間１．０４Ｅ−５［ｓ］まで約７［Ｖ］のままであり、時間１．０４Ｅ−５［ｓ］より後においては、徐々に電位が上昇した。なお、比較例１のＶｇｅは一時的に約７［Ｖ］の一定値に落ち着くが、このＶｇｅが一定値の期間をミラー期間と称する。
比較例１におけるＶｃｅの電圧減少率ｄＶ／ｄｔの大きさ（絶対値）は、時間１．０１Ｅ−５［ｓ］から時間１．０２Ｅ−５［ｓ］において約２３０００［Ｖ／μｓ］である。４０［Ｖ］を下回るまで、ＶｃｅはほぼこのｄＶ／ｄｔを維持している。
比較例２におけるＶｇｅは、一旦、約８．０［Ｖ］まで瞬増した後に、時間１．０３Ｅ−５［ｓ］までに約７［Ｖ］に落ち着いた。ただし、比較例２におけるＶｇｅの瞬増値は、比較例１よりも低かった。また、比較例２においては、Ｖｃｅが２００［Ｖ］以下におけるｄＶ／ｄｔは、約８８００［Ｖ／μｓ］であり、比較例１の１／３以下であった。
本例におけるＶｇｅも、一旦、約８．０［Ｖ］まで瞬増した後に、時間１．０３Ｅ−５［ｓ］までに約７［Ｖ］に落ち着いた。ただし、本例においては、ＶｃｅのｄＶ／ｄｔは、最大の減少率で電圧が立下り始める約１．０１５Ｅ−５［ｓ］から約１．０２Ｅ−５［ｓ］あたりにおいて各々比較例２に近い値であった。その後、ｄＶ／ｄｔの大きさは徐々に減少した。
このように、本例および比較例２においては、比較例１に比べてｄＶ／ｄｔを抑制することができた。ｄＶ／ｄｔの絶対値が大きいほど、半導体装置１００において発生する電磁ノイズが大きくなる。本例および比較例２では、ｄＶ／ｄｔに起因する電磁ノイズを低減できる点においても、比較例１に比べて有利である。
低電流ターン・オン時の初期における電流の主体は、正孔電流ではなく電子電流である。低電流ターン・オン時の初期とは、ゲート電圧Ｖｇｅが、閾値電圧に達する直前から、Ｖｇｅがほぼ閾値電圧の値で一定となるミラー期間に入る前までの期間である。Ｖｇｅが閾値電圧に近くなると、ベース領域１４中にチャネルが形成され始め、電子はドリフト層１８へ注入され始める。それゆえ、Ｖｇｅが閾値電圧に近くなると、Ｖｃｅは急激に低下し始める。
ドリフト層１８に注入された電子がコレクタ層２２に達すると、コレクタ層２２からバッファ層２０およびドリフト層１８にかけて、正孔が注入され始める。正孔は、ゲートトレンチ部４０とダミートレンチ部３０とのそれぞれの下端に集まる。ただし、ダミートレンチ導電部３４はエミッタ電極５２と同電位であるため、ダミートレンチ部３０の近傍には特に正孔が集まる。つまり、ダミートレンチ部３０の近傍には、正孔の反転層が形成される。
正孔は、ダミートレンチ部３０からゲートトレンチ部４０の下端にかけて蓄積する。この正孔分布に起因して、低電流ターン・オン時に、ゲートトレンチ部４０の下端近傍へ、変位電流が流れる。
正孔の蓄積に起因する変位電流は、ゲート導電部４４を充電する。このゲート導電部４４の充電が、Ｖｇｅの瞬増を引き起こすと考えられる。当該変位電流が大きいほど、ゲート導電部４４が早く充電されるため、ゲート導電部４４の電位がよりすばやく上昇する。その結果、ゲート導電部４４の電位がゲート閾値を瞬間的に超える。これにより、電子と正孔の大量の注入が始まり、コレクタ・エミッタ間電流が増加する。
コレクタ・エミッタ間電流の増加による電流変化率に応じてＶｃｅの電圧減少率（ｄＶ／ｄｔ）が増加する。変位電流が大きいほど、電流変化率は大きくなる。これにより、ｄＶ／ｄｔが大きくなる。
比較例１においては、比較例２および本例に比べて、蓄積層の数は少ない。しかし、上述のようにダミートレンチ部３０にキャリアが十分に蓄積された結果、比較例１、比較例２および本例の三者のうちで、比較例１の変位電流は最も大きい。それゆえ、比較例１は当該三者のうちで最もｄＶ／ｄｔが大きい。また、ｄＶ／ｄｔを抑えるべくゲート抵抗Ｒｇを増加させることも考えられるが、Ｒｇを増加させる場合には、ターン・オン損失Ｅｏｎが大きくなるので望ましくない。
これに対して、比較例２および本例の蓄積層は、ベース領域１４の直下からダミートレンチ部３０の底部近傍までに渡って複数設けられる。これにより、比較例１に比べて、ダミートレンチ部３０の側部に正孔が密集することを抑制することができる。なお、ダミートレンチ部３０の底部近傍には、比較例１と同様に正孔が密集する。ただし、比較例２および本例においては、ダミートレンチ部３０の底部および側部に集まるキャリアの数が、比較例１よりも少ない。結果として、比較例２および本例においてゲート導電部４４に流れる変位電流は、比較例１よりも十分に小さくなる。これにより、比較例２および本例においては、比較例１に比べてｄＶ／ｄｔを小さくすることができる。
比較例２はメサ部１９‐１および１９‐２においてトレンチ部の延伸方向に連続的に蓄積層を有する。これに対して、本例のメサ部１９‐１においては、ダミートレンチ部３０の側部がゲートトレンチ部４０に対して露出される。つまり、比較例２においては連続する複数の蓄積層６０により蓄積されたキャリアが変位電流を形成し得て、本例においては露出されるダミートレンチ部３０の側部が変位電流を形成し得る。詳細は後述するが、本例のＬＣＨＳの長さを調整することにより、比較例２よりもｄＶ／ｄｔを小さくすることができる場合がある。
加えて、本例においては、メサ部１９‐１におけるコンタクト領域１５の一部の直下において、第２蓄積層６４および第３蓄積層６６が離散的に設けられている。それゆえ、ターン・オフ時において、キャリアは、隣接する２つの第２領域６４Ｒ間と、隣接する２つの第３領域６６Ｒ間とを通過して、比較例２に比べてより多くメサ部１９‐１からコンタクト領域１５へ排出される。また、キャリアは、比較例２に比べてより多くメサ部１９‐２からコンタクト領域１５へ排出される。それゆえ、本例は、比較例２に比べてＥｏｆｆを低減することができる。
なお、本例のメサ部１９‐２は、蓄積層または蓄積領域として第１蓄積層６２のみを有する。ただし、他の例において、メサ部１９‐２は、メサ部１９‐１よりも少ない個数の蓄積層および蓄積領域、または、メサ部１９‐１よりも少ない個数の蓄積層もしくは蓄積領域を有してもよい。例えば、本例のようにメサ部１９‐１が１個の蓄積層と２個の蓄積領域とを有する場合、メサ部１９‐２は１個の蓄積層と１個の蓄積領域とを有してよい。
図６Ｂは、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を備える半導体装置１００におけるターン・オン時の電子電流および変位電流を示す図である。チャネルを通過した電子は、第１蓄積層６２において配列方向（Ｘ軸方向）に行きかける。ただし本例においては、第１蓄積層６２の下方に第２蓄積層６４および第３蓄積層６６が設けられている。
本例において、電子電流にとってのインピーダンスは、第１蓄積層６２の中央近傍からゲートトレンチ部４０近傍に戻って第２蓄積層６４に流れる経路よりも、第１蓄積層６２から第２蓄積層６４に直接流れる経路の方が低い。同様に、第２蓄積層６４の中央近傍からゲートトレンチ部４０近傍に戻って第３蓄積層６６に流れる経路よりも、第２蓄積層６４から第３蓄積層６６に直接流れる経路の方が低い。
第１蓄積層６２および第２蓄積層６４の間ならびに第２蓄積層６４および第３蓄積層６６の間のうち、ゲートトレンチ部４０に隣接する正孔高濃度領域８７には正孔が蓄積されやすい。また、電子電流がゲートトレンチ部４０の近傍ではなく、メサ部１９中央近傍を流れることで、正孔高濃度領域８７への正孔の蓄積が促進される。このため、電子電流がメサ部１９中央近傍に流れることが促進される。図６Ｂにおいては、正孔が蓄積された正孔高濃度領域８７を模式的に示しているが、正孔高濃度領域８７は、ゲートトレンチ部４０と半導体基板１０との境界近傍だけに存在していてもよい。
上述したように、本例の電子電流は、ゲートトレンチ部４０近傍に戻ることなく、ゲートトレンチ部４０とダミートレンチ部３０に挟まれたメサ部１９の中央付近を下方に進む。つまり、本例の電子電流は、ゲートトレンチ部４０近傍ではなくメサ部１９の中央付近を流れる。この電子電流がメサ部１９の中央付近を流れる効果は、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を深さ方向に配列することで生じる。
電子電流がメサ部１９の中央付近を流れると、メサ部１９の底部近傍における正孔分布は、メサ部１９中央付近で分断される。このため電子電流の経路よりもダミートレンチ部３０側の正孔は、ゲートトレンチ部４０側には流れない。このメサ部１９中央部における正孔分布の分断が、ゲートトレンチ部４０の下端における正孔の蓄積を抑制する。その結果、変位電流を小さくできる。変位電流を小さくできるので、ゲート導電部４４の充電も小さくなり、ゲート電圧Ｖｇｅの瞬間的な増加も抑制される。これにより、コレクタ電極２４とエミッタ電極５２との間の電圧減少率（ｄＶ／ｄｔ）も抑制できる。
図６Ｂの例における正孔分布は、ゲートトレンチ部４０およびダミートレンチ部３０間の正孔分布が電子電流により分断されたことに起因すると考えられる。また、当該正孔分布に起因して、ターン・オン時には、ダミートレンチ部３０の下端近傍からゲートトレンチ部４０の下端近傍へ流れる変位電流を低減できる。
なお、第２蓄積層６４および第３蓄積層６６は、ダミートレンチ部３０に接していなくてもよい。この場合、正孔は、ダミートレンチ部３０の下端からダミートレンチ部３０の側部における第１蓄積層６２の直下まで存在することができる。第２蓄積層６４および第３蓄積層６６がダミートレンチ部３０に接していない場合には、ターン・オフ時における、エミッタ電極５２への正孔の引き抜きを促進することができる。
図６Ｃは、ターン・オン時におけるコレクタ電流Ｉｃの波形例を示す図である。波形１０３は、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６のいずれも設けない場合のコレクタ電流Ｉｃを示している。波形１０４は、第２蓄積層６４および第３蓄積層６６を設けずに、第１蓄積層６２を設けた場合のコレクタ電流Ｉｃを示している。第１蓄積層６２は、ベース領域１４の近傍に設けられるので、ゲート・コレクタ間における負性容量を増加させる。このため、ターン・オン時のコレクタ電流Ｉｃのｄｉ／ｄｔが増加する。第２蓄積層６４および第３蓄積層６６を設けずに、第１蓄積層６２を設けることで、オン電圧とターン・オフ損失とのトレード・オフを改善することができる。但し、第１蓄積層６２のみを設ける場合、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を設ける場合に比べてターン・オン時のｄｉ／ｄｔが増大する。ただし、これに対処するべくゲート抵抗を大きくすることによりｄｉ／ｄｔ増加を抑えようとすると、ターン・オン損失が増大してしまう。
波形１０１は、第２蓄積層６４を設けずに、第１蓄積層６２および第３蓄積層６６を設けた場合のコレクタ電流Ｉｃを示している。第３蓄積層は、ベース領域１４から離れた位置に設けられるので、ゲート・コレクタ間における容量を増加させる。このため、ターン・オン時のコレクタ電流Ｉｃのｄｉ／ｄｔが減少する。従って、オン電圧とターン・オフ損失のトレード・オフを改善しつつ、ターン・オン損失を低減することができる。
波形１０２は、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を設けた場合のコレクタ電流Ｉｃを示している。第２蓄積層６４を設けることで、ゲート・コレクタ間の容量が更に増大する。このため、オン電圧とターン・オフ損失のトレード・オフを改善しつつ、ターン・オン損失を更に低減することができる。
図７の（Ａ）および（Ｂ）は、図２のＹＺ面を示す図である。（Ａ）および（Ｂ）は、トレンチ部の延伸方向におけるエミッタ領域１２の底部領域の長さＬ０と、当該延伸方向における複数の蓄積領域の各々の長さＬＣＨＳとの関係が異なる。なお、本例のエミッタ領域１２の底部領域とは、半導体基板１０の内部において、コンタクト領域１５に直接接せず、かつ、ベース領域１４と直接接する領域である。
また、本例においては、半導体基板１０の内部において、エミッタ領域１２に直接接せず、かつ、ベース領域１４と直接接する領域を、コンタクト領域１５の底部領域とする。本例においては、コンタクト領域１５の底部領域のＹ軸方向の長さをＬ１と記載する。なお、一例において、Ｌ０＝１．１［μｍ］であり、Ｌ１＝１．７［μｍ］であるが、設計および仕様に応じてＬ０およびＬ１の値を様々に変更してよいのは勿論である。
（Ａ）においては、蓄積領域の長さＬＣＨＳが底部領域の長さＬ０よりも長い。つまり、下面９４から上面９２に向かう方向において、第２蓄積領域６４Ｒおよび第３蓄積領域６６Ｒは、エミッタ領域１２を覆う。（Ａ）の例においては、ＬＣＨＳ／Ｌ０が１よりも大きい。ＬＣＨＳ／Ｌ０を大きくするほどキャリアを蓄積しやすいので、Ｖｏｎを小さくすることができる。
これに対して、（Ｂ）においては、蓄積領域の長さＬＣＨＳが底部領域の長さＬ０よりも短い。つまり、上面９２から下面９４に向かう深さ方向において、エミッタ領域１２は、第２蓄積領域６４Ｒおよび第３蓄積領域６６Ｒを覆う。（Ｂ）の例においては、ＬＣＨＳ／Ｌ０が１よりも小さい。ＬＣＨＳ／Ｌ０を小さくするほどコンタクト領域１５へキャリアを排出しやすいので、Ｅｏｆｆを小さくすることができる。なお、図７に示す様に、第２蓄積領域６４Ｒおよび第３蓄積領域６６Ｒの延伸方向（Ｙ方向）の端部は、球面等の曲面状であってよい。前述したように、第２蓄積層６４および第３蓄積層６６は、ｎ型のドーパントを選択的にイオン注入することで形成する。このイオン注入では、レジストマスクで遮蔽される端部のドーピング濃度分布は、ガウス分布に従う。このため、レジストマスクで遮蔽される端部は矩形状ではなく曲面となり得る。
図８の（Ａ）は、ＬＣＨＳ／Ｌ０に対するＶｏｎを示すシミュレーション結果である。（Ｂ）は、ＬＣＨＳ／Ｌ０に対するｄＶ／ｄｔを示すシミュレーション結果である。（Ｃ）は、ＬＣＨＳ／Ｌ０に対するＥｏｆｆを示すシミュレーション結果である。（Ａ）、（Ｂ）および（Ｃ）の横軸は、共通であり、ＬＣＨＳ／Ｌ０である。（Ａ）の縦軸はＶｏｎ［Ｖ］である。（Ｂ）の縦軸は、ＬＣＨＳ＝０（即ち、上述の比較例１）の場合のｄＶ／ｄｔの値で各々規格化されたｄＶ／ｄｔの値である。（Ｃ）の縦軸は、Ｅｏｆｆ［ｍＪ］である。
なお、ＬＣＨＳ／Ｌ０＝０は、上述の比較例１に相当し、ＬＣＨＳ／Ｌ０＝２．５５は、上述の比較例２に相当する。両者の間が、上述の本例に対応する。（Ａ）に示す様に、ＬＣＨＳ／Ｌ０が大きくなるほどＶｏｎは小さくなる。これは、ＬＣＨＳ／Ｌ０が増加するほど１つの蓄積層における蓄積領域の面積が大きくなることから明らかである。
（Ｂ）に示す様に、ＬＣＨＳ／Ｌ０＝０においてｄＶ／ｄｔは最も高い。これは、上述の変位電流に起因すると考えられる。これに対して、ＬＣＨＳ／Ｌ０が大きくなるにつれて、ｄＶ／ｄｔは小さくなる。ただし、ＬＣＨＳ／Ｌ０＝２．５５においてわずかに上昇する。ＬＣＨＳ／Ｌ０＝２．５５のｄＶ／ｄｔは、ＬＣＨＳ／Ｌ０＝１．８２のｄＶ／ｄｔとほぼ同じである。つまり、本例のようにコンタクト領域１５の直下において分離された蓄積層を少なくとも一層有する方が、比較例２よりもｄＶ／ｄｔを小さくすることができることが定量的に明らかである。
また、（Ｃ）に示す様に、ＬＣＨＳ／Ｌ０が小さくなる程Ｅｏｆｆは小さくなる。これは、ＬＣＨＳ／Ｌ０が小さくなる程、キャリアの蓄積効果が弱くなるので、ターン・オフ時のテール電流が減少し、これによりオフ時の損失が減少するからである。
本例のＬＣＨＳ／Ｌ０は、０．３６以上であってよく、０．４以上であってもよい。また、ＬＣＨＳ／Ｌ０は、２．５以下であってよく、２．２以下であってもよい。なお、ＬＣＨＳ／Ｌ０は、｛１＋（Ｌ１／Ｌ０）｝より小さいとしてもよい。一例において、ＬＣＨＳ／Ｌ０は、０．５≦ＬＣＨＳ／Ｌ０≦２を満たしてよい。これにより、比較例１に比べてＶｏｎおよびｄＶ／ｄｔを低減し、比較例２に比べてＥｏｆｆを低減することができる。
さらに、ＬＣＨＳ／Ｌ０は、１．４５＜ＬＣＨＳ／Ｌ０＜２．５４を満たしてよく、１．８２≦ＬＣＨＳ／Ｌ０＜２．５４を満たしてもよい。これにより、比較例１と比較したＶｏｎおよびｄＶ／ｄｔならびに比較例２と比較したＥｏｆｆの各優位性に加えて、比較例２に比べてｄＶ／ｄｔも低減することができる。
図９は、Ｖｃｅに対するＥｏｆｆを示すシミュレーション結果である。横軸は、ＩＧＢＴがオン時のコレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ．）［Ｖ］を示す。縦軸は、Ｅｏｆｆ［ｍＪ］を示す。図９中の各点は、図５の（Ａ）〜（Ｃ）の各点に対応する。図９において最も下に位置するドットは、比較例１（図５の（Ａ）、ＬＣＨＳ／Ｌ０＝０）に対応する。図９において最も上に位置するドットは、比較例２（図５の（Ｂ）、ＬＣＨＳ／Ｌ０＝２．５４）に対応する。
比較例１に対応するドットと比較例２に対応するドットとの間に位置する６つのドットは、本例（図５の（Ｃ））に対応する。本例の６つのドットのうち、下から上の順に、図８に示したＬＣＨＳ／Ｌ０は大きくなる。なお、各ドットを通過する線分は、各例において、コレクタ層２２の濃度を変化させることでＶｃｅ（ｓａｔ．）を変化させた場合のＥｏｆｆの計算値である。
一般的に、Ｖｃｅ（ｓａｔ．）とＥｏｆｆとはトレード・オフの関係にある。例えば比較例１において、Ｅｏｆｆは相対的に低いが、Ｖｃｅ（ｓａｔ．）は相対的に高い。これに対して、比較例２において、Ｖｃｅ（ｓａｔ．）は相対的に低いが、Ｅｏｆｆは相対的に高い。本例においては、Ｖｃｅ（ｓａｔ．）およびＥｏｆｆを適度に低減することにより、両者のトレード・オフを改善することができる。
図１０は、半導体装置１００の製造方法の一例を示すフローチャートである。まず工程Ｓ１００において、半導体基板１０の上面９２近傍の上面構造を形成する。工程Ｓ１００には、エミッタ領域１２およびベース領域１４を形成するドーパント注入領域形成段階が含まれる。ベース領域１４は、リン等のドーパントを注入して形成してよい。また、工程Ｓ１００には、ドーパント注入領域形成段階の後に各トレンチ部を形成するトレンチ部形成段階が含まれる。また、工程Ｓ１００には、各トレンチ部を覆う層間絶縁膜３８を形成する層間絶縁膜形成段階が含まれる。
次に工程Ｓ１１０において、半導体基板１０および層間絶縁膜３８の上方全体にバリアメタルを形成する。次に工程Ｓ１２０において、半導体基板１０の上面９２からプロトンまたはリンを注入して第２蓄積層６４および第３蓄積層６６を形成する。Ｓ１２０においては、プロトンを注入する飛程を異ならせて、プロトンを複数回注入する。注入したプロトンの一部がドナー化して、第２蓄積層６４および第３蓄積層６６を形成する。この場合、第２蓄積層６４および第３蓄積層６６には、ドーパントとして水素が含まれる。また、工程Ｓ１２０においては、半導体基板１０の下面９４からプロトンを注入してもよい。
プロトンは、リンイオン等に比べて容易に深い位置まで注入することができ、注入位置のばらつきも小さい。プロトンを用いることにより、リンを用いる場合に比べて蓄積層をより容易に形成することができる。また、蓄積層のドーピング濃度分布のピークを急峻に形成できるので、狭い深さ幅を有する蓄積層を容易に形成できる。また、バリアメタルを形成した後に半導体基板１０の上面９２からプロトンを注入することで、プロトンまたは水素が半導体基板１０の上面９２から抜け出てしまうことを抑制することができる。
次に、工程Ｓ１２２において、半導体基板１０の上面９２にレジストを塗布して、当該レジストを予め定められた形状にパターニングする。次に工程Ｓ１２４において、第１蓄積層６２を形成するべく、半導体基板１０にプロトンまたはリンを注入する。本例では、プロトンを注入する。次に工程Ｓ１２６において、リンの場合は８００℃から１０００℃程度、プロトンの場合は３５０℃から４５０℃程度の温度でアニールを行ってリンまたはプロトンを活性化する。本例ではプロトンに対応した範囲の温度でアニールを行う。
次に工程Ｓ１３０において、エミッタ電極５２を形成する。エミッタ電極５２はスパッタリングにより形成してよい。スパッタリングの際、半導体基板１０の温度を３５０℃から４５０℃程度としてよい。そこで、プロトン注入後のアニールを省略して、その代わりに、エミッタ電極５２の形成時にプロトンを活性化させてもよい。なお、工程Ｓ１２０および工程Ｓ１３０の順番は入れ替えてもよい。エミッタ電極５２を形成した後にプロトンを注入することで、プロトンが半導体基板１０の上面から抜け出ることを更に抑制できる。また、エミッタ電極５２を形成した後に、半導体基板１０にヘリウムイオンまたは電子線を照射して、キャリアライフタイムを調整してもよい。
次に工程Ｓ１４０において、半導体基板１０の上面９２と反対側の面を研削して、半導体基板１０の厚みを調整する。半導体基板１０の厚みは、半導体装置１００が有するべき耐圧に応じて設定される。
次に工程Ｓ１５０において、半導体基板１０の下面９４近傍の下面構造を形成する。下面構造とは、例えばコレクタ層２２である。次に、工程Ｓ１６０において、半導体基板１０の下面９４からプロトンを注入して、バッファ層２０を形成する。次に工程Ｓ１７０において半導体基板１０をアニールして、バッファ層２０に注入したプロトンを活性化させる。
バッファ層２０には、深さ位置を異ならせて複数回プロトンを注入してよい。これにより、バッファ層２０の深さ方向におけるドーピング濃度分布には、複数のピークが形成される。バッファ層２０のドーピング濃度分布において、半導体基板１０の下面９４から見て最も深い位置のピーク値は、次に深い位置のピーク値よりも大きい。このような方法により、半導体装置１００を製造することができる。
他の製造方法の例では、第１蓄積層６２のドーパントをリンとしてもよい。この場合、工程Ｓ１００において、ドーパントを注入して第１蓄積層６２を形成してよい。第１蓄積層６２は、比較的浅い位置に形成するので、リンで形成することができる。これに対して第２蓄積層６４および第３蓄積層６６は、比較的に深い位置に形成される。第２蓄積層６４および第３蓄積層６６のドーパントを水素とすることで、第２蓄積層６４および第３蓄積層６６を容易に形成することができ、また、深さ方向の幅を狭くすることができる。
また、他の製造方法では、第２蓄積層６４および第３蓄積層６６の少なくとも一つのドーパントとしてリンを用いてもよい。例えば、第１蓄積層６２に最も近い第２蓄積層６４のドーパントをリンとする。この場合、工程Ｓ１００において、第２蓄積層６４の位置にドーパントを注入してよい。工程Ｓ１００においては、ベース領域１４にリンを注入した後、１０００℃以上１２００℃以下、例えば１１５０℃程度のアニールを３時間程度行ってよい。
次に、第１蓄積層６２および第３蓄積層６６の位置にリンを注入する。このとき、より深い位置に注入するリンイオンの価数を、より高くしてよい。これにより、加速電圧をそれほど向上させなくとも、深い位置にリンイオンを注入することができる。リンを注入した後、ベース領域１４のアニールに比べて、低温かつ短時間のアニールを行う。アニールは、９００℃以上１１００℃以下、例えば１０００℃程度で３０分程度行う。他の工程は、図１０に示した工程と同様である。
図１１Ａは、第１変形例における図２のＹＺ面を示す図である。本例は、第２蓄積層６４がトレンチ部の延伸方向において連続的に設けられる。係る点が第１実施形態と異なる。
図１１Ｂは、第２変形例における図２のＹＺ面を示す図である。本例においては、第１蓄積層６２および第３蓄積層６６が、エミッタ領域１２の少なくとも一部の下には設けられているが、コンタクト領域１５の一部の領域の下方においては設けられない。このように、本例においては、第１蓄積層６２が、複数の第１蓄積領域６２Ｒを含む島状蓄積層である。また、本例においては、第２蓄積層６４がトレンチ部の延伸方向において連続的に設けられる。係る点が第１実施形態と異なる。
図１１Ｃは、第３変形例における図２のＹＺ面を示す図である。本例においては、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６が、エミッタ領域１２の少なくとも一部の下には設けられているが、コンタクト領域１５の一部の領域の下方においては設けられない。このように、本例においては、全ての蓄積層が、複数の蓄積領域を含む島状蓄積層である。
図１１Ａ〜図１１Ｃの例においても、図１〜図１０において説明した有利な効果を享受することができる。なお、各蓄積領域６２Ｒ、６４Ｒおよび６６Ｒの底部領域が上述のＬＣＨＳの長さを有する場合に、上述したＬＣＨＳ／Ｌ０の数値範囲におけるシミュレーション結果と同様の結果が得られるとしてよい。また、図１１Ａ〜図１１Ｃにおいては、蓄積層の数が３つである例を示したが、蓄積層の数が３つ以上の場合に適用してもよい。
図１２は、第２実施形態における図１のＡ‐Ａ断面に対応する斜視図である。本例においては、トランジスタ部７０における２つのダミートレンチ部３０の間のメサ部１９‐２には、蓄積層が設けられない。つまり、本例のトランジスタ部７０のメサ部１９‐２においては、第２蓄積層６４および第３蓄積層６６が設けられないだけではなく、第１蓄積層６２も設けられない。これにより、メサ部１９‐２に第１蓄積層６２を設ける第１実施形態に比べて、ＩＧＢＴのターン・オフ時においてさらに効率的にキャリアを引き抜くことができる。これにより、Ｅｏｆｆを更に低減することができる。本例は、その他の点については、第１実施形態と同じであり、第１実施形態と同じ有利な効果を享受することができる。
図１３は、第３実施形態における半導体装置１００の上面を部分的に示す図である。本例のエミッタ領域１２は、延伸方向と平行に伸びるストライプ形状部分と、配列方向に伸びる部分とを含む。当該配列方向に伸びる部分は、延伸方向において離間して等間隔で複数設けられる。これにより、複数のコンタクト領域１５が、延伸方向において互いに離間して等間隔で設けられる。本例は、係る点において第１実施形態と異なるが、その他の点においては第１実施形態と同じである。
図１４は、第３実施形態のＤ‐Ｄ断面における一例を示す斜視図である。図１４は、図２の斜視図に対応する。本例のメサ部１９‐１においても、複数の蓄積層６０のうち少なくとも一つの蓄積層は、エミッタ領域１２の少なくとも一部の下には設けられるが、コンタクト領域１５の一部の領域の下方においては設けられない。また、メサ部１９‐２には第１蓄積層６２のみが設けられる。当該構成においても、第１実施形態と同じ有利な効果を得ることができる。また、本例と、第１実施形態の変形例（図１１Ａ〜図１１Ｃ）、または、第２実施形態とを組み合わせてもよい。
図１５Ａは、第４実施形態における半導体装置１００の上面を部分的に示す図である。本例においては、ダイオード部８０を明示する。係る点が第１実施形態と異なる。ダイオード部８０は、活性領域においてカソード層８２が設けられる領域に一致する下面９４の領域、または、活性領域において上面９２に対して垂直にカソード層８２を投影した仮想的な領域であってよい。本例のダイオード部８０には、トランジスタ部７０のダミートレンチ部３０が設けられる。
また、本例のトランジスタ部７０において、ダイオード部８０との境界には、複数のダミートレンチ部３０が設けられる。ダイオード部８０のうちトランジスタ部７０側の端部に位置するダミートレンチ部３０と、トランジスタ部７０のうちダイオード部８０側の端部に位置するゲートトレンチ部４０との間におけるトランジスタ部７０の境界領域には、複数のメサ部１９が設けられてよい。境界領域における当該複数のメサ部１９は、１つ以上の境界メサ部１９‐３を含んでよい。本例の境界領域においては、３つのメサ部１９が配置されている。３つのメサ部１９のうち１つはゲートトレンチ部４０に隣接するメサ部１９‐１であり、２つは境界メサ部１９‐３である。
本例の境界メサ部１９‐３は、相対的にダイオード部８０から遠い境界メサ部１９‐３Ａと、相対的にダイオード部８０に近い境界メサ部１９‐３Ｂとを含む。本例の境界メサ部１９‐３Ａは、メサ部１９‐２と同じ構成である。すなわち、当該境界メサ部１９‐３Ａは、不図示のベース領域１４上にコンタクト領域１５を有する。当該コンタクト領域１５は、上面９２に露出する。Ｘ軸方向において境界メサ部１９‐３Ａを挟む２本のトレンチ部は、ダミートレンチ部３０である。そのため、境界メサ部１９‐３Ａに隣接するメサ部１９‐１のエミッタ領域１２は、Ｘ軸方向においてダミートレンチ部３０に接する。一方、相対的にダイオード部８０に近い境界メサ部１９‐３Ｂは、ダイオード部８０のメサ部１９‐４と同様に、ベース領域１４が半導体基板１０の上面９２に露出する。
ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５およびベース領域１４の上方に設けられる。本例のコンタクトホール５４は、ダイオード部８０のメサ部１９‐４における複数のベース領域１４のうち、最もゲート金属層５０に近いベース領域１４の上方には設けられない。本例において、トランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは、延伸方向において同一の長さを有する。
ダイオード部８０のメサ部１９‐４は、上面９２に露出するＰ−型のベース領域１４を有する。コンタクト領域１５は、メサ部１９‐４の上面９２において、延伸方向に沿ってベース領域１４に挟まれるように、上面９２に露出する。なお、ダイオード部８０のメサ部１９は、複数の蓄積層６０を有してよいし、有さなくてもよい。本例では、ダイオード部８０のメサ部１９は、Ｚ軸方向において第１蓄積層６２を１つ有する。また、トランジスタ部７０と同様に、第１蓄積層６２は各ダミートレンチ部３０の間に渡って設けられ、かつ、トレンチ部の延伸方向に延在して設けられる。さらに、第２蓄積層６４および第３蓄積層６６が設けられる場合、第２蓄積層６４および第３蓄積層６６は、各ダミートレンチ部３０の間に渡って設けられ、かつ、トレンチ部の延伸方向においては離散的に設けられてよい。
なお、図示しないが、ベース領域１４の上面近傍であってコンタクトホール５４の下方に、コンタクト領域１５よりも浅いＰ型の高濃度領域を設けてもよい。当該Ｐ型の高濃度領域は、ベース領域１４とエミッタ電極５２とのコンタクト抵抗を低減する。特にプラグを形成する場合に、コンタクト抵抗の低減効果が大きい。
ダイオード部８０のダミートレンチ部３０におけるダミートレンチ導電部３４は、接続部２５および接続部２５上に設けられたコンタクトホール５６を介してエミッタ電極５２に接続してよい。接続部２５は、接続部２１と同じ材料であってよい。コンタクトホール５６は、層間絶縁膜３８に設けられたコンタクトホールである。
図１５Ｂは、図１５ＡのＥ‐Ｅ断面における一例を示す断面図である。Ｅ‐Ｅ断面は、エミッタ領域１２を通るＸＺ断面である。図１５Ｂにおいては、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を追加的に示す。
ダイオード部８０は、ドリフト層１８の下方にバッファ層２０を有する。バッファ層２０は、トランジスタ部７０と共通する層であってよい。また、ダイオード部８０は、バッファ層２０の下方に、Ｎ＋型のカソード層８２を有する。カソード層８２は、トランジスタ部７０のコレクタ層２２と同じ深さ位置に設けられる層であってよい。これにより、ダイオード部８０は、インバータ等の電力変換回路で、他の半導体装置のトランジスタ部７０がターン・オフする時に、逆方向に導通する還流電流を流す還流ダイオード（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ、ＦＷＤ）として機能してよい。
境界メサ部１９‐３Ａおよび境界メサ部１９‐３Ｂの下方には、半導体基板１０の下面９４に露出するコレクタ層２２が設けられる。当該コレクタ層２２は、トランジスタ部７０から延伸するコレクタ層２２であってよい。半導体基板１０は、ダイオード部８０において、下面９４に露出するカソード層８２を備える。境界メサ部１９‐３Ｂの下面９４までコレクタ層２２が延伸しているため、境界メサ部１９‐３Ａに隣接するメサ部１９‐１のエミッタ領域１２と、ダイオード部８０のカソード層８２との距離を確保することができる。また、上述のように当該メサ部１９‐１のエミッタ領域１２は、Ｘ軸方向においてダミートレンチ部３０に接する。以上により、トランジスタ部７０のゲート構造部からドリフト層１８に注入される電子が、ダイオード部８０のカソード層８２に流出するのを防ぐことができる。
さらに、本例においては、カソード層８２が境界メサ部１９‐３Ａの直下まで設けられる場合と比べて、境界メサ部１９‐３Ａのコンタクト領域１５と、ダイオード部８０のカソード層８２との距離も長くすることができる。これにより、ダイオード部８０が導通するときに、ベース領域１４よりも高いドーピング濃度のコンタクト領域１５からカソード層８２への正孔の注入を抑えることができる。
なお、本例のエミッタ領域１２およびコンタクト領域１５を、第２実施形態のようにストライプ形状にしてもよい。この場合に、当該変形に対応して、コンタクトホール５４の形状等は適宜変更してよい。また、本例と、第１実施形態の変形例（図１１Ａ〜図１１Ｃ）、または、第３実施形態とを組み合わせてもよい。
図１６は、図１５Ｂのａ‐ａ断面およびｂ‐ｂ断面におけるドーピング濃度分布の一例を示す図である。ａ‐ａ断面はトランジスタ部７０のメサ部１９‐１における断面であり、ｂ‐ｂ断面はダイオード部８０のメサ部１９‐４における断面である。
トランジスタ部７０における複数の蓄積層６０の各々とダイオード部８０における第１蓄積層６２とにおいて、半導体基板１０の深さ方向におけるドーピング濃度分布は少なくとも１つのピークを有する。蓄積層が半導体基板１０の深さ方向において複数個形成される場合、蓄積層は当該深さ方向のドーピング濃度分布において、複数のピーク（極大値）と、深さ方向において当該複数のピークに挟まれた位置に極小値とを備える。言い換えると、複数の極小値の間の領域を、一つの蓄積層と見なしてよい。一以上の蓄積層の各々は、上面９２または下面９４から不純物を注入することにより形成してよい。
図１６においては、エミッタ領域１２からドリフト層１８の上端近傍までのドーピング濃度分布を示す。図１６のように、ドーピング濃度を示す図の縦軸は対数軸である。縦軸における一つの目盛が１０倍を示している。本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。図１６に示すドーピング濃度は、ドナーおよびアクセプタの濃度差に対応する。
図１６の例では、トランジスタ部７０は、第１蓄積層６２、第２蓄積層６４および第３蓄積層６６を有する。第１蓄積層６２のドーピング濃度をＤ１、第２蓄積層６４のドーピング濃度をＤ２、第３蓄積層６６のドーピング濃度をＤ３とする。ドーピング濃度Ｄ１からＤ３（および後述するＤ４）の値は、ピーク値を用いてよい。
また、それぞれの蓄積層の境界におけるドーピング濃度Ｄｖは、蓄積層のドーピング濃度分布の極小値である。本例においてドーピング濃度Ｄｖは、ドリフト層１８のドーピング濃度Ｄｄより大きい。ドーピング濃度Ｄｖは、ドーピング濃度Ｄ１の１／１０以下であってよく、１／１００以下であってもよい。
複数の蓄積層６０において、それぞれの蓄積層の境界も複数存在してよい。それぞれの蓄積層の境界におけるドーピング濃度の極小値（Ｄｖ）も複数存在してよい。複数のドーピング濃度の極小値（Ｄｖ）は、それぞれ異なる値であってもよい。本例では、２つのドーピング濃度Ｄｖは略同じ値である。複数のドーピング濃度の極小値（Ｄｖ）は、上面側から下面側への深さ方向に沿って、減少してもよい。
ベース領域１４と第１蓄積層６２とのｐｎ接合においては、ベース領域１４のドーパント濃度（本例ではアクセプタ濃度）と第１蓄積層６２のドーパント濃度（本例ではドナー濃度）とが等しくなる。このアクセプタ濃度とドナー濃度が等しくなる位置Ｊ１での、アクセプタ濃度またはドナー濃度をＤｊとする。位置Ｊ１におけるアクセプタ濃度またはドナー濃度Ｄｊは、複数のドーピング濃度の極小値Ｄｖの少なくとも１つより、低くてよい。これにより、ゲート電圧がゲート閾値を越えて電子が流れるときに、電子にとってのインピーダンスがメサ部１９において低くなるので、電子電流がメサ部の中央部に流れやすくできる。
また、位置Ｊ１におけるアクセプタ濃度またはドナー濃度Ｄｊは、複数のドーピング濃度の極小値Ｄｖの少なくとも１つより、高くてもよい。これにより、複数の蓄積層６０の深さ方向に沿った積分濃度が高くなりすぎたとしても、オフ時の電界強度の増加を抑えることができる。
本例のダイオード部８０の各メサ部１９は、１つの蓄積層（第１蓄積層６２）を有する。第１蓄積層６２のドーピング濃度をＤ４とする。ただし、ダイオード部８０の各メサ部１９において、深さ方向に形成された蓄積層の数は、トランジスタ部７０の各メサ部１９において、深さ方向に形成された蓄積層の数よりも少なくてよい。これにより、ダイオード部８０の各メサ部１９における１つ以上の蓄積層の積分濃度を、トランジスタ部７０の各メサ部１９における１つ以上の蓄積層の積分濃度よりも、容易に小さくできる。
ダイオード部８０の蓄積層は、トランジスタ部７０のいずれかの蓄積層と、同一の深さ位置に設けられていてよい。各層の深さ位置とは、当該層のドーピング濃度分布におけるピーク位置であってよい。本例では、トランジスタ部７０の第１蓄積層６２が、ダイオード部８０の第１蓄積層６２と同一の深さ位置に設けられている。なお、同一の深さ位置とは、所定の誤差を有していてよい。例えば、ピークの位置が、当該ピークを含む山形のドーピング濃度分布の半値幅の１０％以内の誤差を有していても、同一の深さ位置と見なしてよい。それぞれの層を同一の深さ位置に形成することで、製造工程を簡略化することが容易となる。
また、ダイオード部８０の蓄積層のドーピング濃度は、トランジスタ部７０において同一の深さに設けられている蓄積層のドーピング濃度と等しくてよい。ここでドーピング濃度とは、当該層におけるドーピング濃度のピーク値であってよい。本例では、第１蓄積層６２のドーピング濃度Ｄ４は、第１蓄積層６２のドーピング濃度Ｄ１と等しい。なお、ドーピング濃度が等しいとは、所定の誤差を有してよい。例えば、ドーピング濃度が１０％以内の誤差を有していても、同一のドーピング濃度とすることができる。
このように、ダイオード部８０の蓄積層の深さ位置およびドーピング濃度を、トランジスタ部７０のいずれかの蓄積層と同一にすることで、ダイオード部８０の蓄積層を、トランジスタ部７０の蓄積層と同一の製造工程で形成できる。このため、製造工程を簡略化できる。
トランジスタ部７０の各メサ部１９における複数の蓄積層６０のうち、いずれかの蓄積層のドーピング濃度は、異なる深さ位置に形成された他の蓄積層のドーピング濃度よりも高くてよい。本例のトランジスタ部７０においては、最も深い位置に設けられた第３蓄積層６６のドーピング濃度Ｄ３は、トランジスタ部７０の他の蓄積層のいずれのドーピング濃度（Ｄ１、Ｄ２）よりも高い。ドーピング濃度Ｄ３は、ドーピング濃度Ｄ１の３倍以上、７倍以下程度であってよい。ドーピング濃度Ｄ１およびＤ２は同一であってよい。
なお、トランジスタ部７０の各メサ部１９における複数の蓄積層６０において、複数のドーピング濃度Ｄｖは、上面９２から深くなるにつれて低くなってよい。ドーピング濃度Ｄｖは、ピーク濃度Ｄ１、Ｄ２、Ｄ３に対して、ドーピング濃度分布の谷に相当する。複数のドーピング濃度の谷の濃度が深さ方向に対して低くなることで、ゲート・コレクタ間における容量を所定の大きさに調節することができる。
一例として、それぞれの蓄積層のドーピング濃度のピーク位置は、深さ方向において等間隔に配置される。他の例では、それぞれの蓄積層のドーピング濃度のピーク位置は、深さ方向において不等間隔に配置されてもよい。なお、トランジスタ部７０において複数の蓄積層６０を設けることで、ゲート導電部４４とコレクタ電極２４との間のターン・オン時の過渡的な容量を増加させることができる。これにより、トランジスタ部７０におけるオン電圧とターン・オフ損失とのトレード・オフを改善しつつ、ターン・オン損失を低減することができる。
ダイオード部８０は、トランジスタ部７０の複数の蓄積層６０のうち、最もドーピング濃度が高い層に対応する蓄積層を有さなくてよい。これにより、ダイオード部８０の蓄積層の積分濃度を、トランジスタ部７０における蓄積層の積分濃度よりも十分低くすることができる。本例のダイオード部８０は、トランジスタ部７０において最も浅い位置に設けられた第１蓄積層６２と同一の深さに位置する蓄積層を有する。ただし、本例のダイオード部８０は、トランジスタ部７０において第２蓄積層６４と同一の深さに位置する蓄積層と、トランジスタ部７０において最も深い位置に設けられた第３蓄積層６６と同一の深さに位置する蓄積層とを有さない。
ダイオード部８０の蓄積層を３つ以上形成する場合は、複数のドーピング濃度Ｄｖは、上面９２から深くなるにつれて低くなってよい。蓄積層を３つ以上形成する場合、上面９２から深くなるにつれて、複数のドーピング濃度Ｄｖは低くなってよい。
図１７は、図１５Ｂのａ‐ａ断面およびｂ‐ｂ断面におけるドーピング濃度分布の他の例を示す図である。本例において、トランジスタ部７０におけるドーピング濃度分布は、図１６の例と同一である。
本例のダイオード部８０も、それぞれのメサ部１９において一つの高濃度層６８を有する。つまり、ベース領域１４およびドリフト層１８の間において、ドリフト層１８よりも高濃度のＮ型のドーピング濃度分布が、１つのピークを有する。ただし、本例の高濃度層６８は、いずれの蓄積層よりも、深さ方向において長い範囲に形成される。高濃度層６８のドーピング濃度Ｄ４は、高濃度層６８の積分濃度が、トランジスタ部７０における１つ以上の蓄積層の積分濃度よりも低くなるように設定される。高濃度層６８のドーピング濃度Ｄ４は、第１蓄積層６２のドーピング濃度Ｄ１よりも低くてよく、高くてもよい。
本例の構成によっても、トランジスタ部７０におけるオン電圧‐オフ損失特性の悪化を抑制しつつ、逆回復特性を改善できる。また、ダイオード部８０における順方向電圧に対する、逆回復時のスイッチング損失と、オン損失とのトレード・オフの悪化を抑制できる。
図１８は、第５実施形態におけるＡ‐Ａ断面の斜視図である。本例のトランジスタ部７０において、Ｘ軸方向における２つのダミートレンチ部３０間の第１距離ＷＥは、Ｘ軸方向におけるダミートレンチ部３０およびゲートトレンチ部４０間の第２距離ＷＭよりも大きい。つまり、メサ部１９‐２のＸ軸方向の長さは、メサ部１９‐１のＸ軸方向の長さよりも大きい。係る点で、上述した第１から第４の実施形態と異なる。
本例において、第１距離ＷＥは、Ｘ軸方向において互いに対向するダミートレンチ３３の側壁間の距離である。また、本例において、第２距離ＷＭは、Ｘ軸方向において互いに対向するダミートレンチ３３の側壁とゲートトレンチ４３の側壁と間の距離である。本例においては、第１距離ＷＥを第２距離ＷＭよりも大きくすることにより、ターン・オフ時において各ダミートレンチ部３０間のコンタクト領域１５からキャリアを効率よく引き抜くことができる。これにより、Ｅｏｆｆを低減することができる。
本実施形態においては、他の実施形態に比べて第２距離ＷＭを小さくしつつも第１距離ＷＥを大きくする。本実施形態においては、トレンチ間の距離の合計（即ち、Ｘ軸方向におけるメサ部１９の長さの合計）は一定としながら、２つのダミートレンチ部３０間の距離を大きくし、かつ、ダミートレンチ部３０およびゲートトレンチ部４０間を小さくすることができる。本実施形態においては、第１から第４実施形態に比べて、ターン・オン時のゲート充電（即ち、ゲート‐エミッタ間の充電Ｑｇ）は増加しない。本例においても、ＶｏｎおよびＥｏｆｆのトレード・オフを改善することができる。なお、本例と、第１から第４実施形態の一以上を組み合わせてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・半導体基板、１１・・ウェル領域、１２・・エミッタ領域、１４・・ベース領域、１５・・コンタクト領域、１８・・ドリフト層、１９・・メサ部、２０・・バッファ層、２１・・接続部、２２・・コレクタ層、２４・・コレクタ電極、２５・・接続部、３０・・ダミートレンチ部、３２・・ダミートレンチ絶縁膜、３３・・ダミートレンチ、３４・・ダミートレンチ導電部、３８・・層間絶縁膜、４０・・ゲートトレンチ部、４２・・ゲート絶縁膜、４３・・ゲートトレンチ、４４・・ゲート導電部、４８・・ゲートランナー、４９・・コンタクトホール、５０・・ゲート金属層、５２・・エミッタ電極、５４、５６・・コンタクトホール、６０・・複数の蓄積層、６２・・第１蓄積層、６２Ｒ・・第１蓄領域、６４・・第２蓄積層、６４Ｒ・・第２蓄積領域、６６・・第３蓄積層、６６Ｒ・・第３蓄積領域、６８・・高濃度層、７０・・トランジスタ部、８０・・ダイオード部、８２・・カソード層、８７・・正孔高濃度領域、９２・・上面、９４・・下面、１００・・半導体装置、１０１、１０２、１０３、１０４・・波形

Claims (10)

  1. トランジスタ領域を含む半導体基板を有する半導体装置であって、
    前記半導体基板は、前記トランジスタ領域において、
    予め定められた方向に延伸する複数のトレンチ部と、
    前記複数のトレンチ部における隣接する２つのトレンチ部の間に各々設けられたメサ部と、
    前記メサ部の下方に設けられた第１導電型のドリフト層と
    を備え、
    前記複数のトレンチ部は、
    ゲート導電部を有し、前記ゲート導電部にゲート電位が供給されるゲートトレンチ部と、
    ダミートレンチ導電部を有し、前記ダミートレンチ導電部にエミッタ電位が供給されるダミートレンチ部と
    を含み、
    前記メサ部は、
    前記ドリフト層よりもドーピング濃度が高く、少なくとも一部が前記半導体基板の上面に位置する第１導電型のエミッタ領域と、
    少なくとも一部が前記半導体基板の上面に位置する第２導電型のコンタクト領域と、
    前記エミッタ領域および前記コンタクト領域よりも下方に設けられ、前記ドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有する、蓄積層と
    を有し、
    前記ゲートトレンチ部に隣接する前記メサ部において前記半導体基板の前記上面から下面への深さ方向に設けられる前記蓄積層の数は、２つの前記ダミートレンチ部間の前記メサ部において前記深さ方向設けられる前記蓄積層の数よりも多い
    半導体装置。
  2. ２つの前記ダミートレンチ部の間の前記メサ部には、前記蓄積層が設けられない
    請求項１に記載の半導体装置。
  3. ２つの前記ダミートレンチ部の間の前記メサ部には、１つの前記蓄積層が設けられる
    請求項１に記載の半導体装置。
  4. 前記エミッタ領域と前記コンタクト領域とは、前記予め定められた方向において交互に設けられ、
    前記ゲートトレンチ部に隣接する前記メサ部は、複数の蓄積層を有し、
    前記複数の蓄積層のうち少なくとも一つの蓄積層は、前記エミッタ領域の少なくとも一部の下には設けられるが、前記コンタクト領域の一部の領域の下方においては設けられない
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記少なくとも一つの蓄積層は、複数の前記コンタクト領域における各々の一部の領域の下方においては設けられない
    請求項４に記載の半導体装置。
  6. 前記少なくとも一つの蓄積層は、前記ドリフト層の第１導電型のドーピング濃度よりも高い第１導電型のドーピング濃度を有する複数の蓄積領域であって、前記深さ方向に直交する平面において各々離散的に設けられた前記複数の蓄積領域を含む、島状蓄積層であり、
    前記複数の蓄積領域の各々は、前記エミッタ領域の少なくとも一部の下には設けられるが、前記コンタクト領域の一部の領域の下方においては設けられずに離間し、
    前記深さ方向において最も前記上面に近い蓄積層以外の全ての蓄積層は、前記島状蓄積層である
    請求項５に記載の半導体装置。
  7. 前記メサ部は、前記コンタクト領域よりも低い第２導電型のドーピング濃度を有するベース領域をさらに有し、
    前記エミッタ領域は、前記半導体基板の内部において、前記コンタクト領域に直接接せず、かつ、前記ベース領域と直接接する底部領域を有し、
    前記予め定められた方向における前記複数の蓄積領域の各々の長さは、前記予め定められた方向における前記底部領域の長さよりも長い
    請求項６に記載の半導体装置。
  8. 前記メサ部は、前記コンタクト領域よりも低い第２導電型のドーピング濃度を有するベース領域をさらに有し、
    前記エミッタ領域は、前記半導体基板の内部において、前記コンタクト領域に直接接せず、かつ、前記ベース領域と直接接する底部領域を有し、
    前記予め定められた方向における前記複数の蓄積領域の各々の長さは、前記予め定められた方向における前記底部領域の長さよりも短い
    請求項６に記載の半導体装置。
  9. 前記予め定められた方向における前記複数の蓄積領域の各々の長さをＬＣＨＳとし、前記エミッタ領域の前記予め定められた方向における前記底部領域の長さをＬ０とした場合に、前記ＬＣＨＳおよび前記Ｌ０は、
    ０．５≦ＬＣＨＳ／Ｌ０≦２
    を満たす
    請求項７または８に記載の半導体装置。
  10. 前記トランジスタ領域において、前記予め定められた方向と直交する方向における２つの前記ダミートレンチ部間の第１距離は、前記予め定められた方向と直交する方向における前記ダミートレンチ部および前記ゲートトレンチ部間の第２距離よりも大きい
    請求項１から９のいずれか一項に記載の半導体装置。
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