CN104995738A - 半导体装置 - Google Patents

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Abstract

在n-漂移层(2)的表面层设置有台面状的第一p基区(11)、第二p基区(12)和浮置p区(13)。第一p基区(11)与浮置p区(13)由第一沟槽(5)分离。第二p基区(12)通过第二沟槽(15)与浮置p区(13)分离。第一p基区(11)、第二p基区(12)与发射电极(9)导电连接。浮置p区(13)与发射电极(9)电绝缘而处于浮置状态。在第一沟槽(5)的内部隔着第一栅绝缘膜(6)设置有第一栅电极(7)。在第二沟槽(15)的内部隔着第二栅绝缘膜(16)设置有发射极电位的第二栅电极(17)。由此，能够提高导通动作时的di/dt控制性。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
在功率变换装置的低耗电化发展过程中，对在功率变换装置中起核心作用的功率器件的低耗电化的期望很高。在该功率器件中，能够根据电导率调制效应实现低导通电压，且能够根据对绝缘栅施加电压容易地控制电流的电压驱动型的绝缘栅双极型晶体管(IGBT：Insulated Gate Bipolar Transistor)的使用趋于稳定。作为该IGBT，众所周知有平面栅型IGBT和沟槽栅型IGBT。
平面栅型IGBT具有由设置在基板正面上的栅电极构成的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构。沟槽栅型IGBT具有在设置于基板正面侧的沟槽的内部埋入作为控制电极起作用的栅电极(以下，称为沟槽栅)而形成的MOS栅结构。就沟槽栅型IGBT而言，由于沿沟槽的两侧壁形成有沟道，所以沟道密度比沿基板正面形成有沟道的平面栅型IGBT大，导通电压低。因此，近年来，沟槽栅型IGBT的应用领域不断增多。
对于通常的沟槽栅型IGBT的构成，将以在与沟槽排列方向(以下称为宽度方向)垂直的方向(附图的深度方向，以下称为长度方向)延伸的带状的平面布局配置沟槽栅的n沟道型IGBT作为示例进行说明。图7是表示通常的沟槽栅型IGBT的结构的剖面图。图7中示出将通常的沟槽栅型IGBT的沟槽栅沿宽度方向横剖的剖面。如图7所示，在成为p+集电区101的p+半导体基板的正面上层积n-漂移层102而构成的硅基板(半导体芯片)的正面侧(n-漂移层102侧)设置有p层103。
在p层103的内部选择性地设置有n+发射区104。还设置有始于n+发射区104的表面，沿深度方向贯穿n+发射区104和p层103而到达n-漂移层102的沟槽105。在沟槽105的内部隔着栅绝缘膜106而设置有栅电极107。栅电极107通过覆盖栅电极107的上部的层间绝缘膜108而与发射电极109电绝缘。发射电极109借由设置在层间绝缘膜108的接触孔与后述的p基区111和n+发射区104进行导电接触。
p层103通过多个沟槽105被分割为设置n+发射区104的p区(p基区)111和未设置n+发射区104的浮置电位的p区(以下称为浮置p区)112。浮置p区112通过覆盖p层103的表面的层间绝缘膜108与发射电极109电绝缘。此外，浮置p区112通过与n-漂移层102之间的pn结而与n-漂移层102电绝缘，并且，通过栅绝缘膜106与栅电极107绝缘。在p+半导体基板的背面设置有集电极110。
以下，对沟槽栅型IGBT从截止状态转变为导通状态的导通时的动作进行说明。通常，发射电极109处于接地状态或者施加有负电压的状态。集电极110处于施加有正电压的状态。这样，即使在对集电极110施加了比发射电极109高的电压的状态下，当从栅极驱动电路(未图示)经由栅极电阻施加于栅电极107的电压比阈值低时，p基区111与n-漂移层102之间的pn结被反向偏置，因此在发射极-集电极间没有电流流通。即，IGBT维持截止状态。
另一方面，在从栅极驱动电路经由栅极电阻对栅电极107施加了超过阈值的电压的情况下，在开始在栅电极107积累电荷的同时，p基区111的隔着栅绝缘膜106与栅电极107相对的区域反转为n型而形成沟道区。由此，从发射电极109发出的电子通过由n+发射区104和沟道区构成的n型区而注入n-漂移层102。通过将电子注入到n-漂移层102，从而p+集电区101与n-漂移层102之间的pn结被正向偏置，并从集电极110向n-漂移层102注入空穴(hole)，因此，在发射极-集电极间有电流流通。即，IGBT处于导通状态。在该导通状态的发射电极109与集电极110之间的电压降为导通电压。
以下，对沟槽栅型IGBT从导通状态转变为截止状态的关断时的工作进行说明。通过将对栅电极107施加的电压(发射电极109与栅电极107之间的电压)设为阈值以下，从而积累于栅电极107的电荷经由栅极电阻向栅极驱动电路放电。此时，由于p基区111的反转为n型的部分恢复成p型，沟道区消失，所以成为不从发射电极109向n-漂移层102提供电子。由此，也变成为不从集电极110向n-漂移层102提供空穴，因此，积累在n-漂移层102内的电子和空穴分别流向集电极110和发射电极109，或通过复合而消失，从而成为在发射极-集电极间没有电流流通。即，IGBT成为截止状态。
为了使该沟槽栅型IGBT的导通电压进一步下降而提出了各种结构。例如，已知有具备接近二极管的导通电压的极限特性的被称为IEGT(InjectionEnhanced Gate Bipolar Transistor：注入增强栅双极型晶体管)的IGBT(例如，参照下述专利文献1(图101))。IEGT通过利用绝缘膜将n+发射区和p基区的表面的一部分覆盖，而使利用绝缘膜覆盖的部分与发射电极不接触，从而通过减少n+发射区和p基区与发射电极的接触面积来提高电子注入增强(IE：Injection Enhanced)效果。
IEGT的工作基本上与上述沟槽栅型IGBT相同，但是，在IEGT中，在n+发射区和p基区的表面被绝缘膜覆盖的部分中，积累在p基区附近的n-漂移层的空穴难以流向发射电极，而在该部分蓄积有空穴。因此，IEGT能够将n-漂移层的载流子浓度分布提高到接近二极管的载流子浓度分布的状态，能够将导通电压设置得比通常的沟槽栅型IGBT低。
然而，对于功率变换装置所使用的功率器件，除了低导通电压以外，还要求高速开关特性，高速开关特性的改善也成为重要的课题之一。在IEGT中，由于难以流向发射电极，所以开关特性比通常的沟槽栅型IGBT差。此外，沟槽栅型IGBT和IEGT由于高密度地配置沟槽栅结构，所以栅极-发射极间的电容也变大。如上所述，在IGBT的开关工作中，需要在从截止状态向导通状态转换时将电荷充电到栅极-发射极间的电容，在从导通状态向截止状态过渡时将积累在栅极-发射极间的电容的电荷放电。
因此，在栅极-发射极间的电容大的情况下，在开关工作时电荷向栅极-发射极间的电容的充放电时间增大，并且开关损耗也增大，由此，存在功率器件的工作损耗增大的问题。功率器件的工作损耗是由导通电压确定的稳态损耗和开关的导通工作与截止工作时产生的开关损耗的总和。因此，使导致开关损耗的栅极-发射极间的电容减小成为重要的课题。作为解决了这样的问题的IGBT，提出有如图7所示具备通过层间绝缘膜108与发射电极109电绝缘的浮置p区112的IGBT(例如，参照下述专利文献2(图1))。
在下述专利文献2中，通过设置浮置p区112，从而在导通状态时从集电极侧注入到n-漂移层102的空穴变得难以流向发射电极109。由此在浮置p区112积累空穴，将n-漂移层102的载流子浓度分布提高到接近二极管的载流子浓度分布的状态。此外，在下述专利文献2中，通过不在浮置p区112设置不作为控制电极而起作用的沟槽栅结构来降低栅极-发射极间的电容，从而实现充放电时间的缩短和开关损耗的降低。
此外，作为促进关断时的在芯片周围区域的残留载流子的排出、使关断耐受量得到了提高的IGBT，提出了一种装置，具备：作为半导体基板而形成于分离结构的外侧的周围扩散区；具备形成于元件区内，被绝缘的沟槽栅分割，并在表面部具有发射区的基区，和与发射区及基区连接的发射电极的多个单元结构；与单元结构相邻并作为在表面部与发射电极连接，且不具有发射区的基区的虚拟基区；以及将周围扩散区与发射电极电连接的连接部(例如，参照下述专利文献3)。下述专利文献2、3的IGBT具备被作为控制电极而起作用的沟槽栅夹持的浮置状态的台面区。
现有技术文献
专利文献
专利文献1：日本特开平5-243561号公报
专利文献2：日本特开2001-308327号公报
专利文献3：日本特开2006-5248号公报
非专利文献
非专利文献1：M.Yamaguchi等8位，IEGT Design Criterion for ReducingEMI Noise，Proceedings of 2004International Symposium on PowerSemiconductor Devices&ICs，2004年5月，p.115-118
非专利文献2：Y.Onozawa等6位，Development of the next 1200Vtrench-gate FS-IGBT featuring lower EMI noise and lower switching loss，Proceedings of the 19th International Symposium on Power SemiconductorDevices&ICs，(济州岛)，2007年5月27日-30日，p.13-16
发明内容
技术问题
然而，报道了作为如上述专利文献1～3所示的具备浮置p区112的IGBT共通的问题，导通动作特性具有改善的余地(例如，参照上述非专利文献1、2)。在具备浮置p区112的IGBT中，导通动作时在浮置p区112积累有过剩的空穴，浮置p区112的电位上升。输入电容通过由该电位上升而产生的位移电流(＝C·dV/dt、C：栅绝缘膜106的电容(反馈电容)、dV/dt：集电极电压的时间变化率)而被充电，栅极电压升高，因此导通动作时的开关速度变快。通常，通过对栅电极107串联地加入栅极电阻来控制开关速度(集电极电流的电流变化率di/dt)，但是在具备浮置p区112的IGBT中，存在即使增大栅极电阻也无法将导通动作时的开关速度减慢为预定值的问题。
本发明为了解决上述现有技术的问题，目的在于提供一种导通动作时的di/dt控制性高的半导体装置。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体装置具有如下特征。在第一导电型的第一半导体层上设置有第二导电型的第二半导体层。在上述第二半导体层的相对于上述第一半导体层侧相反一侧的表面层选择性地设置有第一导电型的第三半导体层。在上述第三半导体层的内部选择性地设置有第二导电型的第四半导体层。第一沟槽贯穿上述第三半导体层和上述第四半导体层而到达上述第二半导体层。在上述第二半导体层的相对于上述第一半导体层侧相反一侧的表面层选择性地设置有第一导电型的第五半导体层。上述第五半导体层通过上述第一沟槽与上述第三半导体层分离。第二沟槽贯穿上述第五半导体层而到达上述第二半导体层。在上述第五半导体层的内部设置有第一导电型的第六半导体层。上述第六半导体层通过上述第二沟槽与上述第五半导体层分离。发射电极与上述第三半导体层、上述第四半导体层和上述第六半导体层导电连接。此外，上述发射电极与上述第五半导体层电绝缘。集电极与上述第一半导体层导电连接。在上述第一沟槽的内部隔着第一栅绝缘膜设置有第一栅电极。在上述第二沟槽的内部隔着第二栅绝缘膜设置有第二栅电极。上述第二栅电极与上述发射电极电连接。
此外，本发明的半导体装置的特征在于，在上述发明中，上述第六半导体层的宽度比上述第三半导体层的宽度窄。
此外，本发明的半导体装置的特征在于，在上述发明中，上述第一沟槽被配置为带状，上述第三半导体层和上述第五半导体层与上述第一沟槽的带延伸的方向平行地呈直线状延伸。
此外，本发明的半导体装置的特征在于，在上述发明中，上述第二沟槽与上述第一沟槽的带延伸的方向平行地呈直线状配置，上述第六半导体层与上述第一沟槽的带延伸的方向平行地呈直线状延伸。
此外，本发明的半导体装置的特征在于，在上述发明中，上述第六半导体层在上述第一沟槽的带延伸的方向以预定间隔配置有多个，上述第二沟槽以分别包围多个上述第六半导体层的方式配置。
此外，本发明的半导体装置，在上述发明中，还具有如下特征。第三沟槽，贯穿在上述第一沟槽与上述第二沟槽之间的上述第五半导体层而到达上述第二半导体层。在上述第三沟槽的内部隔着第三栅绝缘膜设置有第三栅电极。上述第三栅电极与上述发射电极电连接。并且，上述第五半导体层的被上述第一沟槽和上述第三沟槽所夹的部分的宽度比上述第三半导体层的宽度窄。
此外，本发明的半导体装置的特征在于，在上述发明中，上述第五半导体层的上述第一沟槽侧的部分的深度比上述第五半导体层的上述第二沟槽侧的部分的深度深，通过上述第五半导体层的上述第一沟槽侧的部分覆盖上述第一沟槽的上述第五半导体层侧的底面角部。
此外，本发明的半导体装置，在上述发明中，还具有如下特征。第四沟槽，贯穿在上述第一沟槽与上述第二沟槽之间的上述第五半导体层而到达上述第二半导体层。在上述第四沟槽的内部隔着第四栅绝缘膜设置有第四栅电极。上述第四栅电极与上述发射电极电连接。并且，上述第四沟槽与上述第二沟槽之间的距离比上述第四沟槽与上述第一沟槽之间的距离宽。
此外，本发明的半导体装置的特征在于，在上述发明中，还具备：在相邻的上述第一沟槽间，设置在上述第三半导体层与上述第二半导体层之间的杂质浓度比上述第二半导体层高的第二导电型的第七半导体层。
根据上述发明，能够沿第二沟槽的内壁形成用于在导通动作时使积累在浮置状态的第五半导体区的过剩的空穴流向发射电极的电流通路。由此，能够抑制通过在导通动作时在第五半导体区积累过剩的空穴而产生的位移电流经由第一栅绝缘膜流入第一栅电极，从而能够抑制栅极电压的提高
技术效果
根据本发明的半导体装置，具有能够提供导通动作时的di/dt控制性高，开关时间短的半导体装置的效果。
附图说明
图1是表示实施方式一的半导体装置的结构的剖面图。
图2是表示实施方式二的半导体装置的结构的剖面图。
图3是表示实施方式三的半导体装置的结构的剖面图。
图4是表示实施方式四的半导体装置的结构的立体图。
图5是表示实施方式五的半导体装置的结构的剖面图。
图6是表示实施方式六的半导体装置的结构的剖面图。
图7是表示通常的沟槽栅型IGBT的结构的剖面图。
图8是表示实施方式七的半导体装置的结构的剖面图。
图9是表示实施方式八的半导体装置的结构的剖面图。
图10是表示实施方式九的半导体装置的结构的剖面图。
图11是表示比较例的半导体装置的结构的剖面图。
图12是表示导通动作损耗与反向恢复dV/dt的消长关系的特性图。
符号说明
1：p+集电区
2：n-漂移层
3：p层
4：n+发射区
5：第一沟槽
6：第一栅绝缘膜
7：第一栅电极
8：层间绝缘膜
9：发射电极
10：集电极
11：第一p基区
12：第二p基区
13、23：浮置p区
15：第二沟槽
16：第二栅绝缘膜
17：第二栅电极
18：第二接触孔
具体实施方式
以下，参照附图详细说明本发明的半导体装置的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。此外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式一)
对于实施方式一的半导体装置的结构，将以在与沟槽排列方向(宽度方向)垂直的方向(长度方向)延伸的带状配置沟槽栅的n沟道型IGBT作为示例进行说明。图1是表示实施方式一的半导体装置的结构的剖面图。图1中示出将沟槽栅沿宽度方向横剖的剖面(图2、3、5中也同样)。如图1所示，实施方式一的半导体装置具备在导通状态时电流流通的活性区和缓和半导体芯片的正面侧的电场并保持耐压的终端结构部(未图示)。
在活性区中，在成为p+集电区(第一半导体层)1的p+半导体基板的正面上层积n-漂移层(第二半导体层)2而构成的半导体芯片的正面(n-漂移层2的相对于p+集电区1侧相反一侧的面)的表面层设置有p层3。在p层3的内部相对于p+集电区1侧相反一侧的表面层选择性地设置有n+发射区(第四半导体层)4。还设置有始于n+发射区4的表面，贯穿n+发射区4和p层3而到达n-漂移层2的沟槽(以下称为第一沟槽)5。
第一沟槽5例如以带状的平面布局配置。在第一沟槽5的内部，沿第一沟槽5的内壁设置第一栅绝缘膜6，并在第一栅绝缘膜6的内侧设置有例如由多晶硅(poly-Si)构成的第一栅电极7(沟槽栅)。第一栅电极7作为控制电极而起作用。p层3被第一沟槽5分隔为设置有n+发射区4的p区(以下称为第一p基区(第三半导体层))11和未设置n+发射区4的p区13。
未设置n+发射区4的p区(以下称为浮置p区(第五半导体层))13与后述的发射电极9电绝缘，处于浮置状态。第一p基区11和浮置p区13在相邻的第一沟槽5间以平行于与第一沟槽5排列方向垂直的方向(长度方向)地呈直线状延伸。第一p基区11和浮置p区13在第一沟槽5排列方向(宽度方向)例如交替地重复配置。第一p基区11与发射电极9导电连接，在第一p基区11的沿第一沟槽5的侧壁的部分形成有在导通状态时作为主电流的电流通路的n型反转层(沟道)。
在浮置p区13的内部设置有在深度方向贯穿浮置p区13而到达n-漂移层2的沟槽(以下称为第二沟槽)15。第二沟槽15例如与第一沟槽5的长度方向平行地呈直线状配置。此外，第二沟槽15例如在相邻的第一沟槽5之间的中央附近被配置2个以上。在第二沟槽15的内部，沿第二沟槽15的内壁设置有第二栅绝缘膜16，并在第二栅绝缘膜16的内侧设置有例如由多晶硅构成的第二栅电极17。第二栅电极17在例如芯片外周附近(未图示)与发射电极9电接触而成为发射极电位。
在浮置p区13的内部设置有通过第二沟槽15而与浮置p区13分离的p区(以下称为第二p基区(第六半导体层))12。具体来说，通过以夹在在相邻的第二沟槽15间的方式配置第二p基区12，从而使第二p基区12与浮置p区13分离。第二p基区12与第二沟槽15的延伸方向平行地呈直线状延伸。图1中示出在相邻的第一沟槽5间的中央附近配置了两个第二沟槽15的情况。第二p基区12与发射电极9导通连接，作为在导通动作时将积累在浮置p区13的空穴向发射电极9引出的空穴抽取装置发挥功能。后述有关第二p基区12和第二沟槽15的优选条件。
浮置p区13通过第一栅绝缘膜6与第一栅电极7绝缘，并且通过第二栅绝缘膜16与第二栅电极17绝缘。此外，浮置p区13通过与n-漂移层2之间的pn结而与n-漂移层2电绝缘。通过设置浮置p区13，从而在导通状态时从集电极侧注入到n-漂移层2的空穴变得难以流向发射电极9，能够将n-漂移层2的载流子浓度分布提高到接近二极管的载流子浓度分布的状态(IE效果)，因此能够降低导通电压。
这样，p层3通过第一沟槽5和第二沟槽15被分割为台面状的第一p基区11、第二p基区12和浮置p区13。层间绝缘膜8覆盖第一栅电极7的上部、第二栅电极17的上部和浮置p区13的表面。发射电极9借由设置于层间绝缘膜8的第一接触孔与第一p基区11和n+发射区4导电接触，并借由设置于层间绝缘膜8的第二接触孔与第二p基区12导电接触。第一接触孔、第二接触孔，例如以在第一沟槽、第二沟槽的长度方向延伸的带状设置。
此外，发射电极9通过层间绝缘膜8与第一栅电极7和浮置p区13电绝缘。在发射电极9的表面上设置有例如由氮化硅膜(Si3N4膜)和/或非晶硅膜构成的钝化保护膜(未图示)。p+半导体基板的背面(半导体芯片的背面)与集电极10导电连接。终端结构部以包围活性区的周围的方式设置。在终端结构部中，在半导体芯片的正面侧设置有例如由保护环和/或场板等构成的耐压结构(未图示)。
以下，对实施方式一的半导体装置的工作进行说明。由于实施方式一的半导体装置进行从截止状态转变为导通状态的导通时和从导通状态转变为截止状态的关断时的工作与上述现有的沟槽栅型IGBT(参照图7)相同，所以省略说明。在实施方式一的半导体装置中，通过在浮置p区13的内部设置通过第二沟槽15而与浮置p区13电绝缘的发射极电位的第二p基区12，并且在第二沟槽15的内部隔着第二栅绝缘膜16设置发射极电位的第二栅电极17，从而能够比现有的沟槽栅型IGBT进一步提高导通动作时的di/dt控制性。其理由如下。
在导通动作时在浮置p区13积累过剩的空穴，而使浮置p区13的电位相对于第二栅电极17的电位(发射极电位)升高时，由于第二沟槽15的内部的第二栅绝缘膜16被反向偏置，所以在n-漂移层2的沿第二沟槽15的内壁的部分形成有连接浮置p区13与第二p基区12的p型反转层(以下称为p型反转层，未图示)。由此，积累在浮置p区13的过剩的空穴经过p型反转层和第二p基区12流向发射电极9。由于浮置p区13的电位变得越高，成为用于引出(空穴抽取)积累在浮置p区13的空穴的电流通路的p型反转层的杂质浓度变得越高，所以从浮置p区13引出空穴的效果变得越好。由此，能够抑制浮置p区13的电位上升，因此能够抑制栅极电压的升高。此外，由于空穴电流在浮置p区13变得不集中，所以也能够抑制第一沟槽5的底面附近的电位上升。另一方面，在稳定导通状态，不会形成连接浮置p区13与第二p基区12的p型反转层。因此，能够抑制积累在浮置p区13的空穴流出，能够将n-漂移层2的载流子浓度分布维持在接近二极管的载流子浓度分布的状态。由此，能够实现与未设置第二p基区12时相同程度的低导通电压。
以下，对第二p基区12和第二沟槽15的优选条件进行说明。第二p基区12的宽度方向的宽度(以下，简称为宽度)可以比第一p基区11的宽度窄，优选地，可以基于设计基准(design rule)所规定的最小尺寸尽可能地减小。其理由如下。是因为在相邻的第二沟槽15间，n-漂移层2的未形成p型反转层的部分成为在导通动作时对引出积累在浮置p区13的空穴没有贡献的区域。因此，通过尽可能减小第二p基区12的宽度，将对抽取空穴没有贡献的区域的面积减少的部分增加到浮置p区13的面积，从而能够提高IE效果，能够降低导通电压。此外，是因为在稳定导通状态时，由于变得难以引出积累在浮置p区13的空穴，所以能够进一步实现低导通电压化。具体来说，第二p基区12的宽度例如可以为1μm以下，优选为0.5μm以下。
此外，第二p基区12的杂质浓度和深度可以根据设计条件而进行各种变更，例如，可以考虑导通动作时的di/dt控制性、低导通电压和耐压等的相互关系来进行设定。具体来说，第二p基区12的杂质浓度和深度可以分别为与第一p基区11的杂质浓度和深度大致相同的程度。此时，能够在同一条件下同时形成第一p基区11和第二p基区12，从而能够简化制造工序。也可以在同一条件下同时形成第一p基区11、第二p基区12和浮置p区13。此外，例如通过将第二p基区12的杂质浓度设为与第一p基区11的杂质浓度相同的程度，从而能够在整个活性区维持大致相同程度的耐压。具体来说，第二p基区12的杂质浓度最大值例如可以为1×1017/cm3左右。此外，为了形成第二p基区12而向n-漂移层2注入的p型杂质的剂量例如可以为1×1013/cm2左右。
此外，通过使第二p基区12的深度比第二沟槽15的深度浅，从而第二沟槽15的从第二p基区12与n-漂移层2的接触面向集电极侧突出的部分的长度变长，因此在稳定导通状态时，变得难以抽取积累在浮置p区13的空穴，因此能够进一步实现低导通电压化。此外，也可以在第二p基区12的内部选择性地设置n区，只要能够避免耐压下降，也可以代替第二p基区12而沿第二沟槽15的内壁以杂质浓度低至形成p型反转层的程度设置n区。即使在这种情况下，在稳定导通状态时，也难以引出积累在浮置p区13的空穴，因此能够进一步实现低导通电压化。当在第二p基区12的内部选择性地设置n区时，可以在第二p基区12的从中间附近向集电极侧设置该n区。其理由是因为当在第二p基区12的发射极侧选择性地设置了n区时，由p+集电区1、n-漂移层2、第二p基区12和该n区构成的晶体闸流管有可能导通而闩锁。
第二沟槽15的深度也可以为与第一沟槽5的深度相同的程度。此时，由第二沟槽15、第二栅绝缘膜16和第二栅电极17构成的沟槽栅结构成为与由第一沟槽5、第一栅绝缘膜6和第一栅电极7构成的沟槽栅结构大致相同的结构。因此，可以使用通常的MOS栅结构的形成方法同时形成由第一沟槽5、第一栅绝缘膜6和第一栅电极7构成的沟槽栅结构和由第二沟槽15、第二栅绝缘膜16和第二栅电极17构成的沟槽栅结构，从而能够简化制造工序。
此外，第二沟槽15的深度也可以比第一沟槽5的深度深。其理由是因为第二沟槽15的从第二p基区12与n-漂移层2之间的接触面向集电极侧突出的部分的长度越长，在稳定导通状态时，越难以引出积累在浮置p区13的空穴，因此能够进一步实现低导通电压化。具体来说，第二沟槽15的深度例如可以为5μm以上且10μm以下程度。此外，第二沟槽15的宽度例如可以为2μm以上且3μm以下程度。
如以上说明，根据实施方式一，通过在浮置p区的内部设置通过第二沟槽与浮置p区分离的发射极电位的第二p基区，并且，在第二沟槽的内部设置发射极电位的第二栅电极，从而形成用于在导通动作时使积累在浮置p区的过剩的空穴流向发射电极的电流通路，从而能够将积累在浮置p区的过剩的空穴向发射电极排出。因此，能够防止浮置p区的电位上升，抑制栅极电压的升高。因此，由于能够例如与以往同样地利用栅电阻等控制导通动作时的开关速度，所以能够实现导通动作时的di/dt控制性高的半导体装置。
(实施方式二)
以下，对实施方式二的半导体装置的结构进行说明。图2是表示实施方式二的半导体装置的结构的剖面图。实施方式二的半导体装置与实施方式一的半导体装置的不同之处在于浮置p区23的深度比第一沟槽5和第二沟槽15的深度深。浮置p区23覆盖第一沟槽5的浮置p区23侧的底面角部，并且，覆盖第二沟槽15的浮置p区23侧的底面角部。这样的浮置p区23可以与例如构成终端结构部的保护环(未图示)同时形成。
如以上说明，根据实施方式二，能够得到与实施方式一同样的效果。此外，根据实施方式二，由于能够缓和第一沟槽、第二沟槽的底面附近的电场，所以能够提高耐压。
(实施方式三)
以下，对实施方式三的半导体装置的结构进行说明。图3是表示实施方式三的半导体装置的结构的剖面图。实施方式三的半导体装置与实施方式一的半导体装置的不同之处在于，第二p基区12与发射电极9的接触(电接触)以及第二栅电极17与发射电极9的接触在同一位置进行。
具体来说，第二栅电极17的上表面没有被层间绝缘膜8覆盖。设置在层间绝缘膜8的第二接触孔18比第二p基区12的宽度宽，在第二接触孔18处露出有第二栅电极17和第二p基区12。发射电极9借由第二接触孔18与第二栅电极17和第二p基区12导电接触。这样，通过将第二p基区12和第二栅电极17借由同一第二接触孔18与发射电极9导电接触，从而即使在第二p基区12的宽度尽可能小的情况下也能够提高半导体装置的可靠性。其理由如下。
是因为在第二接触孔18与第二p基区12的宽度为相同程度的情况下，越减小第二p基区12的宽度，在层间绝缘膜8形成第二接触孔18时就越要求高的定位精度和蚀刻精度。对此，在实施方式三中，由于第二接触孔18的宽度比第二p基区12的宽度宽，所以即使第二接触孔18的形成位置和/或第二接触孔18的宽度产生稍许偏差，也能够比第二接触孔18与第二p基区12的宽度为相同程度的情况更高精度地在第二接触孔18处露出第二p基区12。因此，能够比第二接触孔18与第二p基区12的宽度为相同程度的情况更可靠地使第二p基区12和发射电极9导电接触。
如以上说明，根据实施方式三，能够得到与实施方式一和实施方式二同样的效果。此外，根据实施方式三，能够高精度地在第二接触孔处露出第二p基区，因此能够减小第二p基区的宽度而提高防止在导通动作时导通电压上升的效果。
(实施方式四)
以下，对实施方式四的半导体装置的结构进行说明。图4是表示实施方式四的半导体装置的结构的立体图。实施方式四的半导体装置与实施方式三的半导体装置的不同之处在于，使埋入有发射极电位的第二栅电极27的第二沟槽25在第一沟槽5以带状延伸的方向(长度方向)局域化。具体来说，第二沟槽25具有包围第二p基区22的例如多边形框状(图4示出为矩形框状)的平面形状，并在第一沟槽5的长度方向以预定间隔x1配置。符号26为第二栅绝缘膜。
p层3中，不仅被第一沟槽5与第二沟槽25所夹的部分，在第一沟槽5的长度方向相邻的第二沟槽25间夹住的部分也成为浮置p区23。即，与在维持第二p基区22的宽度的状态下与第一沟槽5平行的带状地设置第二沟槽的情况相比，能够使浮置p区23的面积增大。在第一沟槽5的长度方向相邻的第二沟槽25间的间隔x1，例如，可以是与相邻的第一沟槽5和第二沟槽25之间的间隔x2相同的程度。其理由是因为能够在整个浮置p区23大致均等地产生引出积累在浮置p区23的空穴的效果。
如以上说明，根据实施方式四，能够得到与实施方式一和实施方式二同样的效果。此外，根据实施方式四，能够在不减小第二p基区的宽度的情况下，提高防止在导通动作时导通电压上升的效果。
(实施方式五)
以下，对实施方式五的半导体装置的结构进行说明。图5是表示实施方式五的半导体装置的结构的剖面图。实施方式五的半导体装置与实施方式一的半导体装置的不同之处在于，在浮置p区13的内部，在埋入有第一栅电极7(沟槽栅)的第一沟槽5附近与第一沟槽5分离地设置埋入有发射极电位的第三栅电极37的第三沟槽35。
具体来说，第三沟槽35在深度方向贯穿浮置p区13而到达n-漂移层2。第三沟槽35，例如设置为与第一沟槽5平行的带状。在第三沟槽35的内部，沿第三沟槽35的内壁设置第三栅绝缘膜36，并在第三栅绝缘膜36的内侧设置有例如由多晶硅构成的第三栅电极37。第三栅电极37在例如芯片外周附近(未图示)与发射电极9导电接触而成为发射极电位。
浮置p区13的被第一沟槽5和第三沟槽35所夹的部分(以下称为第一浮置p区33a)的宽度可以基于设计基准所规定的最小尺寸尽可能地减小。其理由如下。在不具备浮置p区的通常的沟槽栅型IGBT中，在沟槽栅的面对集电极的部分，即沟槽底面中的栅绝缘膜的电容成为反馈电容。在本发明的半导体装置中，由于设置浮置p区13，因此不仅在第一沟槽5的底面的第一栅绝缘膜6的电容成为反馈电容，而且在第一沟槽5的浮置p区13侧的侧壁中的第一栅绝缘膜6的电容也成为反馈电容，因此反馈电容变得比通常的沟槽栅型IGBT大。为了提高开关特性，优选反馈电容小。在实施方式五中，通过将第一浮置p区33a的宽度尽可能地减小，从而第一沟槽5的浮置p区13侧的侧壁的第一栅绝缘膜6被第三栅电极37遮盖(shield)。由此，能够将被第三栅电极37遮盖的部分中的第一栅绝缘膜6的电容作为栅极-发射极间的电容，而不会成为反馈电容，因此能够提高开关特性。具体来说，第一浮置p区33a的宽度例如可以为1μm以下，优选为0.5μm以下。符号33b为浮置p区13的被第二沟槽15和第三沟槽35所夹的部分。
如以上说明，根据实施方式五，能够得到与实施方式一和实施方式二同样的效果。此外，根据实施方式五，由于能够减小反馈电容，所以能够缩短开关时间。因此，能够提高开关特性。
(实施方式六)
以下，对实施方式六的半导体装置的结构进行说明。图6是表示实施方式六的半导体装置的结构的剖面图。实施方式六的半导体装置与实施方式五的半导体装置的不同之处在于，浮置p区13的被第二沟槽15和第三沟槽35所夹的部分(以下称为第二浮置p区)33b的深度比第一沟槽5、第二沟槽15和第三沟槽35的深度深。第二浮置p区33b覆盖第二沟槽15的第二浮置p区33b侧的底面和第三沟槽35的第二浮置p区33b侧的底面。这样，当以比第一沟槽5、第二沟槽15和第三沟槽35深的深度形成第二浮置p区33b时，可以将第二浮置p区33b与例如活性区的最外周的第三p基区41和/或构成终端结构部的保护环43同时形成。
活性区的最外周的第三p基区41借由p+接触区42与发射电极9连接。在覆盖活性区的最外周的第三p基区41的表面的层间绝缘膜8上形成有从发射电极9延长的场板。在终端结构部中，在半导体芯片的正面(n-漂移层的相对于p+集电区1侧相反一侧的面)的表面层设置有保护环43。在终端结构部中，在半导体芯片的正面设置有氧化膜44。该氧化膜44上设置有场板45，场板45借由设置在氧化膜44的接触孔与保护环43导电接触。符号40为n+场停止区。
如以上说明，根据实施方式六，能够得到与实施方式一、实施方式二和实施方式五同样的效果。
(实施方式七)
以下，对实施方式七的半导体装置的结构进行说明。图8是表示实施方式七的半导体装置的结构的剖面图。实施方式七的半导体装置与实施方式二的半导体装置的不同之处在于，将浮置p区53的第一沟槽5侧的部分(以下称为第一沟槽5侧的深部)51的深度设置得比第一沟槽5的深度深，将浮置p区53的第二沟槽15侧的部分(称为第二沟槽15侧的浅部)52的深度设置得比第二沟槽15的深度浅。通过使浮置p区53的第一沟槽5侧的深部51接近于第一p基区11，并与第二p基区12分离(即，设置浮置p区53的第二沟槽15侧的浅部52)，从而将第二p基区12的耐压设置得比第一p基区11的耐压低，以使得在第二p基区12产生击穿。
具体来说，浮置p区53的第一沟槽5侧的深部51为浮置p区53的隔着设置在第一沟槽5的侧壁的第一栅绝缘膜6而与第一栅电极7对置的部分。浮置p区53的第一沟槽5侧的深部51与n-漂移层2之间的pn结界面和第一沟槽5的底面位于距离基板正面大致相同的深度。因此，从浮置p区53与n-漂移层2之间的pn结向n-漂移层2侧扩展的耗尽层沿浮置p区53的第一沟槽5侧的深部51与n-漂移层2之间的pn结界面和第一沟槽5的底面大致为平坦。即，通过由浮置p区53的第一沟槽5侧的深部51来覆盖第一沟槽5的浮置p区53侧的底面角部，从而缓和在第一沟槽5的浮置p区53侧的底面角部产生的电场集中。由此，提高第一p基区11的耐压。
另一方面，浮置p区53的第二沟槽15侧的浅部52是指浮置p区53的隔着设置在第二沟槽15的侧壁的第二栅绝缘膜16而与第二栅电极17对置的部分。浮置p区53的第二沟槽15侧的浅部52与n-漂移层2之间的pn结界面位于比第一沟槽5的底面距离基板正面浅的位置。因此，从浮置p区53与n-漂移层2之间的pn结向n-漂移层2侧扩展的耗尽层成为沿浮置p区53的第二沟槽15侧的浅部52与n-漂移层2之间的pn结界面和第二沟槽15而弯曲的状态。即，通过使第二沟槽15的浮置p区53侧的底面角部50b不被浮置p区53覆盖，从而在第二沟槽15的浮置p区53侧的底面角部50b容易产生电场集中，而容易在该电场集中部产生雪崩击穿。由此，第二p基区12的耐压变得比第一p基区11的耐压低，施加过电压时的击穿优先在第二p基区12产生。
在第二p基区12产生了击穿时，由该击穿产生的空穴电流(雪崩电流)50a经过第二p基区12(以及设置在第二p基区12的内部的p+接触区54)而向发射电极9引出。由于未在第二p基区12的内部设置n区，所以不发生寄生晶闸管的闩锁。此外，由于能够在施加过电压时在第二p基区12产生击穿，所以能够防止大电流经过第一p基区11(以及设置在第一p基区11的内部的p+接触区14)而流向发射电极9。由此，由p+集电区1、n-漂移层2、第一p基区11和n+发射区4构成的寄生晶闸管不工作。因此，能够提高过电压耐受量。此外，通过提高过电压耐受量，能够提高短路耐受量和宇宙射线耐受量(Cosmic Ray Ruggedness)。
为了形成浮置p区53的第一沟槽5侧的深部51，例如可以在靠近第一沟槽5侧进行用于形成浮置p区53的p型杂质的离子注入。具体来说，在基板正面上形成离子注入用掩模，该离子注入用掩模的与浮置p区53的第一沟槽5侧的深部51的形成区域对应的部分进行了开口。然后，以该离子注入用掩模为掩模，进行用于形成浮置p区53的p型杂质的离子注入。由此，在n-漂移层2的浮置p区53的形成区域的沿水平方向(与深度方向垂直的方向)到达第一沟槽5的形成区域，且沿水平方向未到达第二沟槽15的形成区域的位置形成有成为浮置p区53的p型杂质区。其次，去除用于形成浮置p区53的离子注入用掩模之后，利用光刻法和蚀刻法形成第一沟槽5和第二沟槽15。
通过形成第一沟槽5，在第一沟槽5的侧壁露出成为浮置p区53的p型杂质区。然后，通过热处理使成为浮置p区53的p型杂质区扩散。此时，由于p型杂质区的第一沟槽5侧已经处于在第一沟槽5的侧壁露出的状态，所以只向深度方向扩散。另一方面，p型杂质区的第二沟槽15侧向水平方向扩散直到在第二沟槽15的侧壁露出。即，在p型杂质区的第一沟槽5侧，通过p型杂质区向深度方向的扩散，从而形成浮置p区53的第一沟槽5侧的深部51。在p型杂质区的第二沟槽15侧，通过p型杂质区向水平方向的扩散，从而形成浮置p区53的第二沟槽15侧的浅部52。这样，通过改变离子注入用掩模，从而能够在不增加新工序的情况下形成浮置p区53。
浮置p区53的第一沟槽5侧的深部51与第二沟槽15分离配置即可，浮置p区53的第一沟槽5侧的深部51与第二沟槽15的距离可以进行各种变更。此外，像实施方式二那样，在将浮置p区23的深度均匀地设置为比第一沟槽5的深度深的构成(图2)中，也可以将第二沟槽15的深度设置得比浮置p区23的深度深。这样通过将第二沟槽15的深度设置得比第一沟槽5的深度深，从而成为第一沟槽5的浮置p区侧的底面角部被浮置p区覆盖，而第二沟槽15的浮置p区侧的底面角部不被浮置p区覆盖的构成，因此第二p基区12的耐压变得比第一p基区11的耐压低，从而能够在第二p基区12发生击穿。在将第二沟槽15的深度设置得比第一沟槽5的深度深的情况下，例如，可以将第二沟槽15的宽度设置得比第一沟槽5的宽度宽。由此，能够通过一次蚀刻而同时形成深度不同的第一沟槽5和第二沟槽15。
如以上说明，根据实施方式七，能够得到与实施方式一和实施方式二同样的效果。此外，根据实施方式七，通过使浮置p区的第一沟槽侧的深部接近第一p基区，并与第二p基区分离，从而能够使击穿产生于第二p基区。由此，由于单元(元件的功能单位)的寄生晶闸管不发生闩锁，所以能够提高施加过电压时的破坏耐受量。此外，根据实施方式七，由于能够使击穿产生于活性区的第二p基区，所以能够将活性区的耐压设置得比终端结构部的耐压低。由此，在终端结构部变得难以发生击穿，因此能够提高施加过电压时的破坏耐受量。此外，通常情况下，沟槽的数量越多，成品率就越可能因工艺波动而下降，但是，根据实施方式七，能够在不增加沟槽的数量的情况下提高过电压耐受量。因此，能够减少制造风险而优选。
(实施方式八)
以下，对实施方式八的半导体装置的结构进行说明。图9是表示实施方式八的半导体装置的结构的剖面图。实施方式八的半导体装置与实施方式一的半导体装置的不同之处在于，在第一沟槽5和第二沟槽15之间配置发射极电位的虚拟沟槽(dummy-trench)(隔着第四栅绝缘膜66设置有第四栅电极67的第四沟槽65)，虚拟沟槽与第二沟槽15之间的距离x12比与第一沟槽5之间的距离x11更远(x11<x12)来配置。通过在相对于第二沟槽15距离第一沟槽5较近的位置设置发射极电位的多个虚拟沟槽，从而将第二p基区12的耐压设置得比第一p基区11的耐压低，以使得击穿产生于在第二p基区12。
具体来说，在第一沟槽5与第二沟槽5之间设置有多个在深度方向贯穿浮置p区13而到达n-漂移层的第四沟槽65。多个第四沟槽65以与第一沟槽5和第二沟槽15同样的带状的平面布局配置。虽然图9中例示了将在各浮置p区13分别设置两个第四沟槽65的情况，但是在各浮置p区13分别设置一个以上的第四沟槽65即可。在第四沟槽65的内部沿第四沟槽65的内壁设置有第四栅绝缘膜66，在第四栅绝缘膜66的内侧设置有例如由多晶硅构成的第四栅电极67。第四栅电极67在例如芯片外周附近(未图示)与发射电极9导电接触而成为发射极电位。
第四沟槽65的重复间距和相邻的第四沟槽65与第一沟槽5之间的距离x11例如与第一沟槽5间的第一p基区11的宽度大致相等。即，第一沟槽5和第四沟槽65可以大致等间隔的重复间距来配置。从浮置p区13与n-漂移层2之间的pn结向n-漂移层2侧扩展的耗尽层沿浮置p区13的设置有第四沟槽65的部分与n-漂移层2之间的pn结界面和第一沟槽5、第四沟槽65的底面大致为平坦。由此，与实施方式七同样，由于能够缓和在第一沟槽5的浮置p区53侧的底面角部的电场集中，所以第一p基区11的耐压提高。
另一方面，相邻的第四沟槽65与第二沟槽15之间的距离x12比相邻的其他沟槽间的距离(即，相邻的第四沟槽65与第一沟槽5之间的距离x11、第一沟槽5间的第一p基区11的宽度以及第二沟槽15间的第二p基区12的宽度)宽。因此，从浮置p区13与n-漂移层2之间的pn结向n-漂移层2侧扩展的耗尽层成为沿浮置p区13的被第四沟槽65和第二沟槽15所夹的部分与n-漂移层2之间的pn结界面和第二沟槽15而弯曲的状态。即，与实施方式七同样地，容易在第二沟槽15的浮置p区13侧的底面角部50b产生雪崩击穿，并且施加过电压时的击穿优先在第二p基区12产生。
如以上说明，根据实施方式八，能够得到与实施方式一、实施方式二和实施方式七同样的效果。
(实施方式九)
以下，对实施方式九的半导体装置的结构进行说明。图10是表示实施方式九的半导体装置的结构的剖面图。实施方式九的半导体装置与实施方式一的半导体装置的不同之处在于，在相邻的第一沟槽5间的台面区中，在第一p基区11与n-漂移层2之间设置杂质浓度比n-漂移层2高的n型区(以下称为n型空穴阻挡区(第七半导体层))71。n型空穴阻挡区71与n-漂移层2的界面位于比第一沟槽5的底面相对于芯片正面浅的位置。
n型空穴阻挡区71在导通状态时成为从集电极10注入n-漂移层2并向发射电极9移动的空穴的障碍(barrier)。因此，通过设置n型空穴阻挡区71，能够提高在导通状态时n-漂移层2的芯片正面侧的载流子浓度。由于n-漂移层2的芯片正面侧的过剩载流子在关断时通过从第一p基区11与n型空穴阻挡区71之间的pn结扩展的耗尽层内部的电场而迅速流出，所以对关断时的电流拖尾没有贡献。因此，能够在将关断损耗的增大抑制在最低限，并降低导通电压。
n型空穴阻挡区71的杂质浓度比n-漂移层2的杂质浓度高。优选n型空穴阻挡区71的最大杂质浓度在1×1016/cm3以上且1×1017/cm3以下程度的范围内。n型空穴阻挡区71未设置在相邻的第二沟槽15间的台面区(即，第二p基区12与n-漂移层2之间)。n型空穴阻挡区71也可以设置在相邻的第一沟槽5和第二沟槽15间的台面区中的浮置p区13与n-漂移层2之间。在电气特性方面，不会根据相邻的第一沟槽5和第二沟槽15间的台面区中的n型空穴阻挡区71的有无而产生变化。
以下，与图11所示的比较例的沟槽栅型IGBT进行比较来说明实施方式九的半导体装置(沟槽栅型IGBT)的导通动作。图11是表示比较例的半导体装置的结构的剖面图。在实施方式九中，导通动作时，与实施方式一同样地在浮置p区13内形成空穴的积累层，浮置p区13的电位上升。如果在第一沟槽5和第二沟槽15间的浮置p区13的电位上升，则第二沟槽15的内部的第二栅绝缘膜16被反向偏置，因此在第二沟槽15的底面附近形成连接浮置p区13和第二p基区12的p型反转层。此时，如图11所示的比较例，在相邻的第二沟槽15间的台面区中，当在第二p基区12与n-漂移层2之间设置有n型空穴阻挡区72时，难以形成连接浮置p区13和第二p基区12的p型反转层。比较例的n型空穴阻挡区72以外的构成与实施方式九相同。
因此，在实施方式九中，通过只在相邻的第一沟槽5间的台面区(第一p基区11与n-漂移层2之间)设置n型空穴阻挡区71来解决上述比较例中产生的难以形成p型反转层的问题。由此，能够与实施方式一同样地抑制浮置p区13的电位上升，能够抑制栅极电压的升高。因此，能够防止反向并联连接于IGBT的由第一p基区11和n型空穴阻挡区71及n-漂移层2构成的内置二极管(FWD：Free Wheeling Diode续流二极管)的反向恢复dV/dt的因栅极电阻而导致的控制性变差。此外，通过只在相邻的第一沟槽5间的台面区设置n型空穴阻挡区71，从而在向集电极-发射极间施加了电压时，不会抑制从第二p基区12与n-漂移层2之间的pn结扩展的耗尽层的延伸。由此，能够将栅极-发射极间的电容维持在与实施方式一相同的程度，能够防止导通动作损耗增大。
以下，对实施方式九的半导体装置(以下称为实施例二)验证导通动作损耗与内置二极管的反向恢复dV/dt的消长关系。图12是表示导通动作损耗与反向恢复dV/dt的消长关系的特性图。图12的横轴表示每1μ秒的反向恢复dV/dt[kV/μsec]，纵轴表示每1个脉冲的导通动作损耗[mJ/pulse]。在图12中作为比较而示出实施方式一的半导体装置(以下称为实施例一：参照图1)和上述比较例(参照图11)。即，在图12中示出不具备n型空穴阻挡区71的实施例一、具备n型空穴阻挡区71的实施例二和具备n型空穴阻挡区71、72的比较例。
在实施例一、实施例二和比较例中，都将关断时的集电极-发射极间的施加电压Vcc设为600V，将栅极电压Vg设为+15V/-15V进行驱动。然后，将集电极电流Ic设为150A，将结温Tj设为150℃来测量导通动作损耗Eon。此外，将正向电流If设为15A，将结温Tj设为室温(例如25℃左右)来测量内置二极管的反向恢复dV/dt。
根据图12所示的结果，确认了实施例一和实施例二都能够比比较例改善导通动作损耗与反向恢复dV/dt之间的平衡(Trade-off)。此外，虽然省略图示，但确认了在实施例二中，无法将导通动作损耗与反向恢复dV/dt的消长关系改善到实施例一的程度，但通过设置n型空穴阻挡区71，能够比实施例一改善关断损耗与导通电压之间的平衡。
如以上说明，根据实施方式九，能够得到与实施方式一同样的效果。此外，根据实施方式九，能够将导通动作损耗与dV/dt(噪声)之间的平衡的恶化抑制在最低限，并且能够改善关断损耗与导通电压之间的平衡。
以上，在本发明中，不仅限于上述实施方式，可应用于各种构成的绝缘栅型半导体装置。例如，在上述实施方式一～五、七、八的半导体装置中，也可以在相对于半导体芯片背面比p+集电区深的位置配置n+电场阻止区。此外，也可以将实施方式三的构成应用于上述实施方式一、二、四至八的半导体装置，也可以将实施方式四的构成应用于上述实施方式一至三、五至八的半导体装置。此外，还可以将实施方式九的构成应用于上述实施方式二至八。另外，虽然在各实施方式中将第一导电型设为p型，将第二导电型设为n型，但是将第一导电型设为n型，将第二导电型设为p型本发明也同样成立。
产业上的可利用性
如以上所述，本发明的半导体装置对于功率变换装置等中使用的功率半导体装置具有有益效果。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体层；
第二导电型的第二半导体层，设置在所述第一半导体层上；
第一导电型的第三半导体层，选择性地设置在所述第二半导体层的相对于所述第一半导体层侧相反一侧的表面层；
第二导电型的第四半导体层，选择性地设置在所述第三半导体层的内部；
第一沟槽，贯穿所述第三半导体层和所述第四半导体层而到达所述第二半导体层；
第一导电型的第五半导体层，选择性地设置在所述第二半导体层的相对于所述第一半导体层侧相反一侧的表面层，并通过所述第一沟槽而与所述第三半导体层分离；
第二沟槽，从所述第五半导体层的相对于所述第一半导体层侧相反一侧的表面到达所述第二半导体层；
第一导电型的第六半导体层，设置在所述第五半导体层的内部，通过所述第二沟槽而与所述第五半导体层分离；
发射电极，与所述第三半导体层、所述第四半导体层和所述第六半导体层导电连接，且与所述第五半导体层电绝缘；
集电极，与所述第一半导体层导电连接；
第一栅电极，隔着第一栅绝缘膜设置在所述第一沟槽的内部；以及
第二栅电极，隔着第二栅绝缘膜设置在所述第二沟槽的内部，且与所述发射电极电连接，
其中，所述第六半导体层的宽度比所述第三半导体层的宽度窄。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第五半导体层的深度比所述第一沟槽和所述第二沟槽的深度深。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第一沟槽被配置为带状，
所述第三半导体层和所述第五半导体层与所述第一沟槽的带延伸的方向平行地呈直线状延伸。
4.根据权利要求3所述的半导体装置，其特征在于，
所述第二沟槽与所述第一沟槽的带延伸的方向平行地呈直线状配置，
所述第六半导体层与所述第一沟槽的带延伸的方向平行地呈直线状延伸。
5.根据权利要求3所述的半导体装置，其特征在于，
所述第六半导体层在所述第一沟槽的带延伸的方向以预定间隔配置有多个，
所述第二沟槽以分别包围多个所述第六半导体层的方式配置。
6.根据权利要求1所述的半导体装置，其特征在于，还具备：
第三沟槽，贯穿在所述第一沟槽与所述第二沟槽之间的所述第五半导体层而到达所述第二半导体层；
第三栅电极，隔着第三栅绝缘膜而设置在所述第三沟槽的内部，且与所述发射电极电连接，
其中，所述第五半导体层的被所述第一沟槽和所述第三沟槽夹着的部分的宽度比所述第三半导体层的宽度窄。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第五半导体层的所述第一沟槽侧的部分的深度比所述第五半导体层的所述第二沟槽侧的部分的深度深，
由所述第五半导体层的所述第一沟槽侧的部分覆盖所述第一沟槽的所述第五半导体层侧的底面角部。
8.根据权利要求1所述的半导体装置，其特征在于，还具备：
第四沟槽，贯穿在所述第一沟槽与所述第二沟槽之间的所述第五半导体层而到达所述第二半导体层；以及
第四栅电极，隔着第四栅绝缘膜设置在所述第四沟槽的内部，且与所述发射电极电连接，
其中，所述第四沟槽和所述第二沟槽之间的距离比所述第四沟槽和所述第一沟槽之间的距离宽。
9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，还具备：第二导电型的第七半导体层，在相邻的所述第一沟槽间，设置在所述第三半导体层与所述第二半导体层之间，且杂质浓度比所述第二半导体层高。
10.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体层；
第二导电型的第二半导体层，设置在所述第一半导体层上；
第一导电型的第三半导体层，选择性地设置在所述第二半导体层的相对于所述第一半导体层侧相反一侧的表面层；
第二导电型的第四半导体层，选择性地设置在所述第三半导体层的内部的；
第一沟槽，贯穿所述第三半导体层和所述第四半导体层而到达所述第二半导体层；
第一导电型的第五半导体层，选择性地设置在所述第二半导体层的相对于所述第一半导体层侧相反一侧的表面层，并通过所述第一沟槽而与所述第三半导体层分离；
第二沟槽，从所述第五半导体层的相对于所述第一半导体层侧相反一侧的表面到达所述第二半导体层；
第一导电型的第六半导体层，设置在所述第五半导体层的内部，通过所述第二沟槽而与所述第五半导体层分离；
发射电极，与所述第三半导体层、所述第四半导体层和所述第六半导体层导电连接，且与所述第五半导体层电绝缘；
集电极，与所述第一半导体层导电连接；
第一栅电极，隔着第一栅绝缘膜设置在所述第一沟槽的内部；以及
第二栅电极，隔着第二栅绝缘膜设置在所述第二沟槽的内部，且与所述发射电极电连接，
其中，所述第六半导体层在所述第一沟槽的带延伸的方向以预定间隔配置有多个，
所述第二沟槽以分别包围多个所述第六半导体层的方式配置。
说明或声明(按照条约第19条的修改)
权利要求1是根据申请时的权利要求1和权利要求2的记载做出的。
权利要求2是根据第0050段和图2的记载做出的。
权利要求10是根据申请时的权利要求1和权利要求5的记载做出的。

Claims (9)

1.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体层；
第二导电型的第二半导体层，设置在所述第一半导体层上；
第一导电型的第三半导体层，选择性地设置在所述第二半导体层的相对于所述第一半导体层侧相反一侧的表面层；
第二导电型的第四半导体层，选择性地设置在所述第三半导体层的内部；
第一沟槽，贯穿所述第三半导体层和所述第四半导体层而到达所述第二半导体层；
第一导电型的第五半导体层，选择性地设置在所述第二半导体层的相对于所述第一半导体层侧相反一侧的表面层，并通过所述第一沟槽与所述第三半导体层分离；
第二沟槽，贯穿所述第五半导体而到达所述第二半导体层；
第一导电型的第六半导体层，设置在所述第五半导体层的内部，通过所述第二沟槽与所述第五半导体层分离；
发射电极，与所述第三半导体层、所述第四半导体层和所述第六半导体层导电连接，且与所述第五半导体层电绝缘；
集电极，与所述第一半导体层导电连接；
第一栅电极，隔着第一栅绝缘膜设置在所述第一沟槽的内部；以及
第二栅电极，隔着第二栅绝缘膜设置在所述第二沟槽的内部，且与所述发射电极电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第六半导体层的宽度比所述第三半导体层的宽度窄。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第一沟槽被配置为带状，
所述第三半导体层和所述第五半导体层与所述第一沟槽的带延伸的方向平行地呈直线状延伸。
4.根据权利要求3所述的半导体装置，其特征在于，
所述第二沟槽与所述第一沟槽的带延伸的方向平行地呈直线状配置，
所述第六半导体层与所述第一沟槽的带延伸的方向平行地呈直线状延伸。
5.根据权利要求3所述的半导体装置，其特征在于，
所述第六半导体层在所述第一沟槽的带延伸的方向以预定间隔配置有多个，
所述第二沟槽以分别包围多个所述第六半导体层的方式配置。
6.根据权利要求1所述的半导体装置，其特征在于，还具备：
第三沟槽，贯穿在所述第一沟槽与所述第二沟槽之间的所述第五半导体层而到达所述第二半导体层；以及
第三栅电极，隔着第三栅绝缘膜而设置在所述第三沟槽的内部，且与所述发射电极电连接，
其中，所述第五半导体层的被所述第一沟槽和所述第三沟槽夹着的部分的宽度比所述第三半导体层的宽度窄。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第五半导体层的所述第一沟槽侧的部分的深度比所述第五半导体层的所述第二沟槽侧的部分的深度深，
通过所述第五半导体层的所述第一沟槽侧的部分覆盖所述第一沟槽的所述第五半导体层侧的底面角部。
8.根据权利要求1所述的半导体装置，其特征在于，还具备：
第四沟槽，贯穿在所述第一沟槽与所述第二沟槽之间的所述第五半导体层而到达所述第二半导体层；
第四栅电极，隔着第四栅绝缘膜设置在所述第四沟槽的内部，且与所述发射电极电连接，
其中，所述第四沟槽与所述第二沟槽之间的距离比所述第四沟槽与所述第一沟槽之间的距离宽。
9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，还具备：
第二导电型的第七半导体层，在相邻的所述第一沟槽间，设置在所述第三半导体层与所述第二半导体层之间，且杂质浓度比所述第二半导体层高。
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