CN115917753A - 功率半导体器件 - Google Patents

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朱春林
刘国友
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Zhuzhou CRRC Times Semiconductor Co Ltd
Dynex Semiconductor Ltd
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Zhuzhou CRRC Times Semiconductor Co Ltd
Dynex Semiconductor Ltd
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Abstract

本发明提供了一种功率半导体器件(1)，包括：半导体衬底(2)，其包括：基极层(5)，其选择性地设置在该半导体衬底的第一侧的，并且其中，该基极层具有第一导电类型；集电极层(3)，其设置在该半导体衬底的第二侧，其中，该第二侧与该第一侧相对，并且其中，该集电极层具有该第一导电类型；以及漂移层(4)，其具有与该第一导电类型相反的第二导电类型，其中，该漂移层(2)布置在该集电极层(3)和该基极层(5)之间；有源单元(15)，其设置在该半导体衬底(2)中，其中，该有源单元(5)包括具有该第二导电类型的发射极区(7)和作为该基极层(5)的一部分的有源基极区(5‑i)；以及绝缘沟槽(17)，其设置在该半导体衬底(2)中并与该有源单元(15)相邻，其中：该绝缘沟槽(17)沿着第一方向从该半导体衬底(2)的第一侧的表面(16)延伸到该漂移层(4)中；该绝缘沟槽(17)包括设置在其中的栅极电极(9)和介电材料(11、10)；以及该栅极电极(9)被配置为控制该有源单元(15)内的电流通道的导通/截止状态；其中，该有源单元(15)沿着垂直于该第一方向Y的第二方向X具有第一长度L1，并且该绝缘沟槽(17)沿着该第二方向Y具有第二长度L2，以及该第一长度L1和该第二长度L2还满足0.5≤L2/L1≤2的关系。

Description

功率半导体器件
技术领域
本公开涉及功率半导体器件。更具体但不排他地，本公开涉及具有绝缘沟槽的沟槽栅极功率半导体器件。
背景技术
功率半导体器件(例如，绝缘栅双极型晶体管(IGBTs))已广泛用作各种功率应用中的功率开关。IGBT的重要工作参数通常包括集电极和发射极之间的导通状态压降(VCE,sat)、开关损耗(ESW)和安全工作区(SOA)。VCE,sat和ESW表示IGBT的效率，而SOA表示IGBT的可靠性。
一般来说，有两种常见的IGBT结构。一种类型被称为平面栅极IGBT，其中在晶圆的表面上提供栅极电极。另一种类型被称为沟槽栅极IGBT，其中在晶圆中形成沟槽结构，并且在沟槽结构中掩埋栅极电极。沟槽栅极IGBT具有垂直于晶圆表面的MOS通道，并且垂直的MOS通道有效地消除了平面栅极结构中的JFET效应。同时，由于MOS通道的密度不受芯片表面积的限制，通道密度可以被大大提高。以此方式，与平面栅极IGBT相比，沟槽栅极IGBT可以提供增加的通道密度，并相应地减少导通状态压降VCE,sat。然而，沟槽栅极IGBT由于其高饱和集电极电流密度而具有较差的短路电流能力或较差的短路SOA(SCSOA)。因此，在最近的沟槽栅极技术中，采用了虚设区域来优化VCE,sat和SCSOA之间的折衷性能，而不牺牲反向阻断电压。
虚设区域(包括虚设沟槽以及虚设沟槽之间的虚设阱)引入了额外的寄生电容和更多的空间来存储自由电子-空穴载流子，以当器件截止或导通时，这些电子-空穴载流子需要移出或涌入。据报道，虚设沟槽可以电连接到沟槽栅极IGBT的有源栅极电极，但是这种连接类型将由于增加的栅极-集电极电容(CGC)而导致大的开关损耗。还已知的是，虚设沟槽可以电连接到IGBT的发射极电极，但是这种连接类型将提高导通切换速度(由集电极电流的变化速率di/dt表示)，并通过改变栅极电阻器Rg,on而导致不可控的di/dt。
因此，通常需要折衷IGBT的一个工作参数以改进IGBT的另一工作参数。其他类型的功率半导体器件也存在类似的问题。
通常希望提供一种具有改进的器件效率以及改进的可靠性的功率半导体器件。
发明内容
本公开的目的之一是提供一种改进的功率半导体器件，其解决了与已知结构相关的问题，无论是在本文中还是在其他方面。
根据本公开的第一方面，提供了一种功率半导体器件，包括：
半导体衬底，其包括：
基极层，其选择性地设置在半导体衬底的第一侧，并且其中，基极层具有第一导电类型；
集电极层，其设置在半导体衬底的第二侧，其中，第二侧与第一侧相对，并且其中，集电极层具有第一导电类型；以及
漂移层，其具有与第一导电类型相反的第二导电类型，其中，漂移层布置在集电极层和基极层之间；
有源单元，其设置在半导体衬底中，其中，有源单元包括具有第二导电类型的发射极区和作为基极层的一部分的有源基极区；以及
绝缘沟槽，其设置在半导体衬底中并与有源单元相邻，其中：绝缘沟槽沿着第一方向从半导体衬底的第一侧的表面延伸到漂移层中；绝缘沟槽包括设置在其中的栅极电极和介电材料；以及栅极电极被配置为控制有源单元内的电流通道的导通/截止状态；
其中，有源单元沿着垂直于第一方向的第二方向具有第一长度L1，并且绝缘沟槽沿着第二方向具有第二长度L2，并且第一长度L1和第二长度L2还满足0.5≤L2/L1≤2的关系。
与相邻有源单元提供虚设半导体区的功率半导体器件(例如，IGBT)的现有设计相比，使用第一方面的绝缘沟槽来代替至少一部分的虚设半导体区，在提供类似水平的电流密度时，对于改善SOA和开关可控性以及降低功率半导体器件的开关损耗和EMI噪声是有利的。有源单元的长度L1和绝缘沟槽的长度L2遵循设计规则0.5≤L2/L1≤2，这对于保持芯片正面的均匀电场分布(从而提高器件的可靠性)和保持过程均匀性和可控性是有用的。L2/L1是指第二长度L2与第一长度L1的比值。
应当理解，有源单元是指能够在整个功率半导体器件中传导电流的最小重复单元，并且有源单元被配置为在功率半导体器件的导通状态期间提供至少一个电流通道。由于栅极电极能够控制有源单元内的电流通道的导通/截止状态，因此栅极电极是有源栅极电极。应当理解，栅极电极被布置为与发射极区相邻，以便控制由有源单元提供的电流通道的导通/截止状态。
栅极电极可以沿着第一方向从半导体衬底的第一侧的表面延伸到半导体衬底中。
由有源单元提供的电流通道可以大致沿着第一方向。
介电材料的一部分可以充当发射极区和栅极电极之间的栅极绝缘层。
发射极区可以选择性地设置在半导体衬底的第一侧。优选地，第一长度L1和第二长度L2还可以满足L2/L1≤1.7的关系。更优选地，第一长度L1和第二长度L2还可以满足L2/L1≤1.5的关系。通过使L2/L1不大于2，优选地不大于1.7，最优选地不大于1.5，当器件反向偏置时，可以防止绝缘沟槽下的电场达到过高的水平，从而保护器件不损坏。
优选地，第一长度L1和第二长度L2还可以满足L2/L1≥1的关系。通过使L2/L1不低于0.5，更优选地不低于1，降低了器件承受高短路电流的风险，从而允许器件具有可接受的SCSOA性能。
有源单元还可以包括设置在有源基极区和漂移层之间的第一注入区。第一注入区可以是第二导电类型，并且具有比漂移层更高的掺杂浓度。
有利地，第一注入区通过在导通状态期间增强漂移层中的载流子分布来改善功率半导体器件中的电导率调制，从而降低功率半导体器件的VCE,sat。
功率半导体器件可以包括与有源单元相邻的另一绝缘沟槽。另一绝缘沟槽可以沿着第一方向从半导体衬底的表面延伸到漂移层中，并且可以包括设置在其中的栅极电极和介电材料。另一绝缘沟槽的栅极电极可以被配置为控制有源单元内的另一电流通道的导通/截止状态。
电流通道和另一电流通道可以布置在有源单元的相对侧。
栅极电极可以是第一栅极电极，并且绝缘沟槽可以包括第二栅极电极。第一栅极电极和第二栅极电极可以布置在绝缘沟槽的相对侧。
第二栅极电极可以是有源栅极电极或虚设栅极电极。
有源单元还可以包括虚设栅极沟槽，虚设栅极沟槽包括设置在其中的虚设栅极绝缘层和虚设栅极电极。
绝缘沟槽和虚设栅极沟槽可以沿着第一方向具有基本相同的深度。
有源单元可以包括多个虚设栅极沟槽。
有源单元的电流通道和另一电流通道可以设置在虚设栅极沟槽或多个虚设栅极沟槽的相对侧。
虚设栅极沟槽可以沿着第二方向布置在有源单元的中间。
功率半导体器件还可以包括发射极电极。发射极电极可以包括沿着第一方向延伸到基极层中的发射极接触沟槽。该发射极接触沟槽可以电连接到发射极区和虚设栅极电极。
发射极接触沟槽有利地简化了虚设栅极电极和发射极电极之间的电连接，并允许减小栅极电极和虚设栅极沟槽之间的最小距离，从而改善了功率半导体器件的电流密度和导通状态压降。发射极接触沟槽还有助于提高发射极电极的空穴收集能力，从而提高器件的SOA性能。
在有源单元包括多个虚设栅极沟槽的情况下，发射极接触沟槽可以电连接到每个虚设栅极沟槽中的虚设栅极电极。
绝缘沟槽的栅极电极可以沿着第一方向具有比虚设栅极电极更大的长度。换言之，可以蚀刻虚设栅极沟槽以形成发射极接触沟槽。
发射极接触沟槽可以沿着第二方向具有比虚设栅极沟槽更大的长度。
在有源单元包括多个虚设栅极沟槽的情况下，发射极接触沟槽可以沿着第二方向具有比多个虚设栅极沟槽更大的长度。
发射极接触沟槽可以沿着第二方向布置在有源单元的中间。
功率半导体器件还可以包括在绝缘沟槽和漂移层之间的第二注入区，第二注入区具有第一导电类型。
特别地，第二注入区可以在绝缘沟槽的栅极电极和漂移层之间。
有利地，在功率半导体器件的导通状态期间，第二注入区保护栅极电极及其相关联的栅极绝缘层(由介电层提供)不受由集电极层注入的阻挡空穴的影响，并因此保护栅极电极和栅极绝缘层不受阻挡在集电极层上的空穴的俘获。结果，第二注入区提高了功率半导体器件的可靠性。此外，第二注入区为功率半导体器件提供更好的阻挡能力。
第二注入区可以电连接到发射极电极或浮置。
第二注入区也可以设置在虚设栅极沟槽和漂移层之间的有源单元内。
有利地，虚设栅极沟槽和漂移层之间的第二注入区为功率半导体器件提供更好的阻挡能力，并且可以电连接到发射极电极或浮置。
第二方向可以平行于半导体衬底的表面。
功率半导体器件还可以包括虚设单元。虚设单元可以包括虚设基极区，该虚设基极区是基极层的一部分。
应当理解，在功率半导体器件的导通状态期间，虚设单元不提供任何电流通道。
虚设单元可以不包括任何在虚设基极区内形成的发射极区。
虚设单元还可以包括虚设栅极沟槽，其包括设置在其中的虚设栅极绝缘层和虚设栅极电极。
虚设单元可以包括多个虚设栅极沟槽。
有源单元和虚设单元可以包括相同数量的虚设栅极沟槽。虚设单元沿着第二方向的长度可以等于第一长度L1。
第一注入区也可以设置在虚设基极区和漂移层之间的虚设单元内。
第二注入区也可以设置在虚设栅极沟槽和漂移层之间的虚设单元内。
有利地，虚设栅极沟槽和漂移层之间的第二注入区为功率半导体器件提供更好的阻挡能力，并且可以电连接到发射极电极。
功率半导体器件可以包括多个有源单元和多个绝缘沟槽，并且每个有源单元沿着第二方向紧挨着设置在两个绝缘沟槽之间。
“在之间紧挨着”表示两个绝缘沟槽之间没有其他结构。
功率半导体器件还可以包括多个虚设单元，并且其中至少一个虚设单元和至少两个绝缘沟槽沿着第二方向设置在相邻的有源单元之间。
绝缘沟槽可以沿着第二方向设置在虚设单元和有源单元之间，或者设置在两个虚设单元之间。
功率半导体器件还可以包括具有第二导电类型的缓冲层，其中缓冲层设置在漂移层和集电极层之间，并且具有比漂移层更高的掺杂浓度。
缓冲层对于减小功率半导体器件的导通状态压降VCE,sat是有用的。
功率半导体器件可以包括绝缘栅极双极晶体管(IGBT)。
根据本公开的第二方面，提供了一种制造功率半导体器件的方法，该方法包括：
提供半导体衬底，其包括：
基极层，其设置在半导体衬底的第一侧，其中，基极层具有第一导电类型；以及
漂移层，其具有与第一导电类型相反的第二导电类型；
选择性地蚀刻基极层和漂移层以在半导体衬底内形成绝缘沟槽；
在绝缘沟槽内形成栅极电极，并用介电材料填充绝缘沟槽；
在半导体衬底的第一侧的基极层内选择性地形成具有第二导电类型的发射极区，其中，发射极区和其中布置发射极区的基极层的一部分提供有源单元，并且其中，该绝缘沟槽与有源单元相邻，并且栅极电极被配置为控制有源单元内的电流通道的导通/截止状态；以及
在半导体衬底的第二侧形成集电极层，集电极层具有第一导电类型，其中，第二侧与第一侧相对，并且，漂移层布置在集电极层和基极层之间；
其中：
绝缘沟槽被配置为沿着第一方向从半导体衬底的第一侧的表面延伸到漂移层中；
有源单元沿着垂直于第一方向的第二方向具有第一长度L1，并且绝缘沟槽沿着第二方向具有第二长度L2；以及
第一长度L1和第二长度L2满足0.5≤L2/L1≤2的关系。
在适当的情况下，上文关于本公开的第一方面描述的任意可选特征可以应用于本公开的第二方面。
可以理解，上述L2/L1的各种范围允许范围端点的规定值具有一定程度的可变性，例如±10％。例如，2的规定极限可以是2*(1-10％)以及2*(1+10％)之间的任何数字。此外，以范围格式表示的值应以灵活的方式进行解释，以不仅包括明确列举为范围端点的数值，还包括包含在该范围内的所有单独数值或子范围，如同明确列举了每个数值和子范围一样。
附图说明
为了更充分地理解本公开，现在将参考附图以示例的方式描述本公开的多个实施例，其中：
图1是根据本公开第一实施例的功率半导体器件的截面图的示意图；
图2是根据本公开第二实施例的功率半导体器件的截面图的示意图；
图3是根据本公开第三实施例的功率半导体器件的截面图的示意图；
图4是根据本公开第四实施例的功率半导体器件的截面图的示意图；
图5是根据本公开第五实施例的功率半导体器件的截面图的示意图；
图6-1至6-8示出了根据第三实施例的功率半导体器件的制造方法。
在附图中，相同的部件用相同的附图标记表示。
应当理解，附图仅用于说明目的，而不是按比例绘制的。
具体实施方式
此后，参考附图，将给出根据本公开的功率半导体器件的优选实施例的详细描述。在描述和附图中以N或P为前缀的层或区意味着电子或空穴分别是多数载流子。此外，N或P中添加的“+”或“-”分别表示比未添加“+”或“-”的层或区中的杂质浓度更高或更低。具有相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“N”掺杂区可以具有相同或不同的绝对掺杂浓度。在下面的描述和附图中，相同的附图标记被赋予相同的配置，并且省略了冗余的描述。
图1示意性示出了根据本公开第一实施例的功率半导体器件1的截面图。在图1提供的示例中，功率半导体器件被实现为沟槽栅极IGBT。IGBT 1形成在半导体衬底2上。半导体衬底2包括设置在衬底的第一侧(例如，顶侧)的P型基极层5、设置在衬底的第二相对侧(例如，底侧)的P+型集电极层3、位于集电极层3和基极层5之间的N-型漂移层4、以及P+型集电极层3和N-型漂移层4之间的N型缓冲层6。半导体衬底2在第一侧具有第一表面16(例如，顶表面)，在第二侧具有第二表面14(例如，底表面)。第二表面14是P+型集电极层3的表面。第一表面16是P型基极层5的表面。
在半导体衬底2内形成多个有源单元15和多个绝缘沟槽17。如图1所示，有源单元15与绝缘沟槽17沿X轴交替布置。换言之，在两个相邻的有源单元15之间紧挨着设置有绝缘沟槽17。没有其他结构在相邻的有源单元之间。X轴通常平行于衬底2的第一表面16或第二表面14。每个有源单元15指的是能够在IGBT 1中传导电流的最小重复单元。虽然图1示出了IGBT 1具有四个有源单元15，但可以理解，这只是为了概念说明，而实际上，IGBT通常可以具有至少数百至数千个有源单元。有源单元15被设计成具有几乎相同的尺寸和构造。对于表达“有源单元”，意味着该单元将在IGBT 1的导通状态期间提供至少一个电流通道。
如图1所示，每个绝缘沟槽17沿着Y轴从衬底2的第一表面16延伸到N型漂移层4中。Y轴通常垂直于第一表面16或第二表面14。Y轴也可以被称为衬底2的“第一方向”或深度方向，X轴也可以称为衬底2的“第二方向”或横向方向。每个绝缘沟槽包括设置在相应绝缘沟槽的相对侧的两个栅极电极9。两个栅极电极9分别设置为与绝缘沟槽相邻的两个有源单元相邻。每个栅极电极9也沿着Y轴延伸。如图1所示，绝缘沟槽17的栅极电极9在X轴上对齐。栅极电极9可以使用本领域中通常使用的任何材料形成，例如掺杂多晶硅。
每个绝缘沟槽还包括设置在其中的至少一种介电材料。介电材料分别为两个栅极电极9提供两个栅极绝缘层11。栅极绝缘层11设置在栅极电极9和与绝缘沟槽相邻的有源单元之间。介电材料还提供在两个栅极电极9之间的隔离结构10。隔离结构10通过形成为比栅极绝缘层11更厚的沟槽绝缘而与栅极绝缘层11不同。栅极绝缘层11和隔离结构10可以由相同的介电材料或不同类型的介电材料制成。可以使用本领域中通常使用的任何材料和任何技术来形成栅极绝缘层11。例如，栅极绝缘层11可以是栅极氧化物，例如二氧化硅，并且可以通过沉积或热生长以产生栅极绝缘层11。可以沉积厚隔离结构10。
如图1所示，P型基极层5被绝缘沟槽17分成多个隔离的P型基极区5-i。每个有源单元15包括P型基极区5-i中的一个。P型有源基极区5-i也可以被称为有源P阱。如以下更详细描述的，在IGBT 1的导通状态期间，在P型基极区5-i内形成至少一个电流传导通道。因此，有源单元15的P型基极区5-i也可以被称为P型有源基极区。继续如图1所示，在每个有源基极区5-i和N-漂移层4之间有第一注入区13。第一注入区是N型的。顾名思义，第一注入区13通过注入形成。因此，所有第一注入区13可以在衬底2中同时形成。每个有源单元15还包括两个N+型发射极区7。发射极区7沿Y轴与衬底2的第一表面16相邻，并沿着X轴与相邻绝缘沟槽17的栅极电极9相邻。
IGBT 1还包括电连接到P+型集电极层3的集电极电极19、电连接到每个发射极区7的发射极电极21。发射极电极21可以包括例如由氮化钛、氮化钽、钛或钽制成的阻挡层。发射极电极21的主层可以由例如钨或钨基金属、铝、铜或铝和铜的合金制成。集电极电极19可以包括铝、铜、铝或铜的合金或多层金属，例如Al/Ti/Ni/Ag或Al/Ni/Ag等。尽管绝缘沟槽17的栅极电极9之间的电连接没有在图1提供的截面透视图中明确示出，但是栅极电极9可以在相对于图1的截面平面的第三维度中被短接在一起。
层间电介质23覆盖有源单元15的上部。因此，层间电介质23将有源栅极电极10与发射极电极21电隔离。发射极电极21包括发射极接触通孔22，其延伸穿过层间电介质23以与发射极区7和P型有源基极区5-i形成电连接。在每个发射极接触通孔22和对应的P型有源基极区5-i之间的界面处还提供重掺杂P+型区8，以减小通孔22与有源基极区5-i之间的接触电阻。减小的接触电阻是有用的，因为它允许在IGBT 1的导通状态期间从P+型集电极层3注入到N-漂移层4中的过量空穴容易地流向发射极电极21。
为了将IGBT 1从截止状态切换到导通状态，在栅极电极9和发射极电极21之间施加正的栅极-发射极电压VGE。当VGE大于栅极-发射阈值电压时，跨越栅极绝缘层11的与栅极电极9相对的P型有源基极区5-i的部分反转为N型，由此形成通道区。因此，从发射极区7发射的电子能够在被P+型集电极层3收集之前，通过N型通道区和N型第一注入区13流向N漂移层4和N型缓冲层6。在图1的示例中，在IGBT 1的导通状态期间，每个有源单元15能够在相应有源单元的相对侧提供两个电流通道(或传导路径)。此外，包含在绝缘沟槽17内的两个栅极电极9都是控制电极，其控制相邻有源单元15的电流通道的导通/截止状态。在这个意义上，每个绝缘沟槽17的两个栅极电极9都是有源栅极电极。
在IGBT 1中，任何一个栅极电极9及其相关联的栅极绝缘层11都可以被认为是沟槽栅极。两个相邻有源沟槽栅极之间的半导体区通常被称为台面区或台面部分。在图1所示的示例中，每个台面区包括有源基极区5-i和第一注入区13。一般来说，相邻台面区之间的中心到中心距离(即间距)决定了通道密度，从而决定了IGBT的导通状态电阻。
如图1所示，每个有源单元沿着X轴具有第一长度L1，每个绝缘沟槽沿着X轴具有第二长度L2。第一长度L1也可以被称为台面区的长度。长度L1和L2满足设计规则0.5≤L2/L1≤2。更优选地，长度L1和L2满足设计规则L2/L1≤1.7或最优选地满足L2/L1≤1.5和/或L2/L1≥1。
L1和L2之间的特定设计规则有利于在芯片正面保持均匀的电场分布，并相应地提高IGBT 1的可靠性。芯片正面是指在其上制造IGBT 1的晶圆的顶表面。如果L2相对于L1太长，则当IGBT 1反向偏置时(即，当VGE＝0且VCE为正电势时)，绝缘沟槽17的底部可能遭受更高的电场，从而降低IGBT 1的击穿电压。另一方面，如果L2相对于L1太短，则IGBT 1可能遭受更高的短路电流，从而使得IGBT 1的SCSOA性能恶化。
此外，特定的设计规则对于保持过程均匀性和可控性是有用的。如下面更详细描述的，可以在单个干法蚀刻步骤中蚀刻半导体衬底以同时提供绝缘沟槽17。由于L2不长于L1的两倍，长度L1和L2具有可比的尺度。这样，半导体衬底的蚀刻深度可以在芯片区域上保持均匀。这意味着绝缘沟槽17沿着Y轴将具有基本相同的深度。此外，如果L2相对于L1太长，则可能难以控制用介电材料填充绝缘沟槽17的过程。
此外，如下文更详细描述的，通过选择性地蚀刻P型基极层5和N-漂移层4来形成绝缘沟槽17。绝缘沟槽17的侧壁平行于竖直的Y轴，如图1所示。这可以通过各向异性干法蚀刻来实现。应当理解，绝缘沟槽17的侧壁可以相对于Y轴形成小角度(例如，小于5°)。在这种情况下，考虑到沿着Y轴的长度变化，第一长度L1可以是有源单元15的平均长度。类似地，考虑到沿着Y轴的长度变化，第二长度L2可以是单个绝缘沟槽17的平均长度。
通过调节绝缘沟槽17的第二长度L2，可以调节IGBT 1的电流密度，以满足预定的性能要求。例如，可能需要IGBT在1cm*1cm的芯片面积内输送200A的电流。所需的电流密度可以通过调节第二长度L2和第一长度L1之间的比值来实现。
在IGBT的现有设计中，通常在相邻的有源单元之间提供虚设半导体区(也称为虚设区)。已知的虚设区通常包括P型虚设基极区(其类似于IGBT 1的P型基极层5的一部分，并且也可以称为虚设P阱)。虚设基极区通常保持浮置，这意味着它没有电连接到任何电极，因此具有浮置电势。例如，在美国专利US9478614B2的图9中，虚设区的示例显示为P区13。或者，虚设基极区可以接地或部分接地。已知的虚设区还可以包括虚设基极区内的一个或多个虚设栅极沟槽。在美国专利US9478614B2的图9中，虚设栅极沟槽的示例显示为沟槽65。
与已知的虚设区相比，在相邻的有源单元15之间使用绝缘沟槽17对于改善IGBT 1的SOA是有利的。下面将对此进行更详细的解释。
在IGBT 1的导通状态期间，P+型集电极层3向N-漂移层4注入大量过量空穴。因此，高电阻N-漂移层中的载流子浓度增加，导致其电阻率降低。在传导期间电导率的这种暂时增加(即电阻率的降低)被称为电导率调制。当IGBT1从导通状态切换到截止状态时，N-漂移层4中的过量空穴或者流入发射极电极21，或者由于复合而被过量电子湮灭。然而，对于在相邻有源单元之间提供虚设基极区的IGBT的现有设计，过量空穴倾向于在虚设基极区内累积，导致虚设基极区的电势升高。虚设基极区中升高的电势可能导致IGBT中的动态雪崩，从而限制IGBT的SOA。通过使用绝缘沟槽17(特别是隔离结构10)来代替虚设基极区，当IGBT 1从导通状态切换到截止状态时，本公开的IGBT 1显著减少了衬底2中过量空穴的累积。因此，IGBT 1具有降低的动态雪崩风险和改进的SOA。
在相邻有源单元15之间使用绝缘沟槽17对于提高开关可控性和减少IGBT 1的开关损耗和EMI噪声也是有利的。下面对此进行更详细的解释。
IGBT的栅极电容影响IGBT的开关损耗和开关可控性。栅极电容包括栅极-发射极电容(CGE)和米勒电容(CGC)
通过在相邻的有源单元15之间设置绝缘沟槽17，IGBT 1的栅极-发射极电容(CGE)显著减小了一个量，该量等于沟槽栅极结构(有源沟槽栅极或虚设沟槽栅极)的栅极-发射极电容(CGE)，否则其可以设置在绝缘沟槽17的隔离结构10的位置处。
米勒电容CGC由于IGBT的内部结构而存在，并且可以认为包括串联布置的两个单独电容。第一电容由栅极的氧化物层(例如，栅极绝缘体11)产生并具有恒定值。第二电容表示集电极和发射极之间的电容耦合。如图1所示，绝缘沟槽17的隔离结构10在发射极电极21和P+型集电极层3之间提供了一层厚的介电层。因此，绝缘沟槽17显著降低了发射极电极20和集电极电极19之间的电容耦合。因此，绝缘沟槽17的使用对于减小IGBT的米勒电容也是有益的。
由于绝缘沟槽17的使用降低了栅极-发射极电容(CGE)和米勒电容(CGC)，因此可以以比现有设计更快的速度对IGBT 1的栅极电容进行充电和放电，从而实现了降低的开关损耗和改进的开关可控性。
此外，在现有的IGBT设计中，存在与虚设基极区和虚设栅极沟槽相关联的大量的寄生电容，并且寄生电容在IGBT 1的导通/截止切换期间引起振荡并产生不愉快的噪声。通过使用绝缘沟槽17来代替虚设基极区和虚设栅极沟槽，减小了器件内的寄生电容，因此减小了由IGBT 1产生的EMI噪声。
因此，与在相邻有源单元之间提供虚设半导体区的现有IGBT设计相比，使用绝缘沟槽17来代替这样的虚设区提高了SOA和开关可控性，并减少了IGBT 1的开关损耗和EMI噪声，同时提供了类似水平的电流密度。绝缘沟槽17沿着X轴的长度L2遵循设计规则0.5≤L2/L1≤2，以保持芯片正面的均匀电场分布(从而提高IGBT 1的可靠性)，并保持过程均匀性和可控性。
此外，N型第一注入区13有助于通过在导通状态下增强N型漂移层4中的载流子分布来改善IGBT 1中的电导率调制，从而有利地减少IGBT 1的VCE,sat。因此，IGBT 1在导通状态压降VCE,sat、开关损耗ESW和安全工作区SOA之间呈现出改进的折衷性能。与IGBT的现有设计相比，IGBT 1提供了改进的效率以及改进的可靠性。
此外，与有源单元彼此紧邻的现有IGBT设计相比，第一注入区13与绝缘沟槽17一起有利地实现了IGBT 1的VCE,sat和SOA的同时改进。更具体地，通过在相邻的有源单元15之间提供绝缘沟槽17，IGBT 1相对于通常的IGBT设计具有减小的通道密度。降低的通道密度导致改进的SOA(特别是SCSOA)。通常，减小的通道密度也会导致VCE,sat的增加。然而，与现有的设计相比，利用第一注入区13，可以将VCE,sat保持在相同的水平，甚至可以减少VCE,sat。
N型缓冲层6也可以被称为场阻挡层，因为它终止了IGBT 1内的电场。缓冲层6对于减小IGBT 1的导通状态压降VCE,sat是有用的，并使IGBT 1成为击穿(Punch-through，PT)IGBT。应当理解，可以省略N型缓冲层6。还应当理解，第一注入区13也可以省略。
还应当理解，不是具有两个栅极电极9，每个绝缘沟槽17可以在其一侧包括单个栅极电极9。以此方式，每个有源单元将在IGBT 1的导通状态期间提供单个电流通道。单个电流通道将位于有源单元的一侧，该侧跨过相邻绝缘沟槽17的栅极绝缘体11与栅极电极9相对。可以省略形成在有源单元的不与任何栅极电极相邻的另一侧的发射极区7。以此方式修改的IGBT提供了较低的电流密度，其约为IGBT 1可实现的电流密度的一半，并且对于需要较低电流密度的应用是有用的。
图2示意性地示出了根据本公开第二实施例的沟槽栅极IGBT 1A的截面图。IGBT1A的与IGBT 1的元件相同的元件使用相同的标记来标识。与IGBT1的元件相对应但不同的IGBT 1A的元件用相同的数字标记，但用字母“A”区分。以上参考第一实施例描述的特征和优点通常适用于第二实施例。
IGBT 1A包括多个有源单元15A和多个绝缘沟槽17。与图1所示的有源单元15相比，每个有源单元15A还包括虚设栅极沟槽12。虚设栅极沟槽12位于各自有源单元15A(或台面区)的中间。虚设栅极沟槽12包括栅极绝缘层20和虚设栅极电极18。“虚设栅极电极”和“虚设栅极沟槽”表示相应栅极沟槽内的相应栅极电极不是控制电极，并且不能用于控制IGBT1A的任何电流通道的导通/截止切换。栅极绝缘层20和虚设栅极电极18可以分别由与栅极绝缘层11和(有源)栅极电极9相同的材料制成。特别地，栅极绝缘层可以是例如氧化物薄膜的薄层，并且虚设栅极电极18可以由多晶硅制成。
与图1所示的有源单元15相比，虚设栅极沟槽12代替了两个发射极区7之间的有源基极区5-i的一部分，并将图1的有源基极区5-i分成两个较小的有源基极区5-i。以此方式，IGBT 1A中的有源台面区超过一半，这增强了来自发射极侧的电子注入，以减小VCE,sat。虚设栅极沟槽12还改善了台面区内的电场分布，从而提供了改进的SOA。
在IGBT 1A的导通状态期间，每个有源单元15A在相应有源单元的相对侧提供两个电流通道(或传导路径)。这类似于如上所述的有源单元15。此外，两个电流通道设置在相应有源单元内的虚设栅极沟槽12的相对侧。
虽然图2示出了每个有源单元15A包括单个虚设栅极沟槽12，但是应当理解，可以在每个有源单元15A内提供多于一个虚设栅极沟槽12。在这种情况下，每个有源单元15A的两个电流通道设置在作为一个组的多于一个的虚设栅极沟槽12的相对侧。
虽然图2中未示出，但所有虚设栅极电极18可以电连接到正常接地的发射极电极21。虚设栅极电极18和发射极电极21之间的连接点可以位于有源单元15A的阵列的两端。
在图2提供的示例中，每个栅极电极9被显示为每个虚设栅极电极18的大约一半。应该理解，提供该图示仅仅是为了概念清楚，栅极电极9和18的相对尺寸可能不同。图3示意性地示出了根据本公开第三实施例的沟槽栅极IGBT 1B的截面图。使用相同的标记来识别与IGBT 1或IGBT 1A的元件相同的IGBT 1B的元件。与IGBT 1或IGBT 1A的元件相对应但不同的IGBT 1B的元件用相同的数字标记，但用字母“B”区分。以上参考第一实施例描述的特征和优点通常适用于第三实施例。
IGBT 1B与IGBT 1A类似。在IGBT 1A中，发射极电极21包括两个发射极接触通孔22，以分别与有源单元15A的两个发射极区7形成电连接。然而，在IGBT 1B中，发射极电极21B包括单个宽的发射极接触沟槽22B，以同时与有源单元15B的两个发射极区7形成电连接。此外，单个发射极接触沟槽22B还与同一有源单元15B的虚设栅极电极18B电连接。
以此方式，虚设栅极电极18B电连接到正常接地的发射极电极21B。
发射极接触沟槽22B沿X轴的长度大于虚设栅极沟槽12B的长度。为了制造发射极接触沟槽22B，沿着Y轴蚀刻同一有源单元15B的两个发射极区7之间的P型有源基极区5-i和虚设栅极沟槽12B，并且沉积发射极金属以填充发射极接触沟槽22B。因此，虚设栅极沟槽12B沿着Y轴比有源栅极电极9或虚设栅极沟槽12(如图2所示)更短。发射极接触沟槽22B和虚设栅极沟槽12B的组合也可以被称为凹陷发射极沟槽(RET)栅极。因此，IGBT 1B可以被称为RET-IGBT。
重掺杂P+型区8B进一步设置在一方面是发射极接触沟槽22B，另一方面是对应的P型有源基极区5-i和虚设栅极电极18B之间的界面处。与IGBT 1或1A中使用的P+型区8类似，P+型区8B对于减小金属和半导体之间的接触电阻是有用的。
宽的发射极接触沟槽22B的使用提供了几个优点。
首先，它将有源单元15B内的发射极区7和虚设栅极电极18B两者电连接到发射极电极21B。以此方式，不需要提供单独的电连接以使虚设栅极电极18B接地。
其次，与IGBT 1A相比，宽的发射极接触沟槽22B的使用减小了每一个有源栅极电极和虚设栅极沟槽中之间的最小距离。在IGBT 1A中，发射极接触通孔22布置在有源栅极电极9和虚设栅极沟槽12之间。每一个有源栅极电极9和虚设栅极沟槽12沿X轴的最小距离是(i)一个发射极区7的长度、(ii)通孔22的最小长度和(iii)通孔23与虚设栅极沟槽12之间的最小间隔的总和。然而，在IGBT 1B中，由于宽的发射极接触沟槽22B在两个发射极区7之间连续延伸并且还与虚设栅极沟槽12B接触，因此每一个有源栅极电极9和虚设栅极沟槽22B之间的最小距离不再受(ii)和(iii)的限制。以此方式，可以显著减小有源栅极电极9和虚设栅极沟槽12B之间的距离，从而改善IGBT 1B的电流密度和VCE,sat。此外，为了形成发射极接触通孔22，可能需要能够提供精细几何沟槽技术的光刻过程。相反，宽的发射极接触沟槽22B放松了施加在光刻过程上的这种要求。
第三，每个发射极接触沟槽22B可以在发射极电极21B和相应的P型有源基极区5-i之间提供宽的接触面积。宽的接触面积有效地收集空穴并使空穴从N+型发射极区7和P型有源基极区5-i之间的PN结流出。这允许IGBT 1B提供优异的SOA性能(特别是反向偏置(RB)SOA和SCSOA)。
虽然图3示出了每个有源单元15B包括单个虚设栅极沟槽12B，但是应当理解，在每个有源单元15B内可以有多于一个虚设栅极沟槽12B。在这种情况下，每个发射极接触沟槽22B将电连接到同一有源单元内的所有虚设栅极沟槽。
图4示意性地示出了根据本公开第四实施例的沟槽栅极IGBT 1C的截面图。IGBT1C的与IGBT 1、1A、1B的元件相同的元件使用相同的标签来标识。与IGBT 1、1A、1B对应但不同的IGBT 1C的元件用相同的数字标记，但用字母“C”区分。以上参考第一实施例描述的特征和优点通常适用于第四实施例。
IGBT 1C与图2的IGBT 1A类似，但在半导体衬底2内还包括多个虚设单元15C。如图4所示，在沿X轴的两个相邻有源单元15A之间提供单个虚设单元15C。虚设单元15C是形成在衬底2中的半导体区。单个绝缘沟槽17用于隔离开任何虚设单元15C和与其相邻的有源单元15A。以此方式，两个绝缘沟槽17和虚设单元15C的组合沿着X轴紧挨着设置在两个相邻的有源单元15A之间。
应当理解，可以在两个相邻的有源单元15A之间提供多于一个的虚设单元15C。在这种情况下，将在每个虚设单元15C和与其相邻虚设单元或有源单元之间提供绝缘沟槽17，以便将单元(无论是有源单元还是虚设单元)彼此隔离。换句话说，M个(M是≥2的整数)虚设单元15C和M+1个绝缘沟槽17可以沿着X轴紧挨着设置在两个相邻的有源单元15A之间。
如上所述，表达“有源单元”意味着在IGBT的导通状态期间，各个单元将提供至少一个导电通道。相反地，表达“虚设单元”意味着在IGBT导通状态期间，各个单元将不能提供任何传导电流通道。每个虚设单元15C包括虚设栅极沟槽12C，虚设栅极沟槽12C包括栅极绝缘层20C和虚设栅极电极18C。虚设栅极沟槽12C具有与设置在有源单元15A中的虚设栅极沟槽12相同的尺寸和构造。
每个虚设单元15C还包括P型虚设基极区5-ii和位于其虚设栅极沟槽12任意侧的第一注入区13。在P型虚设基极区5-ii和N漂移层4之间设置第一注入区13。有源单元和虚设单元内的所有第一注入区13可通过一个注入步骤同时在衬底2中形成。与有源单元15A的有源基极区5-i类似，虚设基极区5-ii是P型基极层5的一部分。虚设基极区5-ii被设计为具有与有源基极区5-i相同的尺寸和相同的掺杂浓度。虚设基极区域5-ii也可以被称为虚设阱。
在任何虚设基极区5-ii内都没有发射极区。因此，在IGBT 1C的导通状态期间，没有流过任何虚设单元15C的电流通道。与虚设单元15C相邻的绝缘沟槽17的栅极电极被称为虚设栅极电极9C。然而，虚设栅极电极9C具有与有源栅极电极9相同的尺寸。此外，虚设栅极电极9C可以电连接到有源栅极电极9。以此方式，虚设栅极电极9C本身可能与有源栅极电极9不可区分。可选地，虚设栅极电极9C可以电连接到正常接地的发射极电极21B。
如图3所示，每个虚设单元15C沿X轴的长度L1与有源单元15A的长度L1相同。IGBT1B中的长度L1和L2仍然满足设计规则0.5≤L2/L1≤2。更优选地，长度L1和L2满足设计规则L2/L1≤1.7，或最优选地L2/L1≤1.5和/或L2/L1≥1。由于虚设单元15C和有源单元15A都是形成在衬底2中的半导体区，并且被设计为具有非常相似的结构和构造，因此L1和L2之间的特定设计规则对于保持芯片正面上的均匀电场分布以及保持制程均匀性和可控性仍然是有用的。
应当理解，在相同长度L1和L2的情况下，由于虚设单元15C在IGBT 1C的导通状态期间不提供任何导电通道，因此IGBT 1C具有比IGBT 1更低的通道密度。因此，IGBT 1C通常提供较低的电流密度，其约为IGBT 1A可实现的电流密度的一半。因此，IGBT 1C对于需要较低电流密度的应用是有用的。
如上所述，IGBT 1和1A使用绝缘沟槽17来代替现有设计中使用的整个虚设半导体区。转到图4，很明显，IGBT 1C使用其绝缘沟槽17来代替现有设计中使用的虚设半导体区的大部分(例如，在图4提供的示例中超过三分之二)。结果，当IGBT 1C从导通状态切换到截止状态时，IGBT 1C在衬底2内仍然具有(特别是在虚设基极区5-ii中)累积的过量空穴的减少量。因此，IGBT1C具有降低的动态雪崩风险和改进的SOA。此外，通过使用绝缘沟槽17来代替现有设计中使用的虚设半导体区的大部分，IGBT 1C与现有设计相比具有减小的栅极-发射极电容(CGE)和减小的米勒电容CGC，由于与上述第一实施例类似的原因。因此，绝缘沟槽17对于开关可控性和减少IGBT 1C的开关损耗和EMI噪声也是有利的。
虚设基极区5-ii可以电连接到通常接地的发射极电极21。此外，虚设栅极电极18也可以连接到发射极电极21。虚设栅极电极18C也可以连接到发射极电极21或者可以保持浮置。
可以理解，图4中可以省略虚设栅极沟槽12和12C。此外，如图3所示，每个有源单元15A的发射极接触通孔22和虚设栅极沟槽12可以用宽的发射极接触沟槽22B和蚀刻的虚设栅极沟槽12B代替。此外，可以从虚设单元15C中省略第一注入区13。
图5示意性示出了根据本公开第五实施例的沟槽栅极IGBT 1D的截面图。使用相同的标签来识别与上述IGBT的元件相同的IGBT 1D的元件。与上述IGBT元件相对应但不同的IGBT 1D元件用相同的数字标记，但用字母“D”区分。以上参考第一实施例描述的特征和优点通常适用于第五实施例。
与IGBT 1B相比，IGBT 1D具有额外的第二注入区25。第二注入区25是P型的，并且通过注入形成。因此，所有第二注入区25可以同时在衬底2中形成。
如图5所示，一些第二注入区25设置在绝缘沟槽17下方，即绝缘沟槽17和N-漂移层4之间。
第二注入区25是有用的，因为它们在IGBT 1D的导通状态期间保护栅极绝缘层11和有源栅极电极9免受由P+集电极层3注入的阻挡空穴的影响。因此，栅极绝缘层11和有源栅极电极9被第二注入区25保护，以防止空穴从集电极层3捕获。结果，绝缘沟槽17下方(特别是栅极电极9和栅极绝缘层11下方)的第二注入区25提高了IGBT 1D的可靠性。
此外，作为P型，绝缘沟槽17下方的第二注入区25也可用于耗尽处于阻挡状态的N-漂移层4，从而支持IGBT 1D的高击穿电压。
如图5中进一步所示，第二注入区25也设置在虚设栅极沟槽12B下方，即，在虚设栅极沟槽12B和N-漂移层4之间。类似地，栅极沟槽9、9B下方的第二注入区25提供了更好的阻挡能力。
第二注入区25可以电连接到发射极电极21(其通常接地)或者可以是浮置的(即，不电连接到IGBT 1D的任何电极)。
应当理解，第二注入区25可以设置在上述IGBT 1A、1B和1C中的每一个内。还应理解，可以省略虚设栅极沟槽下方的第二注入区25，使得第二注入区25仅在绝缘沟槽17下方形成。
上述IGBT均为N通道IGBT。应当理解，每个区/层的掺杂类型可以改变为相反的掺杂类型，以便提供P通道IGBT。
图6-1至6-8示出了第三实施例的IGBT 1B的制造方法。
在图6-1所示的第一步骤中，将P型掺杂剂(例如硼)注入半导体衬底2中，以在衬底的顶侧形成P型基极层5。半导体衬底2是轻掺杂的N-型衬底，其具有与N-漂移层4的掺杂浓度相对应的掺杂浓度。半导体衬底2由单晶半导体材料制成，该材料可以是例如硅(Si)、碳化硅(SiC)、锗(Ge)或硅锗晶体(SiGe)。以下给出的尺寸和掺杂浓度例如指硅IGBT。
在图6-2所示的第二步骤中，选择性地蚀刻衬底2的顶侧，以在衬底2中形成沟槽。沟槽在成品中提供虚设栅极沟槽12B和绝缘沟槽17。在该步骤中可以使用各向异性干法蚀刻，以形成沟槽的竖直侧壁。蚀刻深度可以在3微米(μm)至7微米之间。然后在衬底2的表面上热生长栅极氧化物层(例如，二氧化硅)。栅极氧化物层提供栅极绝缘层11和20B。栅极氧化物层的厚度可以在
Figure BDA0003995012200000221
到
Figure BDA0003995012200000222
之间。在生长栅极氧化物层之前，可以可选地执行生长和移除牺牲栅极氧化物层的步骤。牺牲栅极氧化物层的厚度可以在
Figure BDA0003995012200000223
至
Figure BDA0003995012200000224
之间。应当理解，在栅极氧化物层和/或牺牲栅极氧化物层的热生长期间，在第一步骤中注入的掺杂剂将移动到衬底2的更深的深度以形成有源基极区5-i。
在形成栅极氧化物层之后，可以执行另一个注入步骤(图6-2中未示出)，以提供根据第五实施例的IGBT 1D所需的第二注入区25。特别地，P型掺杂剂(例如，硼)可以以1×1012至1×1014离子/cm2的剂量、50～400keV的离子能量和0度的倾斜角选择性地注入，从而在虚设栅极沟槽12B和绝缘沟槽17下方形成P型注入区25。
在图6-3所示的第三步骤中，在衬底2的顶表面上沉积多晶硅层30，以填充虚设栅极沟槽12B。
在图6-4所示的第四步骤中，蚀刻掉绝缘沟槽17底部的沉积多晶硅。以此方式，剩余多晶硅形成有源栅极电极9和虚设栅极电极18B。
此外，在衬底2的顶表面上沉积厚的介电材料层32(例如二氧化硅)以填充绝缘沟槽17。
在图6-5所示的第五步骤中，采用化学机械抛光(CMP)过程对衬底2的顶表面进行抛光，然后对衬底2进行湿法清洁。随后，在衬底2的顶表面沉积另一层介电材料(例如二氧化硅)。该层的厚度可在
Figure BDA0003995012200000231
之间。
此外，N型掺杂剂(例如，磷)以高离子能量(例如，>2.0MeV)选择性地注入到衬底2中，以在有源单元15B内形成第一注入区13。随后进行热退火以激活注入的N型掺杂剂。由于衬底2内的第一注入区13的深度，需要高离子能量。
此外，N型掺杂剂(例如，磷)以高离子能量(例如，>2.0MeV)选择性地注入到衬底2中，以在有源单元15B内形成第一注入区13。随后进行热退火以激活注入的N型掺杂剂。由于衬底2内的第一注入区13的深度，因此需要高离子能量。
在图6-6所示的第六步骤中，将N型掺杂剂(例如砷或磷)选择性地注入基极层5中，以形成N+型发射极层34。然后清洁先前沉积在衬底2的顶表面上的介电层(例如二氧化硅)。然后在衬底的顶表面上沉积示例性厚度大于0.6μm的另一介电材料层(例如二氧化硅)，以形成层间电介质23。
在图6-7所示的第七步骤中，沿着Y轴选择性地蚀刻层间电介质23、发射极层34、基极层5和虚设栅极沟槽12B，例如蚀刻深度为0.3-0.5μm。蚀刻形成沟槽36。沟槽36的尺寸和位置对应于成品中的发射极接触沟槽22B的尺寸和位置。蚀刻进一步将N+型发射极层34分离成每个有源单元15B内的两个发射极区7。然后注入P型掺杂剂(例如硼)并热退火以形成P+型接触区8B。
在图6-8所示的第八步骤中，在衬底2的顶表面上沉积金属以填充发射极接触沟槽22B并形成发射极电极21B。可以根据需要将衬底2的底侧研磨成目标晶圆厚度，然后被掺杂以形成N型缓冲层6和P+型集电极层3。金属进一步沉积在衬底2的底表面上以形成集电极电极19。对衬底2的底部侧进行的处理可以在对顶部侧进行的上述处理步骤期间或之后进行。
虽然以上段落仅描述了制造IGBT 1B和1D的方法，但是应当理解，所描述的方法可以容易地适应(例如通过修改在注入和蚀刻步骤期间使用的掩模)，以便制造其他实施例的IGBT。
虽然上述实施例仅涉及IGBT，但应当理解，本公开可以应用于其他类型的功率半导体器件。
本领域技术人员将理解，在前面的描述和所附权利要求中，诸如“顶部”、“底部”、“下方”、“侧向”、“竖直”等的位置术语是参照功率半导体器件的概念性图示来制作的，例如示出标准截面图的那些以及附图中所示的那些。这些术语是为了方便参考而使用的，但不旨在具有限制性。因此，这些术语应理解为当处于如附图所示的取向时指代半导体结构。
尽管已经根据如上所述的优选实施例描述了本公开，但是应当理解，这些实施例仅是说明性的，并且权利要求不限于这些实施例。本领域技术人员将能够考虑到预期落入所附权利要求的范围内的公开内容进行修改和替换。本说明书中公开或示出的每个特征可以单独或以与本文中公开或图示的任何其他特征的任何适当组合结合在本公开中。

Claims (25)

1.一种功率半导体器件，包括：
半导体衬底，其包括：
基极层，其选择性地设置在该半导体衬底的第一侧，并且其中，该基极层具有第一导电类型；
集电极层，其设置在该半导体衬底的第二侧，其中，该第二侧与该第一侧相对，并且其中，该集电极层具有该第一导电类型；以及
漂移层，其具有与该第一导电类型相反的第二导电类型，其中，该漂移层布置在该集电极层和该基极层之间；
有源单元，其设置在该半导体衬底中，其中，该有源单元包括具有该第二导电类型的发射极区和作为该基极层的一部分的有源基极区；以及
绝缘沟槽，其设置在该半导体衬底中并与该有源单元相邻，其中：该绝缘沟槽沿着第一方向从该半导体衬底的第一侧的表面延伸到该漂移层中；该绝缘沟槽包括设置在其中的栅极电极和介电材料；以及该栅极电极被配置为控制该有源单元内的电流通道的导通/截止状态；
其中，该有源单元沿着垂直于该第一方向的第二方向具有第一长度L1，并且该绝缘沟槽沿着该第二方向具有第二长度L2，并且该第一长度L1和该第二长度L2还满足0.5≤L2/L1≤2的关系。
2.根据权利要求1所述的功率半导体器件，其中，该第一长度LI和该第二长度L2还满足L2/L1≤1.7的关系。
3.根据权利要求1或2所述的功率半导体器件，其中，该有源单元还包括设置在该有源基极区和该漂移层之间的第一注入区，其中，该第一注入区是该第二导电类型并且具有比该漂移层更高的掺杂浓度。
4.根据前述权利要求中任一项所述的功率半导体器件，该功率半导体器件包括与该有源单元相邻的另一绝缘沟槽，
其中，该另一绝缘沟槽沿着该第一方向从该半导体衬底的表面延伸到该漂移层中，并且包括设置在其中的栅极电极和介电材料；以及
其中，该另一绝缘沟槽的栅极电极被配置为控制该有源单元内的另一电流通道的导通/截止状态。
5.根据权利要求4所述的功率半导体器件，其中，该电流通道和该另一电流通道布置在该有源单元的相对侧。
6.根据前述权利要求中任一项所述的功率半导体器件，其中，该栅极电极是第一栅极电极，并且该绝缘沟槽包括第二栅极电极，其中，该第一栅极电极和该第二栅极电极布置在该绝缘沟槽的相对侧。
7.根据前述权利要求中任一项所述的功率半导体器件，其中，该有源单元还包括虚设栅极沟槽，该虚设栅极沟槽包括设置在其中的虚设栅极绝缘层和虚设栅极电极。
8.根据权利要求7所述的功率半导体器件，其中，该虚设栅极沟槽沿着该第二方向布置在该有源单元的中间。
9.根据权利要求7或8所述的功率半导体器件，还包括发射极电极，其中，该发射极电极包括沿着该第一方向延伸到该基极层中的发射极接触沟槽，其中，该发射极接触沟槽电连接到该发射极区和该虚设栅极电极。
10.根据权利要求9所述的功率半导体器件，其中，该发射极接触沟槽沿着该第二方向具有比该虚设栅极沟槽更大的长度。
11.根据权利要求9或10所述的功率半导体器件，其中，该发射极接触沟槽沿着该第二方向布置在该有源单元的中间。
12.根据前述权利要求中任一项所述的功率半导体器件，还包括在该绝缘沟槽和该漂移层之间的第二注入区，该第二注入区具有该第一导电类型。
13.根据从属于权利要求7的权利要求12所述的功率半导体器件，其中，该第二注入区也设置在该虚设栅极沟槽和该漂移层之间的该有源单元内。
14.根据前述权利要求中任一项所述的功率半导体器件，其中，该第二方向平行于该半导体衬底的表面。
15.根据前述权利要求中任一项所述的功率半导体器件，还包括虚设单元，其中，该虚设单元包括作为该基极层的一部分的虚设基极区。
16.根据权利要求15所述的功率半导体器件，其中，该虚设单元还包括虚设栅极沟槽，该虚设栅极沟槽包括设置在其中的虚设栅极绝缘层和虚设栅极电极。
17.根据权利要求15或16所述的功率半导体器件，其中，该虚设单元沿着该第二方向的长度等于该第一长度L1。
18.根据从属于权利要求3的权利要求15至17中任一项所述的功率半导体器件，其中，该第一注入区也设置在该虚设基极区和该漂移层之间的该虚设单元内。
19.根据从属于权利要求12的权利要求15至18中任一项所述的功率半导体器件，其中，该第二注入区也设置在该虚设栅极沟槽和该漂移层之间的该虚设单元内。
20.根据前述权利要求中任一项所述的功率半导体器件，其中，该功率半导体器件包括多个有源单元和多个绝缘沟槽，并且每个有源单元沿着该第二方向紧挨着设置在两个该绝缘沟槽之间。
21.根据从属于权利要求15的权利要求20所述的功率半导体器件，其中，该功率半导体器件还包括多个该虚设单元，并且其中，至少一个该虚设单元和至少两个该绝缘沟槽沿着该第二方向设置在该有源单元中的相邻有源单元之间。
22.根据权利要求21所述的功率半导体器件，其中，该绝缘沟槽沿着该第二方向设置在虚设单元和有源单元之间，或者设置在两个虚设单元之间。
23.根据前述权利要求中任一项所述的功率半导体器件，还包括具有该第二导电类型的缓冲层，其中，该缓冲层设置在该漂移层和该集电极层之间，并且具有比该漂移层更高的掺杂浓度。
24.根据前述权利要求中任一项所述的功率半导体器件，其中，该功率半导体器件包括绝缘栅双极型晶体管。
25.一种制造功率半导体器件的方法，该方法包括：
提供半导体衬底，其包括：
基极层，其设置在该半导体衬底的第一侧，其中，该基极层具有第一导电类型；以及
漂移层，其具有与该第一导电类型相反的第二导电类型；
选择性地蚀刻该基极层和该漂移层以在该半导体衬底内形成绝缘沟槽；
在该绝缘沟槽内形成栅极电极，并用介电材料填充该绝缘沟槽；
在该半导体衬底的该第一侧的基极层内选择性地形成具有该第二导电类型的发射极区，其中，该发射极区和其中布置该发射极区的该基极层的一部分提供有源单元，并且其中，该绝缘沟槽与该有源单元相邻，并且该栅极电极被配置为控制该有源单元内的电流通道的导通/截止状态；以及
在该半导体衬底的第二侧形成集电极层，该集电极层具有第一导电类型，其中，该第二侧与该第一侧相对，并且，该漂移层布置在该集电极层和该基极层之间；
其中：
该绝缘沟槽被配置为沿着第一方向从该半导体衬底的第一侧的表面延伸到该漂移层中；
该有源单元沿着垂直于该第一方向的第二方向具有第一长度L1，并且该绝缘沟槽沿着该第二方向具有第二长度L2；以及
该第一长度L1和该第二长度L2满足0.5≤L2/L1≤2的关系。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115732553B (zh) * 2022-11-10 2023-06-13 上海功成半导体科技有限公司 Igbt器件及其制备方法
CN117650166A (zh) * 2023-10-31 2024-03-05 海信家电集团股份有限公司 半导体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP5452195B2 (ja) * 2009-12-03 2014-03-26 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
EP2942816B1 (en) 2013-08-15 2020-10-28 Fuji Electric Co., Ltd. Semiconductor device
DE102016112018B4 (de) * 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen
JP2019012762A (ja) * 2017-06-30 2019-01-24 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法

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