WO2015022989A1 - 半導体装置 - Google Patents

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WO2015022989A1
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region
semiconductor layer
floating
semiconductor
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勇一 小野澤
勇介 小林
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富士電機株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present invention relates to a semiconductor device.
  • IGBT Insulated Gate Bipolar transistor
  • the planar gate IGBT has a MOS gate (metal-oxide-semiconductor insulated gate) structure including a gate electrode provided on the front surface of the substrate.
  • the trench gate type IGBT has a MOS gate structure in which a gate electrode (hereinafter, referred to as a trench gate) serving as a control electrode is embedded in a trench provided on the front surface side of the substrate.
  • a gate electrode hereinafter, referred to as a trench gate
  • the channel density is higher and the on voltage is lower than that of the planar gate type IGBT in which the channel is formed along the front surface of the substrate. Therefore, in recent years, the application field of the trench gate type IGBT is increasing.
  • FIG. 7 is a cross-sectional view showing a structure of a general trench gate type IGBT.
  • FIG. 7 shows a cross section transverse to the trench gate of a general trench gate type IGBT. As shown in FIG.
  • the p layer 103 is provided on the drift layer 102 side).
  • an n + emitter region 104 is selectively provided. from the surface of n + emitter region 104 through the n + emitter region 104 and the p layer 103 in the depth direction n - trenches 105 reaching the drift layer 102 is provided.
  • a gate electrode 107 is provided inside the trench 105.
  • the gate electrode 107 is electrically insulated from the emitter electrode 109 by an interlayer insulating film 108 covering the top of the gate electrode 107.
  • Emitter electrode 109 is in conductive contact with p base region 111 and n + emitter region 104 described later via a contact hole provided in interlayer insulating film 108.
  • Floating p region 112 is electrically isolated from emitter electrode 109 by interlayer insulating film 108 covering the surface of p layer 103. Also, the floating p region 112, n - the pn junction between the drift layer 102 n - drift layer 102 and electrically insulated, and is insulated from the gate electrode 107 by the gate insulating film 106.
  • a collector electrode 110 is provided on the back surface of the p + semiconductor substrate.
  • the emitter electrode 109 is in a state of being grounded to the ground or in a state in which a negative voltage is applied.
  • the collector electrode 110 is in a state where a positive voltage is applied.
  • the voltage applied to the gate electrode 107 from the gate drive circuit (not shown) through the gate resistance is lower than the threshold value. Since the pn junction between the p base region 111 and the n ⁇ drift layer 102 is reverse biased, no current flows between the emitter and the collector. That is, the IGBT maintains the off state.
  • the charge starts to be accumulated in the gate electrode 107 and at the same time A region facing the electrode 107 is inverted to n-type to form a channel region.
  • electrons emitted from the emitter electrode 109 are injected into the n ⁇ drift layer 102 through the n + region including the n + emitter region 104 and the channel region.
  • n - By electron drift layer 102 are injected, p + collector region 101 and n - pn junction between the drift layer 102 is forward biased, the collector electrode 110 n - holes (holes into the drift layer 102 ), So that current flows between the emitter and the collector. That is, the IGBT is turned on.
  • the voltage drop between the emitter electrode 109 and the collector electrode 110 in the on state is the on voltage.
  • IEGT Injection Enhanced Gate Bipolar Transistor
  • the IEGT covers the n + emitter region and a part of the surface of the p base region with an insulating film so that the part covered with the insulating film does not contact the emitter electrode, whereby the n + emitter region and the p base region
  • the electron injection promoting (IE) effect is enhanced by reducing the contact area between the electrode and the emitter electrode.
  • the operation of the IEGT is basically the same as that of the trench gate type IGBT described above, but in the IEGT, n in the vicinity of the p base region in the portion where the surfaces of the n + emitter region and the p base region are covered with the insulating film.
  • the holes accumulated in the drift layer are not easily ejected to the emitter electrode, and the holes are accumulated in this portion. Therefore, the IEGT can increase the carrier concentration distribution of the n ⁇ drift layer to a state close to the carrier concentration distribution of the diode, and can lower the on-voltage compared to a normal trench gate type IGBT.
  • the switching characteristic is inferior to that of the normal trench gate type IGBT because the emitter electrode is less likely to be discharged.
  • the trench gate type IGBT and the IEGT arrange the trench gate structure at high density, the gate-emitter capacitance also becomes large. As described above, in the switching operation of the IGBT, the gate-emitter capacitance is charged when transitioning from the off state to the on state, and stored in the gate-emitter capacitance when transitioning from the on state to the off state Need to be discharged.
  • the generation loss of the power device is the sum of the steady loss determined by the on voltage and the switching loss generated during the on operation and off operation of the switching. For this reason, it is important to reduce the capacitance between the gate and the emitter, which causes switching loss.
  • an IGBT that solves such a problem, as shown in FIG. 7, an IGBT provided with a floating p region 112 electrically isolated from the emitter electrode 109 by the interlayer insulating film 108 has been proposed (for example, 2 (FIG. 1)).
  • Patent Document 2 the provision of the floating p region 112 makes it difficult for the holes injected into the n ⁇ drift layer 102 from the collector side to be discharged to the emitter electrode 109 in the on state. As a result, holes are accumulated in the floating p region 112, and the carrier concentration distribution of the n - drift layer 102 is increased to a state close to the carrier concentration distribution of the diode. Further, in Patent Document 2 below, the gate-emitter capacitance is reduced by not providing the trench gate structure which does not function as a control electrode in the floating p region 112, thereby shortening charge / discharge time and reducing switching loss. There is.
  • the IGBT is formed in a peripheral diffusion region which is a semiconductor substrate and is formed outside the isolation structure, and an element region as an IGBT which promotes discharge of residual carriers in the chip peripheral region at turn-off and enhances the blocking capability.
  • a plurality of cell structures Adjacent to the cell structure, a plurality of cell structures comprising a base region divided by an insulated trench gate and having an emitter region on the surface and an emitter electrode connected to the emitter region and the base region, on the surface
  • a device has been proposed which includes a dummy base region which is a base region not having an emitter region connected to an emitter electrode, and a connection portion electrically connecting a peripheral diffusion region to the emitter electrode (for example, the following patent Reference 3).
  • the IGBTs of Patent Documents 2 and 3 below each include a mesa region in a floating state sandwiched by a trench gate acting as a control electrode.
  • Switching speed is increased at turn-on. Normally, switching speed (rate of change of current of collector current di / dt) is controlled by inserting gate resistance in series to gate electrode 107, but in IGBT having floating p region 112, even if gate resistance is increased There is a problem that the switching speed at turn-on can not be reduced to a predetermined value.
  • An object of the present invention is to provide a semiconductor device having high di / dt controllability at turn-on, in order to solve the problems of the prior art described above.
  • a semiconductor device has the following features.
  • a second conductive second semiconductor layer is provided on the first conductive first semiconductor layer.
  • a third semiconductor layer of the first conductivity type is selectively provided on the surface layer of the second semiconductor layer opposite to the first semiconductor layer side.
  • a second conductive fourth semiconductor layer is selectively provided in the third semiconductor layer.
  • the first trench penetrates the third semiconductor layer and the fourth semiconductor layer to reach the second semiconductor layer.
  • a fifth semiconductor layer of the first conductivity type is selectively provided on the surface layer opposite to the first semiconductor layer side of the second semiconductor layer.
  • the fifth semiconductor layer is separated from the third semiconductor layer by the first trench.
  • a second trench penetrates the fifth semiconductor layer to reach the second semiconductor layer.
  • a sixth conductive layer of the first conductivity type is provided inside the fifth semiconductor layer.
  • the sixth semiconductor layer is separated from the fifth semiconductor layer by the second trench.
  • the emitter electrode is conductively connected to the third semiconductor layer, the fourth semiconductor layer, and the sixth semiconductor layer.
  • the emitter electrode is electrically isolated from the fifth semiconductor layer.
  • the collector electrode is conductively connected to the first semiconductor layer.
  • a first gate electrode is provided inside the first trench via a first gate insulating film.
  • a second gate electrode is provided inside the second trench via a second gate insulating film. The second gate electrode is electrically connected to the emitter electrode.
  • the width of the sixth semiconductor layer is narrower than the width of the third semiconductor layer.
  • the first trenches are arranged in a stripe shape, and the third semiconductor layer and the fifth semiconductor layer are arranged in the direction in which the stripes of the first trenches extend. It is characterized by extending linearly in parallel.
  • the second trench is linearly arranged in parallel with the extending direction of the stripe of the first trench
  • the sixth semiconductor layer is the first trench. Extending straight in parallel with the direction in which the stripes extend.
  • a plurality of the sixth semiconductor layers are arranged at predetermined intervals in a direction in which the stripes of the first trench extend.
  • the semiconductor device is characterized in that it is disposed so as to surround each of the sixth semiconductor layers.
  • a third trench penetrates the fifth semiconductor layer between the first trench and the second trench to reach the second semiconductor layer.
  • a third gate electrode is provided inside the third trench via a third gate insulating film. The third gate electrode is electrically connected to the emitter electrode.
  • a width of a portion of the fifth semiconductor layer sandwiched by the first trench and the third trench is narrower than a width of the third semiconductor layer.
  • the depth of the fifth semiconductor layer is such that the portion on the first trench side is deeper than the portion on the second trench side.
  • a bottom corner portion on the fifth semiconductor layer side of the first trench is covered by a portion on the first trench side.
  • a fourth trench penetrates the fifth semiconductor layer between the first trench and the second trench to reach the second semiconductor layer.
  • a fourth gate electrode is provided inside the fourth trench via a fourth gate insulating film. The fourth gate electrode is electrically connected to the emitter electrode. The distance between the fourth trench and the second trench is larger than the distance between the fourth trench and the first trench.
  • the second semiconductor layer is provided between the third semiconductor layer and the second semiconductor layer between the adjacent first trenches.
  • the semiconductor device further includes a seventh semiconductor layer of the second conductivity type having a high impurity concentration.
  • the semiconductor device of the present invention it is possible to provide a semiconductor device having high di / dt controllability at turn-on and a short switching time.
  • FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment.
  • FIG. 3 is a cross-sectional view showing the structure of the semiconductor device according to the third embodiment.
  • FIG. 4 is a perspective view showing the structure of the semiconductor device according to the fourth embodiment.
  • FIG. 5 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment.
  • FIG. 6 is a cross-sectional view showing the structure of the semiconductor device according to the sixth embodiment.
  • FIG. 7 is a cross-sectional view showing a structure of a general trench gate type IGBT.
  • FIG. 8 is a cross-sectional view showing the structure of the semiconductor device according to the seventh embodiment.
  • FIG. 9 is a cross-sectional view showing the structure of the semiconductor device according to the eighth embodiment.
  • FIG. 10 is a cross-sectional view showing the structure of the semiconductor device according to the ninth embodiment.
  • FIG. 11 is a cross-sectional view showing the structure of the semiconductor device of the comparative example.
  • FIG. 12 is a characteristic diagram showing a trade-off relationship between turn-on loss and reverse recovery dV / dt.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • Embodiment 1 The structure of the semiconductor device according to the first embodiment will be described by taking an n-channel IGBT in which trench gates are arranged in stripes extending in a direction (longitudinal direction) orthogonal to the direction in which the trenches are arranged (shorter direction).
  • FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment.
  • FIG. 1 shows a cross section across the trench gate in the lateral direction (the same applies to FIGS. 2, 3 and 5).
  • an active region through which current flows in the on state and a termination structure portion that relaxes the electric field on the front surface side of the semiconductor chip and maintains breakdown voltage. And (not shown).
  • a p layer 3 is provided on the surface layer of the surface (the surface of the n ⁇ drift layer 2 opposite to the p + collector region 1 side).
  • an n + emitter region (fourth semiconductor layer) 4 is selectively provided in the surface layer opposite to the p + collector region 1 side. from the surface of n + emitter region 4 through the n + emitter region 4 and the p layer 3 n - trenches reaching the drift layer 2 (hereinafter, the first trench) 5 is provided.
  • the first trenches 5 are arranged, for example, in a stripe planar layout.
  • a first gate insulating film 6 is provided inside the first trench 5 along the inner wall of the first trench 5, and the first gate insulating film 6 is made of, for example, polycrystalline silicon (poly-Si).
  • a gate electrode 7 (trench gate) is provided.
  • the first gate electrode 7 acts as a control electrode.
  • the p layer 3 is provided with a p region (hereinafter referred to as a first p base region (third semiconductor layer)) 11 provided with an n + emitter region 4 by the first trench 5 and an n + emitter region 4 There are no p regions 13 and no separation.
  • the p region 13 (hereinafter referred to as a floating p region (fifth semiconductor layer)) in which the n + emitter region 4 is not provided is electrically insulated from the emitter electrode 9 described later and is in a floating state.
  • the first p base region 11 and the floating p region 13 linearly extend in parallel with a direction (longitudinal direction) orthogonal to the direction in which the first trenches 5 are arranged between the adjacent first trenches 5.
  • the first p base region 11 and the floating p region 13 are alternately and repeatedly arranged, for example, in the direction in which the first trenches 5 are arranged (the short direction).
  • the first p base region 11 is conductively connected to the emitter electrode 9, and the portion of the first p base region 11 along the side wall of the first trench 5 is an n-type that serves as a current path of the main current in the on state. Inversion layer (channel) is formed.
  • a trench (hereinafter, referred to as a second trench) 15 which penetrates the floating p region 13 in the depth direction and reaches the n ⁇ drift layer 2 is provided.
  • the second trenches 15 are, for example, linearly arranged in parallel with the longitudinal direction of the first trenches 5. Further, two or more second trenches 15 are disposed, for example, in the vicinity of the center between adjacent first trenches 5.
  • a second gate insulating film 16 is provided along the inner wall of the second trench 15 inside the second trench 15, and a second gate electrode 17 made of, for example, polycrystalline silicon is provided inside the second gate insulating film 16. It is done.
  • the second gate electrode 17 is in conductive contact with the emitter electrode 9 in the vicinity of the outer periphery of the chip (not shown), for example, and has an emitter potential.
  • a p region (hereinafter, referred to as a second p base region (sixth semiconductor layer)) 12 separated from the floating p region 13 by the second trench 15 is provided in the floating p region 13.
  • the second p base region 12 is separated from the floating p region 13 by being disposed between the adjacent second trenches 15.
  • the second p base region 12 linearly extends in parallel with the extending direction of the second trench 15.
  • FIG. 1 illustrates the case where two second trenches 15 are disposed in the vicinity of the center between adjacent first trenches 5.
  • the second p base region 12 is conductively connected to the emitter electrode 9 and functions as a hole pickup for extracting holes accumulated in the floating p region 13 to the emitter electrode 9 at turn-on. Preferred conditions for the second p base region 12 and the second trench 15 will be described later.
  • the floating p region 13 is insulated from the first gate electrode 7 by the first gate insulating film 6 and insulated from the second gate electrode 17 by the second gate insulating film 16.
  • the floating p region 13 is electrically isolated from the n ⁇ drift layer 2 by the pn junction between the n ⁇ drift layer 2 and the floating p region 13.
  • the p layer 3 is divided by the first and second trenches 5 and 15 into the mesa-like first and second p base regions 11 and 12 and the floating p region 13.
  • Interlayer insulating film 8 covers the upper portions of first and second gate electrodes 7 and 17 and the surface of floating p region 13.
  • Emitter electrode 9 is in conductive contact with first p base region 11 and n + emitter region 4 through a first contact hole provided in interlayer insulating film 8, and a second contact hole provided in interlayer insulating film 8. And in conductive contact with the second p base region 12.
  • the first and second contact holes are provided, for example, in the form of stripes extending in the longitudinal direction of the first and second trenches.
  • Emitter electrode 9 is electrically insulated from first gate electrode 7 and floating p region 13 by interlayer insulating film 8.
  • a passivation protective film (not shown) made of, for example, a silicon nitride film (Si 3 N 4 film) or an amorphous silicon film is provided on the surface of the emitter electrode 9.
  • the back surface of the p + semiconductor substrate (the back surface of the semiconductor chip) is conductively connected to the collector electrode 10.
  • the termination structure is provided to surround the active region. In the termination structure portion, on the front surface side of the semiconductor chip, for example, a pressure resistant structure (not shown) including a guard ring, a field plate or the like is provided.
  • the operation of the semiconductor device according to the first embodiment will be described.
  • the operation during turn-on when the semiconductor device according to the first embodiment transitions from the off state to the on state and during turn-off when the semiconductor device transitions from the on state to the off state corresponds to the above-described conventional trench gate type IGBT (see FIG. 7).
  • the description is omitted because it is similar.
  • a second p base region 12 of an emitter potential electrically insulated from floating p region 13 by second trench 15 is provided in floating p region 13, and a second trench is provided.
  • the holes stored in the floating p region 13 can be prevented from flowing out, and the carrier concentration distribution of the n ⁇ drift layer 2 can be maintained close to the carrier concentration distribution of the diode. As a result, it is possible to realize the same low on-state voltage as in the case where the second p base region 12 is not provided.
  • the width (hereinafter simply referred to as the width) of the second p base region 12 is preferably smaller than the width of the first p base region 11, and preferably the minimum dimension defined by the design rule (design rule) It should be as narrow as possible based on The reason is as follows.
  • a portion of the n - drift layer 2 where the p-type inversion layer is not formed between the adjacent second trenches 15 is a region that does not contribute to extraction of holes accumulated in the floating p region 13 at turn-on.
  • the IE effect is improved by narrowing the width of the second p base region 12 as much as possible and increasing the area of the floating p region 13 by an amount corresponding to the reduction of the area of the region not contributing to the extraction of holes. It is possible to reduce the on-state voltage. Further, in the steady on state, the holes accumulated in the floating p region 13 are less likely to be extracted, so that the on voltage can be further reduced.
  • the width of the second p base region 12 is, for example, 1 ⁇ m or less, preferably 0.5 ⁇ m or less.
  • the impurity concentration and depth of the second p base region 12 can be variously changed in accordance with the design conditions, and are set in consideration of, for example, the di / dt controllability at turn-on, low on voltage, withstand voltage, etc. do it.
  • the impurity concentration and depth of the second p base region 12 should be approximately the same as the impurity concentration and depth of the first p base region 11, respectively.
  • the first p base region 11 and the second p base region 12 can be simultaneously formed under the same conditions, and the manufacturing process can be simplified.
  • the first and second p base regions 11 and 12 and the floating p region 13 may be simultaneously formed under the same conditions.
  • the impurity concentration peak of the second p base region 12 may be, for example, about 1 ⁇ 10 17 / cm 3 .
  • the dose amount of the p-type impurity implanted into the n ⁇ drift layer 2 to form the second p base region 12 may be, for example, about 1 ⁇ 10 13 / cm 2 .
  • the second trench 15 protrudes from the interface between the second p base region 12 and the n ⁇ drift layer 2 toward the collector side. This is because the length of the portion where it is longer becomes longer, and in the steady on state, the holes stored in the floating p region 13 are less likely to be extracted, so that the on-state voltage can be further reduced.
  • an n region may be selectively provided in the second p base region 12, and the second trench 15 may be substituted for the second p base region 12 if reduction in breakdown voltage can be avoided.
  • An n region having a low impurity concentration may be provided to such an extent that a p-type inversion layer is formed along the inner wall of.
  • the holes accumulated in the floating p region 13 are less likely to be extracted, and therefore, the on voltage can be further reduced.
  • the n region may be provided on the collector side from near the middle of the second p base region 12. The reason is that when the n region is selectively provided on the emitter side of the second p base region 12, the thyristor composed of the p + collector region 1, the n ⁇ drift layer 2, the second p base region 12 and the n region is turned on. And there is a risk of latch-up.
  • the depth of the second trench 15 may be substantially the same as the depth of the first trench 5.
  • the trench gate structure consisting of the second trench 15, the second gate insulating film 16 and the second gate electrode 17 has a trench gate structure consisting of the first trench 5, the first gate insulating film 6 and the first gate electrode 7 and The configuration is almost the same. Therefore, the trench gate structure including the first trench 5, the first gate insulating film 6 and the first gate electrode 7, and the second trench 15 and the second gate film are formed by using a general method of forming a MOS gate structure.
  • the trench gate structure including 16 and the second gate electrode 17 can be simultaneously formed, and the manufacturing process can be simplified.
  • the depth of the second trench 15 may be deeper than the depth of the first trench 5. The reason is that, as the length of the portion of the second trench 15 that protrudes from the interface between the second p base region 12 and the n ⁇ drift layer 2 toward the collector becomes longer, the floating p region 13 is steady. Because it becomes difficult to pull out the holes stored in the device, the on-state voltage can be further reduced.
  • the depth of the second trench 15 may be, for example, about 5 ⁇ m or more and 10 ⁇ m or less.
  • the width of the second trench 15 may be, for example, about 2 ⁇ m or more and 3 ⁇ m or less.
  • the second p base region of the emitter potential separated from the floating p region by the second trench is provided in the floating p region, and the inside of the second trench is provided.
  • the second gate electrode of the emitter potential By providing the second gate electrode of the emitter potential, a current path for flowing excess holes accumulated in the floating p region to the emitter electrode is formed at the time of turn-on, and excess holes accumulated in the floating p region are formed. Can be discharged to the emitter electrode. Therefore, the potential of the floating p region can be prevented from rising, and the rise of the gate voltage can be suppressed. Therefore, since the switching speed at turn-on can be controlled by, for example, a gate resistance as in the conventional case, a semiconductor device having high di / dt controllability at turn-on can be realized.
  • FIG. 2 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment.
  • the semiconductor device according to the second embodiment differs from the semiconductor device according to the first embodiment in that the depth of the floating p region 23 is deeper than the depth of the first and second trenches 5 and 15.
  • the floating p region 23 covers the bottom corner of the first trench 5 on the floating p region 23 side, and covers the bottom corner of the second trench 15 on the floating p region 23 side.
  • Such a floating p region 23 may be formed simultaneously with, for example, a guard ring (not shown) that constitutes the termination structure.
  • the same effect as that of the first embodiment can be obtained. Further, according to the second embodiment, the electric field in the vicinity of the bottom surfaces of the first and second trenches can be relaxed, so that the withstand voltage can be improved.
  • FIG. 3 is a cross-sectional view showing the structure of the semiconductor device according to the third embodiment.
  • the semiconductor device according to the third embodiment is different from the semiconductor device according to the first embodiment in the contact (electrical contact) between the second p base region 12 and the emitter electrode 9, and the second gate electrode 17 and the emitter electrode.
  • the point of contact with 9 is at the same place.
  • the upper surface of the second gate electrode 17 is not covered by the interlayer insulating film 8.
  • the second contact hole 18 provided in the interlayer insulating film 8 is wider than the width of the second p base region 12, and the second gate electrode 17 and the second p base region 12 are exposed in the second contact hole 18.
  • Emitter electrode 9 is in conductive contact with second gate electrode 17 and second p base region 12 through second contact hole 18.
  • the widths of the second contact hole 18 and the second p base region 12 are substantially the same, the higher the position at which the second contact hole 18 is formed in the interlayer insulating film 8 as the width of the second p base region 12 is narrowed. Alignment accuracy and etching accuracy are required.
  • the width of the second contact hole 18 is wider than the width of the second p base region 12, the position where the second contact hole 18 is formed and the width of the second contact hole 18 have Even if the misalignment occurs, the second p base region 12 can be exposed to the second contact hole 18 more accurately than in the case where the widths of the second contact hole 18 and the second p base region 12 are substantially the same. Therefore, conductive contact can be established between second p base region 12 and emitter electrode 9 more reliably than when the widths of second contact hole 18 and second p base region 12 are substantially the same.
  • the same effects as those of the first and second embodiments can be obtained. Further, according to the third embodiment, since the second p base region can be accurately exposed in the second contact hole, the width of the second p base region is narrowed to prevent the on voltage from rising at turn-on. Can improve the effect.
  • FIG. 4 is a perspective view showing the structure of the semiconductor device according to the fourth embodiment.
  • the semiconductor device according to the fourth embodiment is different from the semiconductor device according to the third embodiment in that the second trench 25 in which the second gate electrode 27 of the emitter potential is embedded is a direction in which the first trench 5 extends in a stripe shape. It is a point that is localized in the (longitudinal direction).
  • the second trench 25 has, for example, a planar shape of a polygonal frame (shown as a rectangular frame in FIG. 4) surrounding the second p base region 22 and is predetermined in the longitudinal direction of the first trench 5. Are arranged at an interval x1.
  • Reference numeral 26 is a second gate insulating film.
  • the p layer 3 not only the portion sandwiched between the first trench 5 and the second trench 25, but also the portion sandwiched between the second trenches 25 adjacent in the longitudinal direction of the first trench 5 are floating p regions 23. It has become. That is, while maintaining the width of the second p base region 22, the area of the floating p region 23 can be increased as compared to the case where the second trench is provided in a stripe shape parallel to the first trench 5.
  • the distance x1 between the second trenches 25 adjacent to each other in the longitudinal direction of the first trench 5 may be, for example, about the same as the distance x2 between the first trench 5 and the second trench 25 adjacent to each other. The reason is that the effect of extracting holes accumulated in the floating p region 23 can be generated almost equally throughout the floating p region 23.
  • the same effect as the first and second embodiments can be obtained. Moreover, according to the fourth embodiment, the effect of preventing the increase of the on voltage at the time of turn-on can be improved without narrowing the width of the second p base region.
  • FIG. 5 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment.
  • the semiconductor device according to the fifth embodiment is different from the semiconductor device according to the first embodiment in the vicinity of the first trench 5 in which the first gate electrode 7 (trench gate) is embedded in the floating p region 13.
  • the third trench 35 in which the third gate electrode 37 of the emitter potential is buried is provided apart from the first trench 5.
  • the third trench 35 penetrates the floating p region 13 in the depth direction to reach the n ⁇ drift layer 2.
  • the third trenches 35 are provided, for example, in stripes parallel to the first trenches 5.
  • a third gate insulating film 36 is provided along the inner wall of the third trench 35, and a third gate electrode 37 made of, for example, polycrystalline silicon is provided inside the third gate insulating film 36. It is done.
  • the third gate electrode 37 is, for example, in conductive contact with the emitter electrode 9 in the vicinity of the outer periphery of the chip (not shown) and has an emitter potential.
  • first floating p region 33a The width of the portion of floating p region 13 sandwiched between first trench 5 and third trench 35 (hereinafter referred to as first floating p region 33a) can be made based on the minimum dimension determined by the design standard. It should be as narrow as possible. The reason is as follows. In a general trench gate type IGBT having no floating p region, the capacitance of the gate insulating film at the portion facing the collector electrode of the trench gate, that is, the bottom of the trench is the feedback capacitance. In the semiconductor device according to the present invention, not only the capacitance of the first gate insulating film 6 at the bottom of the first trench 5 but also the floating p region 13 side of the first trench 5 is provided by providing the floating p region 13.
  • the capacitance of the first gate insulating film 6 on the side wall of the gate also serves as a feedback capacitance, the feedback capacitance becomes larger than that of a general trench gate type IGBT. In order to improve the switching characteristics, it is preferable that the feedback capacitance be smaller.
  • the first gate insulating film 6 on the side wall on the floating p region 13 side of the first trench 5 is formed by the third gate electrode 37. Shielded.
  • the capacitance of the first gate insulating film 6 in the portion shielded by the third gate electrode 37 can be used as the capacitance between the gate and the emitter, and not as feedback capacitance, so that the switching characteristics can be improved.
  • the width of the first floating p region 33a is, for example, 1 ⁇ m or less, preferably 0.5 ⁇ m or less.
  • Reference numeral 33 b is a portion of the floating p region 13 sandwiched by the second trench 15 and the third trench 35.
  • the same effect as that of the first and second embodiments can be obtained. Further, according to the fifth embodiment, since the feedback capacitance can be reduced, the switching time can be shortened. Therefore, the switching characteristics can be improved.
  • FIG. 6 is a cross-sectional view showing the structure of the semiconductor device according to the sixth embodiment.
  • the semiconductor device according to the sixth embodiment is different from the semiconductor device according to the fifth embodiment in the part of the floating p region 13 between the second trench 15 and the third trench 35 (hereinafter referred to as the second floating p).
  • the depth of the region 33b is deeper than the depths of the first to third trenches 5, 15, 35.
  • the second floating p region 33 b covers the bottom of the second and third trenches 15 and 35 on the second floating p region 33 b side.
  • the second floating p region 33b is formed, for example, the third p base region 41 at the outermost periphery of the active region. Alternatively, it may be formed simultaneously with the guard ring 43 that constitutes the termination structure.
  • the third p base region 41 at the outermost periphery of the active region is connected to the emitter electrode 9 through the p + contact region 42.
  • a field plate extended from the emitter electrode 9 is formed on the interlayer insulating film 8 covering the surface of the third p base region 41 at the outermost periphery of the active region.
  • a guard ring 43 is provided on the surface layer of the front surface of the semiconductor chip (the surface of the n ⁇ drift layer 2 opposite to the p + collector region 1 side).
  • an oxide film 44 is provided on the front surface of the semiconductor chip.
  • a field plate 45 is provided on oxide film 44, and field plate 45 is in conductive contact with guard ring 43 through a contact hole provided in oxide film 44.
  • Reference numeral 40 is an n + field stop area.
  • FIG. 8 is a cross-sectional view showing the structure of the semiconductor device according to the seventh embodiment.
  • the semiconductor device according to the seventh embodiment is different from the semiconductor device according to the second embodiment in the portion on the first trench 5 side of the floating p region 53 (hereinafter referred to as the deep portion on the first trench 5 side) 51
  • the depth of the second trench 15 is larger than the depth of the first trench 5 and the depth of the portion 52 on the second trench 15 side (the shallow portion on the second trench 15 side) of the floating p region 53 is It is a point that is shallower than the depth.
  • the deep portion 51 on the first trench 5 side of the floating p region 53 is brought close to the first p base region 11 and is separated from the second p base region 12 (that is, the shallow portion 52 on the second trench 15 side of the floating p region 53 is provided).
  • the withstand voltage of the second p base region 12 is made lower than the withstand voltage of the first p base region 11 so that breakdown occurs in the second p base region 12.
  • the deep portion 51 on the first trench 5 side of the floating p region 53 is the first via the first gate insulating film 6 provided on the side wall of the first trench 5 of the floating p region 53. It is a portion facing the gate electrode 7.
  • the pn junction surface between the deep portion 51 on the first trench 5 side and the n ⁇ drift layer 2 of the floating p region 53 and the bottom surface of the first trench 5 are located at substantially the same depth from the front surface of the substrate. Do.
  • the depletion layer extending from the pn junction between the floating p region 53 and the n ⁇ drift layer 2 to the n ⁇ drift layer 2 side is the floating p region 53 and the deep portion 51 on the first trench 5 side and the n ⁇ drift It is substantially flat along the pn junction surface with the layer 2 and the bottom of the first trench 5. That is, the bottom corner of the first trench 5 on the floating p region 53 side is covered by covering the bottom corner of the first trench 5 on the floating p region 53 side by the deep portion 51 of the floating p region 53 on the first trench 5 side. It reduces the concentration of electric field in the department. As a result, the withstand voltage of the first p base region 11 is improved.
  • the shallow portion 52 on the side of the second trench 15 of the floating p region 53 is the second gate electrode 17 via the second gate insulating film 16 provided on the side wall of the second trench 15 of the floating p region 53. Is the part that faces the The pn junction surface between the shallow portion 52 on the second trench 15 side and the n ⁇ drift layer 2 of the floating p region 53 is located shallower from the front surface of the substrate than the bottom surface of the first trench 5.
  • the depletion layer extending from the pn junction between the floating p region 53 and the n ⁇ drift layer 2 to the n ⁇ drift layer 2 side is the shallow portion 52 of the floating p region 53 on the second trench 15 side and the n ⁇
  • the pn junction surface with the drift layer 2 and the second trench 15 are curved. That is, by not covering the bottom corner portion 50b on the floating p region 53 side of the second trench 15 with the floating p region 53, electric field concentration is easily generated in the bottom corner portion 50b on the floating p region 53 side of the second trench 15. The avalanche breakdown is likely to occur at this electric field concentration portion.
  • the withstand voltage of the second p base region 12 becomes lower than the withstand voltage of the first p base region 11, and breakdown at the time of applying an overvoltage is preferentially generated in the second p base region 12.
  • the hole current (avalanche current) 50 a generated by the breakdown is the second p base region 12 (and the p + contact region 54 provided inside the second p base region 12).
  • the emitter since breakdown at the time of applying an overvoltage can be generated in the second p base region 12, the emitter is passed through the first p base region 11 (and the p + contact region 14 provided inside the first p base region 11). A large current can be prevented from flowing to the electrode 9.
  • the parasitic thyristor composed of the p + collector region 1, the n ⁇ drift layer 2, the first p base region 11 and the n + emitter region 4 does not operate. Therefore, the overvoltage tolerance can be improved. In addition, the improvement in the withstand voltage against overvoltage can improve the withstand voltage against short circuit and the cosmic ray.
  • ion implantation of a p-type impurity for forming the floating p region 53 may be performed closer to the first trench 5 side. Specifically, an ion implantation mask is formed on the front surface of the substrate, in which a portion corresponding to the formation region of the deep portion 51 on the first trench 5 side of the floating p region 53 is opened. Next, using the ion implantation mask as a mask, ion implantation of p-type impurities for forming the floating p region 53 is performed.
  • the formation region of the floating p region 53 of the n ⁇ drift layer 2 extends in the lateral direction (direction orthogonal to the depth direction) to the formation region of the first trench 5, and the second trench 15 in the lateral direction.
  • a p-type impurity region to be a floating p region 53 is formed at a position not reaching the formation region of n.
  • the first and second trenches 5 and 15 are formed by photolithography and etching.
  • the p-type impurity region to be the floating p region 53 is exposed on the side wall of the first trench 5.
  • the p-type impurity region to be the floating p region 53 is diffused by heat treatment.
  • the first trench 5 side of the p-type impurity region is already exposed to the side wall of the first trench 5, it is diffused only in the depth direction.
  • the second trench 15 side of the p-type impurity region is laterally diffused until it is exposed to the side wall of the second trench 15.
  • the floating p region 53 can be formed without changing a new step by changing the ion implantation mask.
  • the deep portion 51 on the first trench 5 side of the floating p region 53 may be disposed apart from the second trench 15, and the deep portion 51 on the first trench 5 side and the second trench 15 of the floating p region 53 may be arranged.
  • the depth of second trench 15 is the depth of floating p region 23. It may be deeper than By making the depth of the second trench 15 deeper than the depth of the first trench 5 in this manner, the bottom corner portion on the floating p region side of the first trench 5 is covered with the floating p region.
  • the withstand voltage of the second p base region 12 becomes lower than the withstand voltage of the first p base region 11, and breakdown occurs in the second p base region 12. You can wake up.
  • the width of the second trench 15 may be made wider than the width of the first trench 5.
  • the same effect as that of the first and second embodiments can be obtained.
  • breakdown is caused in the second p base region by bringing the deep portion on the first trench side of the floating p region closer to the first p base region and separating it from the second p base region. it can.
  • the parasitic thyristor of the unit cell functional unit of the element
  • breakdown can be caused in the second p base region of the active region, so that the withstand voltage of the active region can be made lower than the withstand voltage of the termination structure.
  • the withstand voltage against overvoltage can be improved without increasing the number of trenches. For this reason, manufacturing risk can be reduced, which is preferable.
  • FIG. 9 is a cross-sectional view showing the structure of the semiconductor device according to the eighth embodiment.
  • the semiconductor device according to the eighth embodiment differs from the semiconductor device according to the first embodiment in that a distance x11 between the first trench 5 and the second trench 15 is smaller than a distance x11 between the first trench 5 and the first trench 5.
  • a dummy trench (a fourth trench 65 in which a fourth gate electrode 67 is provided via a fourth gate insulating film 66) is disposed with a distance x12 between the trench 15 (x11 ⁇ x12) apart (x11 ⁇ x12) That is the point.
  • the withstand voltage of the second p base region 12 is made lower than the withstand voltage of the first p base region 11 by providing a plurality of dummy trenches having an emitter potential closer to the first trench 5 than the second trench 15, and the second p base region Breakdown is made to occur at 12.
  • a plurality of fourth trenches 65 which penetrate the floating p region 13 in the depth direction and reach the n ⁇ drift layer 2 are provided between the first trench 5 and the second trench 15.
  • the plurality of fourth trenches 65 are arranged in a stripe planar layout similar to the first and second trenches 5 and 15.
  • FIG. 9 shows an example in which two fourth trenches 65 are provided in each floating p region 13, one or more fourth trenches 65 may be provided in each floating p region 13.
  • a fourth gate insulating film 66 is provided along the inner wall of the fourth trench 65 inside the fourth trench 65, and a fourth gate electrode 67 made of, for example, polycrystalline silicon is provided inside the fourth gate insulating film 66. It is done.
  • the fourth gate electrode 67 is, for example, in conductive contact with the emitter electrode 9 in the vicinity of the outer periphery of the chip (not shown) and has an emitter potential.
  • the repetition pitch of the fourth trenches 65 and the distance x11 between the adjacent fourth trenches 65 and the first trenches 5 are, for example, approximately equal to the width of the first p base region 11 between the first trenches 5. That is, the first and fourth trenches 5 and 65 may be arranged at a repetition pitch substantially equal.
  • the depletion layer extending from the pn junction between the floating p region 13 and the n ⁇ drift layer 2 to the n ⁇ drift layer 2 side is the portion of the floating p region 13 where the fourth trench 65 is provided and the n ⁇ drift layer 2
  • the bottom surface of the first, fourth and fifth trenches 5, 65 are substantially flat.
  • the distance x12 between the adjacent fourth trench 65 and the second trench 15 is the distance between the other adjacent trenches (ie, the distance x11 between the adjacent fourth trench 65 and the first trench 5, the The width of the first p base region 11 between the first trenches 5 and the width of the second p base region 12 between the second trenches 15 are wider. Therefore, the depletion layer extending from the pn junction between the floating p region 13 and the n ⁇ drift layer 2 to the n ⁇ drift layer 2 side is sandwiched between the fourth trench 65 and the second trench 15 of the floating p region 13. The pn junction between the n - drift layer and the n ⁇ drift layer 2 and the second trench 15 are curved.
  • avalanche breakdown is easily generated at the bottom corner portion 50b of the second trench 15 on the floating p region 13 side, and breakdown at the time of applying an overvoltage is preferentially generated in the second p base region 12. It is like that.
  • FIG. 10 is a cross-sectional view showing the structure of the semiconductor device according to the ninth embodiment.
  • the semiconductor device according to the ninth embodiment differs from the semiconductor device according to the first embodiment in that, between the first p base region 11 and the n ⁇ drift layer 2 in the mesa region between the adjacent first trenches 5, The point is that an n-type region (hereinafter referred to as an n-type hole barrier region (seventh semiconductor layer)) 71 having a higher impurity concentration than the n ⁇ drift layer 2 is provided.
  • the interface between the n-type hole barrier region 71 and the n ⁇ drift layer 2 is located shallower than the bottom surface of the first trench 5 from the front surface of the chip.
  • the n-type hole barrier region 71 serves as a barrier of holes injected from the collector electrode 10 to the n ⁇ drift layer 2 and moving toward the emitter electrode 9 when in the on state. Therefore, by providing the n-type hole barrier region 71, it is possible to increase the carrier concentration on the chip front surface side of the n - drift layer 2 in the on state. Excess carriers on the chip front side of n - drift layer 2 are rapidly discharged by the electric field inside the depletion layer spreading from the pn junction between first p base region 11 and n-type hole barrier region 71 at turn-off. Therefore, it does not contribute to the current tail at turn-off. Therefore, it is possible to reduce the on-state voltage while minimizing the increase of the turn-off loss.
  • the impurity concentration of the n-type hole barrier region 71 is higher than the impurity concentration of the n ⁇ drift layer 2.
  • the peak impurity concentration of the n-type hole barrier region 71 is preferably in the range of approximately 1 ⁇ 10 16 / cm 3 to 1 ⁇ 10 17 / cm 3 .
  • the n-type hole barrier region 71 is not provided in the mesa region between the adjacent second trenches 15 (that is, between the second p base region 12 and the n ⁇ drift layer 2).
  • the n-type hole barrier region 71 may be provided between the floating p region 13 and the n ⁇ drift layer 2 in the mesa region between the adjacent first and second trenches 5 and 15. There is no change in the electrical characteristics depending on the presence or absence of the n-type hole barrier region 71 in the mesa region between the adjacent first and second trenches 5 and 15.
  • FIG. 11 is a cross-sectional view showing the structure of the semiconductor device of the comparative example.
  • a hole accumulation layer is formed in the floating p region 13 and the potential of the floating p region 13 is increased.
  • the second gate insulating film 16 inside the second trench 15 is reverse biased, so that floating p near the bottom of the second trench 15 A p-type inversion layer connecting the region 13 and the second p base region 12 is formed.
  • an n-type hole barrier region 72 is provided between the second p base region 12 and the n ⁇ drift layer 2 in the mesa region between adjacent second trenches 15 as in the comparative example shown in FIG. In this case, it is difficult to form a p-type inversion layer connecting the floating p region 13 and the second p base region 12.
  • the configuration of the comparative example other than the n-type hole barrier region 72 is the same as that of the ninth embodiment.
  • the n-type hole barrier region 71 is provided only in the mesa region between the adjacent first trenches 5 (between the first p base region 11 and the n ⁇ drift layer 2).
  • the problem that the p-type inversion layer, which occurs in the comparative example, is difficult to form is solved.
  • the potential rise of floating p region 13 can be suppressed, and the rise of the gate voltage is suppressed.
  • the gate of reverse recovery dV / dt of the built-in diode composed of the first p base region 11 and the n-type hole barrier region 71 and the n - drift layer 2 connected in reverse parallel to the IGBT Deterioration of controllability due to resistance can be prevented.
  • FWD Free Wheeling Diode
  • n-type hole barrier region 71 only in the mesa region between adjacent first trenches 5, when a voltage is applied between the collector and the emitter, second p base region 12 and n ⁇ drift layer 2
  • the extension of the depletion layer extending from the pn junction between them is not suppressed.
  • the gate-emitter capacitance can be maintained to the same level as that of the first embodiment, and increase in turn-on loss can be prevented.
  • FIG. 12 is a characteristic diagram showing a trade-off relationship between turn-on loss and reverse recovery dV / dt.
  • the horizontal axis of FIG. 12 represents reverse recovery dV / dt [kV / ⁇ sec] per 1 ⁇ s, and the vertical axis represents turn-on loss per pulse [mJ / pulse].
  • FIG. 12 shows, as a comparison, the semiconductor device according to the first embodiment (hereinafter referred to as example 1; refer to FIG. 1) and the comparative example (see FIG. 11). That is, FIG. 12 shows Example 1 not including the n-type hole barrier region 71, Example 2 including the n-type hole barrier region 71, and a comparative example including the n-type hole barrier regions 71 and 72. .
  • the applied voltage Vcc between the collector and the emitter at turn-off was set to 600 V, and the gate voltage Vg was driven to +15 V / -15 V. Then, with the collector current Ic set to 150 A and the junction temperature Tj set to 150 ° C., the turn-on loss Eon was measured. The reverse recovery dV / dt of the built-in diode was measured with the forward current If set to 15 A and the junction temperature Tj set to room temperature (for example, about 25 ° C.).
  • the same effect as that of the first embodiment can be obtained. Further, according to the ninth embodiment, it is possible to minimize the deterioration in the trade-off between the turn-on loss and dV / dt (noise), and to improve the trade-off between the turn-off loss and the on-voltage. .
  • the present invention is not limited to the above-described embodiment, and can be applied to insulated gate semiconductor devices of various configurations.
  • the n + field stop region may be arranged at a position deeper than the p + collector region from the back surface of the semiconductor chip.
  • the configuration of the third embodiment may be applied to the semiconductor devices according to the first, second, and fourth embodiments described above, or the semiconductor devices according to the first to third embodiments described above may be applied.
  • the configuration of the fourth embodiment may be applied.
  • the configuration of the ninth embodiment may be applied to the above-described second to eighth embodiments.
  • the first conductivity type is p-type
  • the second conductivity type is n-type.
  • the present invention is equally applicable to the first conductivity type as n-type and the second conductivity type as p-type. It holds.
  • the semiconductor device concerning the present invention is useful to the power semiconductor device used for a power converter etc.

Abstract

　ｎ-ドリフト層（２）の表面層には、メサ状の第１，２ｐベース領域（１１，１２）およびフローティングｐ領域（１３）が設けられている。第１ｐベース領域（１１）とフローティングｐ領域（１３）とは第１トレンチ（５）によって分離されている。第２ｐベース領域（１２）は、第２トレンチ（１５）によってフローティングｐ領域（１３）と分離されている。第１，２ｐベース領域（１１，１２）は、エミッタ電極（９）と導電接続されている。フローティングｐ領域（１３）は、エミッタ電極（９）と電気的に絶縁されてフローティング状態となっている。第１トレンチ（５）の内部には、第１ゲート絶縁膜（６）を介して第１ゲート電極（７）が設けられている。第２トレンチ（１５）の内部には、第２ゲート絶縁膜（１６）を介して、エミッタ電位の第２ゲート電極（１７）が設けられている。これにより、ターンオン時のｄｉ／ｄｔ制御性が高くすることができる。

Description

半導体装置
　この発明は、半導体装置に関する。
　電力変換装置の低消費電力化が進む中、電力変換装置において中心的な役割を果たすパワーデバイスの低消費電力化に対する期待が大きい。そのパワーデバイスの中でも、伝導度変調効果により低オン電圧を実現することができ、かつ絶縁ゲートへの印加電圧により容易に電流制御可能な電圧駆動型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）の使用が定着してきている。このＩＧＢＴとして、プレーナゲート型ＩＧＢＴとトレンチゲート型ＩＧＢＴとが公知である。
　プレーナゲート型ＩＧＢＴは、基板おもて面上に設けたゲート電極からなるＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造を有する。トレンチゲート型ＩＧＢＴは、基板おもて面側に設けられたトレンチの内部に、制御電極として作用するゲート電極（以下、トレンチゲートとする）を埋め込んでなるＭＯＳゲート構造を有する。トレンチゲート型ＩＧＢＴは、トレンチの両側壁に沿ってチャネルが形成されるため、基板おもて面に沿ってチャネルが形成されるプレーナゲート型ＩＧＢＴよりもチャネル密度が大きく、オン電圧が低い。このため、近年、トレンチゲート型ＩＧＢＴの適用分野が増えつつある。
　一般的なトレンチゲート型ＩＧＢＴの構成について、トレンチが並ぶ方向（以下、短手方向とする）と直交する方向（図面奥行き方向、以下、長手方向とする）に延びるストライプ状の平面レイアウトでトレンチゲートを配置したｎチャネル型ＩＧＢＴを例に説明する。図７は、一般的なトレンチゲート型ＩＧＢＴの構造を示す断面図である。図７には、一般的なトレンチゲート型ＩＧＢＴのトレンチゲートを短手方向に横切る断面を示す。図７に示すように、ｐ+コレクタ領域１０１となるｐ+半導体基板のおもて面上にｎ-ドリフト層１０２が積層されてなるシリコン基板（半導体チップ）のおもて面側（ｎ-ドリフト層１０２側）に、ｐ層１０３が設けられている。
　ｐ層１０３の内部には、ｎ+エミッタ領域１０４が選択的に設けられている。ｎ+エミッタ領域１０４の表面からｎ+エミッタ領域１０４およびｐ層１０３を深さ方向に貫通してｎ-ドリフト層１０２に達するトレンチ１０５が設けられている。トレンチ１０５の内部には、ゲート絶縁膜１０６を介してゲート電極１０７が設けられている。ゲート電極１０７は、ゲート電極１０７の上部を覆う層間絶縁膜１０８によってエミッタ電極１０９と電気的に絶縁されている。エミッタ電極１０９は、層間絶縁膜１０８に設けられたコンタクトホールを介して後述するｐベース領域１１１およびｎ+エミッタ領域１０４に導電接触している。
　ｐ層１０３は、複数のトレンチ１０５によって、ｎ+エミッタ領域１０４が設けられたｐ領域（ｐベース領域）１１１と、ｎ+エミッタ領域１０４が設けられていないフローティング電位のｐ領域（以下、フローティングｐ領域とする）１１２とに分割されている。フローティングｐ領域１１２は、ｐ層１０３の表面を覆う層間絶縁膜１０８によってエミッタ電極１０９と電気的に絶縁されている。また、フローティングｐ領域１１２は、ｎ-ドリフト層１０２との間のｐｎ接合によってｎ-ドリフト層１０２と電気的に絶縁され、かつゲート絶縁膜１０６によってゲート電極１０７と絶縁されている。ｐ+半導体基板の裏面には、コレクタ電極１１０が設けられている。
　次に、トレンチゲート型ＩＧＢＴがオフ状態からオン状態に遷移するターンオン時の動作について説明する。通常、エミッタ電極１０９は、グランドに接地された状態か、負の電圧が印加された状態となっている。コレクタ電極１１０は、正の電圧が印加された状態となっている。このようにエミッタ電極１０９よりも高い電圧をコレクタ電極１１０に印加した状態であっても、ゲート駆動回路（不図示）からゲート抵抗を介してゲート電極１０７に印加される電圧が閾値よりも低い場合、ｐベース領域１１１とｎ-ドリフト層１０２との間のｐｎ接合は逆バイアスされているため、エミッタ・コレクタ間に電流は流れない。すなわち、ＩＧＢＴはオフ状態を維持する。
　一方、ゲート駆動回路からゲート抵抗を介してゲート電極１０７に閾値を超える電圧を印加した場合、ゲート電極１０７に電荷が蓄積され始めると同時に、ｐベース領域１１１の、ゲート絶縁膜１０６を介してゲート電極１０７と対向する領域がｎ型に反転してチャネル領域が形成される。これにより、エミッタ電極１０９から出た電子が、ｎ+エミッタ領域１０４およびチャネル領域からなるｎ型領域を通ってｎ-ドリフト層１０２に注入される。ｎ-ドリフト層１０２に電子が注入されることで、ｐ+コレクタ領域１０１とｎ-ドリフト層１０２との間のｐｎ接合が順バイアスされ、コレクタ電極１１０からｎ-ドリフト層１０２へ正孔（ホール）が注入されるため、エミッタ・コレクタ間に電流が流れる。すなわち、ＩＧＢＴはオン状態となる。このオン状態におけるエミッタ電極１０９とコレクタ電極１１０との間の電圧降下がオン電圧である。
　次に、トレンチゲート型ＩＧＢＴがオン状態からオフ状態に遷移するターンオフ時の動作について説明する。ゲート電極１０７への印加電圧（エミッタ電極１０９およびゲート電極１０７間の電圧）を閾値以下にすることによって、ゲート電極１０７に蓄積されていた電荷は、ゲート抵抗を介してゲート駆動回路へと放電される。その際に、ｐベース領域１１１のｎ型に反転していた部分がｐ型に戻り、チャネル領域がなくなることにより、エミッタ電極１０９からｎ-ドリフト層１０２への電子の供給がなくなる。これによって、コレクタ電極１１０からｎ-ドリフト層１０２への正孔の供給もなくなるため、ｎ-ドリフト層１０２内に蓄積されていた電子および正孔がそれぞれコレクタ電極１１０およびエミッタ電極１０９に吐き出される、または、再結合により消滅することで、エミッタ・コレクタ間に電流が流れなくなる。すなわち、ＩＧＢＴはオフ状態となる。
　このトレンチゲート型ＩＧＢＴのオン電圧をさらに低下させるためにさまざまな構成が提案されている。例えば、ダイオードのオン電圧に近い限界の特性を備えたＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ　Ｅｎｈａｎｃｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるＩＧＢＴが公知である（例えば、下記特許文献１（第１０１図）参照。）。ＩＥＧＴは、ｎ+エミッタ領域およびｐベース領域の表面の一部を絶縁膜で覆い、絶縁膜で覆われた部分とエミッタ電極とが接触しないようにすることによって、ｎ+エミッタ領域およびｐベース領域とエミッタ電極との接触面積を少なくすることにより、電子注入促進（ＩＥ）効果を高めたものである。
　ＩＥＧＴの動作は、基本的には上述したトレンチゲート型ＩＧＢＴと同様であるが、ＩＥＧＴでは、ｎ+エミッタ領域およびｐベース領域の表面が絶縁膜で覆われた部分において、ｐベース領域近傍のｎ-ドリフト層に蓄積された正孔は、エミッタ電極に吐き出されにくく、この部分に正孔が蓄積される。このため、ＩＥＧＴは、ｎ-ドリフト層のキャリア濃度分布をダイオードのキャリア濃度分布に近い状態にまで高くすることができ、通常のトレンチゲート型ＩＧＢＴよりもオン電圧を低くすることができる。
　しかしながら、電力変換装置に用いるパワーデバイスには低オン電圧以外に高速スイッチング特性も要求されており、高速スイッチング特性の改善も重要な課題の１つとなっている。ＩＥＧＴでは、エミッタ電極に吐き出されにくくなることで、スイッチング特性が通常のトレンチゲート型ＩＧＢＴよりも劣る。また、トレンチゲート型ＩＧＢＴおよびＩＥＧＴは、トレンチゲート構造を高密度に配置するため、ゲート・エミッタ間容量も大きくなる。上述したようにＩＧＢＴのスイッチング動作には、オフ状態からオン状態へ移行するときにゲート・エミッタ間容量に電荷が充電され、オン状態からオフ状態に移行するときにゲート・エミッタ間容量に蓄積された電荷が放電される必要がある。
　したがって、ゲート・エミッタ間容量が大きい場合、スイッチング動作時にゲート・エミッタ間容量への電荷の充放電時間が増大するとともにスイッチング損失も増大し、これによってパワーデバイスの発生損失が増大してしまうという問題がある。パワーデバイスの発生損失とは、オン電圧で決まる定常損失と、スイッチングのオン動作およびオフ動作時に生じるスイッチング損失との総和である。このため、スイッチング損失を生じさせる原因であるゲート・エミッタ間容量を小さくすることが重要な課題となる。このような問題を解消したＩＧＢＴとして、図７に示すように層間絶縁膜１０８によってエミッタ電極１０９と電気的に絶縁されたフローティングｐ領域１１２を備えたＩＧＢＴが提案されている（例えば、下記特許文献２（第１図）参照。）。
　下記特許文献２では、フローティングｐ領域１１２を設けることで、オン状態の時にコレクタ側からｎ-ドリフト層１０２に注入された正孔がエミッタ電極１０９に吐き出されにくくなる。これによってフローティングｐ領域１１２に正孔を蓄積し、ｎ-ドリフト層１０２のキャリア濃度分布をダイオードのキャリア濃度分布に近い状態にまで高くしている。また、下記特許文献２では、フローティングｐ領域１１２に制御電極として作用しないトレンチゲート構造を設けないことでゲート・エミッタ間容量を低減し、充放電時間の短縮化および低スイッチング損失化が図られている。
　また、ターンオフ時におけるチップ周辺領域での残留キャリアの排出を促し、遮断耐量を高めたＩＧＢＴとして、半導体基板であって分離構造の外側に形成された周辺拡散領域と、素子領域内に形成され、絶縁されたトレンチゲートで分割され、表面部にエミッタ領域を有するベース領域と、エミッタ領域およびベース領域と接続されるエミッタ電極とを備えた複数のセル構造と、セル構造に隣接し、表面部にエミッタ電極と接続されたエミッタ領域を有しないベース領域であるダミーベース領域と、周辺拡散領域をエミッタ電極と電気的に接続する接続部と、を備えた装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献２，３のＩＧＢＴは、制御電極として作用するトレンチゲートに挟まれたフローティング状態のメサ領域を備えている。
特開平５－２４３５６１号公報 特開２００１－３０８３２７号公報 特開２００６－５２４８号公報
エム・ヤマグチ（Ｍ．Ｙａｍａｇｕｃｈｉ）、外７名、ＩＥＧＴ　デザイン　クライテリオン　フォア　リデューシング　ＥＭＩ　ノイズ（ＩＥＧＴ　Ｄｅｓｉｇｎ　Ｃｒｉｔｅｒｉｏｎ　ｆｏｒ　Ｒｅｄｕｃｉｎｇ　ＥＭＩ　Ｎｏｉｓｅ）、プロシーディングス　オブ　２００４　インターナショナル　シンポジウム　オン　パワー　セミコンダクター　デバイシズ　アンド　ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　２００４　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｐｏｗｅｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ　＆　ＩＣｓ）、２００４年５月、ｐ．１１５－１１８ ワイ・オノザワ（Ｙ．Ｏｎｏｚａｗａ）、外５名、デベロップメント　オブ　ザ　ネクスト　ジェネレーション　１２００Ｖ　トレンチ－ゲート　ＦＳ－ＩＧＢＴ　フィーチャリング　ロウワー　ＥＭＩ　ノイズ　アンド　ロウワー　スイッチング　ロス（Ｄｅｖｅｌｏｐｍｅｎｔ　ｏｆ　ｔｈｅ　ｎｅｘｔ　ｇｅｎｅｒａｔｉｏｎ　１２００Ｖ　ｔｒｅｎｃｈ－ｇａｔｅ　ＦＳ－ＩＧＢＴ　ｆｅａｔｕｒｉｎｇ　ｌｏｗｅｒ　ＥＭＩ　ｎｏｉｓｅ　ａｎｄ　ｌｏｗｅｒ　ｓｗｉｔｃｈｉｎｇ　ｌｏｓｓ）、プロシーディングス　オブ　ザ　１９ｔｈ　インターナショナル　シンポジウム　オン　パワー　セミコンダクター　デバイシズ　アンド　ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　１９ｔｈ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｐｏｗｅｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ　＆　ＩＣｓ）、（済州島）、２００７年５月２７日－３０日、ｐ．１３－１６
　しかしながら、上記特許文献１～３に示すようなフローティングｐ領域１１２を備えたＩＧＢＴに共通する問題として、ターンオン特性に改善の余地があることが報告されている（例えば、上記非特許文献１，２参照。）。フローティングｐ領域１１２を備えたＩＧＢＴでは、ターンオン時にフローティングｐ領域１１２に過剰な正孔が蓄積され、フローティングｐ領域１１２の電位が上昇する。この電位上昇によって生じる変位電流（＝Ｃ・ｄＶ／ｄｔ、Ｃ：ゲート絶縁膜１０６の容量（帰還容量）、ｄＶ／ｄｔ：コレクタ電圧の時間変化率）によって入力容量が充電され、ゲート電圧が持ち上がってしまうため、ターンオン時のスイッチング速度が速くなる。通常、ゲート電極１０７に直列にゲート抵抗を挿入することでスイッチング速度（コレクタ電流の電流変化率ｄｉ／ｄｔ）を制御するが、フローティングｐ領域１１２を備えたＩＧＢＴでは、ゲート抵抗を大きくしたとしてもターンオン時のスイッチング速度を所定値となるように遅くすることができないという問題がある。
　この発明は、上述した従来技術による問題点を解消するため、ターンオン時のｄｉ／ｄｔ制御性が高い半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の上に、第２導電型の第２半導体層が設けられている。前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に、第１導電型の第３半導体層が選択的に設けられている。前記第３半導体層の内部に、第２導電型の第４半導体層が選択的に設けられている。第１トレンチは、前記第３半導体層および前記第４半導体層を貫通して前記第２半導体層に達する。前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に、第１導電型の第５半導体層が選択的に設けられている。前記第５半導体層は、前記第１トレンチによって前記第３半導体層と分離されている。第２トレンチは、前記第５半導体層を貫通して前記第２半導体層に達する。前記第５半導体層の内部に、第１導電型の第６半導体層が設けられている。前記第６半導体層は、前記第２トレンチによって前記第５半導体層と分離されている。エミッタ電極は、前記第３半導体層、前記第４半導体層および前記第６半導体層と導電接続されている。また、前記エミッタ電極は、前記第５半導体層と電気的に絶縁されている。コレクタ電極は、前記第１半導体層と導電接続されている。前記第１トレンチの内部に、第１ゲート絶縁膜を介して第１ゲート電極が設けられている。前記第２トレンチの内部に、第２ゲート絶縁膜を介して第２ゲート電極が設けられている。前記第２ゲート電極は、前記エミッタ電極に電気的に接続されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記第６半導体層の幅は、前記第３半導体層の幅よりも狭いことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチは、ストライプ状に配置され、前記第３半導体層および前記第５半導体層は、前記第１トレンチのストライプの延びる方向に平行に直線状に延びていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチは、前記第１トレンチのストライプの延びる方向に平行に直線状に配置され、前記第６半導体層は、前記第１トレンチのストライプの延びる方向に平行に直線状に延びていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第６半導体層は、前記第１トレンチのストライプの延びる方向に所定の間隔で複数配置されており、前記第２トレンチは、複数の前記第６半導体層をそれぞれ囲むように配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。第３トレンチは、前記第１トレンチと前記第２トレンチとの間における前記第５半導体層を貫通して前記第２半導体層に達する。前記第３トレンチの内部に第３ゲート絶縁膜を介して第３ゲート電極が設けられている。前記第３ゲート電極は、前記エミッタ電極に電気的に接続されている。そして、前記第５半導体層の、前記第１トレンチと前記第３トレンチとに挟まれた部分の幅は、前記第３半導体層の幅よりも狭い。
　また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体層の深さは、前記第１トレンチ側の部分が前記第２トレンチ側の部分よりも深く、前記第５半導体層の前記第１トレンチ側の部分によって、前記第１トレンチの前記第５半導体層側の底面コーナー部が覆われていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。第４トレンチは、前記第１トレンチと前記第２トレンチとの間における前記第５半導体層を貫通して前記第２半導体層に達する。前記第４トレンチの内部に第４ゲート絶縁膜を介して第４ゲート電極が設けられている。前記第４ゲート電極は、前記エミッタ電極に電気的に接続されている。そして、前記第４トレンチと前記第２トレンチとの間の距離は、前記第４トレンチと前記第１トレンチとの間の距離よりも広い。
　また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第１トレンチの間において、前記第３半導体層と前記第２半導体層との間に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第７半導体層をさらに備えることを特徴とする。
　上述した発明によれば、ターンオン時にフローティング状態の第５半導体領域に蓄積される過剰な正孔をエミッタ電極へ流すための電流経路を第２トレンチの内壁に沿って形成することができる。これにより、ターンオン時に第５半導体領域に過剰な正孔が蓄積されることによって生じる変位電流が第１ゲート絶縁膜を介して第１ゲート電極に流れ込むことを抑制することができ、ゲート電圧の持ち上がりを抑制することができる。
　本発明にかかる半導体装置によれば、ターンオン時のｄｉ／ｄｔ制御性が高く、スイッチング時間の短い半導体装置を提供することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態２にかかる半導体装置の構造を示す断面図である。 図３は、実施の形態３にかかる半導体装置の構造を示す断面図である。 図４は、実施の形態４にかかる半導体装置の構造を示す斜視図である。 図５は、実施の形態５にかかる半導体装置の構造を示す断面図である。 図６は、実施の形態６にかかる半導体装置の構造を示す断面図である。 図７は、一般的なトレンチゲート型ＩＧＢＴの構造を示す断面図である。 図８は、実施の形態７にかかる半導体装置の構造を示す断面図である。 図９は、実施の形態８にかかる半導体装置の構造を示す断面図である。 図１０は、実施の形態９にかかる半導体装置の構造を示す断面図である。 図１１は、比較例の半導体装置の構造を示す断面図である。 図１２は、ターンオン損失と逆回復ｄＶ／ｄｔとのトレードオフ関係を示す特性図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について、トレンチが並ぶ方向（短手方向）と直交する方向（長手方向）に延びるストライプ状にトレンチゲートを配置したｎチャネル型ＩＧＢＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、トレンチゲートを短手方向に横切る断面を示す（図２，３，５においても同様）。図１に示すように、実施の形態１にかかる半導体装置は、オン状態のときに電流が流れる活性領域と、半導体チップのおもて面側の電界を緩和して耐圧を保持する終端構造部（不図示）と、を備える。
　活性領域において、ｐ+コレクタ領域（第１半導体層）１となるｐ+半導体基板のおもて面上にｎ-ドリフト層（第２半導体層）２が積層されてなる半導体チップのおもて面（ｎ-ドリフト層２の、ｐ+コレクタ領域１側に対して反対側の面）の表面層には、ｐ層３が設けられている。ｐ層３の内部には、ｐ+コレクタ領域１側に対して反対側の表面層にｎ+エミッタ領域（第４半導体層）４が選択的に設けられている。ｎ+エミッタ領域４の表面からｎ+エミッタ領域４およびｐ層３を貫通してｎ-ドリフト層２に達するトレンチ（以下、第１トレンチとする）５が設けられている。
　第１トレンチ５は、例えばストライプ状の平面レイアウトで配置されている。第１トレンチ５の内部には、第１トレンチ５の内壁に沿って第１ゲート絶縁膜６が設けられ、第１ゲート絶縁膜６の内側に例えば多結晶シリコン（ｐｏｌｙ－Ｓｉ）からなる第１ゲート電極７（トレンチゲート）が設けられている。第１ゲート電極７は制御電極として作用する。ｐ層３は、第１トレンチ５によって、ｎ+エミッタ領域４が設けられたｐ領域（以下、第１ｐベース領域（第３半導体層）とする）１１と、ｎ+エミッタ領域４が設けられていないｐ領域１３とに分離されている。
　ｎ+エミッタ領域４が設けられていないｐ領域（以下、フローティングｐ領域（第５半導体層）とする）１３は、後述するエミッタ電極９と電気的に絶縁され、フローティング状態となっている。第１ｐベース領域１１およびフローティングｐ領域１３は、隣り合う第１トレンチ５間において第１トレンチ５が並ぶ方向に直交する方向（長手方向）に平行に直線状に延びている。第１ｐベース領域１１とフローティングｐ領域１３とは、第１トレンチ５が並ぶ方向（短手方向）に例えば交互に繰り返し配置されている。第１ｐベース領域１１はエミッタ電極９に導電接続されており、第１ｐベース領域１１の、第１トレンチ５の側壁に沿った部分には、オン状態のときに主電流の電流経路となるｎ型の反転層（チャネル）が形成される。
　フローティングｐ領域１３の内部には、フローティングｐ領域１３を深さ方向に貫通してｎ-ドリフト層２に達するトレンチ（以下、第２トレンチとする）１５が設けられている。第２トレンチ１５は、例えば、第１トレンチ５の長手方向に平行に直線状に配置されている。また、第２トレンチ１５は、例えば隣り合う第１トレンチ５間の中央付近に２つ以上配置されている。第２トレンチ１５の内部には、第２トレンチ１５の内壁に沿って第２ゲート絶縁膜１６が設けられ、第２ゲート絶縁膜１６の内側に例えば多結晶シリコンからなる第２ゲート電極１７が設けられている。第２ゲート電極１７は、例えばチップ外周付近（不図示）においてエミッタ電極９と導電接触してエミッタ電位となっている。
　フローティングｐ領域１３の内部には、第２トレンチ１５によってフローティングｐ領域１３と分離されたｐ領域（以下、第２ｐベース領域（第６半導体層）とする）１２が設けられている。具体的には、第２ｐベース領域１２は、隣り合う第２トレンチ１５間に挟まれて配置されることにより、フローティングｐ領域１３と分離されている。第２ｐベース領域１２は、第２トレンチ１５の延びる方向に平行に直線状に延びている。図１には、隣り合う第１トレンチ５間の中央付近に２つの第２トレンチ１５を配置した場合を図示する。第２ｐベース領域１２は、エミッタ電極９に導通接続されており、ターンオン時にフローティングｐ領域１３に蓄積された正孔をエミッタ電極９へと引き抜くホールピックアップとして機能する。第２ｐベース領域１２および第２トレンチ１５の好適な条件については後述する。
　フローティングｐ領域１３は、第１ゲート絶縁膜６によって第１ゲート電極７と絶縁され、かつ第２ゲート絶縁膜１６によって第２ゲート電極１７と絶縁されている。また、フローティングｐ領域１３は、ｎ-ドリフト層２との間のｐｎ接合によってｎ-ドリフト層２と電気的に絶縁されている。フローティングｐ領域１３を設けることにより、オン状態のときにコレクタ側からｎ-ドリフト層２に注入された正孔がエミッタ電極９に吐き出されにくくなり、ｎ-ドリフト層２のキャリア濃度分布をダイオードのキャリア濃度分布に近い状態にまで高くすることができる（ＩＥ効果）ため、オン電圧を低下させることができる。
　このようにｐ層３は、第１，２トレンチ５，１５によって、メサ状の第１，２ｐベース領域１１，１２およびフローティングｐ領域１３に分割されている。層間絶縁膜８は、第１，２ゲート電極７，１７の上部およびフローティングｐ領域１３の表面を覆う。エミッタ電極９は、層間絶縁膜８に設けられた第１コンタクトホールを介して第１ｐベース領域１１およびｎ+エミッタ領域４と導電接触しており、層間絶縁膜８に設けられた第２コンタクトホールを介して第２ｐベース領域１２と導電接触している。第１，２コンタクトホールは、例えば第１，２トレンチの長手方向に延びるストライプ状に設けられている。
　また、エミッタ電極９は、層間絶縁膜８によって第１ゲート電極７およびフローティングｐ領域１３と電気的に絶縁されている。エミッタ電極９の表面上には、例えばシリコン窒化膜（Ｓｉ3Ｎ4膜）やアモルファスシリコン膜からなるパッシベーション保護膜（不図示）が設けられている。ｐ+半導体基板の裏面（半導体チップの裏面）は、コレクタ電極１０に導電接続されている。終端構造部は、活性領域の周囲を囲むように設けられている。終端構造部において、半導体チップのおもて面側には、例えば、ガードリングやフィールドプレートなどからなる耐圧構造（不図示）が設けられている。
　次に、実施の形態１にかかる半導体装置の動作について説明する。実施の形態１にかかる半導体装置がオフ状態からオン状態に遷移するターンオン時、および、オン状態からオフ状態に遷移するターンオフ時の動作は、上述した従来のトレンチゲート型ＩＧＢＴ（図７参照）と同様であるため、説明を省略する。実施の形態１にかかる半導体装置においては、フローティングｐ領域１３の内部に、第２トレンチ１５によってフローティングｐ領域１３と電気的に絶縁されたエミッタ電位の第２ｐベース領域１２を設け、かつ第２トレンチ１５の内部に第２ゲート絶縁膜１６を介してエミッタ電位の第２ゲート電極１７を設けることにより、ターンオン時のｄｉ／ｄｔ制御性を従来のトレンチゲート型ＩＧＢＴよりも向上させることができる。その理由は、次のとおりである。
　ターンオン時にフローティングｐ領域１３に過剰な正孔が蓄積され、フローティングｐ領域１３の電位が第２ゲート電極１７の電位（エミッタ電位）よりも上昇した場合、第２トレンチ１５の内部の第２ゲート絶縁膜１６が逆バイアスされるため、ｎ-ドリフト層２の、第２トレンチ１５の内壁に沿った部分に、フローティングｐ領域１３と第２ｐベース領域１２とをつなぐｐ型の反転層（以下、ｐ型反転層とする、不図示）が形成される。これにより、フローティングｐ領域１３に蓄積された過剰な正孔は、ｐ型反転層および第２ｐベース領域１２を通ってエミッタ電極９へ排出される。フローティングｐ領域１３の電位が高くなるほど、フローティングｐ領域１３に蓄積された正孔を引き抜く（ホールピックアップ）ための電流経路となるｐ型反転層の不純物濃度が高くなるため、フローティングｐ領域１３から正孔を引き抜く効果がより高くなる。これによって、フローティングｐ領域１３の電位上昇が抑制されるため、ゲート電圧の持ち上がりが抑制される。また、フローティングｐ領域１３にホール電流が集中しなくなるため、第１トレンチ５の底面付近の電位が上昇することも抑制することができる。一方、定常オン状態には、フローティングｐ領域１３と第２ｐベース領域１２とをつなぐｐ型反転層は形成されない。このため、フローティングｐ領域１３に蓄積された正孔が流出することを抑制することができ、ｎ-ドリフト層２のキャリア濃度分布をダイオードのキャリア濃度分布に近い状態に維持することができる。これにより、第２ｐベース領域１２を設けていない場合と同程度の低オン電圧を実現することができる。
　次に、第２ｐベース領域１２および第２トレンチ１５の好適な条件について説明する。第２ｐベース領域１２の短手方向の幅（以下、単に幅とする）は、第１ｐベース領域１１の幅よりも狭いのがよく、好ましくは、設計基準（デザインルール）で定められた最小寸法に基づいて可能な限り狭くするのがよい。その理由は、次のとおりである。隣り合う第２トレンチ１５間において、ｎ-ドリフト層２のｐ型反転層が形成されない部分は、ターンオン時にフローティングｐ領域１３に蓄積された正孔の引き抜きに寄与しない領域となる。このため、第２ｐベース領域１２の幅を可能な限り狭くして、正孔の引き抜きに寄与しない領域の面積を低減させた分だけフローティングｐ領域１３の面積を増大させることにより、ＩＥ効果を向上させることができ、オン電圧を低下させることができるからである。また、定常オン状態のときに、フローティングｐ領域１３に蓄積された正孔が引き抜かれにくくなるため、より低オン電圧化を図ることができるからである。具体的には、第２ｐベース領域１２の幅は、例えば１μｍ以下、好ましくは０．５μｍ以下であるのがよい。
　また、第２ｐベース領域１２の不純物濃度や深さは、設計条件に合わせて種々変更可能であり、例えばターンオン時のｄｉ／ｄｔ制御性、低オン電圧および耐圧などの相互関係を考慮して設定すればよい。具体的には、第２ｐベース領域１２の不純物濃度や深さは、それぞれ第１ｐベース領域１１の不純物濃度や深さとほぼ同程度であるのがよい。この場合、第１ｐベース領域１１と第２ｐベース領域１２とを同一条件で同時に形成することができ、製造工程を簡略化することができる。第１，２ｐベース領域１１，１２およびフローティングｐ領域１３を同一条件で同時に形成してもよい。さらに、例えば、第２ｐベース領域１２の不純物濃度を第１ｐベース領域１１の不純物濃度と同程度とすることにより、活性領域全域にわたってほぼ同程度の耐圧を維持することができる。具体的には、第２ｐベース領域１２の不純物濃度ピークは、例えば１×１０17／ｃｍ3程度であってもよい。また、第２ｐベース領域１２を形成するためにｎ-ドリフト層２に注入されるｐ型不純物のドーズ量は、例えば１×１０13／ｃｍ2程度であってもよい。
　また、第２ｐベース領域１２の深さを第２トレンチ１５の深さよりも浅くすることにより、第２トレンチ１５の、第２ｐベース領域１２とｎ-ドリフト層２との界面からコレクタ側に突出している部分の長さが長くなるため、定常オン状態のときに、フローティングｐ領域１３に蓄積された正孔が引き抜かれにくくなるため、より低オン電圧化を図ることができるからである。また、第２ｐベース領域１２の内部にｎ領域を選択的に設けてもよいし、耐圧が低下することを回避することができるのであれば、第２ｐベース領域１２に代えて、第２トレンチ１５の内壁に沿ってｐ型反転層が形成される程度に不純物濃度の低いｎ領域を設けてもよい。この場合においても、定常オン状態のときに、フローティングｐ領域１３に蓄積された正孔が引き抜かれにくくなるため、より低オン電圧化を図ることができる。第２ｐベース領域１２の内部にｎ領域を選択的に設ける場合には、第２ｐベース領域１２の、中間付近からコレクタ側に当該ｎ領域を設けるのがよい。その理由は、第２ｐベース領域１２のエミッタ側にｎ領域を選択的に設けた場合、ｐ+コレクタ領域１、ｎ-ドリフト層２、第２ｐベース領域１２、および当該ｎ領域からなるサイリスタがオンしてラッチアップする虞があるからである。
　第２トレンチ１５の深さは、第１トレンチ５の深さと同程度であってもよい。この場合、第２トレンチ１５、第２ゲート絶縁膜１６および第２ゲート電極１７からなるトレンチゲート構造は、第１トレンチ５、第１ゲート絶縁膜６および第１ゲート電極７からなるトレンチゲート構造とほぼ同一構成となる。このため、一般的なＭＯＳゲート構造の形成方法を用いて、第１トレンチ５、第１ゲート絶縁膜６および第１ゲート電極７からなるトレンチゲート構造と、第２トレンチ１５、第２ゲート絶縁膜１６および第２ゲート電極１７からなるトレンチゲート構造とを同時に形成することができ、製造工程を簡略化することができる。
　また、第２トレンチ１５の深さは、第１トレンチ５の深さよりも深くてもよい。その理由は、第２トレンチ１５の、第２ｐベース領域１２とｎ-ドリフト層２との界面からコレクタ側に突出している部分の長さが長くなるほど、定常オン状態のときに、フローティングｐ領域１３に蓄積された正孔が引き抜かれにくくなるため、より低オン電圧化を図ることができるからである。具体的には、第２トレンチ１５の深さは、例えば５μｍ以上１０μｍ以下程度であってもよい。また、第２トレンチ１５の幅は、例えば２μｍ以上３μｍ以下程度であってもよい。
　以上、説明したように、実施の形態１によれば、フローティングｐ領域の内部に、第２トレンチによってフローティングｐ領域と分離されたエミッタ電位の第２ｐベース領域を設け、かつ、第２トレンチの内部にエミッタ電位の第２ゲート電極を設けることにより、ターンオン時にフローティングｐ領域に蓄積された過剰な正孔をエミッタ電極へ流すための電流経路が形成され、フローティングｐ領域に蓄積された過剰な正孔をエミッタ電極へと排出することができる。このため、フローティングｐ領域の電位が上昇することを防止することができ、ゲート電圧の持ち上がりが抑制される。したがって、ターンオン時のスイッチング速度を例えば従来と同様にゲート抵抗などで制御することができるため、ターンオン時のｄｉ／ｄｔ制御性が高い半導体装置を実現することができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の構造について説明する。図２は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、フローティングｐ領域２３の深さが第１，２トレンチ５，１５の深さよりも深くなっている点である。フローティングｐ領域２３は、第１トレンチ５のフローティングｐ領域２３側の底面コーナー部を覆い、かつ第２トレンチ１５のフローティングｐ領域２３側の底面コーナー部を覆う。このようなフローティングｐ領域２３は、例えば終端構造部を構成するガードリング（不図示）と同時に形成すればよい。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、第１，２トレンチの底面付近の電界を緩和することができるため、耐圧を向上させることができる。
（実施の形態３）
　次に、実施の形態３にかかる半導体装置の構造について説明する。図３は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２ｐベース領域１２とエミッタ電極９とのコンタクト（電気的接触）、および、第２ゲート電極１７とエミッタ電極９とのコンタクトを同一箇所で行っている点である。
　具体的には、第２ゲート電極１７の上面は、層間絶縁膜８によって覆われていない。層間絶縁膜８に設けられた第２コンタクトホール１８は、第２ｐベース領域１２の幅よりも広く、第２コンタクトホール１８には、第２ゲート電極１７および第２ｐベース領域１２が露出されている。エミッタ電極９は、第２コンタクトホール１８を介して第２ゲート電極１７および第２ｐベース領域１２と導電接触している。このように第２ｐベース領域１２および第２ゲート電極１７を、同一の第２コンタクトホール１８を介してエミッタ電極９に導電接触させることで、第２ｐベース領域１２の幅を可能な限り狭い場合においても、半導体装置の信頼性を向上させることができる。その理由は、次のとおりである。
　第２コンタクトホール１８と第２ｐベース領域１２との幅が同程度である場合、第２ｐベース領域１２の幅を狭くするほど、層間絶縁膜８に第２コンタクトホール１８を形成する際に高い位置合わせ精度およびエッチング精度が求められる。それに対して、実施の形態３においては、第２コンタクトホール１８の幅が第２ｐベース領域１２の幅よりも広いため、第２コンタクトホール１８の形成位置や第２コンタクトホール１８の幅に多少のずれが生じたとしても、第２コンタクトホール１８と第２ｐベース領域１２との幅が同程度である場合よりも精度よく第２コンタクトホール１８に第２ｐベース領域１２を露出させることができる。したがって、第２コンタクトホール１８と第２ｐベース領域１２との幅が同程度である場合よりも確実に第２ｐベース領域１２とエミッタ電極９とを導電接触させることができるからである。
　以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、第２コンタクトホールに第２ｐベース領域を精度よく露出させることができるため、第２ｐベース領域の幅を狭くして、ターンオン時にオン電圧が上昇することを防止する効果を向上させることができる。
（実施の形態４）
　次に、実施の形態４にかかる半導体装置の構造について説明する。図４は、実施の形態４にかかる半導体装置の構造を示す斜視図である。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、エミッタ電位の第２ゲート電極２７が埋め込まれた第２トレンチ２５を、第１トレンチ５がストライプ状に延びる方向（長手方向）に局在化させている点である。具体的には、第２トレンチ２５は、第２ｐベース領域２２を囲む例えば多角形枠状（図４には矩形枠状に図示）の平面形状を有し、第１トレンチ５の長手方向に所定の間隔ｘ１で配置されている。符号２６は第２ゲート絶縁膜である。
　ｐ層３のうち、第１トレンチ５と第２トレンチ２５とに挟まれた部分だけでなく、第１トレンチ５の長手方向に隣り合う第２トレンチ２５間に挟まれた部分もフローティングｐ領域２３となっている。すなわち、第２ｐベース領域２２の幅を維持したまま、第１トレンチ５に平行なストライプ状に第２トレンチを設ける場合よりもフローティングｐ領域２３の面積を増大させることができる。第１トレンチ５の長手方向に隣り合う第２トレンチ２５間の間隔ｘ１は、例えば、隣り合う第１トレンチ５と第２トレンチ２５との間隔ｘ２と同程度であるのがよい。その理由は、フローティングｐ領域２３に蓄積された正孔を引き抜く効果をフローティングｐ領域２３全域にわたってほぼ均等に生じさせることができるからである。
　以上、説明したように、実施の形態４によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態４によれば、第２ｐベース領域の幅を狭くすることなく、ターンオン時にオン電圧が上昇することを防止する効果を向上させることができる。
（実施の形態５）
　次に、実施の形態５にかかる半導体装置の構造について説明する。図５は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、フローティングｐ領域１３の内部において、第１ゲート電極７（トレンチゲート）が埋め込まれた第１トレンチ５付近に、第１トレンチ５と離れて、エミッタ電位の第３ゲート電極３７が埋め込まれた第３トレンチ３５を設けた点である。
　具体的には、第３トレンチ３５は、フローティングｐ領域１３を深さ方向に貫通してｎ-ドリフト層２に達する。第３トレンチ３５は、例えば、第１トレンチ５に平行なストライプ状に設けられている。第３トレンチ３５の内部には、第３トレンチ３５の内壁に沿って第３ゲート絶縁膜３６が設けられ、第３ゲート絶縁膜３６の内側に例えば多結晶シリコンからなる第３ゲート電極３７が設けられている。第３ゲート電極３７は、例えばチップ外周付近（不図示）においてエミッタ電極９と導電接触してエミッタ電位となっている。
　フローティングｐ領域１３の、第１トレンチ５と第３トレンチ３５とに挟まれた部分（以下、第１フローティングｐ領域３３ａとする）の幅は、設計基準で定められた最小寸法に基づいて可能な限り狭くするのがよい。その理由は、次のとおりである。フローティングｐ領域を備えていない一般的なトレンチゲート型ＩＧＢＴでは、トレンチゲートのコレクタ電極に面している部分、すなわちトレンチ底面におけるゲート絶縁膜の容量が帰還容量となる。本発明にかかる半導体装置においては、フローティングｐ領域１３が設けられていることにより、第１トレンチ５の底面における第１ゲート絶縁膜６の容量だけでなく、第１トレンチ５のフローティングｐ領域１３側の側壁における第１ゲート絶縁膜６の容量も帰還容量となるため、一般的なトレンチゲート型ＩＧＢＴよりも帰還容量が大きくなる。スイッチング特性を向上させるためには、帰還容量は小さい方が好ましい。実施の形態５においては、第１フローティングｐ領域３３ａの幅を可能な限り狭くすることにより、第１トレンチ５のフローティングｐ領域１３側の側壁における第１ゲート絶縁膜６が第３ゲート電極３７によって遮蔽（シールド）される。これにより、第３ゲート電極３７によって遮蔽された部分における第１ゲート絶縁膜６の容量をゲート・エミッタ間容量とすることができ、帰還容量とならないため、スイッチング特性を向上させることができる。具体的には、第１フローティングｐ領域３３ａの幅は、例えば１μｍ以下、好ましくは０．５μｍ以下であるのがよい。符号３３ｂは、フローティングｐ領域１３の、第２トレンチ１５と第３トレンチ３５とに挟まれた部分である。
　以上、説明したように、実施の形態５によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態５によれば、帰還容量を小さくすることができるため、スイッチング時間を短くすることができる。したがって、スイッチング特性を向上させることができる。
（実施の形態６）
　次に、実施の形態６にかかる半導体装置の構造について説明する。図６は、実施の形態６にかかる半導体装置の構造を示す断面図である。実施の形態６にかかる半導体装置が実施の形態５にかかる半導体装置と異なる点は、フローティングｐ領域１３の、第２トレンチ１５と第３トレンチ３５とに挟まれた部分（以下、第２フローティングｐ領域とする）３３ｂの深さが第１～３トレンチ５，１５，３５の深さよりも深くなっている点である。第２フローティングｐ領域３３ｂは、第２，３トレンチ１５，３５の第２フローティングｐ領域３３ｂ側の底面を覆う。このように第１～３トレンチ５，１５，３５よりも深い深さで第２フローティングｐ領域３３ｂを形成する場合、第２フローティングｐ領域３３ｂを、例えば活性領域の最外周の第３ｐベース領域４１や、終端構造部を構成するガードリング４３と同時に形成すればよい。
　活性領域の最外周の第３ｐベース領域４１は、ｐ+コンタクト領域４２を介してエミッタ電極９に接続されている。活性領域の最外周の第３ｐベース領域４１の表面を覆う層間絶縁膜８上には、エミッタ電極９から延長されたフィールドプレートが形成されている。終端構造部において、半導体チップのおもて面（ｎ-ドリフト層２の、ｐ+コレクタ領域１側に対して反対側の面）の表面層には、ガードリング４３が設けられている。終端構造部において、半導体チップのおもて面には酸化膜４４が設けられている。この酸化膜４４の上にはフィールドプレート４５が設けられており、フィールドプレート４５は、酸化膜４４に設けられたコンタクトホールを介してガードリング４３と導電接触している。符号４０はｎ+フィールドストップ領域である。
　以上、説明したように、実施の形態６によれば、実施の形態１，２，５と同様の効果を得ることができる。
（実施の形態７）
　次に、実施の形態７にかかる半導体装置の構造について説明する。図８は、実施の形態７にかかる半導体装置の構造を示す断面図である。実施の形態７にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、フローティングｐ領域５３の、第１トレンチ５側の部分（以下、第１トレンチ５側の深い部分とする）５１の深さを第１トレンチ５の深さよりも深くし、フローティングｐ領域５３の、第２トレンチ１５側の部分（第２トレンチ１５側の浅い部分とする）５２の深さを第２トレンチ１５の深さよりも浅くしている点である。フローティングｐ領域５３の、第１トレンチ５側の深い部分５１を第１ｐベース領域１１に近づけ、第２ｐベース領域１２から離す（すなわちフローティングｐ領域５３の、第２トレンチ１５側の浅い部分５２を設ける）ことにより、第２ｐベース領域１２の耐圧を第１ｐベース領域１１の耐圧よりも低くし、第２ｐベース領域１２でブレークダウンが起こるようにしている。
　具体的には、フローティングｐ領域５３の、第１トレンチ５側の深い部分５１とは、フローティングｐ領域５３の、第１トレンチ５の側壁に設けられた第１ゲート絶縁膜６を介して第１ゲート電極７に対向する部分である。フローティングｐ領域５３の、第１トレンチ５側の深い部分５１とｎ-ドリフト層２との間のｐｎ接合面と、第１トレンチ５の底面とが基板おもて面からほぼ同じ深さに位置する。このため、フローティングｐ領域５３とｎ-ドリフト層２との間のｐｎ接合からｎ-ドリフト層２側へ広がる空乏層は、フローティングｐ領域５３、第１トレンチ５側の深い部分５１とｎ-ドリフト層２との間のｐｎ接合面および第１トレンチ５の底面に沿ってほぼ平坦になっている。すなわち、フローティングｐ領域５３の、第１トレンチ５側の深い部分５１によって第１トレンチ５のフローティングｐ領域５３側の底面コーナー部を覆うことにより、第１トレンチ５のフローティングｐ領域５３側の底面コーナー部での電界集中を緩和している。これによって、第１ｐベース領域１１の耐圧が向上される。
　一方、フローティングｐ領域５３の、第２トレンチ１５側の浅い部分５２とは、フローティングｐ領域５３の、第２トレンチ１５の側壁に設けられた第２ゲート絶縁膜１６を介して第２ゲート電極１７に対向する部分である。フローティングｐ領域５３の、第２トレンチ１５側の浅い部分５２とｎ-ドリフト層２との間のｐｎ接合面は、第１トレンチ５の底面よりも基板おもて面から浅い位置にある。このため、フローティングｐ領域５３とｎ-ドリフト層２との間のｐｎ接合からｎ-ドリフト層２側へ広がる空乏層は、フローティングｐ領域５３の、第２トレンチ１５側の浅い部分５２とｎ-ドリフト層２との間のｐｎ接合面および第２トレンチ１５に沿って湾曲した状態となる。すなわち、第２トレンチ１５のフローティングｐ領域５３側の底面コーナー部５０ｂをフローティングｐ領域５３によって覆わないことにより、第２トレンチ１５のフローティングｐ領域５３側の底面コーナー部５０ｂで電界集中を生じやすくし、この電界集中部でアバランシェ降伏を生じやすくしている。これによって、第２ｐベース領域１２の耐圧が第１ｐベース領域１１の耐圧よりも低くなり、過電圧印加時のブレークダウンが第２ｐベース領域１２で優先的に生じる。
　第２ｐベース領域１２でブレークダウンが生じたとき、このブレークダウンによって生じたホール電流（アバランシェ電流）５０ａは第２ｐベース領域１２（および第２ｐベース領域１２の内部に設けられたｐ+コンタクト領域５４）を通ってエミッタ電極９へと抜ける。第２ｐベース領域１２の内部にはｎ領域が設けられていないため、寄生サイリスタのラッチアップは生じない。また、過電圧印加時のブレークダウンを第２ｐベース領域１２で生じさせることができるため、第１ｐベース領域１１（および第１ｐベース領域１１の内部に設けられたｐ+コンタクト領域１４）を通ってエミッタ電極９へ大電流が流れることを防止することができる。これにより、ｐ+コレクタ領域１、ｎ-ドリフト層２、第１ｐベース領域１１およびｎ+エミッタ領域４からなる寄生サイリスタは動作しない。したがって、過電圧耐量を向上させることができる。また、過電圧耐量が向上することで、短絡耐量や宇宙線耐量を向上させることができる。
　フローティングｐ領域５３の、第１トレンチ５側の深い部分５１を形成するには、例えば、フローティングｐ領域５３を形成するためのｐ型不純物のイオン注入を第１トレンチ５側に寄せて行えばよい。具体的には、基板おもて面上に、フローティングｐ領域５３の、第１トレンチ５側の深い部分５１の形成領域に対応する部分が開口したイオン注入用マスクを形成する。次に、このイオン注入用マスクをマスクとして、フローティングｐ領域５３を形成するためのｐ型不純物のイオン注入を行う。これにより、ｎ-ドリフト層２の、フローティングｐ領域５３の形成領域の、横方向（深さ方向と直交する方向）に第１トレンチ５の形成領域にまで達し、かつ横方向に第２トレンチ１５の形成領域にまで達しない位置に、フローティングｐ領域５３となるｐ型不純物領域が形成される。次に、フローティングｐ領域５３を形成するためのイオン注入用マスクを除去した後、フォトリソグラフィおよびエッチングにより第１，２トレンチ５，１５を形成する。
　第１トレンチ５の形成により、第１トレンチ５の側壁にはフローティングｐ領域５３となるｐ型不純物領域が露出される。次に、熱処理により、フローティングｐ領域５３となるｐ型不純物領域を拡散させる。このとき、ｐ型不純物領域の第１トレンチ５側は、すでに第１トレンチ５の側壁に露出された状態であるため、深さ方向にのみ拡散される。一方、ｐ型不純物領域の第２トレンチ１５側は、第２トレンチ１５の側壁に露出されるまで横方向に拡散される。すなわち、ｐ型不純物領域の第１トレンチ５側では、ｐ型不純物領域の深さ方向への拡散により、フローティングｐ領域５３の、第１トレンチ５側の深い部分５１が形成される。ｐ型不純物領域の第２トレンチ１５側では、ｐ型不純物領域の横方向への拡散により、フローティングｐ領域５３の、第２トレンチ１５側の浅い部分５２が形成される。このように、イオン注入用マスクを変えることで、新たな工程を追加することなく、フローティングｐ領域５３を形成することができる。
　フローティングｐ領域５３の、第１トレンチ５側の深い部分５１が第２トレンチ１５から離して配置されていればよく、フローティングｐ領域５３の、第１トレンチ５側の深い部分５１と第２トレンチ１５との距離は種々変更可能である。また、実施の形態２のようにフローティングｐ領域２３の深さを第１トレンチ５の深さよりも均一に深くした構成（図２）において、第２トレンチ１５の深さをフローティングｐ領域２３の深さよりも深くしてもよい。このように第２トレンチ１５の深さを第１トレンチ５の深さよりも深くすることにより、第１トレンチ５のフローティングｐ領域側の底面コーナー部がフローティングｐ領域で覆われ、第２トレンチ１５のフローティングｐ領域側の底面コーナー部がフローティングｐ領域で覆われない構成となるため、第２ｐベース領域１２の耐圧が第１ｐベース領域１１の耐圧よりも低くなり、第２ｐベース領域１２でブレークダウンを起こすことができる。第２トレンチ１５の深さを第１トレンチ５の深さよりも深くする場合、例えば第２トレンチ１５の幅を第１トレンチ５の幅よりも広くすればよい。これにより、深さの異なる第１，２トレンチ５，１５を１回のエッチングにより同時に形成することができる。
　以上、説明したように、実施の形態７によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態７によれば、フローティングｐ領域の、第１トレンチ側の深い部分を第１ｐベース領域に近づけ、第２ｐベース領域から離すことにより、第２ｐベース領域でブレークダウンを起こすことができる。これにより、単位セル（素子の機能単位）の寄生サイリスタがラッチアップしないため、過電圧印加時の破壊耐量を向上させることができる。また、実施の形態７によれば、活性領域の第２ｐベース領域でブレークダウンを起こすことができるため、活性領域の耐圧を終端構造部の耐圧よりも低くすることができる。これにより、終端構造部でブレークダウンが生じにくくなるため、過電圧印加時の破壊耐量を向上させることができる。また、一般的にトレンチの数が多くなるほどプロセス変動により歩留りが低下する虞があるが、実施の形態７によれば、トレンチの数を増やすことなく過電圧耐量を向上させることができる。このため、製造リスクを減らすことができ、好ましい。
（実施の形態８）
　次に、実施の形態８にかかる半導体装置の構造について説明する。図９は、実施の形態８にかかる半導体装置の構造を示す断面図である。実施の形態８にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１トレンチ５と第２トレンチ１５との間に、第１トレンチ５との間の距離ｘ１１よりも第２トレンチ１５との間の距離ｘ１２を離して（ｘ１１＜ｘ１２）、エミッタ電位のダミートレンチ（第４ゲート絶縁膜６６を介して第４ゲート電極６７が設けられた第４トレンチ６５）を配置している点である。第２トレンチ１５よりも第１トレンチ５に近い位置にエミッタ電位の複数のダミートレンチを設けることにより、第２ｐベース領域１２の耐圧を第１ｐベース領域１１の耐圧よりも低くし、第２ｐベース領域１２でブレークダウンが起こるようにしている。
　具体的には、第１トレンチ５と第２トレンチ１５との間に、フローティングｐ領域１３を深さ方向に貫通してｎ-ドリフト層２に達する第４トレンチ６５が複数設けられている。複数の第４トレンチ６５は、第１，２トレンチ５，１５と同様のストライプ状の平面レイアウトで配置されている。図９には、各フローティングｐ領域１３にそれぞれ２つの第４トレンチ６５を設けた場合を例に示すが、各フローティングｐ領域１３にそれぞれ１つ以上の第４トレンチ６５が設けられていればよい。第４トレンチ６５の内部には、第４トレンチ６５の内壁に沿って第４ゲート絶縁膜６６が設けられ、第４ゲート絶縁膜６６の内側に例えば多結晶シリコンからなる第４ゲート電極６７が設けられている。第４ゲート電極６７は、例えばチップ外周付近（不図示）においてエミッタ電極９と導電接触してエミッタ電位となっている。
　第４トレンチ６５の繰り返しピッチ、および隣り合う第４トレンチ６５と第１トレンチ５との間の距離ｘ１１は、例えば、第１トレンチ５間の第１ｐベース領域１１の幅とほぼ等しい。すなわち、第１，４トレンチ５，６５は、ほぼ等間隔の繰り返しピッチで配置されていてもよい。フローティングｐ領域１３とｎ-ドリフト層２との間のｐｎ接合からｎ-ドリフト層２側へ広がる空乏層は、フローティングｐ領域１３の、第４トレンチ６５が設けられた部分とｎ-ドリフト層２との間のｐｎ接合面および第１，４トレンチ５，６５の底面に沿ってほぼ平坦になっている。これにより、実施の形態７と同様に、第１トレンチ５のフローティングｐ領域５３側の底面コーナー部での電界集中を緩和することができるため、第１ｐベース領域１１の耐圧が向上する。
　一方、隣り合う第４トレンチ６５と第２トレンチ１５との間の距離ｘ１２は、隣り合う他のトレンチ間の距離（すなわち隣り合う第４トレンチ６５と第１トレンチ５との間の距離ｘ１１、第１トレンチ５間の第１ｐベース領域１１の幅、および第２トレンチ１５間の第２ｐベース領域１２の幅）よりも広い。このため、フローティングｐ領域１３とｎ-ドリフト層２との間のｐｎ接合からｎ-ドリフト層２側へ広がる空乏層は、フローティングｐ領域１３の、第４トレンチ６５と第２トレンチ１５に挟まれた部分とｎ-ドリフト層２との間のｐｎ接合面および第２トレンチ１５に沿って湾曲した状態となる。すなわち、実施の形態７と同様に、第２トレンチ１５のフローティングｐ領域１３側の底面コーナー部５０ｂでアバランシェ降伏を生じやすくし、過電圧印加時のブレークダウンが第２ｐベース領域１２で優先的に生じるようにしている。
　以上、説明したように、実施の形態８によれば、実施の形態１，２，７と同様の効果を得ることができる。
（実施の形態９）
　次に、実施の形態９にかかる半導体装置の構造について説明する。図１０は、実施の形態９にかかる半導体装置の構造を示す断面図である。実施の形態９にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、隣り合う第１トレンチ５間のメサ領域において、第１ｐベース領域１１とｎ-ドリフト層２との間に、ｎ-ドリフト層２よりも不純物濃度の高いｎ型領域（以下、ｎ型ホールバリア領域（第７半導体層）とする）７１を設けた点である。ｎ型ホールバリア領域７１とｎ-ドリフト層２との界面は、第１トレンチ５の底面よりもチップおもて面から浅い位置に位置する。
　ｎ型ホールバリア領域７１は、オン状態のときに、コレクタ電極１０からｎ-ドリフト層２に注入されエミッタ電極９へ向かって移動する正孔の障壁（バリア）となる。このため、ｎ型ホールバリア領域７１を設けることにより、オン状態のときに、ｎ-ドリフト層２の、チップおもて面側のキャリア濃度を高めることができる。ｎ-ドリフト層２の、チップおもて面側の過剰キャリアは、ターンオフ時に第１ｐベース領域１１とｎ型ホールバリア領域７１との間のｐｎ接合から広がる空乏層内部の電界によって急速に吐き出されるため、ターンオフ時の電流テールに寄与しない。このため、ターンオフ損失の増大を最低限に抑制しつつ、オン電圧を低減させることができる。
　ｎ型ホールバリア領域７１の不純物濃度は、ｎ-ドリフト層２の不純物濃度よりも高い。ｎ型ホールバリア領域７１のピーク不純物濃度は１×１０16／ｃｍ3以上１×１０17／ｃｍ3以下程度の範囲内であることが好ましい。ｎ型ホールバリア領域７１は、隣り合う第２トレンチ１５間のメサ領域（すなわち第２ｐベース領域１２とｎ-ドリフト層２との間）には設けられていない。ｎ型ホールバリア領域７１は、隣り合う第１，２トレンチ５，１５間のメサ領域において、フローティングｐ領域１３とｎ-ドリフト層２との間に設けられていてもよい。隣り合う第１，２トレンチ５，１５間のメサ領域におけるｎ型ホールバリア領域７１の有無によって電気的特性に変化は生じない。
　次に、実施の形態９にかかる半導体装置（トレンチゲート型ＩＧＢＴ）のターンオン動作について、図１１に示す比較例のトレンチゲート型ＩＧＢＴと比較して説明する。図１１は、比較例の半導体装置の構造を示す断面図である。実施の形態９においては、ターンオン時、実施の形態１と同様に、フローティングｐ領域１３内に正孔の蓄積層が形成され、フローティングｐ領域１３の電位が上昇する。第１，２トレンチ５，１５間のフローティングｐ領域１３の電位が上昇すると、第２トレンチ１５の内部の第２ゲート絶縁膜１６が逆バイアスされるため、第２トレンチ１５の底面付近にフローティングｐ領域１３と第２ｐベース領域１２とをつなぐｐ型反転層が形成される。このとき、図１１に示す比較例のように、隣り合う第２トレンチ１５間のメサ領域において第２ｐベース領域１２とｎ-ドリフト層２との間にｎ型ホールバリア領域７２が設けられている場合、フローティングｐ領域１３と第２ｐベース領域１２とをつなぐｐ型反転層が形成されにくい。比較例の、ｎ型ホールバリア領域７２以外の構成は、実施の形態９と同様である。
　そこで、実施の形態９においては、隣り合う第１トレンチ５間のメサ領域（第１ｐベース領域１１とｎ-ドリフト層２との間）にのみ、ｎ型ホールバリア領域７１を設けることで、上記比較例で生じるｐ型反転層が形成されにくいという問題を解消している。これにより、実施の形態１と同様に、フローティングｐ領域１３の電位上昇を抑制することができ、ゲート電圧の持ち上がりが抑制される。このため、ＩＧＢＴに逆並列に接続された第１ｐベース領域１１とｎ型ホールバリア領域７１およびｎ-ドリフト層２とからなる内蔵ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）の逆回復ｄＶ／ｄｔの、ゲート抵抗による制御性が悪化することを防止することができる。また、隣り合う第１トレンチ５間のメサ領域にのみ、ｎ型ホールバリア領域７１を設けることで、コレクタ－エミッタ間に電圧を印加したときに第２ｐベース領域１２とｎ-ドリフト層２との間のｐｎ接合から広がる空乏層の伸びが抑制されない。これにより、ゲート・エミッタ間容量を実施の形態１と同程度に維持することができ、ターンオン損失が増大することを防止することができる。
　次に、実施の形態９にかかる半導体装置（以下、実施例２とする）について、ターンオン損失と内蔵ダイオードの逆回復ｄＶ／ｄｔとのトレードオフ関係を検証した。図１２は、ターンオン損失と逆回復ｄＶ／ｄｔとのトレードオフ関係を示す特性図である。図１２の横軸には１μ秒当たりの逆回復ｄＶ／ｄｔ［ｋＶ／μｓｅｃ］を示し、縦軸には１パルス当たりのターンオン損失［ｍＪ／ｐｕｌｓｅ］を示す。図１２には、比較として、実施の形態１にかかる半導体装置（以下、実施例１とする：図１参照）と、上記比較例（図１１参照）と、を示す。すなわち、図１２には、ｎ型ホールバリア領域７１を備えていない実施例１、ｎ型ホールバリア領域７１を備えた実施例２、およびｎ型ホールバリア領域７１，７２を備えた比較例を示す。
　実施例１，２および比較例ともに、ターンオフ時のコレクタ・エミッタ間の印加電圧Ｖｃｃを６００Ｖとし、ゲート電圧Ｖｇを＋１５Ｖ／－１５Ｖとして駆動させた。そして、コレクタ電流Ｉｃを１５０Ａとし、接合温度Ｔｊを１５０℃としてターンオン損失Ｅｏｎを測定した。また、順方向電流Ｉｆを１５Ａとし、接合温度Ｔｊを室温（例えば２５℃程度）として内蔵ダイオードの逆回復ｄＶ／ｄｔを測定した。
　図１２に示す結果より、実施例１，２ともに、比較例よりもターンオン損失と逆回復ｄＶ／ｄｔとのトレードオフを改善させることができることが確認された。また、図示省略するが、実施例２においては、実施例１程度までターンオン損失と逆回復ｄＶ／ｄｔとのトレードオフを改善させることができないものの、ｎ型ホールバリア領域７１が設けられていることにより、実施例１よりもターンオフ損失とオン電圧とのトレードオフを改善させることができることが確認された。
　以上、説明したように、実施の形態９によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態９によれば、ターンオン損失とｄＶ／ｄｔ（ノイズ）とのトレードオフが悪化することを最小限に抑制するとともに、ターンオフ損失とオン電圧とのトレードオフを改善させることができる。
　以上において本発明では、上述した実施の形態に限らず、さまざまな構成の絶縁ゲート型半導体装置に適用可能である。例えば、上述した実施の形態１～５，７，８にかかる半導体装置において、半導体チップ裏面からｐ+コレクタ領域よりも深い位置にｎ+フィールドストップ領域を配置してもよい。また、上述した実施の形態１，２，４～８にかかる半導体装置に実施の形態３の構成を適用してもよいし、上述した実施の形態１～３，５～８にかかる半導体装置に実施の形態４の構成を適用してもよい。また、上述した実施の形態２～８に実施の形態９の構成を適用してもよい。また、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、電力変換装置などに使用されるパワー半導体装置に有用である。
　１　ｐ+コレクタ領域
　２　ｎ-ドリフト層
　３　ｐ層
　４　ｎ+エミッタ領域
　５　第１トレンチ
　６　第１ゲート絶縁膜
　７　第１ゲート電極
　８　層間絶縁膜
　９　エミッタ電極
　１０　コレクタ電極
　１１　第１ｐベース領域
　１２　第２ｐベース領域
　１３，２３　フローティングｐ領域
　１５　第２トレンチ
　１６　第２ゲート絶縁膜
　１７　第２ゲート電極
　１８　第２コンタクトホール

Claims (9)

  1. 　第１導電型の第１半導体層と、
    　前記第１半導体層の上に設けられた第２導電型の第２半導体層と、
    　前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体層と、
    　前記第３半導体層の内部に選択的に設けられた第２導電型の第４半導体層と、
    　前記第３半導体層および前記第４半導体層を貫通して前記第２半導体層に達する第１トレンチと、
    　前記第２半導体層の、前記第１半導体層側に対して反対側の表面層に選択的に設けられ、前記第１トレンチによって前記第３半導体層と分離された第１導電型の第５半導体層と、
    　前記第５半導体層を貫通して前記第２半導体層に達する第２トレンチと、
    　前記第５半導体層の内部に設けられ、前記第２トレンチによって前記第５半導体層と分離された第１導電型の第６半導体層と、
    　前記第３半導体層、前記第４半導体層および前記第６半導体層と導電接続され、かつ前記第５半導体層と電気的に絶縁されたエミッタ電極と、
    　前記第１半導体層と導電接続されたコレクタ電極と、
    　前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
    　前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられ、かつ前記エミッタ電極に電気的に接続された第２ゲート電極と、
    　を備えることを特徴とする半導体装置。
  2. 　前記第６半導体層の幅は、前記第３半導体層の幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１トレンチは、ストライプ状に配置され、
    　前記第３半導体層および前記第５半導体層は、前記第１トレンチのストライプの延びる方向に平行に直線状に延びていることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第２トレンチは、前記第１トレンチのストライプの延びる方向に平行に直線状に配置され、
    　前記第６半導体層は、前記第１トレンチのストライプの延びる方向に平行に直線状に延びていることを特徴とする請求項３に記載の半導体装置。
  5. 　前記第６半導体層は、前記第１トレンチのストライプの延びる方向に所定の間隔で複数配置されており、
    　前記第２トレンチは、複数の前記第６半導体層をそれぞれ囲むように配置されていることを特徴とする請求項３に記載の半導体装置。
  6. 　前記第１トレンチと前記第２トレンチとの間における前記第５半導体層を貫通して前記第２半導体層に達する第３トレンチと、
    　前記第３トレンチの内部に第３ゲート絶縁膜を介して設けられ、かつ前記エミッタ電極に電気的に接続された第３ゲート電極と、
    　をさらに備え、
    　前記第５半導体層の、前記第１トレンチと前記第３トレンチとに挟まれた部分の幅は、前記第３半導体層の幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
  7. 　前記第５半導体層の深さは、前記第１トレンチ側の部分が前記第２トレンチ側の部分よりも深く、
    　前記第５半導体層の前記第１トレンチ側の部分によって、前記第１トレンチの前記第５半導体層側の底面コーナー部が覆われていることを特徴とする請求項１に記載の半導体装置。
  8. 　前記第１トレンチと前記第２トレンチとの間における前記第５半導体層を貫通して前記第２半導体層に達する第４トレンチと、
    　前記第４トレンチの内部に第４ゲート絶縁膜を介して設けられ、かつ前記エミッタ電極に電気的に接続された第４ゲート電極と、
    　をさらに備え、
    　前記第４トレンチと前記第２トレンチとの間の距離は、前記第４トレンチと前記第１トレンチとの間の距離よりも広いことを特徴とする請求項１に記載の半導体装置。
  9. 　隣り合う前記第１トレンチの間において、前記第３半導体層と前記第２半導体層との間に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第７半導体層をさらに備えることを特徴とする請求項１～８のいずれか一つに記載の半導体装置。
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