JP2017168638A - 半導体装置 - Google Patents

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Abstract

【課題】オン電圧の低減とターンオフ時のスイッチング損失の低減とを実現させる。【解決手段】実施形態においては、第３電極は、第１半導体領域と第２電極との間に設けられる。第４電極は、第１半導体領域と第２電極との間に設けられる。第２半導体領域は、第１半導体領域と第２電極との間、および第３電極と第４電極との間に設けられる。第３半導体領域は、第２半導体領域と第２電極との間に設けられる。第４半導体領域は、第１半導体領域と第２電極との間に設けられ、第２電極に電気的に接続され、第４電極を介して第２半導体領域に並ぶ。第１絶縁膜は、第４電極は、第３電極と、第１半導体領域、第２半導体領域、第３半導体領域、および第２電極と、の間に設けられる。第２絶縁膜は、第１半導体領域、第２半導体領域、および第４半導体領域と、の間に設けられる。第５半導体領域は、第１電極と第１半導体領域との間に設けられる。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置の１つに、トレンチゲート構造のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。ＩＧＢＴがスイッチング素子として用いられる場合、そのオン抵抗は低く、かつスイッチングは速いことが望ましい。ＩＧＢＴでは、トレンチゲートのピッチを短くすると、トレンチゲート間の半導体領域の抵抗成分が大きくなり、いわゆるＩＥ効果（ＩＥ：Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ）が促進する。これにより、そのオン電圧が小さくなる。このＩＥ効果は、トレンチゲート間にキャリアに対するバリア領域を設けることでも促進する。
しかし、このような手法でＩＥ効果を促進させると、エミッタ側のキャリア濃度が増大する。これにより、ターンオフ時、キャリアがエミッタ側に速く排出されず、ターンオフ時のスイッチング損失が増大する可能性がある。このように、オン電圧の低減と、ターンオフ時のスイッチング損失の低減と、はトレードオフの関係になっている。
特開２００２−３５３４５６号公報
本発明が解決しようとする課題は、オン電圧の低減と、ターンオフ時のスイッチング損失の低減と、を実現させた半導体装置を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、第１導電形の第１半導体領域と、第３電極と、第４電極と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、第１絶縁膜と、第２絶縁膜と、第２導電形の第５半導体領域と、を備える。第１導電形の第１半導体領域は、前記第１電極と前記第２電極との間に設けられる。第３電極は、前記第１半導体領域と前記第２電極との間に設けられる。第４電極は、前記第１半導体領域と前記第２電極との間に設けられ、前記第１電極から前記第２電極に向かう第１方向に交差する第２方向において前記第３電極に並ぶ。第２導電形の第２半導体領域は、前記第１半導体領域と前記第２電極との間、および前記第３電極と前記第４電極との間に設けられ、前記第２電極に電気的に接続される。第１導電形の第３半導体領域は、前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極に電気的に接続される。第２導電形の第４半導体領域は、前記第１半導体領域と前記第２電極との間に設けられ、前記第２方向において前記第４電極を介して前記第２半導体領域に並び、第１領域と、第２領域と、を含み、前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高く、前記第２領域は、前記第１方向において、前記第１領域と前記第２電極との間に設けられ、前記第１領域および前記第２領域は、前記第２電極に電気的に接続される。第１絶縁膜は、前記第３電極と、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、および前記第２電極と、の間に設けられる。第２絶縁膜は、前記第４電極と、前記第１半導体領域、前記第２半導体領域、および前記第４半導体領域と、の間に設けられる。第２導電形の第５半導体領域は、前記第１電極と前記第１半導体領域との間に設けられ、前記第１電極に電気的に接続される。
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。 図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置の動作を表す模式的断面図である。 図３は、第１実施形態に係る半導体装置の動作を表す模式的断面図である。 図４は、第２実施形態に係る半導体装置を表す模式的断面図である。 図５（ａ）は、第３実施形態の第１例に係る半導体装置を表す模式的断面図である。図５（ｂ）は、第３実施形態の第２例に係る半導体装置を表す模式的断面図である。 図６は、第４実施形態に係る半導体装置を表す模式的斜視図である。 図７（ａ）は、第５実施形態に係る半導体装置を表す模式的断面図である。図７（ｂ）は、第５実施形態に係る半導体装置の一部領域の不純物濃度プロファイルを表すグラフ図である。 図８（ａ）は、第６実施形態の第１例に係る半導体装置を表す模式的断面図である。図８（ｂ）は、第６実施形態の第１例に係る半導体装置の一部領域の不純物濃度プロファイルを表すグラフ図である。 図９（ａ）は、第６実施形態の第２例に係る半導体装置を表す模式的断面図である。図９（ｂ）は、第６実施形態の第２例に係る半導体装置を表す模式的平面図である。 図１０（ａ）は、第６実施形態の第３例に係る半導体装置を表す模式的平面図である。図１０（ｂ）は、第６実施形態の第４例に係る半導体装置を表す模式的平面図である。 図１１（ａ）及び図１１（ｂ）は、第６実施形態の第５例に係る半導体装置を表す模式的断面図である。図１１（ｃ）は、第６実施形態の第５例に係る半導体装置を表す模式的平面図である。 図１２（ａ）及び図１２（ｂ）は、第６実施形態の第６例に係る半導体装置を表す模式的断面図である。図１２（ｃ）は、第６実施形態の第６例に係る半導体装置を表す模式的平面図である。 図１３（ａ）は、第７実施形態に係る半導体装置を表す模式的断面図である。図１３（ｂ）は、第７実施形態に係る半導体装置の一部領域の不純物濃度プロファイルを表すグラフ図である。 図１４（ａ）および図１４（ｂ）は、第７実施形態に係る半導体装置の動作を表す模式的断面図である。 図１５は、第８実施形態に係る半導体装置を表す模式的断面図である。 図１６（ａ）は、第９実施形態の第１例に係る半導体装置を表す模式的断面図である。図１６（ｂ）は、第９実施形態の第２例に係る半導体装置を表す模式的断面図である。 図１７は、第１０実施形態に係る半導体装置を表す模式的斜視図である。 図１８は、第１１実施形態に係る半導体装置を表す模式的断面図である。 図１９は、第１２実施形態に係る半導体装置を表す模式的断面図である。 図２０（ａ）〜図２０（ｂ）は、第１３実施形態に係る半導体装置を表す模式的平面図である。 図２１（ａ）〜図２１（ｂ）は、第１３実施形態に係る半導体装置を表す模式的平面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。図面は模式的または概念的に描かれ、各部分の寸法は、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
実施形態では、ｎ＋形、ｎ形、ｎ−形の順でｎ形（第１導電形）の不純物濃度が相対的に低くなることを表す。ｐ＋形、ｐ形の順でｐ形（第２導電形）の不純物濃度が相対的に低くなることを表す。また、図には、三次元座標（Ｘ軸、Ｙ軸、Ｚ軸）が導入される場合がある。ここで、Ｘ軸と、Ｙ軸およびＺ軸と、は交差し、Ｙ軸と、Ｚ軸と、は、交差する。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。図１（ａ）には、図１（ｂ）のＡ１−Ａ２線に沿った断面が表されている。
図１（ａ）に表す半導体装置１０１は、上下電極構造のＩＧＢＴである。半導体装置１０１は、第１電極（以下、例えば、コレクタ電極１１）と、第２電極（以下、例えば、エミッタ電極１２）と、第３電極１３と、第４電極１４と、第５電極１５と、第１半導体領域（以下、例えば、ｎ−形ベース領域２１）と、第２半導体領域（以下、例えば、ｐ形ベース領域２２）と、第３半導体領域（以下、例えば、ｎ＋形エミッタ領域２３）と、第４半導体領域（以下、例えば、ｐ形半導体領域２４）と、第５半導体領域（以下、例えば、ｐ＋形コレクタ領域２５）と、第１絶縁膜３１と、第２絶縁膜３２と、第３絶縁膜３３と、を備える。
コレクタ電極１１は、半導体装置１０１の下側電極である。コレクタ電極１１は、Ｘ軸方向およびＹ軸方向に延在する。エミッタ電極１２は、半導体装置１０１の上側電極である。エミッタ電極１２は、コレクタ電極１１の上に設けられている。ここで、「上に設けられた」とは、直接的に上に設けられている場合のほか、間接的に上に設けられている場合も含む。エミッタ電極１２は、Ｘ軸方向およびＹ軸方向に延在する。コレクタ電極１１とエミッタ電極１２との間には、半導体層、他の電極、および絶縁膜などが設けられている。
ｎ−形ベース領域２１は、コレクタ電極１１とエミッタ電極１２との間に設けられている。ｎ−形ベース領域２１は、ｐ＋形コレクタ領域２５の上に設けられている。ｎ−形ベース領域２１は、ｐ＋形コレクタ領域２５に接する。ここで、「接する」とは、直接的に接している場合のほか、間接的に接している場合も含む。
ｎ−形ベース領域２１は、Ｚ軸方向に所定の厚さを有する。ｎ−形ベース領域２１は、Ｘ軸方向およびＹ軸方向に延在する。ｎ−形ベース領域２１は、半導体ウェーハ基板から個片化された層であってもよく、エピタキシャル成長層であってもよい。ｎ−形ベース領域２１の不純物濃度は、例えば、１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子の耐圧設計により任意の不純物濃度に設定できる。
ｐ＋形コレクタ領域２５は、コレクタ電極１１とｎ−形ベース領域２１との間に設けられている。ｐ＋形コレクタ領域２５は、コレクタ電極１１の上に設けられている。ｐ＋形コレクタ領域２５は、コレクタ電極１１に電気的に接続されている。ここで、「接続」とは、直接的な接続のほか、間接的な接続も含む。例えば、ｐ＋形コレクタ領域２５は、コレクタ電極１１にオーミック接触をしている。ｐ＋形コレクタ領域２５は、ｎ−形ベース領域２１にも接する。
ｐ＋形コレクタ領域２５は、Ｚ方向において所定の厚さを有する。ｐ＋形コレクタ領域２５は、Ｘ軸方向およびＹ軸方向に延在する。Ｘ軸方向またはＹ軸方向において、ｐ＋形コレクタ領域２５は、分割されてもよい。ｐ＋形コレクタ領域２５の不純物濃度の最大値は、１×１０１７（ａｔｏｍｓ／ｃｍ３）よりも高く、例えば、１×１０１８（ａｔｏｍｓ／ｃｍ３）以上である。ｐ＋形コレクタ領域２５の不純物濃度については、コレクタ電極１１に向かうにつれて、高く設定してもよい。
ｐ形ベース領域２２は、ｎ−形ベース領域２１とエミッタ電極１２との間に設けられている。ｐ形ベース領域２２は、ｎ−形ベース領域２１の上に選択的に設けられている。ｐ形ベース領域２２は、エミッタ電極１２に電気的に接続されている。例えば、ｐ形ベース領域２２は、エミッタ電極１２に低抵抗接触またはオーミック接触をしている。ｐ形ベース領域２２は、ｎ−形ベース領域２１にも接する。
ｐ形ベース領域２２は、Ｙ方向において、第３電極１３と第４電極１４との間に設けられている。ｐ形ベース領域２２は、第１絶縁膜３１および第２絶縁膜３２に接する。ｐ形ベース領域２２は、Ｚ軸方向に所定の厚さを有する。ｐ形ベース領域２２は、Ｘ軸方向に延在する。ｐ形ベース領域２２の不純物濃度は、例えば、１×１０１５（ａｔｏｍｓ／ｃｍ３）以上、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。ｐ形ベース領域２２の不純物濃度は、エミッタ電極１２に向かうにつれ、高く設定してもよい。
ｎ＋形エミッタ領域２３は、ｐ形ベース領域２２とエミッタ電極１２との間に設けられている。ｎ＋形エミッタ領域２３は、ｐ形ベース領域２２の上に選択的に設けられている。例えば、ｐ形ベース領域２２の上には、第１絶縁膜３１に接するｎ＋形エミッタ領域２３と、第２絶縁膜３２に接するｎ＋形エミッタ領域２３と、が設けられている。ｎ＋形エミッタ領域２３のそれぞれは、エミッタ電極１２に電気的に接続されている。例えば、ｎ＋形エミッタ領域２３のそれぞれは、エミッタ電極１２にオーミック接触をしている。ｎ＋形エミッタ領域２３のそれぞれは、ｐ形ベース領域２２にも接する。
ｎ＋形エミッタ領域２３のそれぞれは、Ｚ軸方向において所定の厚さを有する。ｎ＋形エミッタ領域２３のそれぞれは、Ｘ軸方向に延在する。ｎ＋形エミッタ領域２３の不純物濃度の最大値は、３×１０１７（ａｔｏｍｓ／ｃｍ３）よりも大きく、例えば、１×１０１８（ａｔｏｍｓ／ｃｍ３）以上である。ｎ＋形エミッタ領域２３の不純物濃度については、エミッタ電極１２に向かうにつれ、高く設定してもよい。ｎ＋形エミッタ領域２３およびｐ形ベース領域２２は、第３電極１３と第４電極１４との間に設けられている。
ｐ形半導体領域２４は、ｎ−形ベース領域２１とエミッタ電極１２との間に設けられている。ｐ形半導体領域２４は、エミッタ電極１２に電気的に接続されている。例えば、ｐ形半導体領域２４は、エミッタ電極１２に低抵抗接触またはオーミック接触をしている。ｐ形半導体領域２４は、ｎ−形ベース領域２１にも接する。ｐ形半導体領域２４は、Ｙ軸方向において、第４電極１４を介してｐ形ベース領域２２に並ぶ。ｐ形半導体領域２４は、第４電極１４と第５電極１５との間に設けられている。ｐ形半導体領域２４は、第２絶縁膜３２および第３絶縁膜３３に接する。ｐ形半導体領域２４は、Ｚ軸方向に所定の厚さを有する。ｐ形半導体領域２４は、Ｘ軸方向に延在する。ｐ形半導体領域２４の不純物濃度は、例えば、１×１０１５（ａｔｏｍｓ／ｃｍ３）以上、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。ｐ形半導体領域２４の不純物濃度は、エミッタ電極１２に向かうにつれ、高く設定してもよい。
実施形態では、コレクタ電極１１からエミッタ電極１２に向かう方向（第１方向）をＺ軸方向としている。ｐ形半導体領域２４は、Ｚ軸方向に交差する方向（第２方向）、すなわち、Ｙ軸方向においてｐ形ベース領域２２の横に設けられている。例えば、図１（ａ）、（ｂ）の例では、ｐ形ベース領域２２とｐ形半導体領域２４とは、Ｙ軸方向において交互に並ぶ。
ｐ形半導体領域２４の不純物濃度の総和は、ｐ形ベース領域２２の不純物濃度の総和よりも低い。Ｚ軸方向において、ｐ形半導体領域２４とコレクタ電極１１との間の距離は、ｐ形ベース領域２２とコレクタ電極１１との間の距離よりも短い。例えば、ｐ形半導体領域２４とｎ−形ベース領域２１との界面と、コレクタ電極１１の上端と、の間の距離は、ｐ形ベース領域２２とｎ−形ベース領域２１との界面とコレクタ電極１１の上端との間の距離よりも短い。ｐ形半導体領域２４のＺ軸方向における厚さは、ｐ形ベース領域２２のＺ軸方向における厚さより厚い。
第１実施形態及び以下に示す全ての実施形態は、ｐ形半導体領域２４とｎ−形ベース領域２１との界面と、コレクタ電極１１の上端と、の間の距離がｐ形ベース領域２２とｎ−形ベース領域２１との界面とコレクタ電極１１の上端との間の距離よりも長くなる構成を含む。この場合、ｐ形半導体領域２４のＺ軸方向における厚さは、ｐ形ベース領域２２のＺ軸方向における厚さより薄い。
さらに、第１実施形態及び以下に示す全ての実施形態は、ｐ形半導体領域２４とｎ−形ベース領域２１との界面と、コレクタ電極１１の上端と、の間の距離がｐ形ベース領域２２とｎ−形ベース領域２１との界面とコレクタ電極１１の上端との間の距離と同じになる構成を含む。この場合、ｐ形半導体領域２４のＺ軸方向における厚さは、ｐ形ベース領域２２のＺ軸方向における厚さと同じである。
第３電極１３は、ｎ−形ベース領域２１とエミッタ電極１２との間に設けられている。第３電極１３は、ｎ−形ベース領域２１の上に設けられている。第３電極１３は、ＩＧＢＴのゲート電極である。第３電極１３は、Ｚ軸方向において所定の厚さを有する。第３電極１３は、Ｘ軸方向に延在する。
第１絶縁膜３１は、第３電極１３と、ｎ−形ベース領域２１、ｐ形ベース領域２２、ｎ＋形エミッタ領域２３、およびエミッタ電極１２と、の間に設けられている。第１絶縁膜３１は、ＩＧＢＴのゲート絶縁膜である。
第４電極１４は、ｎ−形ベース領域２１とエミッタ電極１２との間に設けられている。第４電極１４は、ｎ−形ベース領域２１の上に設けられている。Ｙ軸方向において、第４電極１４は、第３電極１３に並ぶ。第４電極１４は、ｐ形ベース領域２２とｐ形半導体領域２４との間に設けられている。ｐ形ベース領域２２とｐ形半導体領域２４とは、第４電極１４によって分離されている。第４電極１４は、ＩＧＢＴのゲート電極である。第４電極１４は、Ｚ軸方向において所定の厚さを有する。第４電極１４は、Ｘ軸方向に延在する。
第２絶縁膜３２は、第４電極１４と、ｎ−形ベース領域２１、ｎ＋形エミッタ領域２３、ｐ形ベース領域２２、およびｐ形半導体領域２４と、の間に設けられている。
第５電極１５は、ｎ−形ベース領域２１とエミッタ電極１２との間に設けられている。第５電極１５は、ｎ−形ベース領域２１の上に設けられている。第５電極１５は、Ｙ軸方向において第４電極１４に並ぶ。第５電極１５は、Ｙ軸方向において、第３電極１３とは反対側に設けられている。第５電極１５は、ＩＧＢＴのゲート電極である。第５電極１５は、Ｚ軸方向において所定の厚さを有する。第５電極１５は、Ｘ軸方向に延在する。第３電極１３、第４電極１４、および第５電極１５は、Ｙ軸方向にこの順に並んでいる。
第３絶縁膜３３は、第５電極１５と、ｎ−形ベース領域２１およびｐ形半導体領域２４と、の間に設けられている。
第３電極１３とコレクタ電極１１との間の距離、第４電極１４とコレクタ電極１１との間の距離、および第５電極１５とコレクタ電極１１との間の距離は、それぞれ略同じである。第３電極１３、第４電極１４、および第５電極１５は、同じ製造工程で同時に形成してもよい。
Ｙ軸方向において、ｐ形ベース領域２２が配置された領域をＡ領域、ｐ形半導体領域２４が配置された領域をＢ領域とした場合、Ａ領域とＢ領域とは、Ｙ軸方向に交互に並んでいる。例えば、Ｙ軸方向に、Ａ領域／Ｂ領域／Ａ領域／Ｂ領域／Ａ領域／Ｂ領域・・・の順に並んでいる。半導体装置１０１ではＹ軸方向におけるＡ領域の長さとＢ領域の長さとは同じである。Ｙ軸方向における、Ａ領域の長さおよびＢ領域の長さは、例えば、６．０μｍ以下である。
実施形態における各半導体領域の主成分は、例えば、ケイ素（Ｓｉ）である。各半導体領域の主成分は、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等であってもよい。第１導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。第２導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。また、本明細書では、ｎチャネル型のＩＧＢＴを例示するが、ｐチャネル型のＩＧＢＴとしてもよい。
また、「不純物濃度（ａｔｏｍｓ／ｃｍ３）」とは、半導体材料の導電性に寄与する不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を実効的な不純物濃度とする。また、実効的な不純物元素から電離した電子または正孔の濃度をキャリア濃度とする。実施形態に係る不純物濃度の高低は、Ｚ方向における不純物濃度プロファイルの最大値または平均値によって比較される。不純物濃度は、ＳＩＭＳ分析によって解析できる。電気的に活性化したキャリア濃度については、ＳＲ分析によって解析できる。
コレクタ電極１１、エミッタ電極１２、第３電極１３、第４電極１４、または第５電極１５の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、ポリシリコン等の群から選ばれる少なくとも１つを含む金属である。また、第１絶縁膜３１、第２絶縁膜３２、または第３絶縁膜３３は、例えば、シリコン酸化物（ＳｉＯ２）またはシリコン窒化物（Ｓｉ３Ｎ４）を含む。
半導体装置１０１の動作について説明する。
図２（ａ）〜図３は、第１実施形態に係る半導体装置の動作を表す模式的断面図である。図２（ａ）〜図３には、一例として、第３電極１３と第５電極１５との間の領域のみの動作が表示されている。
図２（ａ）には、ターンオン後の状態が表されている。例えば、コレクタ電極１１には、エミッタ電極１２よりも高い電位が印加されている。第３電極１３、第４電極１４、および第５電極１５には、閾値電位（Ｖｔｈ）以上の電位が印加される。これにより、ｐ形ベース領域２２には、第１絶縁膜３１および第２絶縁膜３２に沿ってチャネル領域が形成される。これにより、電子電流ｅ１、ｅ２がｎ＋形エミッタ領域２３から、チャネルを経由してｎ−形ベース領域２１に流れる。
電子がｎ−形ベース領域２１に蓄積されると、正孔にとっては、ｐ＋形コレクタ領域２５とｎ−形ベース領域２１との間のエネルギー障壁が低くなる。これにより、ｐ＋形コレクタ領域２５からも正孔が注入される。これにより、ターンオン後、ｎ−形ベース領域２１には、電子と正孔が蓄積される。本明細書では、「ターンオン後」の状態を、オン状態と呼ぶ場合がある。
例えば、図２（ｂ）に表すように、左側のｎ＋形エミッタ領域２３から注入された電子電流ｅ１は、その下方のｐ＋形コレクタ領域２５に到達する。右側のｎ＋形エミッタ領域２３から注入された電子電流ｅ２は、その下方のｐ＋形コレクタ領域２５に到達する。図２（ｂ）では、一例として、電子電流ｅ１、ｅ２のそれぞれの経路が直線で表されているが、電子電流ｅ１、ｅ２のそれぞれの経路は、コレクタ側に進むにつれ、その直線から反れてもよい。一方、ｐ＋形コレクタ領域２５からは、正孔が注入される。図２（ｂ）では、正孔注入の様子が正孔電流ｈ１、ｈ２として表されている。
例えば、ｐ形ベース領域２２の下方のｐ＋形コレクタ領域２５から注入された正孔電流ｈ１は、ｐ形ベース領域２２下方のｎ−形ベース領域２１、ｐ形ベース領域２２を経由してエミッタ電極１２にまで流れる。
ここで、ｐ形ベース領域２２の下方のｎ−形ベース領域２１においては、電子が多く注入されている。これにより、オン状態では、ｐ形ベース領域２２の下方のｎ−形ベース領域２１の抵抗は、ｐ形半導体領域２４の下方のｎ−形ベース領域２１の抵抗よりも低くなる。
これにより、ｐ形半導体領域２４の下方のｐ＋形コレクタ領域２５から注入された正孔電流ｈ２は、抵抗が相対的に低いｐ形ベース領域２２下方のｎ−形ベース領域２１に流れ易くなる。その結果、正孔電流ｈ２のうち、ｐ形ベース領域２２に流れて行く正孔電流ｈ２ａは、ｐ形半導体領域２４に流れて行く正孔電流ｈ２ｂよりも大きくなる。換言すれば、正孔電流ｈ１と、正孔電流ｈ２のうちの大部分の正孔電流ｈ２ａと、がｐ形ベース領域２２下方のｎ−形ベース領域２１に集中する。
これにより、半導体装置１０１では、ｐ形ベース領域２２下方のｎ−形ベース領域２１のキャリア分布がエミッタ電極１２の側で増加するＩＥ効果が生じる。その結果、半導体装置１０１では、オン状態におけるオン抵抗が低減し、オン電圧が低下する。
図３には、ターンオフ時の状態が表されている。第３電極１３、第４電極１４、および第５電極１５に、閾値電位より小さい電位が供給されると、チャネル領域が消失してｎ＋形エミッタ領域２３からの電子注入が遮断される。これにより、ｐ形ベース領域２２下方のｎ−形ベース領域２１の抵抗と、ｐ形半導体領域２４下方のｎ−形ベース領域２１の抵抗とは、略同じになる。これにより、ｎ−形ベース領域２１に残存する正孔は、ｐ形ベース領域２２およびｐ形半導体領域２４を経由してエミッタ電極１２に排出される。
実施形態において、ｐ形ベース領域２２の不純物濃度は、ｐ形半導体領域２４の不純物濃度よりも低いほうが望ましい。
ここで、ｐ形半導体領域２４の不純物濃度の総和は、ｐ形ベース領域２２の不純物濃度の総和よりも低いので、正孔にとっては、一対のｎ＋形エミッタ領域２３間のｐ形ベース領域２２よりも、ｐ形半導体領域２４の方がポテンシャル牆壁が低くなる。これにより、正孔にとっては、ｐ形ベース領域２２を経由してエミッタ電極１２に流れる場合よりも、ｐ形半導体領域２４を経由してエミッタ電極１２に流れ易くなる。
例えば、図３には、ｐ形ベース領域２２を経由してエミッタ電極１２に排出される正孔ｈ３と、ｐ形半導体領域２４を経由してエミッタ電極１２に排出される正孔ｈ４と、が表されている。正孔ｈ４によって形成される電流は、正孔ｈ３によって形成される電流よりも大きい。Ｚ軸方向において、ｐ形半導体領域２４のＺ軸方向における厚さは、ｐ形ベース領域２２のＺ軸方向における厚さより厚い場合、この効果は、さらに増加する。
つまり、半導体装置１０１においては、ｐ形ベース領域２２のほかにｐ形半導体領域２４が設けられ、ターンオフ時、正孔がｐ形ベース領域２２およびｐ形半導体領域２４を介してエミッタ電極１２に素早く排出される。これにより、半導体装置１０１においては、ターンオフ時のスイッチング損失が低下する。
このように、半導体装置１０１においては、オン電圧が低下するとともに、ターンオフ時のスイッチング損失が低下する。
また、Ｙ軸方向におけるＡ領域とＢ領域とは、それぞれの複数個が組になって、交互に並んでもよい。例えば、Ａ領域／Ａ領域／Ｂ領域／Ｂ領域／Ａ領域／Ａ領域／Ｂ領域／Ｂ領域／Ａ領域／Ａ領域／Ｂ領域／Ｂ領域の順に並んでもよく、Ａ領域／Ａ領域／Ａ領域／Ｂ領域／Ｂ領域／Ｂ領域／Ａ領域／Ａ領域／Ａ領域／Ｂ領域／Ｂ領域／Ｂ領域／Ａ領域／Ａ領域／Ａ領域／Ｂ領域／Ｂ領域／Ｂ領域の順に並んでもよい。また、Ａ領域とＢ領域とのそれぞれの組数は、異なってもよい。例えば、Ａ領域／Ｂ領域／Ｂ領域／Ａ領域／Ｂ領域／Ｂ領域／Ａ領域／Ｂ領域／Ｂ領域の順に並んでもよく、Ａ領域／Ａ領域／Ｂ領域／Ａ領域／Ａ領域／Ｂ領域／Ａ領域／Ａ領域／Ｂ領域の順に並んでもよい。
例えば、大電流を優先させるときは、チャネルが形成されるＡ領域の数がＢ領域の数よりも多くなるように、Ａ、Ｂ領域が配置される。一方、ターンオフ後のスイッチング損失の低減を優先させるときは、Ｂ領域の数がＡ領域の数よりも多くなるようにＡ、Ｂ領域が配置される。このように、Ａ領域とＢ領域との組み合わせを変えることにより、大電流を優先させるか、ターンオフ時のスイッチング損失の低減を優先させるか、を簡便に選択できる。
（第２実施形態）
図４は、第２実施形態に係る半導体装置を表す模式的断面図である。
半導体装置１０２においては、Ｙ軸方向において、ｐ形半導体領域２４の長さＬ２４がｐ形ベース領域２２の長さＬ２２よりも長くなっている。例えば、Ａ領域の長さは、１μｍ以上、６μｍ以下である。Ｂ領域の長さは、２μｍ以上、１０μｍ以下である。
これにより、ターンオフ時、正孔は、幅広いｐ形半導体領域２４を介してエミッタ電極１２により速く排出され易くなる。これにより、半導体装置１０２においては、半導体装置１０１に比べて、ターンオフ時のスイッチング損失がさらに低下する。
（第３実施形態）
図５（ａ）は、第３実施形態の第１例に係る半導体装置を表す模式的断面図である。図５（ｂ）は、第３実施形態の第２例に係る半導体装置を表す模式的断面図である。
図５（ａ）に表す半導体装置１０３Ａにおいては、ｎ＋形エミッタ領域２３は、第３電極１３の側に設けられ、第４電極１４の側には設けられていない。例えば、ｎ＋形エミッタ領域２３は、第１絶縁膜３１に接する。ｎ＋形エミッタ領域２３は、第２絶縁膜３２には接していない。また、第４電極１４は、エミッタ電極１２に電気的に接続されている。例えば、第４電極１４は、エミッタ電極１２に接する。
また、Ｙ軸方向において、ｐ形半導体領域２４に第５電極１５を介してｐ形ベース領域２２が並ぶ。このｐ形ベース領域２２に設けられたｎ＋形エミッタ領域２３は、第３絶縁膜３３に接する。また、Ｙ軸方向において、第５電極１５にｐ形ベース領域２２を介して第６電極１６が並ぶ。第６電極１６と、ｐ形ベース領域２２およびｎ−形ベース領域２１と、の間には、第４絶縁膜３４が設けられている。
図５（ｂ）に表す半導体装置１０３Ｂにおいては、第４電極１４および第５電極１５のそれぞれがエミッタ電極１２に電気的に接続されている。例えば、第４電極１４および第５電極１５のそれぞれは、エミッタ電極１２に接する。また、第４絶縁膜３４にｎ＋形エミッタ領域２３が接する。
ｎ＋形エミッタ領域２３とゲート電極とによって絶縁膜が挟まれた構造を減少させることで、ゲート電極とエミッタ電極との間の寄生容量Ｃｇｅが低減する。これにより、半導体装置１０３Ａ、１０３Ｂのゲート電極の電位を制御するゲートドライブの電流損失が低下する。さらに、半導体装置１０３Ａ、１０３Ｂでは、そのスイッチング動作がさらに高速になる。
（第４実施形態）
図６は、第４実施形態に係る半導体装置を表す模式的斜視図である。図６では、エミッタ電極１２の表示が略されている。
半導体装置１０４においては、ｎ＋形エミッタ領域２３がＸ軸方向において、分割されている。例えば、ｎ＋形エミッタ領域２３は、複数の領域を含む。複数の領域は、例えば、Ｘ軸方向に周期的に並ぶ。
ここで、Ｘ軸方向におけるｎ＋形エミッタ領域２３の長さをチャネル幅Ｗ、Ｚ軸方向におけるｎ＋形エミッタ領域２３の深さをチャネル長Ｌとして定義する。半導体装置１０４では、ｎ＋形エミッタ領域２３が分割されたことにより、チャネル幅Ｗをチャネル長Ｌで除算した値（（チャネル幅Ｗ）／（チャネル長Ｌ））がより低減する。これにより、半導体装置１０４では、オン状態での飽和電流を抑えることができる。
（第５実施形態）
図７（ａ）は、第５実施形態に係る半導体装置を表す模式的断面図である。図７（ｂ）は、第５実施形態に係る半導体装置の一部領域の不純物濃度プロファイルを表すグラフ図である。図７（ｂ）の横軸は、Ｚ軸方向における位置（図７（ａ）の点Ｐ、点Ｑ、点Ｒ、点Ｓ）であり、縦軸は、不純物濃度（単位は、任意値（a.u.））であり、相対的な不純物濃度の高低が表されている。
半導体装置１０５においては、ｎ−形ベース領域２１は、コレクタ電極１１に近づくほど不純物濃度が高くなる領域を有する。例えば、この領域をｎ形バッファ領域２１ｂとする。ｎ形バッファ領域２１ｂは、Ｚ軸方向に所定の厚さを有する。ｎ形バッファ領域２１ｂは、Ｘ軸方向およびＹ軸方向に延在する。ｎ形バッファ領域２１ｂの不純物濃度は、ｎ形バッファ領域２１ｂを除いたｎ−形ベース領域２１の不純物濃度よりも高い。
ｎ−形ベース領域２１中にｎ形バッファ領域２１ｂが設けられたことにより、ｎ−形ベース領域２１のＺ軸方向における厚さが薄くなり、その抵抗がさらに下がる。これにより、半導体装置１０５においては、オン状態でのオン電圧がさらに低減する。
（第６実施形態）
図８（ａ）は、第６実施形態の第１例に係る半導体装置を表す模式的断面図である。図８（ｂ）は、第６実施形態の第１例に係る半導体装置の一部領域の不純物濃度プロファイルを表すグラフ図である。図８（ｂ）の横軸は、Ｚ軸方向における位置（図８（ａ）の点Ｐ’、点Ｑ’、点Ｒ’、点Ｓ’）であり、縦軸は、不純物濃度（単位は、任意値（a.u.））であり、相対的な不純物濃度の高低が表されている。
半導体装置１０６Ａにおいては、ｐ形半導体領域２４は、第１領域（ｐ形半導体領域２４ｌ）と、第２領域（ｐ＋形半導体領域２４ｈ）と、を含む。ｐ形半導体領域２４ｌおよびｐ＋形半導体領域２４ｈは、エミッタ電極１１に電気的に接続されている。ｐ＋形半導体領域２４ｈの不純物濃度は、ｐ形半導体領域２４ｌの不純物濃度よりも高い。例えば、ｐ＋形半導体領域２４ｈでは、エミッタ電極１２に近づくほど不純物濃度が高くなっている。
ｐ＋形半導体領域２４ｈは、Ｚ軸方向において、エミッタ電極１２とｐ形半導体領域２４ｌとの間に設けられている。ｐ＋形半導体領域２４ｈは、ｐ形半導体領域２４ｌの上に選択的に設けられている。ｐ＋形半導体領域２４ｈは、Ｚ軸方向に所定の厚さを有する。ｐ＋形半導体領域２４ｈは、Ｘ軸方向に延在する。ｐ＋形半導体領域２４ｈは、第２絶縁膜３２および第３絶縁膜３３に接する。
ｐ形半導体領域２４中に、エミッタ電極１２とオーミック接触する高濃度のｐ＋形半導体領域２４ｈが設けられたことにより、ｐ形半導体領域２４とエミッタ電極１２の接触がショットキー接触であってもよく、ｐ形半導体領域２４の不純物濃度をさらに下げることができる。ｐ形半導体領域２４の不純物濃度は、例えば５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。これにより、ターンオフ時、正孔は、低抵抗のｐ形半導体領域２４ｌからｐ＋形半導体領域２４ｈを介してエミッタ電極１２により速く排出され易くなる。ターンオフスイッチング時において、ショットキー接触のｐ形半導体領域２４ｌからエミッタ電極１２へは、正孔の障壁があり正孔電流は流れにくい。しかし、高濃度のｐ＋形半導体領域２４ｈがｐ形半導体領域２４内に存在することにより、正孔電流は、低抵抗のｐ形半導体領域２４ｌからｐ＋形半導体領域２４ｈを介してエミッタ電極１２に流れ易くなるからである。これにより、半導体装置１０６Ａにおいては、ターンオフ時のスイッチング損失がさらに低下する。
また、ターンオフ時に、第４電極１４および第５電極１５に負の電位が印加された場合、ｐ形半導体領域２４ｌには、第２絶縁膜３２および第３絶縁膜３３に沿って誘起層（正孔の濃度が高い層）が形成される。この誘起層は、正孔にとっての低抵抗層である。これにより、ターンオフ時、正孔は、誘起層およびｐ＋形半導体領域２４ｈを介してエミッタ電極１２にさらに速く排出される。
以下に、ｐ＋形半導体領域２４ｈの別の例について説明する。
図９（ａ）は、第６実施形態の第２例に係る半導体装置を表す模式的断面図である。図９（ｂ）は、第６実施形態の第２例に係る半導体装置を表す模式的平面図である。図９（ａ）には、図９（ｂ）のＡ１−Ａ２線に沿った断面が表されている。
図９（ａ）、（ｂ）に示す半導体装置１０６Ｂにおいては、ｐ＋形半導体領域２４ｈは、ｐ形半導体領域２４ｌとエミッタ電極１２との間において、Ｙ軸方向に延びる。ｐ＋形半導体領域２４ｈは、第２絶縁膜３２および第３絶縁膜３３に接する。さらに、ｐ＋形半導体領域２４ｈは、複数の領域となってＸ軸方向に並ぶ。
図１０（ａ）は、第６実施形態の第３例に係る半導体装置を表す模式的平面図である。図１０（ｂ）は、第６実施形態の第４例に係る半導体装置を表す模式的平面図である。
図１０（ａ）に示す半導体装置１０６Ｃにおいては、ｐ＋形半導体領域２４ｈは、Ｘ軸方向に延びる。一方、図１０（ｂ）に示す半導体装置１０６Ｄにおいては、ｐ＋形半導体領域２４ｈは、複数の領域となってＸ軸方向に並ぶ。半導体装置１０６Ｃ、１０６Ｄでは、ｐ＋形半導体領域２４ｈは、Ｙ軸方向の中途で途切れている。
図１１（ａ）及び図１１（ｂ）は、第６実施形態の第５例に係る半導体装置を表す模式的断面図である。図１１（ｃ）は、第６実施形態の第５例に係る半導体装置を表す模式的平面図である。図１１（ａ）には、図１１（ｃ）のＡ１−Ａ２線に沿った断面が表されている。図１１（ｂ）には、図１１（ｃ）のＢ１−Ｂ２線に沿った断面が表されている。図１１（ａ）及び図１１（ｂ）では、ｐ＋形コレクタ領域２５及びコレクタ電極１１が表示されていない。
図１１（ａ）〜図１１（ｃ）に示す半導体装置１０６Ｅにおいては、ｐ＋形半導体領域２４ｈは、Ｘ軸方向に延びる領域２４ｈｘと、Ｙ軸方向に延びる領域２４ｈｙと、を含む。領域２４ｈｘは、領域２４ｈｙに繋がる。領域２４ｈｙは、複数の領域となってＸ軸方向に並ぶ。
図１２（ａ）及び図１２（ｂ）は、第６実施形態の第６例に係る半導体装置を表す模式的断面図である。図１２（ｃ）は、第６実施形態の第６例に係る半導体装置を表す模式的平面図である。図１２（ａ）には、図１２（ｃ）のＡ１−Ａ２線に沿った断面が表されている。図１２（ｂ）には、図１２（ｃ）のＢ１−Ｂ２線に沿った断面が表されている。
図１２（ａ）〜図１２（ｃ）に示す半導体装置１０６Ｆにおいては、Ｙ軸方向において、ｐ＋形半導体領域２４ｈと第２絶縁膜３２との間、及びｐ＋形半導体領域２４ｈと第３絶縁膜３３との間にｐ形半導体領域２４ｌが設けられる。ｐ＋形半導体領域２４ｈは、複数の領域となって、Ｘ軸方向に並ぶ。
図９（ａ）〜図１２（ｃ）に示すｐ＋形半導体領域２４ｈであっても、ターンオフ時、正孔は、低抵抗のｐ形半導体領域２４ｌからｐ＋形半導体領域２４ｈを介してエミッタ電極１２により速く排出される。これにより、半導体装置１０６Ｂ〜１０６Ｆにおいても、ターンオフ時のスイッチング損失がさらに低下する。
（第７実施形態）
図１３（ａ）は、第７実施形態に係る半導体装置を表す模式的断面図である。図１３（ｂ）は、第７実施形態に係る半導体装置の一部領域の不純物濃度プロファイルを表すグラフ図である。図１３（ｂ）の横軸は、Ｚ軸方向における位置（図１３（ａ）の点Ｐ’’、点Ｑ’’、点Ｒ’’、点Ｓ’’）であり、縦軸は、不純物濃度（単位は、任意値（a.u.））であり、相対的な不純物濃度の高低が表されている。
半導体装置１０７は、半導体装置１０１の構成要素を含む。さらに、半導体装置１０７は、ｎ形バリア領域２１ａを備える。ｎ形バリア領域２１ａは、ｎ−形ベース領域２１とｐ形ベース領域２２との間に設けられている。ｎ形バリア領域２１ａは、ｎ−形ベース領域２１とｐ形ベース領域２２とに接する。ｎ形バリア領域２１ａは、第３電極１３と第４電極１４との間に設けられている。ｎ形バリア領域２１ａは、第１絶縁膜３１および第２絶縁膜３２に接する。ｎ形バリア領域２１ａは、Ｚ軸方向において所定の厚さを有する。ｎ形バリア領域２１ａは、Ｘ軸方向に延在する。ｎ形バリア領域２１ａの不純物濃度は、例えば、１×１０１５（ａｔｏｍｓ／ｃｍ３）以上、１×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。
ｎ形バリア領域２１ａの導電形は、ｎ−形ベース領域２１の導電形と同じである。ｎ形バリア領域２１ａをｎ−形ベース領域２１の一部とすると、Ｚ軸方向におけるｎ−形ベース領域２１の不純物濃度プロファイルは、第３電極１３と第４電極１４との間で極大値を有する。例えば、Ｚ軸方向における不純物濃度のピークは、５×１０１６（ａｔｏｍｓ／ｃｍ３）程度である。ｎ形バリア領域２１ａの不純物濃度は、エミッタ電極１２に向かうにつれ、高く設定してもよい。
Ｚ軸方向において、ｐ形半導体領域２４とコレクタ電極１１との間の距離は、ｐ形ベース領域２２とコレクタ電極１１との間の距離よりも短くてもよい。ｐ形半導体領域２４のＺ軸方向における厚さは、ｐ形ベース領域２２のＺ軸方向における厚さより厚くてもよい。
図１４（ａ）および図１４（ｂ）は、第７実施形態に係る半導体装置の動作を表す模式的断面図である。図１４（ａ）および図１４（ｂ）には、一例として、第３電極１３と第５電極１５との間の領域のみの動作が表示されている。以下の説明では、半導体装置１０１の動作と重複する動作については適宜省略する。
図１４（ａ）には、ターンオン後の状態が表されている。
例えば、オン状態では、左側のｎ＋形エミッタ領域２３から注入された電子電流ｅ１と、右側のｎ＋形エミッタ領域２３から注入された電子電流ｅ２と、は、その下方のｐ＋形コレクタ領域２５に到達する。一方、ｐ＋形コレクタ領域２５から注入された正孔電流ｈ１、ｈ２は、エミッタ側に向かう。
ｐ形ベース領域２２の下方のｐ＋形コレクタ領域２５から注入された正孔電流ｈ１は、ｐ形ベース領域２２下方のｎ−形ベース領域２１、ｐ形ベース領域２２を経由してエミッタ電極１２にまで流れる。
ｐ形ベース領域２２の下方のｎ−形ベース領域２１においては、電子が多く注入されている。これにより、オン状態では、ｐ形ベース領域２２の下方のｎ−形ベース領域２１の抵抗は、ｐ形半導体領域２４の下方のｎ−形ベース領域２１の抵抗よりも低くなる。
これにより、ｐ形半導体領域２４の下方のｐ＋形コレクタ領域２５から注入された正孔電流ｈ２は、抵抗が相対的に低いｐ形ベース領域２２下方のｎ−形ベース領域２１に流れ易くなる。その結果、ｐ形ベース領域２２に流れて行く正孔電流ｈ２ａは、ｐ形半導体領域２４に流れて行く正孔電流ｈ２ｂよりも大きくなる。換言すれば、正孔電流ｈ１と、正孔電流ｈ２のうちの大部分の正孔電流ｈ２ａと、がｐ形ベース領域２２下方のｎ−形ベース領域２１に集中する。
半導体装置１０７においては、ｐ形ベース領域２２の下にｎ形バリア領域２１ａが設けられている。ｎ形バリア領域２１ａの不純物濃度は、ｎ−形ベース領域２１の不純物濃度よりも高い。ｎ形バリア領域２１ａは、正孔にとってポテンシャル牆壁になる。これにより、半導体装置１０７においては、エミッタ側からの電子注入量がさらに増大する。すなわち、ｐ形ベース領域２２とｎ形バリア領域２１ａとによって形成されるｐｎ接合は、正孔にとって、ｐ形ベース領域２２とｎ−形ベース領域２１とによって形成されるｐｎ接合よりもエネルギー障壁が高くなっている。これにより、半導体装置１０７では、ｐ形ベース領域２２の下でキャリアがさらに溜まり易くなり、ＩＥ効果が半導体装置１０１よりも促進する。その結果、半導体装置１０７では、さらにオン状態におけるオン抵抗が低減し、オン電圧が低下する。
図１４（ｂ）には、ターンオフ時の状態が表されている。
ターンオフ時、ｎ−形ベース領域２１に残存する正孔は、ｐ形ベース領域２２およびｐ形半導体領域２４を経由してエミッタ電極１２に排出される。正孔にとっては、一対のｎ＋形エミッタ領域２３間のｐ形ベース領域２２よりも、ｐ形半導体領域２４の方がポテンシャル牆壁が低くなる。また、正孔にとっては、ｐ形ベース領域２２を経由してエミッタ電極１２に流れる場合よりも、ｐ形半導体領域２４を経由してエミッタ電極１２に流れ易くなる。これにより、正孔ｈ４によって形成される電流は、正孔ｈ３によって形成される電流よりも大きくなる。
半導体装置１０７においては、ｐ形ベース領域２２のほかにｐ形半導体領域２４が設けられ、ターンオフ時、正孔がｐ形ベース領域２２およびｐ形半導体領域２４を介してエミッタ電極１２に素早く排出される。これにより、ターンオフ時には、ｎ−形ベース領域２１に残存する電子は、素早くコレクタ電極１１に排出される。これにより、半導体装置１０７においては、ターンオフ時のスイッチング損失が低下する。
このように、半導体装置１０７においては、オン電圧が低下するとともに、ターンオフ時のスイッチング損失が低下する。
（第８実施形態）
図１５は、第８実施形態に係る半導体装置を表す模式的断面図である。
半導体装置１０８は、半導体装置１０７の構成要素を含む。さらに、半導体装置１０８においては、Ｙ軸方向において、ｐ形半導体領域２４の長さＬ２４がｐ形ベース領域２２の長さＬ２２よりも長くなっている。
これにより、ターンオフ時、正孔は、幅広いｐ形半導体領域２４を介してエミッタ電極１２により速く排出され易くなる。これにより、半導体装置１０８においては、半導体装置１０７に比べてターンオフ時のスイッチング損失がさらに低下する。
（第９実施形態）
図１６（ａ）は、第９実施形態の第１例に係る半導体装置を表す模式的断面図である。図１６（ｂ）は、第９実施形態の第２例に係る半導体装置を表す模式的断面図である。
図１６（ａ）に表す半導体装置１０９Ａは、ｐ形ベース領域２２の下にｎ形バリア領域２１ａを備える。但し、ｎ＋形エミッタ領域２３は、第３電極１３の側に設けられ、第４電極１４の側には設けられていない。また、第４電極１４は、エミッタ電極１２に電気的に接続されている。また、ｐ形ベース領域２２に設けられたｎ＋形エミッタ領域２３は、第３絶縁膜３３に接し、第４絶縁膜３４の側には設けられていない。
図１６（ｂ）に表す半導体装置１０９Ｂは、ｐ形ベース領域２２の下にｎ形バリア領域２１ａを備える。但し、第４電極１４および第５電極１５のそれぞれは、エミッタ電極１２に電気的に接続されている。ｎ＋形エミッタ領域２３は、第４絶縁膜３４に接している。
ｎ＋形エミッタ領域２３とゲート電極とによって絶縁膜が挟まれた構造を減少させることで、ゲート電極とエミッタ電極との間の寄生容量Ｃｇｅが低減する。これにより、半導体装置１０９Ａ、１０９Ｂのゲート電極の電位を制御するゲートドライブの電流損失が低下する。さらに、半導体装置１０９Ａ、１０９Ｂでは、そのスイッチング動作がさらに高速になる。
（第１０実施形態）
図１７は、第１０実施形態に係る半導体装置を表す模式的斜視図である。図１７では、エミッタ電極１２の表示が略されている。
半導体装置１１０は、半導体装置１０７の構成要素を含む。但し、ｎ＋形エミッタ領域２３は、Ｘ軸方向において、分割されている。例えば、ｎ＋形エミッタ領域２３は、複数の領域を含む。複数の領域は、例えば、Ｘ軸方向に周期的に並ぶ。
これにより、チャネル幅Ｗをチャネル長Ｌで除算した値（（チャネル幅Ｗ）／（チャネル長Ｌ））がより低減する。これにより、半導体装置１１０では、オン状態での飽和電流を抑えることができる。
（第１１実施形態）
図１８は、第１１実施形態に係る半導体装置を表す模式的断面図である。
Ｚ軸方向における点Ｐから点Ｓまでの不純物濃度プロファイルは、例えば、図７（ｂ）に表す不純物濃度プロファイルと同じである。
半導体装置１１１は、半導体装置１０７の構成要素を含む。さらに、半導体装置１１１においては、ｎ−形ベース領域２１は、コレクタ電極１１に近づくほど不純物濃度が高くなるｎ形バッファ領域２１ｂ領域を有する。
ｎ−形ベース領域２１中にｎ形バッファ領域２１ｂが設けられたことにより、ｎ−形ベース領域２１のＺ軸方向における厚さが薄くなり、その抵抗がさらに下がる。これにより、半導体装置１１１においては、オン状態でのオン電圧がさらに低減する。
（第１２実施形態）
図１９は、第１２実施形態に係る半導体装置を表す模式的断面図である。
Ｚ軸方向における点Ｐ’から点Ｓ’までの不純物濃度プロファイルは、例えば、図１２（ｂ）に表す不純物濃度プロファイルと同じである。
半導体装置１１２は、半導体装置１０７の構成要素を含む。さらに、半導体装置１１２においては、ｐ形半導体領域２４は、ｐ＋形半導体領域２４ｈを有する。
ｐ形半導体領域２４中に、エミッタ電極１２とオーミック接触する高濃度のｐ＋形半導体領域２４ｈが設けられたことにより、ｐ形半導体領域２４とエミッタ電極１２の接触がショットキー接触になっても、ｐ形半導体領域２４の不純物濃度をさらに下げることができる。ｐ形半導体領域２４の不純物濃度は、例えば、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。ｐ形半導体領域２４の抵抗がさらに下がる。これにより、ターンオフ時、正孔は、低抵抗のｐ形半導体領域２４ｌからｐ＋形半導体領域２４ｈを介してエミッタ電極１２により速く排出され易くなる。これにより、半導体装置１１２においては、ターンオフ時のスイッチング損失がさらに低下する。
また、ターンオフ時に、第４電極１４および第５電極１５に負の電位が印加された場合、ｐ形半導体領域２４ｌには、第２絶縁膜３２および第３絶縁膜３３に沿って正孔の濃度が高い誘起層が形成される。これにより、ターンオフ時、正孔は、誘起層およびｐ＋形半導体領域２４ｈを介してエミッタ電極１２にさらに速く排出される。
（第１３実施形態）
図２０（ａ）〜図２１（ｂ）は、第１３実施形態に係る半導体装置を表す模式的平面図である。
図２０（ａ）〜図２１（ｂ）には、例えば、半導体装置１０１のエミッタ電極１２下の第３電極１３、第４電極１４、および第５電極１５の端部付近の様子が表されている。ここで、図２０（ａ）には、第１３実施形態の第１例が表されている。図２０（ｂ）には、第１３実施形態の第２例が表されている。図２１（ａ）には、第１３実施形態の第３例が表されている。図２１（ｂ）には、第１３実施形態の第４例が表されている。
図２０（ａ）に表す第１例においては、第３電極１３の端部１３ｅ、第４電極１４の端部１４ｅ、および第５電極１５の端部１５ｅの上に、配線１７が設けられている。配線１７は、第３電極１３、第４電極１４、および第５電極１５のそれぞれに電気的に接続されている。例えば、Ｚ軸方向において、配線１７は、第３電極１３、第４電極１４、および第５電極１５のそれぞれに接してもよく、第３電極１３、第４電極１４、および第５電極１５のそれぞれにビア電極を経由して接続されてもよい。配線１７は、アルミニウム（Ａｌ）またはポリシリコン等を含む。
第１例においては、ｐ形ベース領域２２の端部２２ｅは、第３電極１３と第４電極１４との間に設けられている。ｐ形半導体領域２４の端部２４ｅは、第４電極１４と第５電極１５との間に設けられている。ｎ＋形エミッタ領域２３の端部２３ｅは、ｐ形ベース領域２２内に位置する。ｎ＋形エミッタ領域２３の端部２３ｅは、第３電極１３と第４電極１４との間に設けられている。第１例においては、第３電極１３の端部１３ｅは、第１絶縁膜３１を介してｎ−形ベース領域２１に接し、第４電極１４の端部１４ｅは、第２絶縁膜３２を介してｎ−形ベース領域２１に接し、第５電極１５の端部１５ｅは、第３絶縁膜３３を介してｎ−形ベース領域２１に接する。
図２０（ｂ）に表す第２例においては、ｐ形半導体領域２４の端部２４ｅは、第４電極１４と第５電極１５との間に設けられている。ｎ＋形エミッタ領域２３の端部２３ｅは、ｐ形ベース領域２２内に位置する。ｎ＋形エミッタ領域２３の端部２３ｅは、第３電極１３と第４電極１４との間に設けられている。
第２例においては、第３電極１３の端部１３ｅは、第１絶縁膜３１を介してｐ形ベース領域２２に接し、第４電極１４の端部１４ｅは、第２絶縁膜３２を介してｐ形ベース領域２２に接し、第５電極１５の端部１５ｅは、第３絶縁膜３３を介してｐ形ベース領域２２に接する。第２例においては、ｐ形ベース領域２２の端部２２ｅは、第３電極１３、第４電極１４、および第５電極１５の端部の外側に位置する。
図２１（ａ）に表す第３例においては、ｐ形ベース領域２２の端部２２ｅは、第３電極１３と第４電極１４との間に設けられている。ｎ＋形エミッタ領域２３の端部２３ｅは、ｐ形ベース領域２２内に位置する。ｎ＋形エミッタ領域２３の端部２３ｅは、第３電極１３と第４電極１４との間に設けられている。
第３例においては、第３電極１３の端部１３ｅは、第１絶縁膜３１を介してｐ形半導体領域２４に接し、第４電極１４の端部１４ｅは、第２絶縁膜３２を介してｐ形半導体領域２４に接し、第５電極１５の端部１５ｅは、第３絶縁膜３３を介してｐ形半導体領域２４に接する。第３例においては、ｐ形半導体領域２４の端部２４ｅは、第３電極１３、第４電極１４、および第５電極１５の端部の外側に位置する。
図２１（ｂ）に表す第４例においては、第３電極１３、第４電極１４、および第５電極１５は、電極１８に接続されている。電極１８は、例えば、第３電極１３、第４電極１４、第５電極１５と同じ材料を含む。第３電極１３、第４電極１４、第５電極１５、および電極１８は、コレクタ電極１１から同じ高さに位置する。電極１８とｎ−形ベース領域２１との間には、絶縁膜３５が設けられている。
例えば、半導体装置１０１においては、第３電極１３、第４電極１４、および第５電極１５は、ともにゲート電極である。第３電極１３、第４電極１４、第５電極１５、および電極１８を、一体的にゲート電極と定義した場合、第３電極１３をゲート電極の第１部分、第４電極１４をゲート電極の第２部分、第５電極１５をゲート電極の第３部分と読み替えてもよい。
第１〜第１２実施形態では、半導体装置の一部分における断面、またはその平面が例示されている。例えば、第３電極１３、第４電極１４、および第５電極１５が電極１８に接続されて一体に電極をなしていても、一部分の断面において例示された個々の電極が第３電極１３、第４電極１４、および第５電極１５として定義される。
第１３実施形態における、ｐ形ベース領域２２、ｎ＋形エミッタ領域２３、ｐ形半導体領域２４、第３電極１３、第４電極１４、および第５電極１５の終端構造は、第２〜第１２実施形態にも適用される。
上記の実施形態では、「ＡはＢの上に設けられている」は、ＡとＢとを反転させてＡがＢの下に位置した場合や、ＡとＢとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０１、１０２、１０３Ａ、１０３Ｂ、１０４、１０５、１０６Ａ〜１０６Ｆ、１０７、１０８、１０９Ａ、１０９Ｂ、１１０、１１１、１１２、１１３ 半導体装置、 １１ コレクタ電極（第１電極）、 １２ エミッタ電極（第２電極）、 １３ 第３電極、 １３ｅ 端部、 １４ 第４電極、 １４ｅ 端部、 １５ 第５電極、 １５ｅ 端部、 １６ 第６電極、 １７ 配線、 １８ 電極、 ２１ ｎ−形ベース領域（第１半導体領域）、 ２１ａ ｎ形バリア領域、 ２１ｂ ｎ形バッファ領域、 ２２ ｐ形ベース領域（第２半導体領域）、 ２２ｂ 底部、 ２２ｅ 端部、 ２３ ｎ＋形エミッタ領域（第３半導体領域）、 ２３ｅ 端部、 ２４ ｐ形半導体領域（第４半導体領域）、 ２４ｂ 底部、 ２４ｅ 端部、 ２４ｈ ｐ＋形半導体領域、 ２４ｌ ｐ形半導体領域、 ２２ａ、２４ｂ 底部、 ２５ ｐ＋形コレクタ領域（第５半導体領域）、 ３１ 第１絶縁膜、 ３２ 第２絶縁膜、 ３３ 第３絶縁膜、 ３４ 第４絶縁膜、 ３５ 絶縁膜、 ｅ１、ｅ２ 電子電流、 ｈ１、ｈ２、ｈ２ａ、ｈ２ｂ、ｈ３、ｈ４ 正孔電流

Claims (10)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた第３電極と、
    前記第１半導体領域と前記第２電極との間に設けられ、前記第１電極から前記第２電極に向かう第１方向に交差する第２方向において前記第３電極に並ぶ第４電極と、
    前記第１半導体領域と前記第２電極との間、および前記第３電極と前記第４電極との間に設けられ、前記第２電極に電気的に接続された第２導電形の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極に電気的に接続された第１導電形の第３半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられ、前記第２方向において前記第４電極を介して前記第２半導体領域に並び、第１領域と、第２領域と、を含み、前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高く、前記第２領域は、前記第１方向において、前記第１領域と前記第２電極との間に設けられ、前記第１領域および前記第２領域は、前記第２電極に電気的に接続された第２導電形の第４半導体領域と、
    前記第３電極と、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、および前記第２電極と、の間に設けられた第１絶縁膜と、
    前記第４電極と、前記第１半導体領域、前記第２半導体領域、および前記第４半導体領域と、の間に設けられた第２絶縁膜と、
    前記第１電極と前記第１半導体領域との間に設けられ、前記第１電極に電気的に接続された第２導電形の第５半導体領域と、
    を備えた半導体装置。
  2. 前記第４半導体領域と前記第１半導体領域との界面と前記第１電極との間の距離は、前記第２半導体領域と前記第１半導体領域との界面と前記第１電極との間の距離よりも短い、請求項１記載の半導体装置。
  3. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた第３電極と、
    前記第１半導体領域と前記第２電極との間に設けられ、前記第１電極から前記第２電極に向かう第１方向に交差する第２方向において前記第３電極に並ぶ第４電極と、
    前記第１半導体領域と前記第２電極との間、および前記第３電極と前記第４電極との間に設けられ、前記第２電極に電気的に接続された第２導電形の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極に電気的に接続された第１導電形の第３半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられ、前記第２電極に電気的に接続され、前記第２方向において前記第４電極を介して前記第２半導体領域に並ぶ第２導電形の第４半導体領域と、
    前記第３電極と、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、および前記第２電極と、の間に設けられた第１絶縁膜と、
    前記第４電極と、前記第１半導体領域、前記第２半導体領域、および前記第４半導体領域と、の間に設けられた第２絶縁膜と、
    前記第１電極と前記第１半導体領域との間に設けられ、前記第１電極に電気的に接続された第２導電形の第５半導体領域と、
    を備え、
    前記第１方向における前記第１半導体領域の不純物濃度プロファイルは、前記第３電極と前記第４電極との間で極大値を有する半導体装置。
  4. 第５電極と、
    第３絶縁膜と、
    をさらに備え、
    前記第５電極は、前記第１半導体領域と前記第２電極との間に設けられ、前記第２方向において前記第４電極に並び、前記第３電極とは反対側に設けられ、
    前記第３絶縁膜は、前記第５電極と、前記第１半導体領域および前記第４半導体領域と、の間に設けられ、
    前記第４半導体領域は、前記第４電極と前記第５電極との間に設けられている請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２方向において、前記第４半導体領域の長さは、前記第２半導体領域の長さよりも長い請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体領域は、前記第１絶縁膜に接し、前記第２絶縁膜には接していない請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第４電極または前記第５電極は、前記第２電極に電気的に接続されている請求項３〜６のいずれか１つに記載の半導体装置。
  8. 前記第２絶縁膜は、前記第４電極と前記第３半導体領域との間に設けられている請求項１〜６のいずれか１つに記載の半導体装置。
  9. 前記第３半導体領域は、前記第１方向および前記第２方向に交差する第３方向に並ぶ複数の領域として設けられている請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第１半導体領域は、前記第１電極に近づくほど不純物濃度が高くなる領域を有する請求項１〜９のいずれか１つに記載の半導体装置。
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