JP7373600B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
６００Ｖ以上の高電圧下において大電流を制御する半導体装置として、例えば、絶縁ゲート型バイポーラトランジスタ（以下、Insulated Gate Bipolar Transistor：ＩＧＢＴ）が用いられる。ＩＧＢＴは、例えば、電力変換に用いられ、変換効率を高めるため、定常損失が低い（オン抵抗が低い）こと、スイッチング損失が低い（スイッチング速度が速い）ことの双方が望まれる。
ＩＧＢＴは、オン抵抗低減のために、ｐ形ベース層からｎ形ベース層中まで深く延伸するトレンチゲート構造を有するものが近年多くなっている。これにより、チャネル密度の向上や、ｎ形ベース層中の隣り合うトレンチゲートの形状を利用してｎ形ベース層中にキャリアを効率よく蓄積し、定常状態でのオン抵抗を低減できる。しかしながら、キャリアの蓄積量を増やして低オン抵抗を実現すると、ターンオフ時に排出すべきキャリア量が多くなる。このため、ターンオフ時間が長くなり、ターンオフ損失が増える。すなわち、オン抵抗の低減とターンオフ損失の低減は、トレードオフの関係にある。
特開２００５－１９１２２１号公報
実施形態は、オン抵抗およびスイッチング損失の双方を低減できる半導体装置を提供する。
実施形態に係る半導体装置は、第１面と、前記第１面の反対側に位置する第２面と、を有する半導体部と、前記半導体部の前記第１面上に設けられた第１電極と、前記半導体部の前記第２面上に設けられた第２電極と、前記半導体部の前記第２面側に設けられたトレンチゲート構造の第１～第３制御電極と、を有するスイッチング素子を備える。前記半導体装置は、前記第１電極と前記第２電極間に所定の電圧を印可した状態において、前記第１制御電極に、前記第１制御電極のしきい値よりも高い第１オン電圧を与えた後、前記第１制御電極の前記しきい値よりも低い第１オフ電圧を与え、前記第２制御電極に、前記第２制御電極のしきい値よりも高い第２オン電圧を与えた後、前記第１制御電極に前記第１オフ電圧を与える前に、前記第２制御電極に、前記第２制御電極の前記しきい値よりも低い第２オフ電圧を与え、前記第３制御電極に、前記第３制御電極のしきい値よりも高い第３オン電圧を与えた後、前記第１制御電極に前記第１オフ電圧を与える前に、前記第３制御電極に、前記第３制御電極の前記しきい値よりも低く、前記第２オフ電圧よりも高い第３オフ電圧を与えるように構成される。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置の動作を示すタイムチャートである。 実施形態に係る半導体装置の動作を示す模式図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。 実施形態の別の変形例に係る半導体装置を示す模式断面図である。 実施形態のさらなる別の変形例に係る半導体装置を示す模式断面図である。 実施形態の他の変形例に係る半導体装置を示す模式断面図である。 実施形態の他の変形例に係る半導体装置の動作を示すタイムチャートである。 実施形態の他の変形例に係る半導体装置の動作を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＩＧＢＴである。本明細書中、半導体層の不純物濃度の分布及びその値は、例えば、二次イオン質量分析法（Secondary Ion Mass Spectrometory：ＳＩＭＳ）や拡がり抵抗測定法（Spreading Resistance Analysis：ＳＲＡ）を用いて測定することが可能である。また、２つの半導体層の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Scanning Capacitance Microscopy：ＳＣＭ）を用いて判定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体層の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。
図１に示すように、半導体装置１は、半導体部１０と、エミッタ電極２０（第１電極）と、コレクタ電極３０（第２電極）と、第１ゲート電極４０と、第２ゲート電極５０と、第３ゲート電極６０と、を備える。
半導体部１０は、例えば、シリコンである。半導体部１０は、第１面１０Ｔと第２面１０Ｂとを有する。第２面１０Ｂは、第１面１０Ｔの裏面である。エミッタ電極２０は、第１面１０Ｔ上に設けられる。コレクタ電極３０は、第２面１０Ｂに接して設けられる。エミッタ電極２０およびコレクタ電極３０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）およびポリシリコンの群から選ばれる少なくとも１つを含む。
第１ゲート電極４０は、半導体部１０とエミッタ電極２０との間に設けられる。第１ゲート電極４０は、例えば、半導体部１０の第１面１０Ｔ側に設けられたトレンチＧＴ１の内部に配置される。第１ゲート電極４０は、トレンチＧＴ１の内部においてＹ方向に延伸する。第１ゲート電極４０は、ゲート絶縁膜４１を介して半導体部１０から電気的に絶縁される。また、第１ゲート電極４０は、絶縁膜４３を介してエミッタ電極２０から電気的に絶縁される。第１ゲート電極４０は、例えば、導電性のポリシリコンを含む。ゲート絶縁膜４１および絶縁膜４３は、例えば、シリコン酸化膜である。
第２ゲート電極５０は、半導体部１０とエミッタ電極２０と間に設けられる。第２ゲート電極５０は、例えば、半導体部１０の第１面１０Ｔ側に設けられたトレンチＧＴ２の内部に配置される。第２ゲート電極５０は、トレンチＧＴ２の内部においてＹ方向に延伸する。第２ゲート電極５０は、ゲート絶縁膜５１を介して半導体部１０から電気的に絶縁される。また、第２ゲート電極５０は、絶縁膜５３を介してエミッタ電極２０から電気的に絶縁される。第２ゲート電極５０は、例えば、導電性のポリシリコンを含む。ゲート絶縁膜５１および絶縁膜５３は、例えば、シリコン酸化膜である。
第３ゲート電極６０は、半導体部１０とエミッタ電極２０と間に設けられる。第３ゲート電極６０は、例えば、半導体部１０の第１面１０Ｔ側に設けられたトレンチＧＴ３の内部に配置される。第３ゲート電極６０は、トレンチＧＴ３の内部においてＹ方向に延伸する。第３ゲート電極６０は、ゲート絶縁膜６１を介して半導体部１０から電気的に絶縁される。また、第３ゲート電極６０は、絶縁膜６３を介してエミッタ電極２０から電気的に絶縁される。第３ゲート電極６０は、例えば、導電性のポリシリコンを含む。ゲート絶縁膜６１および絶縁膜６３は、例えば、シリコン酸化膜である。
第１ゲート電極４０は、第１ゲート配線４５を介して第１ゲートパッド４７に電気的に接続される。第２ゲート電極５０は、第２ゲート配線５５を介して第２ゲートパッド５７に電気的に接続される。第３ゲート電極６０は、第３ゲート配線６５を介して第３ゲートパッド６７に電気的に接続される。すなわち、第１ゲート電極４０、第２ゲート電極５０および第３ゲート電極６０は、それぞれ独立にバイアスされる。
第１ゲート電極４０および第２ゲート電極５０は、それぞれ、半導体部１０の第１面１０Ｔに沿った方向（例えば、Ｘ方向）に周期的に配置される。図１に示す例では、第１ゲート電極４０と第２ゲート電極５０は、Ｘ方向において隣接して配置される。第３ゲート電極６０は、例えば、第１ゲート電極４０と第２ゲート電極５０との間に少なくとも１つ配置される。この例では、第１ゲート電極４０と第２ゲート電極５０との間に、２つの第３ゲート電極６０が配置されている。第１ゲート電極４０と第２ゲート電極５０との間に、３つ以上の第３ゲート電極６０が配置されても良い。
半導体部１０は、ｎ形ベース層１１（第１半導体層）と、ｐ形ベース層１３（第２半導体層）と、ｎ形エミッタ層１５（第３半導体層）と、ｐ形コンタクト層１７と、ｎ形バッファ層１９（第５半導体層）と、ｐ形コレクタ層２１（第４半導体層）と、を含む。
ｎ形ベース層１１は、例えば、１×１０１２～１×１０１５（ａｔｏｍｓ／ｃｍ３）の濃度範囲のｎ形不純物を含む。ｎ形ベース層１１は、所定の耐圧を実現できるｎ形キャリア濃度を有する。ここで、ｎ形キャリア濃度とは、例えば、ｎ形不純物濃度からｐ形不純物濃度を差し引いた値である。例えば、ｎ形ベース層１１となるｎ形シリコンウェーハには、バックグラウンドレベルのｐ形不純物が含まれる。ｎ形ベース層１１層は、例えば、１～１０００μｍの範囲のＺ方向の厚さを有し、所定の耐圧を実現できる厚さに設定される。
ｐ形ベース層１３は、ｎ形ベース層１１とエミッタ電極２０との間に選択的に設けられる。ｐ形ベース層１３は、エミッタ電極２０に電気的に接続される。ｐ形ベース層１３は、例えば、１×１０１２～１×１０１４ｃｍ－２の範囲のｐ形不純物量を有するように設けられ、０．１～数μｍのＺ方向の厚さを有する。ｐ形ベース層１３は、例えば、半導体部１０の第１面１０Ｔ側にｐ形不純物をイオン注入することにより形成される。
ｎ形エミッタ層１５は、ｐ形ベース層１３とエミッタ電極２０との間に選択的に設けられる。ｎ形エミッタ層１５は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。エミッタ電極２０は、例えば、ｎ形エミッタ層１５に接し、電気的に接続される。
ｎ形エミッタ層１５は、例えば、１×１０１４～１×１０１６ｃｍ－２の範囲のｎ形不純物量を有するように設けられ、０．１～数μｍのＺ方向の厚さを有する。ｎ形エミッタ層１５は、例えば、半導体部１０の第１面１０Ｔ側にｎ形不純物を選択的にイオン注入することにより形成される。
ｐ形コンタクト層１７は、ｐ形ベース層１３とエミッタ電極２０との間に選択的に設けられる。ｐ形コンタクト層１７は、ｐ形ベース層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。エミッタ電極２０は、例えば、ｐ形コンタクト層１７に接し、電気的に接続される。ｐ形ベース層１３は、ｐ形コンタクト層１７を介してエミッタ電極２０に電気的に接続される。
ｐ形コンタクト層１７は、例えば、１×１０１４～１×１０１６ｃｍ－２の範囲のｐ形不純物量を有するように設けられ、０．１～数μｍの範囲のＺ方向の厚さを有する。ｐ形コンタクト層１７は、例えば、半導体部１０の第１面１０Ｔ側にｐ形不純物を選択的にイオン注入することにより形成される。
ｎ形エミッタ層１５とｐ形コンタクト層１７は、例えば、トレンチＧＴ１～ＧＴ３の長手方向（例えば、Ｙ方向）に交互に配置しても良い。また、半導体部１０の第１面１０Ｔに露出されるｎ形エミッタ層１５の表面とｐ形コンタクト層１７の表面の面積比は、所望の設計に応じて、自由に変えることが出来る。さらに、半導体部１０の第１面１０Ｔに露出されるｎ形エミッタ層１５の表面とｐ形コンタクト層１７の形状は自由に変えることが出来る。
トレンチＧＴ１～ＧＴ３は、半導体部１０の第１面１０Ｔからｎ形エミッタ層１５、ｐ形ベース層１３を通り抜け、ｎ形ベース層１１に達する深さを有する。トレンチＧＴ１～ＧＴ３は、半導体部１０の第１面１０Ｔに沿った方向（例えば、Ｘ方向）に周期的に設けられる。トレンチＧＴ１～ＧＴ３のそれぞれの深さは、例えば、１～１０μｍの範囲に設定される。Ｘ方向において隣り合うトレンチＧＴ１とトレンチＧＴ２の間隔、トレンチＧＴ１とトレンチＧＴ３の間隔、および、トレンチＧＴ２とトレンチＧＴ３の間隔は、例えば、０．１～数μｍの範囲に設定される。
トレンチＧＴ１～トレンチＧＴ３の側面には、例えば、ｎ形ベース層１１、ｐ形ベース層１３およびｎ形エミッタ層１５が露出される。第１ゲート電極４０は、トレンチＧＴ１の内部において、ｎ形ベース層１１とｎ形エミッタ層１５との間に位置するｐ形ベース層１３にゲート絶縁膜４１を介して向き合う。第２ゲート電極５０は、トレンチＧＴ２の内部において、ｎ形ベース層１１とｎ形エミッタ層１５との間に位置するｐ形ベース層１３にゲート絶縁膜５１を介して向き合う。第３ゲート電極６０は、トレンチＧＴ３の内部において、ｎ形ベース層１１とｎ形エミッタ層１５との間に位置するｐ形ベース層１３にゲート絶縁膜６１を介して向き合う。
上記のトレンチゲート構造は、例えば、半導体部１０の第１面１０Ｔに沿ってそれぞれ複数設けられ、周期的に配置される。各トレンチゲート構造間の間隔は、例えば、０．１～数μｍの範囲に設定される。
ｎ形バッファ層１９は、ｎ形ベース層１１とコレクタ電極３０との間に設けられる。ｎ形バッファ層１９は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形バッファ層１９は、例えば、１×１０１１～１×１０１３ｃｍ－２の範囲のｎ形不純物量を有するように設けられ、０．１～数十μｍの範囲のＺ方向の厚さを有する。ｎ形バッファ層１９は、例えば、半導体部１０の第２面１０Ｂ側にｎ形不純物をイオン注入することにより形成される。
ｐ形コレクタ層２１は、ｎ形バッファ層１９とコレクタ電極３０との間に設けられる。ｐ形コレクタ層２１は、例えば、１×１０１３～１×１０１５ｃｍ－２の範囲のｐ形不純物量を有するように設けられ、０．１～１０μｍの範囲のＺ方向の厚さを有する。
ｐ形コレクタ層２１は、例えば、半導体部１０の第２面１０Ｂ側にｐ形不純物を全面もしくは選択的にイオン注入することにより形成される。ｐ形不純物の総量は、例えば、１×１０１３～１×１０１５ｃｍ－２の範囲に設定される。ｐ形コレクタ層２１を形成する際の注入エネルギーは、例えば、ｎ形バッファ層１９を形成する際の注入エネルギーよりも低く設定される。このため、ｐ形不純物の注入深さは、ｎ形バッファ層１９のｎ形不純物の注入深さよりも浅い。
コレクタ電極３０は、半導体部１０の第２面１０Ｂにおいて、ｐ形コレクタ層２１の表面に接し、電気的に接続される。
次に、図１、図２、図３（ａ）～（ｃ）を参照して、実施形態に係る半導体装置１の動作を説明する。図２は、半導体装置１の制御方法を示すタイムチャートである。図２には、半導体装置１をターンオンさせ、その後、ターンオフさせる過程を示す。図３（ａ）～（ｃ）は、半導体装置１の動作を示す模式図である。図３（ａ）～（ｃ）には、ｎ形ベース層１１中のキャリア密度分布を示す。ここで、キャリア密度は、電子とホールの両方を含む密度である。
図２は、第１ゲート電極４０に印加されるゲート電圧ＶＭＧと、第２ゲート電極５０に印加されるゲート電圧ＶＣＧと、第３ゲート電極６０に印加されるゲート電圧ＶＰＧの時間変化を示すタイムチャートである。ここで、ゲート電圧ＶＭＧは、第１ゲートパッド４７および第１ゲート配線４５を介して第１ゲート電極４０に印加される。ゲート電圧ＶＣＧは、第２ゲートパッド５７および第２ゲート配線５５を介して第２ゲート電極５０に印加される。ゲート電圧ＶＰＧは、第３ゲートパッド６７および第３ゲート配線６５を介して第３ゲート電極６０に印加される。
まず、ターンオン動作について説明する。例えば、半導体装置１をターンオンする際は、第１ゲート電極４０、第２ゲート電極５０および第３ゲート電極６０にしきい値を超えるゲート電圧ＶＭＧ、ＶＣＧおよびＶＰＧを印加する。以下、各ゲート電極にしきい値を超えるゲート電圧を与えることをオンすると表現し、各ゲート電極のゲート電圧をしきい値以下の電圧に下げることをオフすると表現する。
図２に示すように、時間ｔ１において、第１ゲート電極４０、第２ゲート電極５０および第３ゲート電極６０をオンさせる。これにより、ｐ形ベース層１３とゲート絶縁膜４１との界面、ｐ形ベース層１３とゲート絶縁膜５１との界面およびｐ形ベース層１３とゲート絶縁膜６１との界面にｎ形チャネルが形成され、ｎ形ベース層１１とｎ形エミッタ層１５との間が電気的に導通する。すなわち、半導体装置１は、オン状態となる。
さらに、第１ゲート電極４０、第２ゲート電極５０および第３ゲート電極６０のｎ形ベース層１１中に位置する部分において、ｎ形ベース層１１とゲート絶縁膜４１との界面、ｎ形ベース層１１とゲート絶縁膜５１との界面、および、ｎ形ベース層１１とゲート絶縁膜６１との界面にｎ形蓄積層が形成される。このｎ形蓄積層の影響により、ｎ形ベース層１１の各ゲート電極間に位置する領域におけるキャリアの蓄積が促進され、ターンオン状態におけるより低いオン抵抗を得ることができる。
図３（ａ）は、この状態におけるｎ形ベース層１１内のキャリア密度分布Ｄ１を表した模式図である。第１ゲート電極４０、第２ゲート電極５０および第３ゲート電極６０をオンさせたことにより、エミッタ電極２０からｎ形ベース層１１へ電子が注入され、これに対応して、ｐ形コレクタ層２１からｎ形バッファ層１９を介してｎ形ベース層１１にホールが注入される。図３（ａ）に示すように、ｎ形ベース層１１内のキャリア密度は、エミッタ側で高くなる。第１ゲート電極４０、第２ゲート電極５０および第３ゲート電極６０のすべてをオンさせるため、ターンオフ時間を短縮することができる。
次に、図２に示すように、時間ｔ２において、第３ゲート電極６０をオフする。これにより、第３ゲート電極６０に隣接するｐ形ベース層１３とゲート絶縁膜６１の界面に誘起されたｎ形チャネルが消失する。このため、第３ゲート電極６０側において、ｎ形エミッタ層１５とｎ形ベース層１１との間の電気的導通が遮断され、ｎ形ベース層１１への電子の供給が止まる。これに対応して、ｐ形コレクタ層２１からｎ形バッファ層１９を介してｎ形ベース層１１へ注入される正孔の量も減少する。
図３（ｂ）は、この過程におけるキャリア密度分布の変化を示す模式図である。第３ゲート電極６０をオフしたことにより、ｎ形ベース層１１のエミッタ側のキャリア密度が低下し、密度分布は、Ｄ１からＤ２へ変化する。
次に、ターンオフ動作について説明する。図２に示すように、時間ｔ３において、第２ゲート電極５０をオフさせる。
これにより、第２ゲート電極５０に隣接するｐ形ベース層１３とゲート絶縁膜５１の界面に誘起されたｎ形チャネルが消失し、ｎ形エミッタ層１５とｎ形ベース層１１との間の電気的導通も遮断される。このため、第２ゲート電極５０側における電子の供給が止まる。これに対応して、ｐ形コレクタ層２１からｎ形バッファ層１９を介してｎ形ベース層１１へ注入される正孔の量も減少する。
図３（ｃ）は、この過程におけるキャリア密度分布の変化を示す模式図である。第２ゲート電極５０をオフしたことにより、ｎ形ベース層１１のエミッタ側のキャリア密度がさらに低下し、密度分布は、Ｄ２からＤ３へ変化する。
次に、時間ｔ４において、第１ゲート電極４０をオフすることにより、ｎ形エミッタ層１５からｎ形ベース層１１への電子の注入が全て止まり、半導体装置１は、ターンオフ動作に入る。この例では、第１ゲート電極４０のオフに先立ち第２ゲート電極５０をオフしているため、ｎ形ベース層１１に蓄積されるキャリアのうちのエミッタ側のキャリア密度が低下している。すなわち、第１ゲート電極４０および第２ゲート電極５０がともにオンしている定常状態よりもキャリア密度が低減された状態となっている。これにより、第１ゲート電極４０をオフさせた後のターンオフ過程において排出されるキャリアを低減できる。すなわち、第２ゲート電極５０を設けない場合に比べて、ターンオフ時間を短縮し、ターンオフ損失を低減することができる。
さらに、第２ゲート電極５０の電位を負電位にまで低下させると、ｎ形ベース層１１とゲート絶縁膜５１との界面にｐ形反転層が誘起される。これにより、ｐ形ベース層１３を介したエミッタ電極２０へのホールの排出を促進することができる。結果として、ターンオフ損失をさらに低減することが可能となる。
本実施形態に係る半導体装置１では、第３ゲート電極６０を適宜制御することにより、ターンオン時間を短縮できる。また、ターンオフ過程において、第２ゲート電極５０を適宜制御することにより、ターンオフ時間を短縮することができる。結果として、半導体装置１では、オン抵抗を維持しつつ、スイッチング損失を低減することができる。
図４は、実施形態の変形例に係る半導体装置２を示す模式断面図である。
図４に示す半導体装置２では、第１ゲート電極４０と第２ゲート電極５０との間に４つの第３ゲート電極６０が配置されている。第３ゲート電極６０の数は例示であり、この例に限定される訳ではない。また、半導体装置２は、第１ゲートパッド７５と、第２ゲートパッド７７と、を備える。
図４に示すように、第１ゲート電極４０は、第１ゲート配線４５に接続される。第２ゲート電極５０は、第２ゲート配線５５に接続される。第３ゲート電極６０は、第３ゲート配線６５に接続される。第２ゲート配線５５は、第１ゲートパッド７５につながり、第３ゲート配線６５は、第２ゲートパッド７７につながる。
半導体装置２は、第１ゲート配線４５と第２ゲート配線５５とをつなぐ抵抗素子ＲＤをさらに備える。抵抗素子ＲＤは、例えば、所望の抵抗値を有する半導体もしくは金属体である。抵抗素子ＲＤは、例えば、半導体部１０の終端領域において、第１面１０Ｔの上に絶縁膜を介して配置される。また、抵抗素子ＲＤは、半導体部１０の周辺に配置され、例えば、金属配線により第１ゲート配線４５および第２ゲート配線５５に接続されても良い。
半導体装置２では、第１ゲートパッド７５を介してゲート電圧ＶＭＧ、ＶＣＧを、第１ゲート電極４０および第２ゲート電極５０にそれぞれ印加する。また、第２ゲートパッド７７を介して第３ゲート電極６０にゲート電圧ＶＰＧを印加する。
半導体装置２をターンオンさせる場合には、第１ゲートパッド７５および第２ゲートパッド７７を介して、しきい値よりも高いゲート電圧ＶＭＧ、ＶＣＧおよびＶＰＧを、第１ゲート電極４０、第２ゲート電極５０および第３ゲート電極６０に印加する。この際、抵抗素子ＲＤおよび寄生容量Ｃに起因したＣＲ時定数により、第１ゲート電極４０に印加される電圧の立ち上りに遅れが生じる。このため、第１ゲート電極４０は、第２ゲート電極５０よりも後にオンされる。次に、時間ｔ２において、第３ゲート電極６０をオフする。これにより、第３ゲート電極６０に隣接するｐ形ベース層１３とゲート絶縁膜６１の界面に誘起されたｎ形チャネルが消失する。このため、第３ゲート電極６０側において、ｎ形エミッタ層１５とｎ形ベース層１１との間の電気的導通が遮断され、ｎ形ベース層１１への電子の供給が止まる。これに対応して、ｐ形コレクタ層２１からｎ形バッファ層１９を介してｎ形ベース層１１へ注入される正孔の量も減少する。このとき、例えば、第３ゲート電極の数を第１ゲート電極の数より多く設定すれば、ターンオンをより高速に動作させることは可能である。
続いて、ターンオフ動作について説明する。第１ゲートパッド７５を介して第１ゲート電極４０および第２ゲート電極５０をオフする。この際、抵抗素子ＲＤおよび寄生容量Ｃに起因したＣＲ時定数により、第１ゲート電極４０に印加される電圧の立ち下りに遅れが生じる。このため、第１ゲート電極４０は、第２ゲート電極５０よりも後にオフされる。すなわち、第１ゲート電極４０がオフされ、ターンオフ過程に入る前に、第２ゲート電極５０がオフされ、ｎ形ベース層１１の内部のキャリア密度が低減される。その結果、半導体装置２のターンオフ時間を短縮し、スイッチング損失を低減することができる。
この例でも、第３ゲート電極６０を適宜制御することにより、ターンオン時間を短縮し、第２ゲート電極５０をオフするタイミングに対する、第１ゲート電極４０のオフのタイミングを適宜制御することにより、ターンオフ時間を短縮することができる。なお、第１ゲート電極４０がオフされる時間の遅れは、所望の抵抗値を有する抵抗素子ＲＤを配置することにより制御することができる。
図５は、実施形態の別の変形例に係る半導体装置３を示す模式断面図である。
図５に示す半導体装置３も、第１ゲートパッド７５と、第２ゲートパッド７７と、を備える。さらに半導体装置３の半導体部１０は、ｎ形ベース層１１とｐ形ベース層１３との間に位置するｎ形バリア層２５（第６半導体層）をさらに含む。
ｎ形バリア層２５は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。また、ｎ形バリア層２５は、ｎ形エミッタ層１５のｎ形不純物よりも低濃度のｎ形不純物を含む。ｎ形バリア層２５は、例えば、１×１０１２～１×１０１４ｃｍ－２の範囲のｎ形不純物量を有するように設けられ、０．１～数μｍの範囲のＺ方向の厚さを有する。ｎ形バリア層２５は、例えば、半導体部１０の第１面１０Ｔ側にｎ形不純物をイオン注入することにより形成される。
半導体装置３では、ターンオン時に第３ゲート電極６０を適宜制御することにより、ターンオン時間を短縮できる。さらに、ターンオフ時に、第１ゲート電極４０がオフするタイミングを、第２ゲート電極５０がオフするタイミングに対して遅らせることにより、オン抵抗を維持しながら、スイッチング損失を低減することができる。この例では、ｎ形バリア層２５を加えることにより、オン状態（定常状態）におけるｎ形ベース層１１のエミッタ側のキャリア蓄積をさらに促進し、より低いオン抵抗を実現できる。このように、ｎ形バリア層２５を加えることにより、ターンオン時間、ターンオフ時間を短縮し、且つ、オン抵抗をより効果的に低減することができる。
図６は、実施形態のさらなる別の変形例に係る半導体装置４を示す模式断面図である。半導体装置４は、図１に示す半導体装置１と同様の構造を有する。半導体装置４の半導体部１０は、ｎ形ベース層１１とｐ形ベース層１３との間に、ｎ形バリア層２５をさらに備える。ｎ形バリア層２５は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。半導体装置４においても、ｎ形バリア層２５を加えることにより、低オン抵抗を実現できる。
図７は、実施形態の他の変形例に係る半導体装置５を示す模式断面図である。半導体装置５は、第１ゲート電極４０と、第２ゲート電極５０と、第３ゲート電極６０と、を含む。第１ゲート電極４０、第２ゲート電極５０および第３ゲート電極６０は、例えば、第１ゲートパッド４７、第２ゲートパッド５７および第３ゲートパッド６７に、それぞれ電気的に接続され、独立してバイアスされる（図１参照）。
図７に示すように、第２ゲート電極５０は、例えば、第１ゲート電極４０の間に位置する。また、第１ゲート電極は、例えば、第２ゲート電極５０と第３ゲート電極６０との間に位置するように配置される。
半導体部１０は、ｎ形ベース層１１と、ｐ形ベース層１３と、ｎ形エミッタ層１５と、ｐ形コンタクト層１７と、ｎ形バッファ層１９と、ｐ形コレクタ層２１と、ｎ形バリア層２５と、を含む。なお、実施形態は、ｎ形バリア層２５を設けない構造でも良い。
ｎ形エミッタ層１５は、ゲート絶縁膜４１に接する位置に配置される。第１ゲート電極４０は、ゲート絶縁膜４１を介して、ｎ形ベース層１１、ｎ形バリア層２５、ｐ形ベース層１３およびｎ形エミッタ層１５に向き合うように配置される。第２ゲート電極５０は、絶縁膜５１を介して、ｎ形ベース層１１、ｎ形バリア層２５、ｐ形ベース層１３およびｐ形コンタクト層１７に向き合うように配置される。第３ゲート電極６０は、ゲート絶縁膜６１を介して、ｎ形ベース層１１、ｎ形バリア層２５、ｐ形ベース層１３およびｐ形コンタクト層１７に向き合うように配置される。
図８、図９（ａ）～（ｃ）は、半導体装置５の動作を示す模式図である。図８は、ゲート電圧ＶＭＧ、ＶＣＧ、ＶＰＧ、エミッタ・コレクタ電極間電圧ＶＣＥおよびコレクタ電流ＩＣの時間変化を示すタイムチャートである。図９（ａ）～（ｃ）は、図８に示す期間Ａ、Ｂ、Ｃにおける半導体部１０中のキャリアを示す模式図である。以下、図８、図９（ａ）～（ｃ）を参照して、半導体装置５の動作を説明する。
図８は、半導体装置５をオン状態からオフ状態に移行させるターンオフ過程において、第１ゲート電極４０、第２ゲート電極５０および第３ゲート電極６０にそれぞれ印加されるゲート電圧ＶＭＧ、ＶＣＧおよびＶＰＧを示している。また、これらのゲート電圧の変化に伴う、コレクタ電流ＩＣおよびエミッタ・コレクタ電極間電圧ＶＣＥの変化を示している。以下の説明では、エミッタ電極２０の電位は、アース電位（ゼロレベル）にあるものとする。
本実施例では、オン状態では、第１ゲート電極４０にはしきい値以上の正のゲート電圧ＶＭＧ、第２ゲート電極５０および第３ゲート電極６０にはそれぞれ正のゲート電圧ＶＣＧおよびＶＰＧが印加されている。
図８に示すように、半導体装置５のターンオフ過程では、時間ｔ３において、第２ゲート電極５０および第３ゲート電極６０をオフさせた後、時間ｔ４において第１ゲート電極４０をオフさせる。例えば、時間ｔ３において、ゲート電圧ＶＣＧをプラス電圧（例えば、＋１５Ｖ）からマイナス電圧（例えば、－１５Ｖ）に低下させる。また、時間ｔ３において、ゲート電圧ＶＰＧをプラス電圧（例えば、＋１５Ｖ）からゼロレベルに低下させる。続いて、時間ｔ４において、ゲート電圧ＶＭＧをプラス電圧（例えば、＋１５Ｖ）からゼロレベルに低下させる。
図９（ａ）は、期間Ａにおける半導体部１０中のキャリア（電子）の分布を表している。図８に示す期間Ａでは、第１ゲート電極４０はオンされ、ｐ形ベース層１３とゲート絶縁膜４１の界面に誘起されたｎ形チャネルを介してｎ形エミッタ層１５からｎ形バリア層１５、さらには、ｎ形ベース層１１に電子が注入される。これに対応して、コレクタ側（図示せず）では、ｐ形コレクタ層２１からｎ形ベース層１１へ正孔が注入され、コレクタ電流ＩＣ（オン電流）が流れる。
さらに、第２ゲート電極５０および第３ゲート電極６０に印加されるゲート電圧ＶＣＧ、ＶＰＧ（プラス電圧）により、ｎ形ベース層１１およびｎ形バリア層２５とゲート絶縁膜５１の界面、および、ｎ形ベース層１１およびｎ形バリア層とゲート絶縁膜６１との界面にｎ形の蓄積層が誘起される。このため、ｐ形コレクタ層２１からｎ形ベース層１１への正孔注入量がさらに増える。この結果、ｎ形ベース層１１およびｎ形バリア層２５におけるキャリア量が増加し、オン抵抗を低下させることができる。図８中に示す期間Ａでは、オン抵抗を低下させることで、コレクタ電流ＩＣに伴うエミッタ・コレクタ電極間電圧ＶＣＥを抑制することが可能となり、電力消費ＶＣＥ＊ＩＣを低減できる。
図８に示す期間Ｂでは、第２ゲート電極５０および第３ゲート電極６０がオフされる。このため、図９（ｂ）に示すように、ｎ形ベース層１１およびｎ形バリア層２５とゲート絶縁膜５１との界面、および、ｎ形ベース層１１およびｎ形バリア層２５とゲート絶縁膜６１との界面に誘起されたｎ形蓄積層が消失される。これにより、ｐ形コレクタ層２１からｎ形ベース層１１への正孔注入量が低減される。一方、第１ゲート電極４０は、オンされたままであるため、コレクタ電流ＩＣは、流れ続ける。すなわち、ｎ形エミッタ層１５からｎ形バリア層２５およびｎ形ベース層１１へ電子が注入され、これに対応して、ｐ形コレクタ層２１からｎ形ベース層１１へ正孔が注入される。さらに、第２ゲート電極５０に印加されるゲート電圧ＶＣＧがマイナス電圧となり、ｎ形ベース層１１、ｎ形バリア層２５およびｐ形ベース層１３とゲート絶縁膜５１との界面にｐ形蓄積層が誘起される。これにより、ｎ形ベース層１１およびｎ形バリア層２５からｐ形コンタクト層１７に至る正孔排出経路が形成される。このため、ｎ形ベース層１１およびｎ形バリア層２５から正孔がエミッタ電極２０へ排出され、ｎ形ベース層１１およびｎ形バリア層２５におけるキャリア量がさらに低減される。
結果として、ｎ形ベース層１１およびｎ形バリア層２５におけるキャリア量が低減され、オン抵抗が上昇した状態において、コレクタ電流ＩＣが流れるため、エミッタ・コレクタ電極間電圧ＶＣＥが高くなり、電力消費ＶＣＥ*ＩＣがやや増加する。
図８に示す期間Ｃでは、第１ゲート電極４０がさらにオフされる。例えば、第１ゲート電極４０をオフさせるために、ゲート電圧ＶＭＧを低下させたとしても、第１ゲート電極２０の電位は、すぐにオフ電位とはならず、例えば、第１ゲート電極４０の寄生容量の電荷を放電させる間、コレクタ電流ＩＣは、ほぼ一定に保持される。
続いて、第１ゲート電極４０の電位低下が始まると、ｐ形ベース層１３とゲート絶縁膜４１との界面のｎ形チャネルが徐々に消失され、コレクタ電流ＩＣは減少に転じ、エミッタ・コレクタ電極間電圧ＶＣＥは、上昇し始める。エミッタ・コレクタ電極間電圧ＶＣＥは、例えば、一旦、オーバーシュートした後、オフ電圧になり、一定となる。
この間、ｎ形ベース層１１およびｎ形バリア層２５のキャリアは、エミッタ電極２０およびコレクタ電極３０に放出され、ｎ形ベース層１１およびｎ形バリア層２５は、空乏化される。
図９（ｃ）に示すように、ｎ形ベース層１１およびｎ形バリア層２５の正孔は、エミッタ電極２０へ放出される。この際、第２ゲート電極５０にマイナス電圧（例えば、ＶＣＧ＝－１５Ｖ）が印加されているため、ｎ形ベース層１１およびｎ形バリア層２５とゲート絶縁膜５１との界面にｐ形蓄積層が誘起されている。したがって、ｎ形ベース層１１およびｎ形バリア層２５の正孔は、ｐ形蓄積層およびｐ形ベース層１３を介して速やかにエミッタ電極２０へ放出される。
さらに、第１ゲート電極４０にマイナス電圧（例えば、ＶＭＧ＝－１５Ｖ）を印加し、ｎ形ベース層１１およびｎ形バリア層２５とゲート絶縁膜４１との界面にｐ形蓄積層を誘起する。これにより、ｎ形ベース層１１およびｎ形バリア層２５からエミッタ電極２０へのｐ形蓄積層を介した正孔の放出が促進される。
さらに、図８に示す期間Ｄでは、コレクタ電流ＩＣは、ゼロレベルに低下し、時間ｔ５において、半導体装置５は、オフ状態になる。
本実施形態では、第２ゲート電極５０および第３ゲート電極６０を設けることにより、ｎ形ベース層１１およびｎ形バリア層２５からのキャリアの放出を促進し、ターンオフ期間Ｃを短縮することができる。
さらに、時間ｔ４において、第１ゲート電極４０にオフ電圧（例えば、ＶＭＧ＝－１５）を印加する前に、時間ｔ３において、第２ゲート電極５０および第３ゲート電極６０をオフする。これにより、期間Ｂにおいて、予めｎ形ベース層１１およびｎ形バリア層２５のキャリアを減少させた上で、ターンオフ期間Ｃを開始することができる。結果として、ターンオフ期間Ｃをさらに短縮することができる。
例えば、図８中に破線で示すエミッタ・コレクタ電極間電圧ＶＣＥの変化は、第２ゲート電極５０および第３ゲート電極６０を設けない場合の特性を示している。実線で示した本実施形態に係るエミッタ・コレクタ電極間電圧ＶＣＥの変化と比べれば、第２ゲート電極５０および第３ゲート電極６０設けることにより、ターンオフ期間を短縮できることが分かる。
ターンオフ期間Ｃにおける電力消費ＶＣＥ＊ＩＣは、その長さに依存し、ターンオフ期間Ｃを短縮することにより、スイッチング損失を低減することができる。本実施形態に係る半導体装置５では、第２ゲート電極５０および第３ゲート電極６０を適宜制御することにより、オン抵抗を低減すると共に、スイッチング損失を低減することができる。
例えば、半導体装置５では、期間Ｂにおいてｎ形ベース層１１およびｎ形バリア層２５のキャリア量を低減したことにより、電力消費ＶＣＥ*ＩＣがやや増加する。しかしながら、ターンオフ期間Ｃの短縮による電力消費ＶＣＥ*ＩＣの低減効果の寄与の方が大きく、全体として、スイッチング損失を低減することができる。
また、第３ゲート電極６０にマイナス電圧（例えば、ＶＰＧ＝－１５Ｖ）を印加することにより、ｎ形ベース層１１およびｎ形バリア層２５からの正孔の排出をさらに促進することができる。しかしながら、そのような制御は、例えば、期間Ｂにおいて、ｎ形ベース層１１およびｎ形バリア層２５におけるキャリア量の大幅な減少を招き、電力消費ＶＣＥ*ＩＣを拡大させる。結果として、スイッチング損失を増大させることになる。このように、本実施形態に係る第２ゲート電極５０および第３ゲート電極６０を適宜配置し、好適に制御することにより、半導体装置のオン抵抗を低減し、且つ、スイッチング損失を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５…半導体装置、 １０…半導体部、 １０Ｔ…第１面、 １０Ｂ…第２面、 １１…ｎ形ベース層、 １３…ｐ形ベース層、 １５…ｎ形エミッタ層、 １７…ｐ形コンタクト層、 １９…ｎ形バッファ層、 ２１…ｐ形コレクタ層、 ２５…ｎ形バリア層、 ２０…エミッタ電極、 ３０…コレクタ電極、 ４０…第１ゲート電極、 ５０…第２ゲート電極、 ６０…第３ゲート電極、 ４１、５１、６１…ゲート絶縁膜、 ４３、５３、６３…絶縁膜、 ４５…第１ゲート配線、 ５５…第２ゲート配線、 ６５…第３ゲート配線、 ４７、７５…第１ゲートパッド、 ５７、７７…第２ゲートパッド、 ６７…第３ゲートパッド、 ＧＴ１、ＧＴ２、ＧＴ３…トレンチ、 ＲＤ…抵抗素子

Claims (5)

  1. 第１面と、前記第１面の反対側に位置する第２面と、を有する半導体部と、
    前記半導体部の前記第１面上に設けられた第１電極と、
    前記半導体部の前記第２面上に設けられた第２電極と、
    前記半導体部の前記第２面側に設けられたトレンチゲート構造の第１～第３制御電極と、
    を有するスイッチング素子を備え、
    前記第１電極と前記第２電極間に所定の電圧を印可した状態において、
    前記第１制御電極に、前記第１制御電極のしきい値よりも高い第１オン電圧を与えた後、前記第１制御電極の前記しきい値よりも低い第１オフ電圧を与え、
    前記第２制御電極に、前記第２制御電極のしきい値よりも高い第２オン電圧を与えた後、前記第１制御電極に前記第１オフ電圧を与える前に、前記第２制御電極に、前記第２制御電極の前記しきい値よりも低い第２オフ電圧を与え、
    前記第３制御電極に、前記第３制御電極のしきい値よりも高い第３オン電圧を与えた後、前記第１制御電極に前記第１オフ電圧を与える前に、前記第３制御電極に、前記第３制御電極の前記しきい値よりも低く、前記第２オフ電圧よりも高い第３オフ電圧を与えるように構成された半導体装置。
  2. 前記第１制御電極、前記第２制御電極および前記第３制御電極は、前記半導体部の前記第２面に沿って並び、
    前記第３制御電極は、前記第１制御電極と前記第２制御電極との間に位置する請求項１記載の半導体装置。
  3. 前記第２電極は基準電位に接続され、
    前記第２オフ電圧は、前記基準電位に対して、－１５Ｖであり、
    前記第１オフ電圧および前記第３オフ電圧は、前記基準電位に対して、０Ｖである請求項１または２に記載の半導体装置。
  4. 前記第１制御電極と前記第２制御電極とを電気的に接続する抵抗素子をさらに備える請求項１または２に記載の半導体装置。
  5. 前記スイッチング素子は、第１ゲートパッドと、第２ゲートパッドと、をさらに有し、
    前記第１ゲートパッドは、前記第２制御電極に電気的に接続され、
    前記第１ゲートパッドは、前記抵抗素子を介して、前記第１制御電極にも電気的に接続され、
    前記第２ゲートパッドは、前記第３制御電極に電気的に接続され、
    前記第２オン電圧および前記第２オフ電圧は、前記第１ゲートパッドを介して、前記第２制御電極に印可され、
    前記第１オン電圧および前記第１オフ電圧は、前記抵抗素子を介して、前記第１制御電極に印可される前記第２オン電圧および前記第２オフ電圧であり、
    前記第３オン電圧および前記第３オフ電圧は、前記第２ゲートパッドを介して、前記第３制御電極に印可される請求項４記載の半導体装置。
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