JP3333299B2 - 電力用半導体素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カソード・エミッタと
カソード電極の間にＭＯＳＦＥＴ構造を導入した電力用
半導体素子に関する。

【０００２】

【従来の技術】絶縁ゲートによりターンオフ制御を行う
ターンオフサイリスタのとして、B.J.Baliga,"The MOS-
Gated Emitter Switched Thyristor" IEEE ELECTRON DE
VICE LETTERS,Vol.11,pp.75-77,1990.で発表された図５
５に示すものが知られている。このEmitter Switched T
hyristor（ＥＳＴ）の構造では、ｐ型エミッタ層５１に
接してｎ型ベース層５２が形成され、このｎ型ベース層
５２内にｐ型ベース層５３およびｎ型エミッタ層５４が
順次拡散形成されたｐｎｐｎサイリスタ構造を有し、ｐ
型エミッタ層５１にはアノード電極５６が低抵抗接触し
ている。また、ｎ型エミッタ層５４に所定間隔おいてｎ
型ソース層５５が形成され、これら２層に挾まれたｐ型
ベース層５３の表面部にゲート絶縁膜５８を介してゲー
ト電極５９が形成されている。更に、ｎ型ソース層５５
と高濃度ｐ型層６４の両方にカソード電極５７が低抵抗
接触している。

【０００３】この素子の製造方法は次の通りである。ま
ず、図５６（ａ）に示すように、ｎ型半導体基板の裏面
にｐ型不純物をイオン注入し、拡散してｐ型エミッタ層
５１を形成し、さらに、基板の表面に選択的にｐ型不純
物をイオン注入し拡散してｐ型ベース層５３を形成す
る。次いで図５６（ｂ）に示すように、ｐ型ベース層５
３表面に選択的にｐ型不純物をイオン注入し、拡散して
高濃度ｐ型層６４を形成する。

【０００４】次に、図５７（ａ）に示すように、以上の
工程を経たウェハの上面にゲート酸化膜を形成し、さら
にそのゲート酸化膜上に例えばポリシリコンなどのゲー
ト電極材料を堆積する。続いて、上記のゲート電極材料
とゲート酸化膜とをパターニングし、その開口部にｎ型
不純物をイオン注入し、拡散することによって、ｎ型エ
ミッタ層５４とｎ型ソース層５５を形成する。その後、
図５７（ｂ）に示すように、層間絶縁膜６３を堆積し、
コンタクトホールを設けてカソード電極５７を形成し、
裏面にアノード電極５６を形成することにより、図５５
に示す絶縁ゲートターンオフサイリスタが完成する。

【０００５】上記の素子の動作は次の通りである。即
ち、ゲート電極５９に正電圧を印加すると、電子はカソ
ード電極５７、ｎ型ソース層５５、ｎ型チャネル領域Ｃ
Ｈ₁ を通ってｎ型エミッタ層５４に到達する。この状態
でベース電流を与えると、ｎ型エミッタ層５４から電子
が注入され、ｐ型エミッタ層５１、ｎ型ベース層５２、
ｐ型ベース層５３、ｎ型エミッタ層５４からなるサイリ
スタ構造がターンオンする。つまり、この素子は、サイ
リスタ構造に直列にＭＯＳＦＥＴが接続された構造とな
っている。

【０００６】また、ゲート電極５９に負電圧を印加する
と、チャネル領域ＣＨ₁ が非導通状態となるため、ｎ型
エミッタ層５４への電子供給が停止し、このサイリスタ
はターンオフする。この際に、素子内部に蓄積されてい
た正孔は高濃度ｐ型層６４を通ってカソード電極５７へ
と排出される。

【０００７】このような従来の絶縁ゲート型ターンオフ
サイリスタの構造では、ｐ型ベース層５３内に形成され
た高濃度ｐ型層６４がカソード電極５７と低抵抗接触し
ているため、ｎ型エミッタ層５４からｐ型ベース層５３
への電子の注入効率が低いという欠点があった。また、
正孔がｎ型ソース層５５直下のｐ型ベース層５３と高濃
度ｐ型層６４を通ってカソード電極５７へと排出される
ため、ｐ型層５３、６４で生じる電圧降下によりｐｎ接
合が順バイアスされ、その結果、ｐ型エミッタ層５１、
ｎ型ベース層５２、ｐ型ベース層５３、ｎ型ソース層５
５からなる寄生サイリスタがラッチアップし、素子がオ
フできなくなるという問題があった。

【０００８】また、寄生サイリスタのラッチアップを起
こりにくくする一方法として、ｎ型ソース層５５の下部
を完全に覆うように高濃度ｐ型層６４を形成することが
考えられるが、従来のイオンインプラと拡散による方法
では、チャネル領域ＣＨ₁ に高濃度ｐ型層６４が達して
しまうため、ＣＨ₁ の不純物濃度が最適値からずれて、
ゲート電圧によるＣＨ₁ の制御が困難になる。一方、高
濃度ｐ型層６４がＣＨ₁ に達しないように形成する方法
として、高濃度ｐ型層６４を埋め込む構造が考えられる
が、その形成においてはエピタキシャル成長法が必要と
なって、工程が複雑化する。

【０００９】

【発明が解決しようとする課題】以上のように、従来の
ＥＳＴは、ターンオン特性及びターンオフ特性におい
て、電力用半導体素子に要求される特性を満たすことが
困難であった。

【００１０】また、従来の製造方法によって形成される
絶縁ゲート型ターンオフサイリスタでは、ｐ型ベース層
がカソード電極と短絡しているため、電子の注入効率が
低く、そのため素子の微細化ができないという問題があ
る。また、正孔がｎ型ソース層直下のｐ型ベース層を通
るため、寄生サイリスタがラッチアップし、素子がオフ
できなくなるという問題もある。また、それらの問題を
改善しようとした場合、製造工程においてエピタキシャ
ル成長法が必要となり工程が複雑化することが問題とな
っていた。

【００１１】本発明は上記の事情を考慮してなされたも
ので、優れたターンオン特性と優れたターンオフ特性を
有する電力用半導体素子を提供することを目的とする。

【００１２】また、本発明は、エピタキシャル成長法を
用いることなく、電子の注入効率が高く、かつ寄生サイ
リスタのラッチアップ耐量の高い絶縁ゲート型ターンオ
フサイリスタを形成することを可能とした製造方法を提
供することを目的とする。

【００１３】

【課題を解決するための手段】本発明によると、第１導
電型のエミッタ層と、この第１導電型のエミッタ層に接
するように形成された第２導電型のベース層と、この第
２導電型のベース層に接し且つ前記第１導電型のエミッ
タ層に接しないように形成された第１導電型のベース層
と、この第１導電型のベース層に接し且つ前記第２導電
型のベース層に接しないように形成された第２導電型の
ソース層と、この第２導電型のベース層に接し且つ前記
第１導電型ベース層に接しないように形成された第１導
電型のフローティング層と、第１導電型の第１介在領域
を介して前記第２導電型のソース層と接続された第２導
電型のエミッタ層と、第２導電型の第２介在領域を介し
て前記第１導電型のフローティング層と接続された第１
導電型の仲介領域と、前記第２導電型のソース層と前記
第２導電型のエミッタ層との間の前記第１介在領域上に
ゲート絶縁膜を介して形成された第１ゲート電極と、前
記第１導電型フローティング層と前記第１導電型の仲介
領域との間の前記第２介在領域上にゲート絶縁膜を介し
て形成された第２ゲート電極と、前記第１導電型のエミ
ッタ層に接続された第１主電極と、前記第１導電型のベ
ース層、第２導電型のソース層および前記第１導電型の
仲介領域に接続された第２主電極とを具備する電力用半
導体素子が提供される。

【００１４】第１の発明は、第１導電型のエミッタ層
と、この第１導電型のエミッタ層上に形成された第２導
電型のベース層と、この第２導電型のベース層の表面に
それぞれ形成された第１導電型のベース層、第２導電型
のエミッタ層及び第１導電型の高濃度層と、前記第１導
電型のベース層内に第２導電型のエミッタ層と所定の間
隔を隔てて形成された第２導電型のソース層と、前記第
２導電型のエミッタ層内に前記高濃度層と所定の間隔を
隔てて形成された第１導電型のソース層と、前記第２導
電型のソース層と前記第２導電型のエミッタ層に挾まれ
た領域の前記第１導電型のベース層上に第１のゲート絶
縁膜を介して形成された第１のゲート電極と、前記第１
導電型の高濃度層と前記第１導電型のソース層に挾まれ
た領域上に第２のゲート絶縁膜を介して形成された第２
のゲート電極と、前記第１導電型のエミッタ層上に形成
された第１の主電極と、前記第１導電型のベース層、前
記第２導電型のソース層及び前記第１導電型のソース層
に同時にコンタクトするように形成された第２の主電極
とを具備する電力用半導体素子を提供する。

【００１５】この電力用半導体素子におおいて、第２の
導電型のエミッタは、第１導電型のベース層の中に第２
導電型のベース層と接しないように形成されている構造
とすることが出来る。

【００１６】第２の発明は、第１導電型のエミッタ層
と、この第１導電型のエミッタ層上に形成された第２導
電型のベース層と、この第２導電型のベース層の表面に
形成され、トレンチ構造により相互に分離された第１の
第１導電型ベース層及び第２の第１導電型ベース層と、
前記第１の第１導電型ベース層に形成された第１の第２
導電型ソース層及び第２の第２導電型ソース層と、これ
ら第１の第２導電型ソース層及び第２の第２導電型ソー
ス層に挾まれた前記第１の第１導電型ベース層の表面に
第１のゲート絶縁膜を介して形成された第１のゲート電
極と、前記第１の第２導電型のソース層の表面に前記第
１導電型のベース層と接するように形成されたカソード
電極と、前記第２の第２導電型ソース層の表面に形成さ
れた第１のソース電極と、前記第２の第１導電型ベース
層内に形成された第２導電型のエミッタ層と、この第２
導電型のエミッタ層の表面に形成された第１導電型のソ
ース層と、前記第２の第１導電型ベース層と前記第１導
電型のソース層に挾まれた第２導電型のエミッタ層の表
面に第２のゲート絶縁膜を介して形成された第２のゲー
ト電極と、前記第２導電型のエミッタ層の表面に形成さ
れ、かつ前記第１のソース電極に接続されたカソードエ
ミッタ電極と、前記第１導電型ソース層の表面に形成さ
れ、かつ前記カソード電極に接続された第２のソース電
極と、前記第１導電型エミッタ層の表面に形成されたア
ノード電極とを具備する電力用半導体素子を提供する。

【００１７】第３の発明は、第１導電型のエミッタ層
と、この第１導電型のエミッタ層上に形成された第２導
電型のベース層と、この第２導電型のベース層の表面に
それぞれ形成された第１導電型のベース層及び第２導電
型のエミッタ層と、前記第１導電型のベース層内に第２
導電型のエミッタ層と所定の間隔を隔てて形成された第
２導電型のソース層と、前記第２導電型のソース層と前
記第２導電型のエミッタ層に挾まれた領域の前記第１導
電型のベース層上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記第１導電型のエミッタ層上に形成され
た第１の主電極と、前記第１導電型のベース層及び前記
第２導電型のソース層に同時にコンタクトするように形
成された第２の主電極とを具備し、前記第１導電型のベ
ース層、前記第２導電型のエミッタ層、及び第２の主電
極のうち、少なくとも一つの領域がトレンチ埋め込み構
造を有することを特徴とする電力用半導体素子を提供す
る。

【００１８】第４の発明は、第１導電型のエミッタ層
と、この第１導電型のエミッタ層上に形成された第２導
電型のベース層と、この第２導電型のベース層の表面に
拡散形成された第１導電型のベース層とを有する半導体
基板を形成する工程と、前記半導体基板の前記第１導電
型のベース層を選択的にエッチングして垂直溝を形成す
る工程と、前記垂直溝の底部にのみ選択的に不純物をイ
オン注入し、アニール、ドライブイン拡散することによ
って第２導電型のエミッタ層を形成する工程と、前記垂
直溝の内面に絶縁膜を形成する工程と、前記絶縁膜を有
する前記垂直溝内を導電性材料で埋め込むことによって
ゲート電極を形成する工程と、前記第１導電型のベース
層の表面領域に選択的に第２導電型のソース層を形成す
る工程とを含み、前記第２導電型のエミッタ層、前記第
１導電型のベース層、及び前記第２導電型ソース層によ
り垂直溝型電界効果トランジスタ構造を構成することを
特徴とする絶縁ゲート型ターンオフサイリスタの製造方
法を提供する。

【００１９】第５の発明は、第１導電型のエミッタ層
と、この第１導電型のエミッタ層上に形成された第２導
電型のベース層と、この第２導電型のベース層の表面に
形成された第１導電型のベース層と、この第１導電型の
ベース層の表面領域に形成された第２導電型のエミッタ
層と、この第２導電型のエミッタ層と所定の間隔を隔て
て前記第１導電型のベース層の表面領域に形成された第
２導型の第１のソース層と、この第２導電型の第１のソ
ース層と前記第２導電型のエミッタ層に挾まれた領域の
前記第１導電型のベース層上に第１のゲート絶縁膜を介
して形成された第１のゲート電極と、前記第１導電型の
ベース層の表面領域に形成された第２導型のドレイン層
と、この第２導型のドレイン層と前記第１導電型のベー
ス層とに接し、これらを短絡させるドレイン電極と、前
記第２導型のドレイン層と所定の間隔を隔てて前記第１
導電型のベース層の表面領域に形成された第２導型の第
２のソース層と、この第２導電型の第２のソース層と前
記第２導型のドレイン層に挾まれた領域の前記第１導電
型のベース層上に第２のゲート絶縁膜を介して形成され
た第２のゲート電極と、前記第１導電型のエミッタ層上
に形成された第１の主電極と、前記第２導電型の第２の
ソース層及び前記第２導電型の第１のソース層上に同時
に接するように形成された第２の主電極とを具備する電
力用半導体素子を提供する。

【００２０】第６の発明は、第１導電型のエミッタ層
と、この第１導電型のエミッタ層に接するように形成さ
れた第２導電型のベース層と、この第２導電型のベース
層に接し且つ前記第１導電型のエミッタ層に接しないよ
うに、それぞれ分離して形成された第１導電型の第１及
び第２のベース層と、この第１導電型の第１のベース層
内に形成された第２導電型のソース層と、前記第１導電
型の第２のベース層内に形成された第２導電型のエミッ
タ層と、前記第２導電型のベース層内に形成された第１
導電型のソース層と、前記第２導電型のソース層と前記
第２導電型のエミッタ層との間の第１の介在領域上にゲ
ート絶縁膜を介して形成された第１のゲート電極と、記
第２導電型のエミッタ層と第１導電型のソース層との間
の第２の介在領域上にゲート絶縁膜を介して形成された
第２のゲート電極と、前記第１導電型のソース層と前記
第１導電型の第１のベース層との間の第３の介在領域上
にゲート絶縁膜を介して形成された第３のゲート電極
と、前記第１導電型のエミッタ層に接続された第１の主
電極と、前記第１導電型の第１のベース層及び第２導電
型のソース層に接続された第２の主電極とを具備する電
力用半導体素子を提供する。

【００２１】

【作用】第１の発明では、第２導電型のエミッタ層が第
２導電型のベース層と直接接している。そのため、素子
のターンオン時、この接する部分から大電流を流し込む
ことが可能であるとともに、シリコン素子の場合、オン
電圧が０．６Ｖ程度改善されることになる。ターンオフ
時には、第１のゲートを閉じ第２のゲートを開くことに
より、第２のゲートを利用してホール電流を引き出すこ
とができ、第１導電型のベース層から引き出されるホー
ル電流を少なくできる。そのため、ターンオフ時間を短
くできるばかりでなく、寄生サイリスタのラッチアップ
を防止できる。更に、空乏層が第１導電型のベース層側
からのみでなく第１導電型の高濃度層側からも広がるた
め、第２導電型のエミッタ層が速やかにフローティング
になり、耐圧が劣化することもない。

【００２２】第２の発明では、第１導電型ベース層がト
レンチ構造により２つに分離されている。そのため、素
子のターンオン時、第１導電型のベース層のシート抵抗
は極めて大きく、容易にターンオンするばかりでなく、
オン電圧も低く抑える事が出来る。ターンオフ時には、
第２のゲートを開くことにより、内部に蓄積したキャリ
アは第１導電型ベース層と接したカソード電極からばか
りでなく、この第２のゲートを通っても排出される事と
なり、素子は速やかにターンオフすることが出来る。

【００２３】第３の発明では、第２導電型のエミッタ層
が第２導電型のベース層と直接接している。そのため、
素子のターンオン時、この部分から大電流を流し込むこ
とができるとともに、シリコン素子の場合、オン電圧が
０．６Ｖ程度改善されることになる。ターンオフ時に
は、ゲートを閉じることによりホール電流は第１導電型
のベース層から第２の主電極へバイパスされ、第１導電
型のベース層から伸びた空乏層が広がり、素子はターン
オフする。

【００２４】また、従来の構造では第１導電型のベース
層から伸びた空乏層により第２導電型のエミッタ層がフ
ローティングになる前に高電圧が印加され、この第２導
電型のエミッタ層のところでブレークダウンを起こすと
いう欠点があったが、この素子では、第２導電型のエミ
ッタ層と第２導電型のベース層が短絡しているため、素
子の有効面積を無駄に減らすこと無く、第１導電型のベ
ース層を第２導電型のエミッタ層より深く形成すること
が出来、ターンオフ時に空乏層が十分伸びるため、前記
の欠点を克服できる。

【００２５】第４の発明では、第１導電型のベース層の
表面部に垂直溝部を形成し、その垂直溝の底部にのみ第
２導電型不純物をイオン注入して拡散することによっ
て、第１導電型のベース層内の特定の深さに第２導電型
のエミッタ層を形成している。そのため、エピタキシャ
ル成長法を用いて第２導電型エミッタ層を埋め込まなく
ても、垂直溝型電界効果トランジスタ構造を形成するこ
とが可能となる。しかも、第４の発明に係る製造方法で
は、垂直溝型電界効果トランジスタ構造の形成はセルフ
アラインであり、ドレイン領域を構成する第２導電型エ
ミッタ層とゲート電極との位置合わせが本質的に不要で
ある。

【００２６】また、第４の発明の製造方法により形成さ
れた素子構造では、第２導電型のソース層直下の第１導
電型のベース層は正孔排出経路とならないため、寄生サ
イリスタのラッチアップが起こりにくい。さらに、メイ
ンサイリスタ構造に直列に接続された電界効果トランジ
スタのチャネル領域が第２導電型のエミッタ層の真上に
縦方向に形成されているため、高密度にチャネルを形成
できてチャネル幅が増加し、かつ第２導電型のエミッタ
層の有効面積も高まる。

【００２７】第５の発明では、第２導電型のエミッタ層
と隣接する領域に、ドレイン電極が形成されており、素
子のターンオフ時にドレイン電極とそれに接続されたタ
ーンオフ用ＭＯＳＦＥＴを通して内部に蓄積されたキャ
リアの排出が行なわれるため。そのため、素子は速やか
にターンオフする。

【００２８】また、第２導電型の第２のソース層の直下
の第２導電型のベース層を流れてカソード電極へと排出
される電流が減少するため、寄生サイリスタのラッチア
ップが防止される。更に、第２導電型のエミッタ層のサ
イズをより大きくとることが出来、素子が容易にターン
オンするだけでなく、オン電圧も低減することが可能で
ある。

【００２９】

【実施例】以下、図面を参照しながら本発明の種々の実
施例について説明する。なお、これら実施例では、第１
導電型をｐ型、第２導電型をｎ型とした。

【００３０】図１は、本発明の第１の実施例に係る電力
用半導体素子を示す断面図である。この素子では、ｐ⁺
型エミッタ層１と、これに接して形成された高抵抗のｎ
^- 型ベース層３と、このｎ^- 型ベース層３の表面部に形
成されたｎ型エミッタ層５とからなるｐｎ構造がダイオ
ード構造を構成している。なお、ｐ型エミッタ層１とｎ
^- 型ベース層３の間にはｎ型バッファ層２が設けられて
いてもよい。

【００３１】ｎ^- 型ベース層３の表面にはまたｐ型ベー
ス層４が設けられ、このｐ型ベース層４内にはｎ⁺ 型ソ
ース層６が、ｎ型エミッタ層５と所定の間隔を置いて形
成されている。ｎ型エミッタ層５とｎ⁺ 型ソース層６の
間のｐ型ベース層４の表面には、ゲート絶縁膜９を介し
て第１のゲート電極１０が形成されており、これによっ
てＭＯＳＦＥＴが構成されている。

【００３２】ｎ^- 型ベース層３の表面にはさらに、ｎ型
エミッタ層５と所定の間隔を置いてｐ⁺ 型高濃度層１３
が形成されているとともに、ｎ型エミッタ層５の表面領
域にはｐ⁺ 型ソース層１２が形成されている。このｐ⁺
型ソース層１２とｐ⁺ 型高濃度層１３との間のｎ^- 型ベ
ース層３とｎ型エミッタ層５の表面には、ゲート絶縁膜
９を介して第２のゲート電極１１が形成されており、こ
れによってＭＯＳＦＥＴが構成されている。

【００３３】カソード電極８は、ｐ型ベース層４、ｎ⁺
型ソース層６、及びｐ⁺ 型ソース層１２にそれぞれ接続
するように形成されている。また、ｐ⁺ 型エミッタ層１
上にはアノード電極７が形成されている。

【００３４】このように構成された電力用半導体素子
は、アノード・カソード間に順方向電圧が印加されたオ
フ状態において、ｎ型エミッタ層５とｎ^- 型ベース層３
がパンチスルーした状態になっている。この状態で第１
のゲート電極１０に正の電圧を印加すると、ＭＯＳＦＥ
Ｔのチャネルが導通し、ｎ型エミッタ層５は、このチャ
ネルとｎ⁺ 型ソース層６とを介してカソード電極８と電
気的に接続される。これにより、ｎ型エミッタ層５より
ｎ^- 型ベース層３に電子が注入される。この電子がｐ⁺
型エミッタ層１に達すると、これに呼応してｐ⁺ 型エミ
ッタ層１からの正孔注入が起こり、素子がターンオンす
る。

【００３５】このように図１に示す実施例では、ｎ型エ
ミッタ層５とｎ^- 型ベース層３が接合を介さずに接続さ
れているため、ターンオン時にカソード電極８より大量
の電子がｎ^- 型ベース層３に注入される。従って、速や
かに伝導度変調が起こり、優れたターンオン特性が得ら
れる。さらに通常のサイリスタ構造に比べて接合が少な
いため、オン電圧も低い。

【００３６】第１のゲート電極１０に印加した電圧を取
り去れば、ＭＯＳＦＥＴがオフになってカソード側のキ
ャリアの注入がなくなる。そして、内部に蓄積されたキ
ャリアのうち正孔はｐ型ベース層４を通ってカソード電
極８に排出され、素子はターンオフする。このとき、さ
らに第２のゲート電極１１に負の電圧を印加すると、ｐ
⁺ 型高濃度層１３がチャネルとｐ⁺ 型ソース層１２とを
介して、カソード電極８と接続される。そのため、内部
に蓄積された正孔はｐ型ベース層４ばかりでなくこのｐ
⁺ 型高濃度層１３からも排出される事になり、ターンオ
フ時間を短くすることが出来る。更に、ターンオフ時に
ｐ⁺ 型高濃度層１３側からも空乏層が形成されるため、
ｎ型エミッタ層５がターンオフ初期にフローティングに
なり、ブレークダウンを防止する事ができる。

【００３７】第１のゲート電極１０と第２のゲート電極
１１に印加する電圧は、ターンオン時には正、ターンオ
フ時には負で良いので、第１のゲート電極１０と第２の
ゲート電極１１は互いに接続されていても良い。

【００３８】図２は、図１の素子構造を変形して、第２
ゲートのチャネルを形成するためにｎ型ウェル層１４を
形成した実施例を示す断面図である。図２に示すように
ｎ型ウェル層１４を形成することにより、第２ゲートの
チャネルのＶ_thを最適に設定することが可能である。

【００３９】図３は、図１の素子構造の別の変形例を示
す。即ち、ｐ型ベース層４は必ずしもｎ型エミッタ層５
に接触している必要はなく、図３に示すように離隔して
いてもよい。また、図２に示したのと同様の考え方で、
ｐ型ベース層４とｎ型エミッタ層５の間に更にｐ型ウェ
ル層を設け、第１のゲートのチャネルのＶ_thを最適化す
ることも可能である。

【００４０】図４は、本発明の第２の実施例に係る電力
用半導体素子を示す断面図である。この素子では、ｐ⁺
型エミッタ層１と、これに接して形成された高抵抗のｎ
^- 型ベース層３と、このｎ^- 型ベース層３の表面部に形
成された第２のｐ型ベース層４ｂ及びｎ型エミッタ層５
とからなるｐｎｐｎ構造がサイリスタ構造を構成してお
り、ｐ型エミッタ層１とｎ^- 型ベース層３の間にはｎ型
バッファ層２が設けられていてもよいことは、図１に示
す第１の実施例と同様である。

【００４１】ｎ^- 型ベース層３の表面にはｐ型ベース層
が設けられているが、このｐ型ベース層は、トレンチ構
造２０により第１のｐ型ベース層４ａと第２のｐ型ベー
ス層４ｂとに分離されている。トレンチ構造２０は、ト
レンチ２１内面に形成された絶縁膜２２と、トレンチ２
１内に埋め込まれたポリシリコン層２３とにより構成さ
れている。

【００４２】第１のｐ型ベース層４ａ内には第１のｎ⁺
型ソース層６ａ及び第２のｎ⁺ 型ソース層６ｂとが所定
の間隔を置いて形成されており、第１及び第２のｎ⁺ 型
ソース層６ａ，６ｂの間の第１のｐ型ベース層４ａの表
面には、ゲート絶縁膜９を介して第１のゲート電極１０
が形成されており、これによってＭＯＳＦＥＴが構成さ
れている。

【００４３】第２のｐ型ベース層４ｂ内にはトレンチ構
造２０に隣接してｎ型エミッタ層５が形成され、このｎ
型エミッタ層５の表面領域にはｐ⁺ 型ソース層１２が形
成されている。このｐ⁺ 型ソース層１２、ｎ型エミッタ
層５、第２のｐ型ベース層４ｂ、及びｎ^- 型ベース層３
の表面には、ゲート絶縁膜９を介して第２のゲート電極
１１が形成されており、これによってＭＯＳＦＥＴが構
成されている。

【００４４】カソード電極８は、第１のｐ型ベース層４
ａ、第１のｎ⁺ 型ソース層６ａ、及びｐ⁺ 型ソース層１
２にそれぞれ接続するように形成されている。また、ｐ
⁺ 型エミッタ層１上にはアノード電極７が形成されてい
る。

【００４５】図４に示す素子をターンオンするには、第
１のゲート電極１０と第２のゲート電極１１にともに正
の電圧を加える。これにより電子が第１のｎ⁺ 型ソース
層６ａ、第１のゲートのチャネル、第２のｎ⁺ 型ソース
層６ｂ、カソード・エミッタ電極１９、ｎ型エミッタ層
５、及び第２のゲートのチャネルを通ってｎ^- 型ベース
層３へ注入される。これに、応じて正孔がｐ⁺ 型エミッ
タ層１より注入し、伝導度変調が起こる。

【００４６】この際、図５５に示す素子構造では、ｐ型
ベース層５３がカソード電極５７と短絡しているため、
注入した正孔の一部は電子と再結合すること無くカソー
ド電極へ抜けてしまい、オン電圧が上昇してしまう。し
かし、図４に示す素子構造では、ｐ型ベース層４ａ，４
ｂがトレンチ構造２０によって分離されているため、正
孔は容易にカソード電極へ抜ける事は出来ず、大部分が
電子との再結合を起こす。その結果、オン電圧の上昇を
抑える事が出来る。

【００４７】ターンオフする場合には、第１のゲート電
極１０に加えた電圧を取り去るかもしくは負の電圧を加
え、第２のゲート電極１１に、負の電圧を加える。そう
すると、第１のゲートのチャネルが閉じるため電子の供
給が止まり、第２のゲートによりｐ型ベース層５とカソ
ード電極８がｐ⁺ 型ソース層１２を介して短絡する。こ
れにより分離されていた第１及び第２のｐ型ベース層４
ａ，４ｂはいづれもカソード電極と接続され、内部に蓄
積した正孔を速やかに排出する事ができる。

【００４８】本構造においては、トレンチ構造２０はｐ
型ベース層を分離することが本質的な目的であるが、図
４のようにトレンチ溝２１内にポリシリコン層２３を埋
め込むことにより、このポリシリコン層２３を第３のゲ
ート電極として利用する事も可能である。この場合、タ
ーンオフ時にこのゲートによりトレンチ構造２０の周囲
にチャネルが形成され、より効率的に正孔を排出する事
が出来る。

【００４９】また、本構造ではターンオン用ゲートを第
２のゲートの位置に形成したが、他の別の位置に別途形
成しても良いし、光によりトリガーしても良いし、絶縁
ゲートではなくベース電極を設けてターンオンしても良
い。

【００５０】また、以上の説明には絶縁ゲートは総てエ
ンハンスメント型として説明したが、無論、デプレッシ
ョン型であっても良い。

【００５１】また、ターンオン、オフ時にゲートに加え
る電圧は同一の極性を持っているので、第１のゲート電
極１０と第２のゲート電極１１は互いに接続され、同一
のゲート信号により駆動されても良い。

【００５２】図５に示す半導体素子は、図４に示す半導
体素子を変形して、第１のｎ⁺ 型ソース層６ａと第２の
ｎ⁺ 型ソース層６ｂの位置を入れ替えたものである。基
本的な動作は図４に示す半導体素子場合と同様である
が、本構造によれば、ターンオフ時に排出される正孔は
第１のｎ⁺ 型ソース層６ａと第２のｎ⁺ 型ソース層６ｂ
の下を横切って流れる事はない。そのため、第１のｎ⁺
型ソース層６ａと第２のｎ⁺ 型ソース層６ｂによってそ
れぞれ構成される寄生サイリスタがラッチアップする事
はない。図５において、第１のソース電極２５は、第１
のｐ型ベース層４ａに接続されていてもよい。

【００５３】図６に示す半導体素子は、図４の実施例の
別の変形例であり、第１のゲートをｐチャネルに変えた
ものである。ターンオンは第１のゲート電極１０に負の
電圧を加え、第２のゲート電極１１に正の電圧を加える
ことにより行われる。第１のゲートのチャネルを通った
正孔はカソードエミッタ電極８により電子に変換され、
第２のゲートのチャネルを通ってｎ^- 型ベース層３に注
入される。これに応じてｐ＋型エミッタ層１から正孔が
注入しラッチアップする。

【００５４】ターンオフする場合は、第１のゲートを閉
じ、第２のゲートに負の電圧をかけることにより第２の
ｐ型ベース層４ｂとカソード電極８がｐ⁺ 型ソース層１
２を介して短絡する。

【００５５】図６に示す半導体素子の構造においては、
カソード電極はｐ⁺ 型高濃度層２７に接続されるのみで
あるので、寄生サイリスタ構造は存在しない。

【００５６】図７は、本発明の第３の実施例に係る電力
用半導体素子を示す斜視図である。図８は、その互いに
直角に切った第１及び第２の断面を夫々１平面の左右に
置いた状態で示す断面図である。この素子では、ｐ型エ
ミッタ層１と、これに接して形成されたｎ型ベース層３
と、このｎ型ベース層３の表面部に形成されたｐ型ベー
ス層４及びｎ型エミッタ層５とからサイリスタのｐｎｐ
ｎ構造が構成されている。

【００５７】ｐ型ベース層４内にはｎ型ソース層６が、
ｎ型エミッタ層５と所定の間隔を置いて形成されてい
る。ｎ型エミッタ層５とｎ型ソース層６の間のｐ型ベー
ス層４の表面には、ゲート絶縁膜９を介して第１ゲート
電極１０が形成されており、これによって第１断面に示
す第１ＭＯＳＦＥＴ Ｇ１が構成されている。

【００５８】ｎ型ベース層３の表面には更に、ｐ型ベー
ス層４に包囲され且つこれと所定の間隔を置いて高濃度
のｐ型ソース層１３が形成されている。第２断面に示す
ように、ｐ型ソース層１３とｐ型ベース層４との間のｎ
型ベース層３上には、ゲート絶縁膜９を介して第２ゲー
ト電極１１が形成されており、これによって第２のＭＯ
ＳＦＥＴ Ｇ２が構成されている。

【００５９】更に、第１の断面に示すように、ｎ型エミ
ッタ層５、ｐ型ベース層４、ｎ型ベース層３及びｐ型ソ
ース層１３上にはゲート絶縁膜９を介して第３ゲート電
極１６が形成されており、これによって第３のＭＯＳＦ
ＥＴ Ｇ３が構成されている。第１乃至第３のゲート電
極１０、１１、１６は、図７に示す如く、電極板Ｇとし
て一体的に形成されている。

【００６０】カソード電極８は、ｐ型ベース層４及びｎ
型ソース層６にそれぞれ接続するように形成されてい
る。カソード電極８はゲート電極板Ｇを包囲するように
配置される。また、ｐ⁺ 型エミッタ層１上にはアノード
電極７が形成されている。

【００６１】このように構成された電力用半導体素子を
オンする際は、アノード・カソード間に順方向電圧が印
加された状態において、図１２に示す如く、ゲート電極
板Ｇに正の電圧を印加する。これにより、ＭＯＳＦＥＴ
ｓ Ｇ１及びＧ３のチャネルが導通し、ｎ型ベース層３
は、ｎ型ソース層６及びｎ型エミッタ層５を介してカソ
ード電極８と電気的に接続される。ｎ型エミッタ層５よ
りｎ型ベース層３に電子が注入され、この電子がｐ型エ
ミッタ層１に達すると、これに呼応してｐ型エミッタ層
１からの正孔注入が起こり、素子がターンオンする。

【００６２】この半導体素子をオフする際は、図１２に
示す如く、ゲート電極板Ｇに負の電圧を印加する。これ
により、ｎ型ベース層３とｎ型ソース層６との電気的接
続が断たれる一方、ｐ型ソース層１３はＭＯＳＦＥＴｓ
Ｇ２及びＧ３のチャネルを通してｐ型ベース層４に電
気的に接続される。このため、カソード側からの電子の
注入がなくなると共に、正孔はｐ型ソース層１３及びｐ
型ベース層４を通ってカソード電極８に排出され、素子
はターンオフする。

【００６３】図９に示す半導体素子は、図７の実施例の
変形例である。この素子では、ｎ型エミッタ層５は、ｐ
型ベース層４を介することなくｎ型ベース層３と接続さ
れている。この素子によれば、図１ないし図３に示す実
施例で説明したように、ターンオン時にカソード電極８
より大量の電子がｎ型ベース層３に注入される。従っ
て、速やかに伝導度変調が起こり、優れたターンオン特
性が得られる。更に通常のサイリスタ構造に比べて接合
が少ないため、オン電圧も低くなる。

【００６４】図１０に示す半導体素子は、図７の実施例
の他の変形例である。この素子では、ｎ型エミッタ層５
は、フローティングの第１ｐ型ベース層１７によってｐ
型ベース層４と分離されている。この場合もオン電圧が
改善される。

【００６５】図１１に示す半導体素子は、図９の素子を
更に変形したもので、ｎ型エミッタ層５の下部の一部
に、ｐ型ベース層４がかかるように形成されている。こ
のような構成の半導体素子では、ｎ型ソース層６とｎ型
エミッタ層５とを接続する第１のＭＯＳＦＥＴ Ｇ１
（ゲート電極１０を含む）のしきい値電圧を安定化する
ことができる。

【００６６】図７乃至図１１に示す半導体素子は、図７
に関連して上で説明したように、図１２に示すタイミン
グで駆動可能となる。即ち、オン状態の時はゲート電極
板Ｇに正の電圧を加え、ターンオフするためには、ゲー
ト電極板Ｇに負の電圧を加える。

【００６７】図１３に示す半導体素子は、図７の実施例
に係る半導体素子の更に他の変形例である。この素子で
は、ゲート電極１１及び１６は一体の電極板Ｇｂとして
形成される一方、ゲート電極１０は電極板Ｇｂと分離さ
れた電極板Ｇａとして形成される。図１３に示す素子
は、図１４に示すようなタイミングで駆動可能となる。
即ち、ターンオン状態からターンオフ状態に切り替える
時、ディレイ時間ｄｔを設けることができ、これにより
ターンオフ時に発生するロスを低減することができる。

【００６８】図１５は、本発明の第４の実施例に係る電
力用半導体素子の断面図である。この素子では、ｐ⁺ 型
エミッタ層３１と、これに接して形成された高抵抗のｎ
^- 型ベース層３３と、このｎ^- 型ベース層３３の表面部
に拡散又はエピタキシャル成長により形成されたｎ型エ
ミッタ層３５とからなるｐｎ構造がダイオード構造を構
成しており、ｐ型エミッタ層３１とｎ^- 型ベース層３３
の間にはｎ型バッファ層３２が設けられていてもよいこ
とは、図１に示す第１の実施例と同様である。

【００６９】ｎ^- 型ベース層３３上には、ｎ型エミッタ
層３５に隣接するようにｐ型ベース層３４が形成されて
いる。このｐ型ベース層３４は、トレンチを形成し、そ
こにｐ型半導体層を埋め込むことにより形成されてい
る。通常の拡散による形成方法では、ｐ型不純物の横方
向への拡がりがあるため、ｐ型ベース層を深く形成しよ
うとすると、横方向にも拡がってｎ型エミッタ層３５の
有効面積が減少してしまう。これに対し、本実施例のよ
うに埋め込みによる形成方法を採用すると、横方向の拡
散はアニールによるわずかな拡がりのみであり、高いア
スペクト比（ｄ／ｌ≧１、ｄ：深さ、ｌ：幅）を有する
ｐ型ベース層を容易に形成できる。

【００７０】図１５において、参照符号３６はｎ⁺ 型ソ
ース層、３７はアノード電極、３８はカソード電極、３
９はゲート電極をそれぞれ示す。

【００７１】図１６は、図１５に示す実施例の変形例を
示し、ｎ型エミッタ層３５を埋め込みにより形成したも
のであり、図１５に示す実施例と同様、横方向の拡散が
ないため、ｎ型エミッタ層３５を通常の拡散により形成
するプロセスに比較してｎ型エミッタ層３５の不純物ド
ーズ量を多くでき、そのため素子の低抵抗化が可能であ
り、オン電圧を低くすることが出来る。

【００７２】図１７は、図１５に示す実施例の他の変形
例を示す。基本的な構造は図１５と同じで、あり、ＭＯ
Ｓチャネルをセルフアラインにより形成した場合の構造
である。

【００７３】図１８及び図１９は、図１７に示す半導体
素子の製造プロセスを示す断面図である。

【００７４】まず、図１８（ａ）Ａに示すように、ｎ型
ベース層３３となる基板の裏面にｎ型バッファ層３２と
ｐ型エミッタ層３１を形成し、表面には、図１８（ｂ）
に示すように、拡散もしくはエピによりｎ型エミッタ層
３５を形成する。次に、図１８（ｃ）に示すように、表
面の所定の位置に溝４２を形成し、更に図１９（ａ）に
示すようにｐ型不純物層を埋めこみ、ｐ型ベース層を形
成する。そして、図１９（ｂ）Ｅに示すようにＭＯＳゲ
ートをセルフアラインで形成し、最後に図１９（ｃ）に
示すように所定の電極を付ける。

【００７５】以上説明したように、本実施例によれば、
ダイオード構造とＭＯＳＦＥＴ構造を適切に組み合わせ
ることにより、優れたターンオン特性と優れたターンオ
フ特性を持った電力用半導体素子を得ることができる。

【００７６】図２０は、本発明の第４の実施例の変形例
を示す断面図である。この例では、埋め込みに先立って
ｐ型層４４を拡散により形成し、その後、埋め込みによ
ってｐ型ベース層３４を形成している。こうすることに
より、単に高濃度ｐ型ベース層を埋め込むよりも、一層
良好な主接合を形成することが出来る。また、絶縁ゲー
トをこのｐ型拡散層４４上に形成することにより、安定
したチャンネルを形成することも可能である。更に、ｐ
型拡散層４４が加わることによる有効面積の減少も、ト
レンチのアスペクト比を高めることにより、充分に抑え
ることが可能である。

【００７７】図２０に示す例の場合、埋め込みを行なう
前にｐ型層４４を拡散によりあらかじめ形成したが、埋
め込んだ高濃度ｐ型ベース層３４を拡散源として用いる
ことによっても、同様にｐ型拡散層４４を形成すること
が出来る。

【００７８】図２１及び２２は、図２０に示す半導体素
子の製造工程を示す断面図である。まず、図２１（ａ）
に示すように、ｎ型ベース層３３となる基板の裏面にｎ
型バッファ層３２とｐ型エミッタ層３１を形成し、表面
には、拡散もしくはエピによりｎ型エミッタ層３５を形
成する。次に、図２１（ｂ）に示すように、表面の所定
の位置にトレンチ溝４２を形成し、更に、図２１（ｃ）
に示すように、トレンチ溝４２の側壁及び底部にｐ型拡
散層４４を形成する。

【００７９】その後、図２２（ａ）に示すように、トレ
ンチ溝４２内に高濃度不純物を含む埋め込み層４４を形
成する。そして図２２（ｂ）に示すようにチャンネルを
セルフアラインで形成し、最後に図２２（ｃ）に示すよ
うに、所定の位置に電極を形成する。

【００８０】図２３は、図２０に示す半導体素子の変形
例を示す断面図である。この例では、図２０に示す半導
体素子おけるｐ型ベース層３４が金属電極４５で置き換
えられている。このような構造であっても、拡散により
形成されたｐ型層４４のドーズ量が充分であれば、耐圧
に関しては何ら問題はない。また、このような構造にす
れば、電極の有効面積が増大するため、微細な構造であ
っても大電流を流すことが可能である。

【００８１】図２４〜２６は、図２３に示す半導体素子
の製造工程を示す断面図である。通常、拡散層を素子の
所定の位置に形成するには、レジストを用いてパターニ
ングすることにより行なうが、図１５〜２３に示すよう
なトレンチ構造を有する半導体素子の場合、トレンチ構
造の部分が段差となり、この段差の部分でレジストが段
切れを起こしてレジストによる保護が出来ない場合があ
る。このため、図２４及び２５に示す製造工程では、ト
レンチをいったんポリシリコン等により埋め込み、素子
表面を平坦化した状態で拡散層を形成している。

【００８２】即ち、まず図２４（ａ）に示すように、ｎ
型ベース層３３となる基板の裏面にｎ型バッファ層３２
とｐ型エミッタ層３１を形成し、表面には、拡散もしく
はエピによりｎ型エミッタ層３５を形成し、表面の所定
の位置にトレンチ溝４２を形成する。次いで、図２４
（ｂ）に示すように、全表面を酸化膜４６により保護す
る。次に、図２４（ｃ）に示すように、トレンチ溝４２
をポリシリコン４７で埋め、素子の表面を平坦化する。

【００８３】その後、図２５（ａ）に示すように、表面
をパターニングして酸化膜４６の一部を除去し、ｎ型エ
ミッタ層３５を形成する。そして、図２５（ｂ）に示す
ように、ゲート酸化膜４３を介してゲート電極３９を形
成する。更に、図２５（ｃ）に示すようにｎ型ソース層
３６を形成した後、図２６（ａ）に示すように、素子の
全面を保護し、トレンチに埋め込んだポリシリコンを除
去する。最後に、図２６（ｂ）に示すように、埋め込み
電極４５等の所定の電極を形成する。

【００８４】図２７は本発明の第５の実施例に係る絶縁
ゲート型ターンオフサイリスタの素子構造を示す断面図
である。図２７に示すように、ｐ型エミッタ層５１に接
してｎ型ベース層５２が形成され、このｎ型ベース層５
２内にｐ型ベース層５３およびｎ型エミッタ層５４が拡
散形成されてｐｎｐｎサイリスタ構造をなしている。な
お、ｐ型ベース層５３は、ｎ型エミッタ層５４によって
上下２つの層５３ａ，５３ｂとに分かれている。

【００８５】ｐ型ベース層５３の表面には選択的に垂直
溝部６６が形成され、その垂直溝６６の内部にはゲート
絶縁膜５８を介して第１のゲート電極５９が形成されて
いる。また、ｎ型エミッタ層５４の上方にはｎ型ソース
層５５が形成され、ｎ型エミッタ層５４とｎ型ソース層
５５に挾まれるｐ型ベース層５３ｂの垂直溝部６６と接
する部分にはＣＨ₁ をチャネル領域とするｎチャネル型
ＭＯＳＦＥＴが形成されている。

【００８６】次に、上記の構造を有するサイリスタの製
造方法について、図２８（ａ）〜３０（ｂ）を参照しな
がら説明する。まず、図２８（ａ）に示すように、ｎ型
半導体基板の裏面にｐ型不純物をイオン注入し拡散して
ｐ型エミッタ層５１を形成し、さらに、基板の表面に選
択的にｐ型不純物をイオン注入し拡散して，ｐ型ベース
層５３を形成する。次いで、図２８（ｂ）に示すよう
に、酸化膜パターン等のマスク層７１を用いて、ＲＩＥ
などのドライエッチング法によってｐ型ベース層３の表
面に選択的に垂直溝部（トレンチ）６６を形成する。

【００８７】続いて、図２９（ａ）に示すように、その
垂直溝６６の底部のみにｎ型不純物をイオン注入する。
その際、半導体基板の上方から基板表面に対して垂直に
イオン注入を行ったり、あるいは、垂直溝部６６の側壁
にマスク層を設けるなどの手段により、垂直溝部６６の
側壁にｎ型不純物がイオン注入されるのを防止すること
が好ましい。イオン注入の後、図２９（ｂ）に示すよう
に、アニール、ドライブイン拡散することによって、垂
直溝６６の直下にｎ型エミッタ層５４を形成する。その
際、ｎ型不純物は横方向のみでなく上方にも拡散し、そ
の結果、垂直溝下部６６を包み込むような形状となり、
ｐ型ベース層５３は、ｎ型エミッタ層５４によって上下
２つの層５３ａ，５３ｂとに分かれる形となる。

【００８８】次いで、拡散工程中に垂直溝６６内部に形
成された酸化膜をエッチングによって除去し、垂直溝６
６内部を含む半導体基板全面を洗浄して不純物イオンな
どを取り除いた後、図３０（ａ）に示すように、垂直溝
６６の内壁にゲート絶縁膜５８を形成し、さらにそのゲ
ート絶縁膜５８を介して垂直溝の内部を埋め込むよう
に、例えばポリシリコンなどのゲート電極材料５９を形
成する。そして、垂直溝６６内部以外のゲート電極５９
と絶縁膜５８はエッチングによって除去する。

【００８９】続いて、図３０（ｂ）に示すように、レジ
スト層をマスクにしてｎ型不純物をイオンインプラし拡
散し、ｎ型ソース層５５を形成する。最後に、図２７に
示すように、半導体基板の表面に層間絶縁膜を形成し、
その一部にコンタクトホールを設け、コンタクトホール
でｎ型ソース層５５に低抵抗接触するように、カソード
電極５７を形成する。一方、裏面にはｐ型エミッタ層５
１に低抵抗接触するようにアノード電極５６を形成し
て、絶縁ゲート型ターンオフサイリスタが得られる。

【００９０】次に、ｎ型エミッタ層５４を形成する第２
の製造方法について、図３１（ａ）〜図３２（ｂ）を参
照しながら説明する。まず、図３１（ａ）に示すよう
に、パターニングを施した酸化膜等をマスク層７１とし
て用いて、ＲＩＥ等のドライエッチング法によって、ｐ
型ベース層５３の表面に選択的に垂直溝部（トレンチ）
６６を形成し、その垂直溝６６の底部のみにｎ型不純物
をイオン注入した後、アニール、ドライブイン拡散する
ことによって、垂直溝６６の直下にｎ型エミッタ層５４
を形成するところまでは、図２８（ａ）〜２９（ｂ）に
示すプロセスの場合と同様である［図３１（ａ）、
（ｂ）］。

【００９１】続いて、図３２（ａ）に示すように、上記
垂直溝６６を形成した際用いたマスク層７１と同一のマ
スク層を用いて再びエッチングすることによって、上記
垂直溝６６と同じ幅でさらに深い垂直溝６６を形成す
る。そして、図３２（ｂ）に示すように、先と同様にそ
の垂直溝６６の底部のみにｎ型不純物をイオン注入す
る。次いで、アニール、ドライブイン拡散することによ
って、垂直溝６６の直下にｎ型エミッタ層５４を形成す
る。以上の方法によって、垂直溝６６側壁のｐ型ベース
層中に、特定の深さを有するｎ型エミッタ層５４を確実
に形成することができる。

【００９２】図２７に示す絶縁ゲート型ターンオフサイ
リスタの動作は次の通りである。ゲート電極５９に正電
圧を印加すると、チャンネル領域が導通状態となり、電
子がカソード電極からｎ型ソース層５５、チャンネル領
域を通ってｎ型エミッタ層５４へ流れ込み、ｎ型エミッ
タ層５４から高い注入効率でサイリスタ構造へ注入さ
れ、素子が高速でターンオンする。一方、ゲート電極５
９に負電圧を印加すると、チャンネル領域が非導通状態
となって、ｎ型エミッタ層５４への電子供給が止まり、
素子はターンオフする。なお、ターンオフする際の正孔
の排出方法については後述する。

【００９３】本実施例では、図２７に示すように、ｎ型
エミッタ層５４の真上にチャンネル領域が設けられてい
るため、単位面積当たりのチャネル幅が増加し、チャネ
ル抵抗が低減されると共に、ｎ型エミッタ層５４の面積
効率が高まり、素子を流れる電流密度が向上する。

【００９４】図３３，３４は図２７に示す絶縁ゲート型
ターンオフサイリスタの変形例である素子構造を示す断
面図である。いずれも、垂直溝部６６の断面方向におい
て、ｎ型ソース層５５を選択的に形成することによっ
て、ｎ型ソース層５５とｐ型ベース層５３とをカソード
電極５７を介して短絡した構造であり、正孔の排出経路
を構成する。図２６において、ｐ型ベース層５３ａとｐ
型ベース層５３ｂは、素子の周辺部において接続されて
いる。

【００９５】図３５（ａ）は、図２７に示す絶縁ゲート
型ターンオフサイリスタの他の変形例である素子構造を
示す断面図であり、図３５（ｂ）はその等価回路であ
る。この構造は、図２７に示す素子構造において、正孔
のバイパス構造を付加したものである。垂直溝６６すな
わちゲート電極５９の長手方向においてｎ型エミッタ層
５４およびｎ型ソース層５５を選択的に形成することに
よって、ｎ型ソース層５５とｐ型ベース層５３ｂとの短
絡部を形成して、正孔の排出経路を構成する。この素子
の動作は、図２７に示す素子構造の場合と同様である
が、素子がターンオフする際に、正孔がｎ型エミッタ層
５４直下のｐ型ベース層５３ａ、高濃度ｐ型層６４を通
ってカソード電極へと排出される。この構造では、図５
５で示した従来例の素子構造と異なり、素子がターンオ
フする際に、正孔はｎ型ソース層５５直下のｐ型ベース
層５３ｂを通らないために、ｎ型ソース層５５とｐ型ベ
ース層５３ｂから成るダイオードが順バイアスされて電
子の注入が停止できなくなるということが起こらない。

【００９６】図３６（ａ）は図２７に示す絶縁ゲート型
ターンオフサイリスタの更に他の変形例である素子構造
を示す断面図であり、図３６（ｂ）はその等価回路であ
る。図２７の場合と同様に、第１の垂直溝に第１のゲー
ト電極６０が設けられ、ｎ型ソース層５５、ｐ型ベース
層５３ｂ、ｎ型エミッタ層５４によって、メインサイリ
スタと直列に接続されたｎチャネル型ＭＯＳＦＥＴが構
成されている。さらに、第１の垂直溝とは別に、ｎ型エ
ミッタ層５４の横方向拡散部分を貫き、ｐ型ベース層５
３ａまで達する深さをもつ第２の垂直溝部６７が形成さ
れ、そこに第２のゲート電極６１が設けられて、ｐ型ベ
ース層５３ｂ、ｎ型エミッタ層５４、ｐ型ベース層５３
ａより成るｐチャネル型ＭＯＳＦＥＴが構成されてい
る。このｐチャネル型ＭＯＳＦＥＴは、素子がターンオ
フする際に、第２のゲート電極６１に負電圧を印加して
チャンネルを導通状態にすることによって正孔の排出経
路を提供する。

【００９７】図３７（ａ）は図２７に示す絶縁ゲート型
ターンオフサイリスタの更に他の変形例である素子構造
を示す断面図であり、図３７（ｂ）はその等価回路であ
る。図２７に示す素子構造と同様に、第１の垂直溝に第
１のゲート電極が設けられ、ｎ型ソース層５５、ｐ型ベ
ース層５３ｂ、ｎ型エミッタ層５４によって、メインサ
イリスタと直列に接続されたｎチャネル型ＭＯＳＦＥＴ
が構成されている。さらに、第１の垂直溝とは別に、ｎ
型エミッタ層５４の横方向拡散部分とｐ型ベース層５３
ａを貫き、ｎ型ベース層５２まで達する深さをもつ第３
の垂直溝部６８が形成され、そこに第３のゲート電極６
２が設けられて、ｎ型エミッタ層５４、ｐ型ベース層５
３ａ、ｎ型ベース層５２より成るｐチャネル型ＭＯＳＦ
ＥＴが構成されている。

【００９８】図３７（ａ）に示す素子をターンオンする
には、第３のゲート電極６２に正電圧を印加してこのｎ
チャネル型ＭＯＳＦＥＴのチャンネル領域を導通状態に
することによって、ｎ型エミッタ層５４からｎ型ベース
層５２へ直接電子を注入して、素子を高速にターンオン
させる。

【００９９】以上図３６、３７で述べた各素子構造は、
それらを複合して形成し、動作させることも可能であ
る。その場合、素子の動作は次の通りである。第１、第
２及び第３のゲート電極の全てに正電圧を印加すると、
第１及び第３のチャンネル領域が導通状態となり、素子
が高速でターンオンすると同時に、第２のチャンネル領
域が非導通状態となってエミッタ短絡部はなくなるの
で、電子はｎ型エミッタ層５４から高い注入効率でサイ
リスタ構造へ注入される。一方、第１、第２及び第３の
ゲート電極の全てに負電圧を印加すると、第２のチャン
ネル領域が導通し、第１及び第３のチャンネル領域は非
導通となって、ｎ型エミッタ層５４への電子供給が止ま
ると同時に、正孔が第２のチャンネル領域を通ってカソ
ード電極５７へ排出されるので、素子はターンオフす
る。

【０１００】このような複合構造により、オン状態では
カソード短絡とならないため、高い注入効率で電子がｎ
型エミッタ層５４より注入される。また、ｎ型ソース層
５５がｎ型エミッタ層５４の上方に形成されているた
め、ｎ型ソース層５５を寄生のｎ型エミッタ層とする寄
生サイリスタのラッチアップが生じない。

【０１０１】このように、以上述べた第５の実施例によ
れば、エピタキシャル成長法を用いることなく、垂直溝
型電界効果トランジスタ構造を有する絶縁ゲート型ター
ンオフサイリスタを形成することが可能となり、その結
果、電子の注入効率を高め、寄生サイリスタのラッチア
ップ耐量を向上させ、さらにチャネル幅やｎ型エミッタ
層の有効面積を高めた素子を実現することができる。

【０１０２】図３８は本発明の第６の実施例に係る絶縁
ゲート型ターンオフサイリスタの素子構造を示す断面図
である。図３８において、ｐ型エミッタ層１０１に接し
てｎ型ベース層１０２が形成され、このｎ型ベース層１
０２内にｐ型ベース層１０３及びｎ型エミッタ層１０４
が不純物の拡散により形成され、サイリスタ構造を構成
している。

【０１０３】また、ｎ型エミッタ層１０４と所定の間隔
を隔ててｎ型ソース層１０５が形成され、ｎ型エミッタ
層１０４とｎ型ソース層１０５との間のｐ型ベース層１
０３の表面には、ゲート絶縁膜１１０を介して第１の絶
縁ゲート電極１１１が形成され、これによってＣＨ１を
チャネル領域とするｎチャネル型ＭＯＳＦＥＴが構成さ
れている。そして、ｐ型エミッタ層１０１上にはアノー
ド電極１０６が、ｎ型ソース層１０５上にはカソード電
極１０７が、それぞれ形成されている。これらの基本的
構造は、従来と変わるところはない。

【０１０４】本実施例では、図３８に示すように、ｐ型
ベース層１０３内に、ｎ型エミッタ層１０４と所定距離
隔てて、ｎ型ドレイン層１０８が形成され、このｎ型ド
レイン層１０８と所定距離隔てて、ｎ型ソース層１０９
が形成されている。これらｎ型ドレイン層１０８とｎ型
ソース層１０９との間のｐ型ベース層１０３上には、ゲ
ート絶縁膜１１２を介してターンオフ用の第２の絶縁ゲ
ート電極１１３が形成され、これによってＣＨ３をチャ
ネル領域とするターンオフ用のｎチャネル型ＭＯＳＦＥ
Ｔが構成されている。

【０１０５】そして、ｐ型ベース層１０３のｎ型ドレイ
ン層１０８に隣接する位置には、ドレイン電極１１４が
低抵抗接触して設けられており、このドレイン電極１１
４により、ｎ型ドレイン層１０８はｐ型ベース層１０３
と短絡している。また、ｎ型ソース層１０９上にはソー
ス電極１１５が、カソード電極１０７と一体的に形成さ
れている。

【０１０６】本実施例に係る絶縁ゲート型ターンオフサ
イリスタでは、ターンオフ時には、ターンオン・ターン
オフ兼用の第１の絶縁ゲート電極１１１に対して零又は
負の電圧が印加されると同時に、ターンオフ用の第２の
絶縁ゲート電極１１３に、カソードに対して正の電圧が
印加される。これによってＣＨ１は非導通状態となり、
ｎ型エミッタ層１０４への電子の供給が停止すると同時
に、正孔がチャネルＣＨ３及び第１のｎ型ソース層１０
９直下のｐ型ベース層１０３を通って、カソード電極１
０７へと排出され、それによって素子はターンオフす
る。図３８では、このときの正孔電流の主要なバイパス
経路を破線で示している。

【０１０７】図３８に示すように、正孔電流はｎ型エミ
ッタ層１０４のすぐ近くでドレイン電極１１４に吸い出
され、ターンオフ用の第２の絶縁ゲート電極１１３直下
のチャネルＣＨ３を通り、ｎ型ドレイン層１０８からソ
ース電極１１５即ちカソード電極１０７に排出される。

【０１０８】なお、以上説明したのとは別の駆動方法と
して、ターンオフ時、まずターンオフ用の絶縁ゲート電
極１１３に正電圧を印加して、ある程度正孔を排出し、
その後一定時間経過後に、ターンオン・ターンオフ兼用
の第１の絶縁ゲート電極１１１に零又は負の電圧を印加
することも可能である。

【０１０９】以上説明したように、本実施例の素子構造
では、正孔排出用の経路がｎ型エミッタ層１０４に隣接
して形成されるため、ｎ型エミッタ層１０４のサイズを
大きくとることが可能であり、その結果、ｎ型エミッタ
層１０４から高い注入効率で電子が注入され、正孔の蓄
積量が増加してもオン電圧が低減される。また、ターン
オフ時にｎ型ソース層１０９直下のｐ型ベース層１０３
を通って排出される正孔電流が減少する結果、寄生サイ
リスタのラッチアップが防止され、高いターンオフ能力
が得られる。

【０１１０】図３９は、図３８の変形例に係る絶縁ゲー
ト型ターンオフサイリスタの素子構造を示す断面図であ
る。図３９の図３８と対応する部分は、同一符号を付し
て詳細な説明は省略する。

【０１１１】この例では、ｐ型ベース層１０３のｎ型エ
ミッタ層１０４から所定距離離れた位置にはｎ型ドレイ
ン層１０８が形成され、このｎ型ドレイン層１０８とｎ
型エミッタ層１０４の間のｐ型ベース層１０３上にゲー
ト絶縁膜１１２を介して第３のゲート電極１１３が形成
され、それによってＣＨ３をチャネル領域とするターン
オフ用のｎチャネルＭＯＳＦＥＴが構成されている。

【０１１２】ｎ型ドレイン層１０８にコンタクトするド
レイン電極１１４は、同時にｐ型ベース層１０３にもコ
ンタクトされており、ｐ型ベース層１０３とｎ型ドレイ
ン層１０８とが、このドレイン電極１１４により短絡さ
れている。即ち、本実施例に係る構造は、図３８に示す
構造において、第２のｎ型ソース層１０９をｎ型エミッ
タ層１０４で兼用した構造となっている。これによっ
て、面積効率が向上されている。

【０１１３】図３９に示す素子の動作及び作用は、図３
８に示す素子において説明したものと同様であり、その
詳細は省略する。図３８に示す素子の場合と異なるとこ
ろは、ターンオフ時、ドレイン電極１１４から吸い込ま
れた正孔電流が、ｎ型ドレイン層１０８からＣＨ３を通
ってｎ型エミッタ層１０４、チャネルＣＨ１、第１のソ
ース層１０５へと流れ、カソード電極１０７へ排出され
ることである。

【０１１４】図４０は、図３９に示す素子構造を平面的
に配置した構造の平面図であり、図４１〜４４は、それ
ぞれそのＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図、
Ｄ−Ｄ断面図である。図４０の図３８、３９に対応する
部分は、図３８、３９と同一符号付して、詳細は省略す
る。なお、図４５は、図４０の素子の等価回路図であ
る。

【０１１５】図４０に示す例では、ｎ型エミッタ層１０
４が矩形状に分割配置されており、個々のｎ型エミッタ
層１０４の１つの短辺に沿ってターンオン・ターンオフ
兼用のゲート電極１１１と第１の第１のソース層１０５
とが形成され、他方の短辺に沿ってターンオン用の第２
のゲート電極１２３が形成されている。また、ｎ型エミ
ッタ層１０４の対向する２つの長辺に沿ってターンオフ
用のゲート電極１１３とｎ型ドレイン層１０８とが形成
され、ｎ型ドレイン層１０８は、ドレイン電極１１４に
よってｐ型ベース層１０３と短絡されている。

【０１１６】図４０に示す素子の動作及び作用は、図３
８に示す素子において説明したものと同様であり、その
詳細は省略する。ただし、この例では、ドレイン電極１
１４に吸い出された正孔電流をドレイン電極１１４から
チャネルＣＨ５を通してカソード電極１０６に排出する
ことも可能である。なお、図４６は、図４０に示す素子
の駆動方法を示すタイミングチャートである。

【０１１７】図４７は、図４０の変形例に係る絶縁ゲー
ト型ターンオフサイリスタの素子構造を示す断面図であ
る。この断面図は、図４０の平面図におけるＤ−Ｄ断面
図に対応する。図４７に示す構造が図４０〜４６に示す
構造と異なるところは、ｎ型エミッタ層１０４の下のｐ
型ベース層１０３が、横方向に相互に重なるように、複
数個に分割されて選択的に形成されており、そのためＤ
−Ｄ方向の横方向拡散抵抗が大きくなっている点であ
る。

【０１１８】そのため、図４７に示す素子では、ターン
オン時にはｎ型エミッタ層１０４が容易にラッチアップ
するとともに、ターンオフ時、正孔電流がカソード電極
１０７へ排出される際に、第１のｎ型ソース層１０５の
下のｐ型ベース層を通らなくなり、その結果、寄生サイ
リスタのラッチアップが防止される。

【０１１９】図４８は、図４０の他の変形例に係る絶縁
ゲート型ターンオフサイリスタの素子構造を示す平面図
であり、その主要な構成は、図４０と同様である。この
例では、ｎ型エミッタ層１０４及びｎ型ドレイン層１０
８が櫛型状に形成され、その間にターンオフ用の絶縁ゲ
ート電極１１３が蛇行する形で形成されている。この構
造によって、ターンオフ用のチャネルＣＨ３のチャネル
幅が大幅に増加し、チャネル抵抗が低減され、ターンオ
フ能力が向上するとともに、チャネルＣＨ１のチャネル
幅も増加し、オン電圧が低下する。

【０１２０】図４９は、図３８の他の変形例に係る絶縁
ゲート型ターンオフサイリスタの素子構造を示す断面
図、図５０は、その等価回路図である。図４９におい
て、ｐ型ベース層１０３のｎ型エミッタ層１０４に隣接
する位置にベース電極１１９が形成され、このベース電
極１１９は、素子内の他の箇所に設けられたターンオフ
用のＭＯＳＦＥＴのｎ型ドレイン層１０８に接触してい
るドレイン電極１１４に電気的に接続されている。

【０１２１】図５１は、図４９の変形例に係る絶縁ゲー
ト型ターンオフサイリスタの素子構造を示す平面図であ
り、その主要な構成は図４９に示す素子と同様である。
この例では、ｎ型エミッタ層が矩形状に分割して配置さ
れ、個々のｎ型エミッタ層１０４の１つの短辺に沿って
ターンオン・ターンオフ兼用のゲート電極１１１と第１
の第１のソース層１０５とが形成され、他方の短辺に沿
ってターンオン用の第２のゲート電極１２３が形成され
ている。

【０１２２】また、ｎ型エミッタ層１０４の対向する２
つの長辺に沿ってベース電極１１９が形成され、このベ
ース電極１１９は、ｎ型ソース層１０５に隣接してｎ型
エミッタ層１０４とは反対の位置に形成されているｎ型
ドレイン層１０８に接続されている。ｎ型ソース層１０
５は梯子状に形成されており、カソード電極１０７によ
りｐ型ベース層３と短絡されている。

【０１２３】このような構造によって、ターンオフ時に
ｎ型エミッタ層１０４の直下のｐ型ベース層１０３から
の正孔の吸い出しが速やかに行われる。また、ｎ型エミ
ッタ層１０４の幅を増やすことにより、ＣＨ１とＣＨ３
の両方のチャネル幅を同時に増加させることが出来、オ
ン特性とターンオフ能力をともに向上させることが出来
る。

【０１２４】以上説明したように、本発明の第６の実施
例によれば、オン電圧を低く保った上に、高いターンオ
フ能力を有する絶縁ゲート型ターンオフサイリスタを得
ることが出来る。

【０１２５】図５２は、本発明の第７の実施例に係る絶
縁ゲート型サイリスタの素子構造を示す断面図である。
図５２において、ｐ型エミッタ層２０１に接してｎ型ベ
ース層２０２が形成され、このｎ型ベース層２０２内に
ｐ型ベース層２０３およびｎ型エミッタ層２０４が順次
拡散形成されたｐｎｐｎサイリスタ構造を有し、ｐ型エ
ミッタ層２０１にはアノード電極２０７が低抵抗接触し
ている。また、ｎ型エミッタ層２０４に隣接してｎ型ソ
ース層２０５が形成され、これら２層に挾まれたｐ型ベ
ース層２０３の表面部にゲート絶縁膜２１１を介してゲ
ート電極２０９が形成されている。更に、ｎ型ソース層
２０５と高濃度ｐ型層２０６の両方にカソード電極２０
８が低抵抗接触している。

【０１２６】以上の構成は、図５５に示す従来の素子の
構造と同様である。本実施例に係る素子が従来の素子と
異なる点は、ｎ型エミッタ層２０４が、リンの拡散によ
り深く形成された領域２０４ａと、ヒ素の拡散により浅
く形成された領域２０４ｂとにより形成されている点で
ある。この場合、ｎ型ソース層２０５は、ヒ素の拡散に
より領域２０４ｂと同時に形成されるため、領域２０４
ａよりも浅く形成されている。

【０１２７】このように、図５２に示す構成では、ｎ型
エミッタ層２０４の領域２０４ａは深く形成されている
ため、領域２０４ａの直下のｐ型ベース層２０３のホー
ル電流の横方向抵抗が大きくなり、素子のオン状態でカ
ソード電極へ逃げる正孔が減少し、ｎ型エミッタ層２０
４の領域２０４ａからの電子の注入効率が上昇し、素子
のオン抵抗を小さくすることが出来る。

【０１２８】また、ｎ型ソース層２０５は、ヒ素の拡散
により浅く形成されているため、その直下のｐ型ベース
層２０３、ｐ型高濃度層２０６のホール電流の横方向の
抵抗を小さくすることが出来、寄生サイリスタのラッチ
アップ耐量を上げることが可能となる。

【０１２９】図５３（ａ）〜（ｄ）は、図５２に示す絶
縁ゲート型サイリスタの製造工程を示す断面図である。
まず、図５３（ａ）に示すように、ｐ型エミッタ層２０
１、ｎ型ベース層２０２、ｐ型ベース層２０３、ｐ型高
濃度層２０６、ゲート酸化膜２１１、及びポリシリコン
ゲート電極２０９を周知の技術により形成したウエハの
表面に、ｎ型エミッタ層２０４の深い領域２０４ａを形
成するための窓を開口したレジストパターン２１２を形
成し、次いで、このレジストパターン２１２をマスクと
して用いて、開口部に露出する酸化膜２１１の部分を除
去して、シリコンを露出させる。そして、この露出した
シリコンの表面領域にリンをイオン注入する。

【０１３０】次に、レジストパターン２１２を除去した
後、図５３（ｂ）に示すように、ｎ型エミッタ層２０４
の浅い領域２０４ｂ、ｎ型ソース層２０５及びポリシリ
コンゲート電極２０９を形成するための窓を開口したレ
ジストパターン２１３を形成し、開口部に露出する酸化
膜２１１の部分を除去して、シリコンを露出させ、この
露出したシリコンの表面領域にヒ素をイオン注入する。

【０１３１】次に、例えば１１００℃のドライ酸素雰囲
気で２０分の熱酸化を行うと、リンとヒ素の熱拡散係数
の相違により、深さ１，５μｍのリンの拡散領域２０４
ａと、深さ０．５μｍのヒ素の拡散領域２０４ｂとが同
時に形成され、リンの拡散領域２０４ａと、ヒ素の拡散
領域２０４ｂとが一体となって、図５３（ｃ）に示すよ
うに、ｎ型エミッタ層２０４が形成される。

【０１３２】その後、周知の技術により、絶縁膜２１
０、コンタクト領域、電極の形成等の工程を経て、図５
３（ｄ）に示すように、最終的な絶縁ゲート型サイリス
タが得られる。

【０１３３】図５３に示す製造工程によると、従来の製
造工程と比較して、リンの選択的イオン注入の工程が増
えるだけで、上述のように優れた性能の絶縁ゲート型サ
イリスタが得ることが可能である。

【０１３４】図５４（ａ）〜（ｄ）は、図５２（ａ）〜
（ｄ）に示す絶縁ゲート型サイリスタの製造工程の他の
例を示す断面図である。この例では、リンとヒ素のイオ
ン注入の順序が入れ替わっていることを除いて、図５２
（ａ）〜（ｄ）に示す製造工程と同様である。この例に
よると、酸化膜２１１を除去する工程が１回で済むとい
う利点がある。

【０１３５】以上説明したように、本発明の第７の実施
例によると、選択的イオン注入の工程が増えるのみで、
ｎ型エミッタ層を選択的に深く形成することが可能とな
り、オン抵抗が小さく、寄生サイリスタのラッチアップ
耐量が高い絶縁ゲート型サイリスタを得ることが可能で
ある。

【０１３６】

【発明の効果】以上説明したように、第１及び第３の発
明によれば、ダイオード構造とＭＯＳＦＥＴ構造を適切
に組み合わせることにより、優れたターンオン特性と優
れたターンオフ特性を持った電力用半導体素子を提供す
ることができる。

【０１３７】また、第２の発明によれば、オン電圧を低
く保った上に、速やかにターンオフする電力用半導体素
子を提供することができる。

【０１３８】更に、第３の発明によれば、トレンチ溝に
埋め込むことによって、拡散領域や電極を形成すること
により、素子の有効面積が増大し、ターンオン・ターン
オフ特性がそれぞれ優れた電力用半導体素子を提供する
ことが出来る。

【０１３９】また、第４に発明の製造方法により形成さ
れた素子構造では、第２導電型のソース層直下の第１導
電型のベース層は正孔排出経路とならないため、寄生サ
イリスタのラッチアップが起こりにくい。さらに、メイ
ンサイリスタ構造に直列に接続された電界効果トランジ
スタのチャネル領域が第２導電型のエミッタ層の真上に
縦方向に形成されているため、チャネル幅が増加し、か
つ第２導電型のエミッタ層の有効面積も高まる。

【０１４０】更にまた、第５の発明によれば、オン電圧
を低く保った上に、高いターンオフ能力を有する電力用
半導体素子を得ることが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る電力用半導体素子
を示す断面図。

【図２】図１の電力用半導体素子の変形例を示す断面
図。

【図３】図１の電力用半導体素子の他の変形例を示す断
面図。

【図４】本発明の第２の実施例に係る電力用半導体素子
を示す断面図。

【図５】図４の電力用半導体素子の変形例を示す断面
図。

【図６】図４の電力用半導体素子の他の変形例を示す断
面図。

【図７】本発明の第３の実施例に係る電力用半導体素子
を示す斜視図。

【図８】図７の素子の互いに直角に切った第１及び第２
断面を夫々１平面の左右に置いた状態で示す断面図。

【図９】図７の素子の変形例を示す断面図。

【図１０】図７の素子の他の変形例を示す斜視図。

【図１１】図７の素子の更に他の変形例を示す斜視図。

【図１２】図７〜図１１の素子を駆動するためのタイミ
ングチャート。

【図１３】図７の素子の更にまた他の変形例を示す斜視
図

【図１４】図１３の素子を駆動するためのタイミングチ
ャート。

【図１５】本発明の第４の実施例に係る電力用半導体素
子の断面図。

【図１６】図１５の電力用半導体素子の変形例を示す断
面図。

【図１７】図１５の電力用半導体素子の他の変形例を示
す断面図。

【図１８】図１７に示す半導体素子の製造プロセスを示
す断面図。

【図１９】図１７に示す半導体素子の製造プロセスを示
す断面図。

【図２０】図１５の電力用半導体素子の他の変形例を示
す断面図。

【図２１】図２０に示す半導体素子の製造工程を示す断
面図。

【図２２】図２０に示す半導体素子の製造工程を示す断
面図。

【図２３】図２０の電力用半導体素子の変形例を示す断
面図。

【図２４】図２３に示す半導体素子の製造工程を示す断
面図。

【図２５】図２３に示す半導体素子の製造工程を示す断
面図。

【図２６】図２３に示す半導体素子の製造工程を示す断
面図。

【図２７】本発明の第５の実施例に係る絶縁ゲート型タ
ーンオフサイリスタの素子構造を示す断面図。

【図２８】図２７の絶縁ゲート型ターンオフサイリスタ
の製造工程を示す断面図。

【図２９】図２７の絶縁ゲート型ターンオフサイリスタ
の製造工程を示す断面図。

【図３０】図２７の絶縁ゲート型ターンオフサイリスタ
の製造工程を示す断面図。

【図３１】図２７の絶縁ゲート型ターンオフサイリスタ
の他の製造工程を示す断面図。

【図３２】図２７の絶縁ゲート型ターンオフサイリスタ
の他の製造工程を示す断面図。

【図３３】図２７に示す絶縁ゲート型ターンオフサイリ
スタの変形例。

【図３４】図２７に示す絶縁ゲート型ターンオフサイリ
スタの変形例。

【図３５】図２７に示す絶縁ゲート型ターンオフサイリ
スタの他の変形例を示す断面図及び等価回路図。

【図３６】図２７に示す絶縁ゲート型ターンオフサイリ
スタの他の変形例を示す断面図及び等価回路図。

【図３７】図２７に示す絶縁ゲート型ターンオフサイリ
スタの他の変形例を示す断面図及び等価回路図。

【図３８】本発明の第６の実施例に係る絶縁ゲート型タ
ーンオフサイリスタの素子構造を示す断面図。

【図３９】図３８の変形例を示す断面図。

【図４０】図３９に示す素子構造を平面的に配置した構
造の平面図。

【図４１】図４０のＡ−Ａ断面図。

【図４２】図４０のＢ−Ｂ断面図。

【図４３】図４０のＣ−Ｃ断面図。

【図４４】図４０のＤ−Ｄ断面図。

【図４５】図４０の素子の等価回路図。

【図４６】図４０の素子を駆動するためのタイミングチ
ャート図。

【図４７】図４０の変形例を示す断面図

【図４８】図４０の他の変形例を示す平面図。

【図４９】図３８の他の変形例を示す断面図。

【図５０】図３８の素子の等価回路図。

【図５１】４９の変形例を示す平面図。

【図５２】図５２は、本発明の第７の実施例に係る絶縁
ゲート型サイリスタの素子構造を示す断面図。

【図５３】図５２に示す絶縁ゲート型サイリスタの製造
工程を示す断面図。

【図５４】図５２に示す絶縁ゲート型サイリスタの製造
工程の他の例を示す断面図。

【図５５】従来の電力用半導体素子を示す断面図

【図５６】図５５に示す電力用半導体素子の製造工程を
示す断面図。

【図５７】図５５に示す電力用半導体素子の製造工程を
示す断面図。

【符号の説明】

１・・・・ｐ⁺ 型エミッタ層 ２・・・・ｎ型バッファ層 ３・・・・ｎ^- 型ベース層 ４・・・・ｐ型ベース層 ４ａ・・・第１のｐ型ベース層 ４ｂ・・・第２のｐ型ベース層 ５・・・・ｎ型エミッタ層 ６・・・・ｎ⁺ 型ソース層 ６ａ・・・第１のｎ⁺ 型ソース層 ６ｂ・・・第２のｎ⁺ 型ソース層 ７・・・・アノード電極 ８・・・・カソード電極 ９・・・・ゲート絶縁膜 １０・・・第１のゲート電極 １１・・・第２のゲート電極 １２・・・ｐ⁺ 型ソース層 １３・・・ｐ⁺ 型高濃度層 １４・・・ｎ型ウェル層 １９・・・カソードエミッタ電極 ２０・・・トレンチ構造 ２１・・・トレンチ ２２・・・絶縁膜 ２３・・・ポリシリコン層 ２５・・・第１のソース電極 ２７・・・ｐ⁺ 型高濃度層

フロントページの続き 審査官 岡 和久 (56)参考文献 特開 平４−27164（ＪＰ，Ａ) 特開 平５−75113（ＪＰ，Ａ) 特表 平７−506464（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/74

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型のエミッタ層と、この第１導
   電型のエミッタ層に接するように形成された第２導電型
   のベース層と、この第２導電型のベース層に接し且つ前
   記第１導電型のエミッタ層に接しないように形成された
   第１導電型のベース層と、この第１導電型のベース層に
   接し且つ前記第２導電型のベース層に接しないように形
   成された第２導電型のソース層と、前記第２導電型のベ
   ース層に接し且つ前記第１導電型のベース層に接しない
   ように形成された第１導電型のフローティング層と、第
   １導電型の第１の介在領域を介して前記第２導電型のソ
   ース層と接続された第２導電型のエミッタ層と、第２導
   電型の第２の介在領域を介して前記第１導電型のフロー
   ティング層と接続された第１導電型の仲介領域と、前記
   第２導電型のソース層と前記第２導電型のエミッタ層と
   の間の前記第１の介在領域上にゲート絶縁膜を介して形
   成された第１のゲート電極と、前記第１導電型のフロー
   ティング層と前記第１導電型の仲介領域との間の前記第
   ２の介在領域上にゲート絶縁膜を介して形成された第２
   のゲート電極と、前記第１導電型のエミッタ層に接続さ
   れた第１の主電極と、前記第１導電型のベース層、第２
   導電型のソース層および前記第１導電型の仲介領域に接
   続された第２の主電極とを具備する電力用半導体素子。
2. 【請求項２】 第１導電型のエミッタ層と、この第１導
   電型のエミッタ層上に形成された第２導電型のベース層
   と、この第２導電型のベース層の表面に形成された第１
   導電型のベース層と、この第１導電型のベース層の表面
   領域に形成された第２導電型のエミッタ層と、この第２
   導電型のエミッタ層と所定の間隔を隔てて前記第１導電
   型のベース層の表面領域に形成された第２導型の第１の
   ソース層と、この第２導電型の第１のソース層と前記第
   ２導電型のエミッタ層に挾まれた領域の前記第１導電型
   のベース層上に第１のゲート絶縁膜を介して形成された
   第１のゲート電極と、前記第１導電型のベース層の表面
   領域に形成された第２導型のドレイン層と、この第２導
   型のドレイン層と前記第１導電型のベース層とに接し、
   これらを短絡させるドレイン電極と、前記第２導型のド
   レイン層と所定の間隔を隔てて前記第１導電型のベース
   層の表面領域に形成された第２導型の第２のソース層
   と、この第２導電型の第２のソース層と前記第２導型の
   ドレイン層に挾まれた領域の前記第１導電型のベース層
   上に第２のゲート絶縁膜を介して形成された第２のゲー
   ト電極と、前記第１導電型のエミッタ層上に形成された
   第１の主電極と、前記第２導電型の第２のソース層及び
   前記第２導電型の第１のソース層上に同時に接するよう
   に形成された第２の主電極とを具備する電力用半導体素
   子。
3. 【請求項３】 第１導電型のエミッタ層と、この第１導
   電型のエミッタ層上に形成された第２導電型のベース層
   と、この第２導電型のベース層の表面にそれぞれ形成さ
   れた第１導電型のベース層、第２導電型のエミッタ層及
   び第１導電型の高濃度層と、前記第１導電型のベース層
   内に第２導電型のエミッタ層と所定の間隔を隔てて形成
   された第２導電型のソース層と、前記第２導電型のエミ
   ッタ層内に前記高濃度層と所定の間隔を隔てて形成され
   た第１導電型のソース層と、前記第２導電型のソース層
   と前記第２導電型のエミッタ層に挾まれた領域の前記第
   １導電型のベース層上に第１のゲート絶縁膜を介して形
   成された第１のゲート電極と、前記第１導電型の高濃度
   層と前記第１導電型のソース層に挾まれた領域上に第２
   のゲート絶縁膜を介して形成された第２のゲート電極
   と、前記第１導電型のエミッタ層上に形成された第１の
   主電極と、前記第１導電型のベース層、前記第２導電型
   のソース層及び前記第１導電型のソース層に同時にコン
   タクトするように形成された第２の主電極とを具備する
   電力用半導体素子。
4. 【請求項４】 前記第２の導電型のエミッタは、前記第
   １導電型のベースの中に、前記第２導電型のベースと接
   しないように形成されている請求項１に記載の電力用半
   導体素子。
5. 【請求項５】 第１導電型のエミッタ層と、この第１導
   電型のエミッタ層に接するように形成された第２導電型
   のベース層と、この第２導電型のベース層に接し且つ前
   記第１導電型のエミッタ層に接しないように、それぞれ
   分離して形成された第１導電型の第１及び第２のベース
   層と、この第１導電型の第１のベース層内に形成された
   第２導電型のソース層と、前記第１導電型の第２のベー
   ス層内に形成された第２導電型のエミッタ層と、前記第
   ２導電型のベース層内に形成された第１導電型のソース
   層と、前記第２導電型のソース層と前記第２導電型のエ
   ミッタ層との間の第１の介在領域上にゲート絶縁膜を介
   して形成された第１のゲート電極と、記第２導電型のエ
   ミッタ層と第１導電型のソース層との間の第２の介在領
   域上にゲート絶縁膜を介して形成された第２のゲート電
   極と、前記第１導電型のソース層と前記第１導電型の第
   １のベース層との間の第３の介在領域上にゲート絶縁膜
   を介して形成された第３のゲート電極と、前記第１導電
   型のエミッタ層に接続された第１の主電極と、前記第１
   導電型の第１のベース層及び第２導電型のソース層に接
   続された第２の主電極とを具備する電力用半導体素子。