JPH09129863A - エミッタ・スイッチ・サイリスタ - Google Patents
エミッタ・スイッチ・サイリスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/70—Bipolar devices
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-
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
Abstract
(57)【要約】
【課題】 寄生サイリスタのラッチ・アップ現象を防止
できるエミッタ・スイッチ・トランジスタを提供するこ
と。 【解決手段】 高濃度のＰ形半導体基板１１上に高濃度
のＮ形バッファ層２１を介して低濃度のＮ形エピタキシ
ャル層３１を形成し、Ｎ形エピタキシャル層３１内に低
濃度のＰ形活性ウエル４１と高濃度のＰ形活性ウエル５
１を形成し、Ｐ形活性ウエル４１内に幅が一定せず、中
央部で狭くなる高濃度のＮ形フローティング・エミッタ
領域６１を形成し、Ｎ形フローティング・エミッタ領域
６１上にカソード電極９２ｂを形成し、Ｐ形活性ウエル
５１内にメイン・エミッタ領域７１を形成し、ターン・
オン時にＰ形活性ウエル４１内に流れる正孔電流の大部
分が距離の近いカソード電極９２ｂを通じて流れ、メイ
ン・エミッタ７１の下端のＰ形活性ウエル５１に流れる
正孔電流を抑制する。
できるエミッタ・スイッチ・トランジスタを提供するこ
と。 【解決手段】 高濃度のＰ形半導体基板１１上に高濃度
のＮ形バッファ層２１を介して低濃度のＮ形エピタキシ
ャル層３１を形成し、Ｎ形エピタキシャル層３１内に低
濃度のＰ形活性ウエル４１と高濃度のＰ形活性ウエル５
１を形成し、Ｐ形活性ウエル４１内に幅が一定せず、中
央部で狭くなる高濃度のＮ形フローティング・エミッタ
領域６１を形成し、Ｎ形フローティング・エミッタ領域
６１上にカソード電極９２ｂを形成し、Ｐ形活性ウエル
５１内にメイン・エミッタ領域７１を形成し、ターン・
オン時にＰ形活性ウエル４１内に流れる正孔電流の大部
分が距離の近いカソード電極９２ｂを通じて流れ、メイ
ン・エミッタ７１の下端のＰ形活性ウエル５１に流れる
正孔電流を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、エミッタ・スイッ
チ・サイリスタ（ＥＳＴ：emitter switched thyriste
r）に係り、より詳しくは、Ｐ−Ｎ−Ｐ−ＮまたはＮ−
Ｐ−Ｎ−Ｐ構造、すなわち、ＭＯＳチャンネルとサイリ
スタ構造とを結合させたエミッタ・スイッチ・サイリス
タに関する。
チ・サイリスタ（ＥＳＴ：emitter switched thyriste
r）に係り、より詳しくは、Ｐ−Ｎ−Ｐ−ＮまたはＮ−
Ｐ−Ｎ−Ｐ構造、すなわち、ＭＯＳチャンネルとサイリ
スタ構造とを結合させたエミッタ・スイッチ・サイリス
タに関する。
【０００２】
【従来の技術】一般に、電力用半導体素子の需要が急増
するにしたがって、ＭＯＳゲート構造を有する電力用半
導体は急速度で発展している。スイッチング特性がすぐ
れたパワーＭＯＳＦＥＴをＢＪＴ(Bipolar Junction To
ransistor)の長所を結合させたＩＧＢＴ，ＰＮＰサイリ
スタ構造を用いて電流の容量を極大化させたＭＣＴ(MOS
Controlled Thyristor), ＭＯＳチャンネルおよびサイ
リスタ構造を結合させたエミッタ・スイッチ・サイリス
タなど多様な電力用半導体が開発されている。
するにしたがって、ＭＯＳゲート構造を有する電力用半
導体は急速度で発展している。スイッチング特性がすぐ
れたパワーＭＯＳＦＥＴをＢＪＴ(Bipolar Junction To
ransistor)の長所を結合させたＩＧＢＴ，ＰＮＰサイリ
スタ構造を用いて電流の容量を極大化させたＭＣＴ(MOS
Controlled Thyristor), ＭＯＳチャンネルおよびサイ
リスタ構造を結合させたエミッタ・スイッチ・サイリス
タなど多様な電力用半導体が開発されている。
【０００３】このような電力用半導体の一例として、絶
縁ゲート形サイリスタが提案されているが、ＩＧＢＴよ
り安全動作領域が狭い欠点を有し、これを解決するため
に、例えば、特開平０６−２６８２０６号公報には、第
１ゲート電極と第２ゲート電極を連結して、エミッタ領
域にもゲート電極を存在させ、ターン・オフ時にＮ形エ
ミッタ領域の表面層が反転して正孔を生成させることに
より、この領域からの電子の注入を阻止することによ
り、ラッチ・アップを防止することが開示されている。
縁ゲート形サイリスタが提案されているが、ＩＧＢＴよ
り安全動作領域が狭い欠点を有し、これを解決するため
に、例えば、特開平０６−２６８２０６号公報には、第
１ゲート電極と第２ゲート電極を連結して、エミッタ領
域にもゲート電極を存在させ、ターン・オフ時にＮ形エ
ミッタ領域の表面層が反転して正孔を生成させることに
より、この領域からの電子の注入を阻止することによ
り、ラッチ・アップを防止することが開示されている。
【０００４】また、エミッタ・スイッチ・サイリスタの
構造とＩＧＢＴの構造を伴有するハイブリッド構造をな
し、ターン・オフ時にＩＧＢＴ部のＭＯＳＦＥＴをオン
状態のまま、エミッタ・スイッチ・サイリスタ部の二つ
のＭＯＳＦＥＴをオフさせ、エミッタ・スイッチ・サイ
リスタ部のエミッタ領域に向かう電流経路をエミッタ電
極側へ変化させ、エミッタ領域への電化蓄積を抑制し、
電位障壁の回復後にＩＧＢＴのＭＯＳＦＥＴをオフさせ
るようにして、ターン・オフ時にこのＭＯＳＦＥＴの再
オンやゲート絶縁膜破壊を防止することが、特開平６−
３３４１７２号公報に開示されている。
構造とＩＧＢＴの構造を伴有するハイブリッド構造をな
し、ターン・オフ時にＩＧＢＴ部のＭＯＳＦＥＴをオン
状態のまま、エミッタ・スイッチ・サイリスタ部の二つ
のＭＯＳＦＥＴをオフさせ、エミッタ・スイッチ・サイ
リスタ部のエミッタ領域に向かう電流経路をエミッタ電
極側へ変化させ、エミッタ領域への電化蓄積を抑制し、
電位障壁の回復後にＩＧＢＴのＭＯＳＦＥＴをオフさせ
るようにして、ターン・オフ時にこのＭＯＳＦＥＴの再
オンやゲート絶縁膜破壊を防止することが、特開平６−
３３４１７２号公報に開示されている。
【０００５】さらに、特開平７−２７３３１２号公報に
は、スイッチング時にサイリスタ動作からＩＧＢＴ動作
に移行する絶縁ゲート形サイリスタのスイッチング電流
を一部ＭＯＳＦＥＴを経ないでバイポーラ・トランジス
タから直接主電極へ流すことにより、破壊耐圧を向上さ
せることが開示されている。
は、スイッチング時にサイリスタ動作からＩＧＢＴ動作
に移行する絶縁ゲート形サイリスタのスイッチング電流
を一部ＭＯＳＦＥＴを経ないでバイポーラ・トランジス
タから直接主電極へ流すことにより、破壊耐圧を向上さ
せることが開示されている。
【０００６】この電力用半導体の開発方向は、導電損失
とイッチング損失とを最小化することであるが、サイリ
スタの構造を用いるＭＣＴおよびエミッタ・スイッチ・
サイリスタの場合、２重インジエクション・メカニズム
により、ＭＯＳＦＥＴやＩＧＢＴに比べて、数十ないし
数百倍の電流容量を有しているので、導電損失が非常に
低いということが長所である。
とイッチング損失とを最小化することであるが、サイリ
スタの構造を用いるＭＣＴおよびエミッタ・スイッチ・
サイリスタの場合、２重インジエクション・メカニズム
により、ＭＯＳＦＥＴやＩＧＢＴに比べて、数十ないし
数百倍の電流容量を有しているので、導電損失が非常に
低いということが長所である。
【０００７】以下に、添付図面を参照して従来のエミッ
タ・スイッチ・サイリスタについて説明する。図５は、
従来のエミッタ・スイッチ・サイリスタの構造を示す断
面図であり、図６ないし図８は図５のエミッタ・スイッ
チ・サイリスタの動作を示す断面図であり、図９は図５
のエミッタ・スイッチ・サイリスタの動作特性、すなわ
ち、電流と電圧の出力特性図である。
タ・スイッチ・サイリスタについて説明する。図５は、
従来のエミッタ・スイッチ・サイリスタの構造を示す断
面図であり、図６ないし図８は図５のエミッタ・スイッ
チ・サイリスタの動作を示す断面図であり、図９は図５
のエミッタ・スイッチ・サイリスタの動作特性、すなわ
ち、電流と電圧の出力特性図である。
【０００８】これらの図５ないし図８において、高濃度
のＰ形基板１上に高濃度Ｎ形バッファ層２、さらに低濃
度Ｎ形エピタキシャル層３が形成されている。
のＰ形基板１上に高濃度Ｎ形バッファ層２、さらに低濃
度Ｎ形エピタキシャル層３が形成されている。
【０００９】Ｎ形エピタキシャル層３内に低濃度のＰ形
活性ウエル４と、これより深い高濃度のＰ形活性ウエル
５が形成されており、低濃度のＰ形活性ウエル４内に
は、高濃度のＮ形フローティング・エミッタ領域６が形
成されており、高濃度のＰ形活性ウエル５内には、Ｎ形
フローティング・エミッタ領域６と分離されてメイン・
エミッタ領域７が形成されている。
活性ウエル４と、これより深い高濃度のＰ形活性ウエル
５が形成されており、低濃度のＰ形活性ウエル４内に
は、高濃度のＮ形フローティング・エミッタ領域６が形
成されており、高濃度のＰ形活性ウエル５内には、Ｎ形
フローティング・エミッタ領域６と分離されてメイン・
エミッタ領域７が形成されている。
【００１０】高濃度のＰ形基板１上にターン・オン絶縁
ゲート８ａがＮ形エピタキシャル層３の一部、低濃度の
Ｐ形活性ウエル４および高濃度のＮ形フローティング・
エミッタ６の一部と接するように形成されている。
ゲート８ａがＮ形エピタキシャル層３の一部、低濃度の
Ｐ形活性ウエル４および高濃度のＮ形フローティング・
エミッタ６の一部と接するように形成されている。
【００１１】また、他の絶縁ゲート８ｂは、Ｎ形フロー
ティング・エミッタ領域６、低濃度のＰ形活性ウエル４
およびメイン・エミッタ領域７の一部の上部表面上に形
成されている。
ティング・エミッタ領域６、低濃度のＰ形活性ウエル４
およびメイン・エミッタ領域７の一部の上部表面上に形
成されている。
【００１２】メイン・エミッタ領域７および高濃度のＰ
形活性ウエル５の一部上に電極として、カソード９が形
成されており、高濃度のＰ形基板１の下部には、電極と
してアノード１０が形成されている。
形活性ウエル５の一部上に電極として、カソード９が形
成されており、高濃度のＰ形基板１の下部には、電極と
してアノード１０が形成されている。
【００１３】ここで、Ｎ形フローティング・エミッタ領
域６、低濃度のＰ形活性ウエル層４などを含む部分は、
メイン・サイリスタＡであり、メイン・エミッタ領域７
および高濃度のＰ形活性ウエル５などを含む部分は、寄
生サイリスタＢである。
域６、低濃度のＰ形活性ウエル層４などを含む部分は、
メイン・サイリスタＡであり、メイン・エミッタ領域７
および高濃度のＰ形活性ウエル５などを含む部分は、寄
生サイリスタＢである。
【００１４】次に、以上のような構成をなす従来のエミ
ッタ・スイッチ・サイリスタの動作について、図９の特
性図と、図６ないし図８を参照して説明する。
ッタ・スイッチ・サイリスタの動作について、図９の特
性図と、図６ないし図８を参照して説明する。
【００１５】まず、カソード９に対してアノード１０に
正のバイアスを印加し、ゲート８にしきい電圧以上の正
のバイアスを印加すると、ゲート８の下端の低濃度のＰ
形活性ウエル層４の内部に逆転層が形成され、この逆転
層はＮ形フローティング・エミッタ領域６を通じてメイ
ン・エミッタ領域７と連結されて電子の流れの通路にな
る。
正のバイアスを印加し、ゲート８にしきい電圧以上の正
のバイアスを印加すると、ゲート８の下端の低濃度のＰ
形活性ウエル層４の内部に逆転層が形成され、この逆転
層はＮ形フローティング・エミッタ領域６を通じてメイ
ン・エミッタ領域７と連結されて電子の流れの通路にな
る。
【００１６】この逆転層を通じて電子は、カソード９か
ら低濃度Ｎ形エピタキシャル層３に流れるようになり、
これは、Ｐ形基板１、高濃度Ｎ形バッファ層２および低
濃度Ｎ形エピタキシャル層３、Ｐ形活性ウエル５からな
るＮＰＮトランジスタのベース電流に該当する役割をす
るようになる。
ら低濃度Ｎ形エピタキシャル層３に流れるようになり、
これは、Ｐ形基板１、高濃度Ｎ形バッファ層２および低
濃度Ｎ形エピタキシャル層３、Ｐ形活性ウエル５からな
るＮＰＮトランジスタのベース電流に該当する役割をす
るようになる。
【００１７】この電流は、高濃度Ｎ形バッファ層２を通
じて高濃度のＰ形基板１において、正孔が低濃度Ｎ形エ
ピタキシャル層３に注入されて、エミッタ・スイッチ・
サイリスタがターン・オンされ、Ｎ形フローティング・
エミッタ６、低濃度のＰ形活性ウエル層４、ターン・オ
ン絶縁ゲート８ａおよび低濃度Ｎ形エピタキシャル層３
のＭＯＳ構造がエミッタ・スイッチ・サイリスタのター
ン・オンをトリガするようになるものである。
じて高濃度のＰ形基板１において、正孔が低濃度Ｎ形エ
ピタキシャル層３に注入されて、エミッタ・スイッチ・
サイリスタがターン・オンされ、Ｎ形フローティング・
エミッタ６、低濃度のＰ形活性ウエル層４、ターン・オ
ン絶縁ゲート８ａおよび低濃度Ｎ形エピタキシャル層３
のＭＯＳ構造がエミッタ・スイッチ・サイリスタのター
ン・オンをトリガするようになるものである。
【００１８】このような動作はＩＧＢＴ動作と類似し、
エミッタ・スイッチ・サイリスタの電流と電圧の出力特
性を示す図９において、ａ領域に該当し、アノード・カ
ソード間の電圧が増加するにしたっがて、図６に示すよ
うにエミッタ・スイッチ・サイリスタに流れる電流も増
加する。
エミッタ・スイッチ・サイリスタの電流と電圧の出力特
性を示す図９において、ａ領域に該当し、アノード・カ
ソード間の電圧が増加するにしたっがて、図６に示すよ
うにエミッタ・スイッチ・サイリスタに流れる電流も増
加する。
【００１９】アノード１０とカソード９との間にバイア
スを増加させると、電流レベルが増加して、低濃度のＰ
形活性ウエル層４の内部に流れる正孔電流が増加し、こ
の正孔電流による電圧降下により、一部はＮ形フローテ
ィング・エミッタ６および低濃度の活性ウエル層４がな
す接合がターン・オンされて、メイン・サイリスタＡが
動作して電流が急激に増加する。
スを増加させると、電流レベルが増加して、低濃度のＰ
形活性ウエル層４の内部に流れる正孔電流が増加し、こ
の正孔電流による電圧降下により、一部はＮ形フローテ
ィング・エミッタ６および低濃度の活性ウエル層４がな
す接合がターン・オンされて、メイン・サイリスタＡが
動作して電流が急激に増加する。
【００２０】このときの電流はＰＮＰＮサイリスタのラ
ッチ電流に該当し、大部分の電流がＮ形フローティング
・エミッタ６とメイン・エミッタ領域７との間にチャン
ネルを通じて流れ、一部のホール電流は続けて低濃度の
Ｐ形活性ウエル層４、高濃度の活性ウエル５を通じて流
れるようになる。
ッチ電流に該当し、大部分の電流がＮ形フローティング
・エミッタ６とメイン・エミッタ領域７との間にチャン
ネルを通じて流れ、一部のホール電流は続けて低濃度の
Ｐ形活性ウエル層４、高濃度の活性ウエル５を通じて流
れるようになる。
【００２１】このとき、ゲート８とカソード９を短絡さ
せるか、ゲート８に負のバイアスを印加すると、Ｎ形フ
ローティング・エミッタ６からメイン・エミッタ領域７
に流れる電流の経路が消滅される。
せるか、ゲート８に負のバイアスを印加すると、Ｎ形フ
ローティング・エミッタ６からメイン・エミッタ領域７
に流れる電流の経路が消滅される。
【００２２】この結果、ＰＮＰトランジスタのベース電
流がなくなるため、エミッタ・スイッチ・サイリスタは
ターン・オフされる。これは、図９のｂ領域に該当し、
電圧が増加するにつれて図７に示すように、ラッチ電流
が急激に増加する。
流がなくなるため、エミッタ・スイッチ・サイリスタは
ターン・オフされる。これは、図９のｂ領域に該当し、
電圧が増加するにつれて図７に示すように、ラッチ電流
が急激に増加する。
【００２３】したがって、このような従来のエミッタ・
スイッチ・サイリスタ構造においては、Ｎ形フローティ
ング・エミッタ６に流れるサイリスタのラッチ電流を用
いて大容量の電流が流れることができ、ゲート・チャン
ネル構造を用いてスイッチングが容易になる。
スイッチ・サイリスタ構造においては、Ｎ形フローティ
ング・エミッタ６に流れるサイリスタのラッチ電流を用
いて大容量の電流が流れることができ、ゲート・チャン
ネル構造を用いてスイッチングが容易になる。
【００２４】
【発明が解決しようとする課題】しかしながら、アノー
ドとカソードとの間のバイアスが増加し続けると、電流
はさらに増加し、低濃度のＰ形活性ウエル層４、高濃度
のＰ形活性ウエル５内に流れる正孔電流による電圧降下
により、寄生サイリスタＢも容易にターン・オンされ
る。
ドとカソードとの間のバイアスが増加し続けると、電流
はさらに増加し、低濃度のＰ形活性ウエル層４、高濃度
のＰ形活性ウエル５内に流れる正孔電流による電圧降下
により、寄生サイリスタＢも容易にターン・オンされ
る。
【００２５】このとき、ゲート８やカソード９を短絡さ
せるか、ゲート８に負バイアスを印加しても、図８およ
び図９のｃ領域に示すように、メイン・エミッタ領域７
を通じた寄生サイリスタの電流をそれ以上制御できない
という課題を有している。
せるか、ゲート８に負バイアスを印加しても、図８およ
び図９のｃ領域に示すように、メイン・エミッタ領域７
を通じた寄生サイリスタの電流をそれ以上制御できない
という課題を有している。
【００２６】
【課題を解決するための手段】上記課題を解決するため
に、本発明のエミッタ・スイッチ・サイリスタは、第１
導電形の半導体基板上に形成されている第２導電形領域
内に相互分離した多数の電極コンタクトを有する第１導
電形ウエルを形成する。
に、本発明のエミッタ・スイッチ・サイリスタは、第１
導電形の半導体基板上に形成されている第２導電形領域
内に相互分離した多数の電極コンタクトを有する第１導
電形ウエルを形成する。
【００２７】この第１導電形ウエル内に分離された多数
の第２導電形ウエルを設け、この多数の第２導電形ウエ
ルをゲート構造に連結し得るようにしたものである。
の第２導電形ウエルを設け、この多数の第２導電形ウエ
ルをゲート構造に連結し得るようにしたものである。
【００２８】
【発明の実施の形態】本発明によれば、第１導電形ウエ
ルに流れるホール電流を防止するために、第１導電形ウ
エル内に分離された第２導電形ウエルにホール電流が到
達する前にゲート構造間に形成されるカソード・コンタ
クトに流れるようにする。
ルに流れるホール電流を防止するために、第１導電形ウ
エル内に分離された第２導電形ウエルにホール電流が到
達する前にゲート構造間に形成されるカソード・コンタ
クトに流れるようにする。
【００２９】以下、本発明のエミッタ・スイッチ・サイ
リスタの好適な一実施の形態について図面に基づき説明
する。図１はこの実施の形態の構成を示す図であり、Ｘ
軸、Ｙ軸、Ｚ軸を断面で示す斜視図である。
リスタの好適な一実施の形態について図面に基づき説明
する。図１はこの実施の形態の構成を示す図であり、Ｘ
軸、Ｙ軸、Ｚ軸を断面で示す斜視図である。
【００３０】また、図２は図１におけるＡ−Ａ線に沿っ
て切断して示す断面図であり、図３は図１の動作状態を
示す断面図であり、図４は図３の平面図である。
て切断して示す断面図であり、図３は図１の動作状態を
示す断面図であり、図４は図３の平面図である。
【００３１】この実施の形態においては、図１に示すよ
うに、高濃度のＮ形フローティング・エミッタ領域６１
は、幅が一定せず、中央部で狭くなり、狭くなった幅ほ
どＰ形活性ウエル４１の幅が広くなり、その上部に第２
カソード電極９１ｂが連結される。
うに、高濃度のＮ形フローティング・エミッタ領域６１
は、幅が一定せず、中央部で狭くなり、狭くなった幅ほ
どＰ形活性ウエル４１の幅が広くなり、その上部に第２
カソード電極９１ｂが連結される。
【００３２】これに関してさらに詳述すると、高濃度の
Ｐ形基板１１上に高濃度のＮ形バッファ層２１が形成さ
れており、Ｎ形バッファ層２１上に低濃度のＮ形エピタ
キシャル層３１が形成されている。
Ｐ形基板１１上に高濃度のＮ形バッファ層２１が形成さ
れており、Ｎ形バッファ層２１上に低濃度のＮ形エピタ
キシャル層３１が形成されている。
【００３３】低濃度のＮ形エピタキシャル層３１内に
は、低濃度のＰ形活性ウエル１４と、それより接合深さ
が深い高濃度のＰ形活性ウエル５１が不純物拡散により
形成されている。
は、低濃度のＰ形活性ウエル１４と、それより接合深さ
が深い高濃度のＰ形活性ウエル５１が不純物拡散により
形成されている。
【００３４】ここで、低濃度のＰ形活性ウエル４１、高
濃度のＰ形活性ウエル５１の深さは、３〜１０μｍ程度
が最も好ましい。
濃度のＰ形活性ウエル５１の深さは、３〜１０μｍ程度
が最も好ましい。
【００３５】低濃度のＰ形活性ウエル４１内には、中央
部においては、幅が狭い（Ｗ），高濃度のＮ形フローテ
ィング・エミッタ領域６１が拡散により形成されてお
り、高濃度のＰ形活性ウエル５１内には、フローティン
グ・エミッタ６１と分離されてメイン・エミッタ領域７
１が拡散により形成されている。
部においては、幅が狭い（Ｗ），高濃度のＮ形フローテ
ィング・エミッタ領域６１が拡散により形成されてお
り、高濃度のＰ形活性ウエル５１内には、フローティン
グ・エミッタ６１と分離されてメイン・エミッタ領域７
１が拡散により形成されている。
【００３６】高濃度のＰ形基板１１上には、ターン・オ
ンゲート８１ａがＮ形エピタキシャル層３１の一部、低
濃度のＰ形活性ウエル４１および高濃度のＮ形フローテ
ィング・エミッタ領域６１の一部と接するように形成さ
れている。
ンゲート８１ａがＮ形エピタキシャル層３１の一部、低
濃度のＰ形活性ウエル４１および高濃度のＮ形フローテ
ィング・エミッタ領域６１の一部と接するように形成さ
れている。
【００３７】また、他のターン・オン・ゲート８１ｂ
は、高濃度のＮ形フローティング・エミッタ領域６１、
低濃度のＰ形活性ウエル４１およびメイン・エミッタ領
域７１の一部の上部表面上に形成されている。
は、高濃度のＮ形フローティング・エミッタ領域６１、
低濃度のＰ形活性ウエル４１およびメイン・エミッタ領
域７１の一部の上部表面上に形成されている。
【００３８】メイン・エミッタ領域７１および高濃度の
Ｐ形活性ウエル５１の一部上に電極コンタクトとして第
１カソード電極９１ａが連結されており、高濃度のＮ形
フローティング・エミッタ領域６１の狭い幅（Ｗ）によ
り露出された低濃度のＰ形活性ウエル４１の一部上に電
極コンタクトとして、第２カソード電極９１ｂが連結さ
れている。
Ｐ形活性ウエル５１の一部上に電極コンタクトとして第
１カソード電極９１ａが連結されており、高濃度のＮ形
フローティング・エミッタ領域６１の狭い幅（Ｗ）によ
り露出された低濃度のＰ形活性ウエル４１の一部上に電
極コンタクトとして、第２カソード電極９１ｂが連結さ
れている。
【００３９】また、高濃度のＰ形基板１１の下部には、
電極であるアノード１０１が形成されている。
電極であるアノード１０１が形成されている。
【００４０】図２は、図１のＡ−Ａ線に沿う断面図であ
り、カソード電極が形成されている状態を示している。
この図２に示すように、第２カソード電極９１ｂが低濃
度のＰ形活性ウエル４１の一部上に形成されており、第
１カソード電極９１ａはメイン・エミッタ領域７１およ
び高濃度のＰ形活性ウエル５１上に形成されている。
り、カソード電極が形成されている状態を示している。
この図２に示すように、第２カソード電極９１ｂが低濃
度のＰ形活性ウエル４１の一部上に形成されており、第
１カソード電極９１ａはメイン・エミッタ領域７１およ
び高濃度のＰ形活性ウエル５１上に形成されている。
【００４１】図１のエミッタ・スイッチ・サイリスタの
動作状態を図３および図４に示すように、第１カソード
電極９１ａ，第２カソード電極９１ｂに対してアノード
１０１に正のバイアスを印加し、ターン・オン・ゲート
８１ａ，８１ｂにしきい電圧以上の正のバイアスを印加
することにより、ターン・オン・ゲート８１ａ，８１ｂ
の下端の低濃度のＰ形活性ウエル４１、高濃度のＰ形活
性ウエル５１の内部に逆転層が形成され、従来と類似し
た動作でエミッタ・スイッチ・サイリスタがターン・オ
ンする。
動作状態を図３および図４に示すように、第１カソード
電極９１ａ，第２カソード電極９１ｂに対してアノード
１０１に正のバイアスを印加し、ターン・オン・ゲート
８１ａ，８１ｂにしきい電圧以上の正のバイアスを印加
することにより、ターン・オン・ゲート８１ａ，８１ｂ
の下端の低濃度のＰ形活性ウエル４１、高濃度のＰ形活
性ウエル５１の内部に逆転層が形成され、従来と類似し
た動作でエミッタ・スイッチ・サイリスタがターン・オ
ンする。
【００４２】これにより、Ｎ形フローティング・エミッ
タ６１、低濃度のＰ形活性ウエル４１およびＮ形エピタ
キシャル層３１のトランジスタ構造がエミッタ・スイッ
チ・サイリスタのターン・オン・トリガすることにな
る。
タ６１、低濃度のＰ形活性ウエル４１およびＮ形エピタ
キシャル層３１のトランジスタ構造がエミッタ・スイッ
チ・サイリスタのターン・オン・トリガすることにな
る。
【００４３】このトリガを行ってアノード１０１とカソ
ード９１との間にバイアスを増加させると、電流レベル
が増加し、低濃度のＰ形活性ウエル４１の内部に流れる
正孔電流が増加し、内部経路による電圧降下により、正
孔電流の一部はＮ形フローティング・エミッタ領域６１
の内部を通じてメイン・エミッタ領域に流れるようにな
り、残りの大部分の正孔電流は距離が近い第２カソード
９１ｂを通じて流れるようになる。
ード９１との間にバイアスを増加させると、電流レベル
が増加し、低濃度のＰ形活性ウエル４１の内部に流れる
正孔電流が増加し、内部経路による電圧降下により、正
孔電流の一部はＮ形フローティング・エミッタ領域６１
の内部を通じてメイン・エミッタ領域に流れるようにな
り、残りの大部分の正孔電流は距離が近い第２カソード
９１ｂを通じて流れるようになる。
【００４４】
【発明の効果】以上のように、本発明によれば、第１導
電形の半導体基板上の第２導電形領域内に第１導電形ウ
エルを形成し、この第１導電形ウエル内に分離されて上
部のゲート構造に連結し得る第２導電形ウエルを形成
し、エミッタ・スイッチ・サイリスタのターン・オン時
に第１導電形ウエル内に流れる正孔電流の大部分を第２
導電形ウエルからカソードに流れるようにしたので、メ
イン・エミッタの下端に流れる正孔電流を効果的に制限
することができ、したがって、寄生サイリスタで発生す
るラッチ・アップ現象を防止し、メイン・サイリスタの
ラッチ電流を高める効果がある。
電形の半導体基板上の第２導電形領域内に第１導電形ウ
エルを形成し、この第１導電形ウエル内に分離されて上
部のゲート構造に連結し得る第２導電形ウエルを形成
し、エミッタ・スイッチ・サイリスタのターン・オン時
に第１導電形ウエル内に流れる正孔電流の大部分を第２
導電形ウエルからカソードに流れるようにしたので、メ
イン・エミッタの下端に流れる正孔電流を効果的に制限
することができ、したがって、寄生サイリスタで発生す
るラッチ・アップ現象を防止し、メイン・サイリスタの
ラッチ電流を高める効果がある。
【図１】本発明のエミッタ・スイッチ・サイリスタの一
実施の形態のＸ軸、Ｙ軸、Ｚ軸を断面して示す斜視図。
実施の形態のＸ軸、Ｙ軸、Ｚ軸を断面して示す斜視図。
【図２】図１のＡ−Ａ線に沿って切断して示す断面図。
【図３】図１のエミッタ・スイッチ・サイリスタの一実
施の形態の動作を説明するための断面図。
施の形態の動作を説明するための断面図。
【図４】図３の平面図。
【図５】従来のエミッタ・スイッチ・サイリスタの構成
を示す断面図。
を示す断面図。
【図６】図１のエミッタ・スイッチ・サイリスタの動作
を説明するための断面図。
を説明するための断面図。
【図７】図１のエミッタ・スイッチ・サイリスタの動作
を説明するための断面図。
を説明するための断面図。
【図８】図１のエミッタ・スイッチ・サイリスタの動作
を説明するための断面図。
を説明するための断面図。
【図９】図１のエミッタ・スイッチ・サイリスタの動作
特性図。
特性図。
１１ 高濃度のＰ形基板 ３１ Ｎ形エピタキシャル層 ４１ 低濃度のＰ形活性ウエル ５１ 高濃度のＰ形活性ウエル ６１ 高濃度のＮ形フローティング・エミッタ領域 ７１ メイン・エミッタ領域 ８１ａ，８１ｂ ターン・オン・ゲート ９１ａ 第１カソード電極 ９１ｂ 第２カソード電極 １０１ アノード
Claims (10)
- 【請求項１】 第１導電形の半導体基板と、 前記半導体基板上に形成されている第２導電形領域と、 前記第２導電形領域内に形成される第１導電形ウエル
と、 前記第１導電形ウエル内に分離形成され、上部のゲート
構造によりそれぞれ連結され得る多数の第２導電形ウエ
ルと、を含み、 前記第１導電形ウエルは相互分離されている多数の電極
コンタクトを有していることを特徴とするエミッタ・ス
イッチ・サイリスタ。 - 【請求項２】 請求項１記載のエミッタ・スイッチ・サ
イリスタにおいて、 前記第１導電形ウエルの深さは、３〜１０μｍの範囲で
形成されることを特徴とするエミッタ・スイッチ・サイ
リスタ。 - 【請求項３】 請求項１記載のエミッタ・スイッチ・サ
イリスタにおいて、 前記第１導電形ウエルは、濃度分布が一定しないことを
特徴するエミッタ・スイッチ・サイリスタ。 - 【請求項４】 請求項１記載のエミッタ・スイッチ・サ
イリスタにおいて、 前記第２導電形領域は、濃度分布が一定しないことを特
徴とするエミッタ・スイッチ・サイリスタ。 - 【請求項５】 請求項１記載のエミッタ・スイッチ・サ
イリスタにおいて、 前記半導体基板の下部はアノード電極を含むことを特徴
とするエミッタ・スイッチ・サイリスタ。 - 【請求項６】 請求項３記載のエミッタ・スイッチ・サ
イリスタにおいて、 前記第１導電形ウエルは、低濃度領域と高濃度領域とを
含み、前記低能度領域と前記高濃度領域には、それぞれ
前記第２導電形ウエルが一つ以上ずつ形成されているこ
とを特徴とするエミッタ・スイッチ・サイリスタ。 - 【請求項７】 請求項４記載のエミッタ・スイッチ・サ
イリスタにおいて、 前記第２導電形領域の下部は、高濃度であり、上部は低
濃度であることを特徴とするエミッタ・スイッチ・サイ
リスタ。 - 【請求項８】 請求項６記載のエミッタ・スイッチ・サ
イリスタにおいて、 前記電極コンタクトのうち一つは前記低濃度領域に存在
することを特徴とするエミッタ・スイッチ・サイリス
タ。 - 【請求項９】 請求項６記載のエミッタ・スイッチ・サ
イリスタにおいて、 前記高濃度領域は、前記低濃度領域より深いことを特徴
とするエミッタ・スイッチ・サイリスタ。 - 【請求項１０】 請求項８記載のエミッタ・スイッチ・
サイリスタにおいて、 前記電極コンタクトのうちの他の一つは、高濃度領域お
よび前記高濃度領域に形成されている前記第２導電形ウ
エルにともに存在することを特徴とするエミッタ・スイ
ッチ・サイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-37098 | 1995-10-25 | ||
| KR1019950037098A KR0163928B1 (ko) | 1995-10-25 | 1995-10-25 | 이미터 스위치 사이리스터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129863A true JPH09129863A (ja) | 1997-05-16 |
Family
ID=19431290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8094477A Pending JPH09129863A (ja) | 1995-10-25 | 1996-04-16 | エミッタ・スイッチ・サイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5844258A (ja) |
| JP (1) | JPH09129863A (ja) |
| KR (1) | KR0163928B1 (ja) |
| DE (1) | DE19624309A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6432726B2 (en) * | 1997-03-31 | 2002-08-13 | Artisan Components, Inc. | Method and apparatus for reducing process-induced charge buildup |
| KR19990027859A (ko) * | 1997-09-30 | 1999-04-15 | 윤종용 | 에미터 스위치 사이리스터 |
| KR100486350B1 (ko) * | 1997-10-22 | 2006-04-28 | 페어차일드코리아반도체 주식회사 | 에미터스위치사이리스터및이의제조방법 |
| KR100463029B1 (ko) * | 2002-03-25 | 2004-12-23 | 재단법인서울대학교산학협력재단 | 수평형 사이리스터 |
| US7521310B1 (en) * | 2005-10-29 | 2009-04-21 | National Semiconductor Corporation | Vertical thyristor in complementary SiGe bipolar process |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296725A (en) * | 1992-06-10 | 1994-03-22 | North Carolina State University At Raleigh | Integrated multicelled semiconductor switching device for high current applications |
| JP2918399B2 (ja) * | 1992-08-05 | 1999-07-12 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1995
- 1995-10-25 KR KR1019950037098A patent/KR0163928B1/ko not_active IP Right Cessation
-
1996
- 1996-04-16 JP JP8094477A patent/JPH09129863A/ja active Pending
- 1996-06-18 DE DE19624309A patent/DE19624309A1/de not_active Withdrawn
- 1996-06-20 US US08/668,254 patent/US5844258A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5844258A (en) | 1998-12-01 |
| DE19624309A1 (de) | 1997-04-30 |
| KR0163928B1 (ko) | 1998-12-01 |
| KR970024277A (ko) | 1997-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071023 |