JPH10321859A - 寄生サイリスターラッチアップを防止するために不連続のエミッター領域を含む電力半導体装置 - Google Patents
寄生サイリスターラッチアップを防止するために不連続のエミッター領域を含む電力半導体装置Info
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- JPH10321859A JPH10321859A JP10124477A JP12447798A JPH10321859A JP H10321859 A JPH10321859 A JP H10321859A JP 10124477 A JP10124477 A JP 10124477A JP 12447798 A JP12447798 A JP 12447798A JP H10321859 A JPH10321859 A JP H10321859A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 寄生サイリスターラッチアップを防止するた
めに不連続のエミッター領域を含む電力半導体装置を提
供する。 【解決手段】 電力半導体素子は、不連続のエミッター
領域を含めている。上記エミッター領域は第２の導電型
のコレクター領域と第１の導電型のバッファー領域を有
する。前記第１の導電型バッファー領域は、第１の導電
型のドリフト領域及びコレクター領域と第１のＰ−Ｎ接
合を形成する。第２の導電型のベース領域がドリフト領
域に提供され、前記ドリフト領域と第２のＰ−Ｎ接合を
形成していて、第２の導電型のベースコンタクト領域が
第２の導電型のベース領域に提供される。前記ベースコ
ンタクト領域は、インバージョンレイアチャンネルを形
成して、絶縁されたゲート電極がターンオン、ターンオ
フを制御する。
めに不連続のエミッター領域を含む電力半導体装置を提
供する。 【解決手段】 電力半導体素子は、不連続のエミッター
領域を含めている。上記エミッター領域は第２の導電型
のコレクター領域と第１の導電型のバッファー領域を有
する。前記第１の導電型バッファー領域は、第１の導電
型のドリフト領域及びコレクター領域と第１のＰ−Ｎ接
合を形成する。第２の導電型のベース領域がドリフト領
域に提供され、前記ドリフト領域と第２のＰ−Ｎ接合を
形成していて、第２の導電型のベースコンタクト領域が
第２の導電型のベース領域に提供される。前記ベースコ
ンタクト領域は、インバージョンレイアチャンネルを形
成して、絶縁されたゲート電極がターンオン、ターンオ
フを制御する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びそれ
の製造方法に関するものであり、より具体的には電力半
導体素子及びそれの製造方法に関するものである。
の製造方法に関するものであり、より具体的には電力半
導体素子及びそれの製造方法に関するものである。
【０００２】
【従来の技術】例えば、モタードライブ回路（ｍｏｔｏ
ｒ ｄｒｉｖｅ ｃｉｒｃｕｉｔ）、装備制御器（ａｐ
ｐｌｉａｎｃｅ ｃｏｎｔｒｏｌ）、光安定抵抗（ｌｉ
ｇｈｔｉｎｇ ｂａｌｌａｓｔ）等に利用される光電力
応用素子のための半導体スイッチング技術の発達はバイ
ポーラ接合トランジスターと共に始められた。技術が高
度化されることにより、バイポーラ素子は、６００Ｖの
ブロッキング電圧（ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇ
ｅ）を持ちながら、４０−５０Ａ／ｃｍ2範囲内の大き
な電流密度を処理することができるようになった。
ｒ ｄｒｉｖｅ ｃｉｒｃｕｉｔ）、装備制御器（ａｐ
ｐｌｉａｎｃｅ ｃｏｎｔｒｏｌ）、光安定抵抗（ｌｉ
ｇｈｔｉｎｇ ｂａｌｌａｓｔ）等に利用される光電力
応用素子のための半導体スイッチング技術の発達はバイ
ポーラ接合トランジスターと共に始められた。技術が高
度化されることにより、バイポーラ素子は、６００Ｖの
ブロッキング電圧（ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇ
ｅ）を持ちながら、４０−５０Ａ／ｃｍ2範囲内の大き
な電流密度を処理することができるようになった。
【０００３】バイポーラトランジスターにより達成され
た顕著な出力性制御（ｐｏｗｅｒｒａｔｉｎｇ）にもか
かわらず、全ての高電力応用素子に対しては、バイポー
ラトランジスターの適用性については多くの根本的な欠
陥がある。まず、バイポーラトランジスターは電流制御
素子である。例えば、典型的にコレクター電流の１／５
−１／１０の大きさとして、素子を活性モードに維持さ
せるためにベースに大きな制御電流が要求され、より早
いターンオフのためにはより大きなベース電流が要求さ
れる。
た顕著な出力性制御（ｐｏｗｅｒｒａｔｉｎｇ）にもか
かわらず、全ての高電力応用素子に対しては、バイポー
ラトランジスターの適用性については多くの根本的な欠
陥がある。まず、バイポーラトランジスターは電流制御
素子である。例えば、典型的にコレクター電流の１／５
−１／１０の大きさとして、素子を活性モードに維持さ
せるためにベースに大きな制御電流が要求され、より早
いターンオフのためにはより大きなベース電流が要求さ
れる。
【０００４】この特性はベースドライブ回路（ｂａｓｅ
ｄｒｉｖｅ ｃｉｒｃｕｉｔ）をより複雑にし、又、
費用をより高くする。例えば、主に誘導電力回路応用素
子で要求される高電流と高電圧が同時にバイポーラトラ
ンジスターに印加される場合、バイポーラトランジスタ
ーはブレークダウンによる損傷を受けやすい。その上、
高温下では単一素子に電流が分配されるようになり、エ
ミッター安定抵抗スキーム（ｅｍｉｔｔｅｒ ｂａｌｌ
ａｓｔｉｎｇ ｓｈｃｅｍｅ）を必要とするので、素子
を並列に連結することは難しくなる。
ｄｒｉｖｅ ｃｉｒｃｕｉｔ）をより複雑にし、又、
費用をより高くする。例えば、主に誘導電力回路応用素
子で要求される高電流と高電圧が同時にバイポーラトラ
ンジスターに印加される場合、バイポーラトランジスタ
ーはブレークダウンによる損傷を受けやすい。その上、
高温下では単一素子に電流が分配されるようになり、エ
ミッター安定抵抗スキーム（ｅｍｉｔｔｅｒ ｂａｌｌ
ａｓｔｉｎｇ ｓｈｃｅｍｅ）を必要とするので、素子
を並列に連結することは難しくなる。
【０００５】このベースドライブ問題を解決するために
電力ＭＯＳＦＥＴが発達するようになった。電力ＭＯＳ
ＦＥＴでは、ゲート電力バイアスはターンオン及びター
ンオフの制御のために印加される。適当なバイアス条件
で、ＭＯＳＦＥＴのソースとドレーンの間にチャンネル
が形成される時、ターンオンするようになる。典型的に
ゲート電極は二酸化ケイ素（ｄｉｏｘｉｄｅ）絶縁膜に
より活性領域から隔離される。
電力ＭＯＳＦＥＴが発達するようになった。電力ＭＯＳ
ＦＥＴでは、ゲート電力バイアスはターンオン及びター
ンオフの制御のために印加される。適当なバイアス条件
で、ＭＯＳＦＥＴのソースとドレーンの間にチャンネル
が形成される時、ターンオンするようになる。典型的に
ゲート電極は二酸化ケイ素（ｄｉｏｘｉｄｅ）絶縁膜に
より活性領域から隔離される。
【０００６】ゲートが絶縁されているので、オン状態や
オフ状態で、たとえゲートにはあるとしても、非常に少
ない電流だけが要求される。ゲートは素子の活性領域と
キャパシターを形成するので、スイッチング動作の間、
ゲート電流は、また、少なく維持されなければならな
い。これにより、但し充電と放電電流、即ち、変位電流
だけが要求される。
オフ状態で、たとえゲートにはあるとしても、非常に少
ない電流だけが要求される。ゲートは素子の活性領域と
キャパシターを形成するので、スイッチング動作の間、
ゲート電流は、また、少なく維持されなければならな
い。これにより、但し充電と放電電流、即ち、変位電流
だけが要求される。
【０００７】ゲート絶縁膜があるので、発生するゲート
の高インピーダンスは電力ＭＯＳＦＥＴの主要な特徴で
ある。それに、ゲートには最少限の電流が要求されるの
で、ゲートドライブ回路及び素子は容易に単一チップ上
に構成することができる。バイポーラ技術と比較する場
合、単純ゲート制御は費用減少及び信頼図の向上を提供
する。
の高インピーダンスは電力ＭＯＳＦＥＴの主要な特徴で
ある。それに、ゲートには最少限の電流が要求されるの
で、ゲートドライブ回路及び素子は容易に単一チップ上
に構成することができる。バイポーラ技術と比較する場
合、単純ゲート制御は費用減少及び信頼図の向上を提供
する。
【０００８】少数キャリアの不在から生じるＭＯＳＦＥ
Ｔの活性領域からの高いオン抵抗によりこれらの利点は
オフセット（ｏｆｆｓｅｔ）、すなわち互いに相反する
ことになる。結果的に、バイポーラトランジスターの４
０−５０Ａ／ｃｍ2に比較すれば、この素子の動作順方
向電流密度は、６００Ｖ素子に対して典型的に１０Ａ／
ｃｍ2という相対的に低い値に制限される。
Ｔの活性領域からの高いオン抵抗によりこれらの利点は
オフセット（ｏｆｆｓｅｔ）、すなわち互いに相反する
ことになる。結果的に、バイポーラトランジスターの４
０−５０Ａ／ｃｍ2に比較すれば、この素子の動作順方
向電流密度は、６００Ｖ素子に対して典型的に１０Ａ／
ｃｍ2という相対的に低い値に制限される。
【０００９】バイポーラトランジスターとＭＯＳＦＥＴ
素子の特性を基本にして、バイポーラトランジスターの
電流動作とＭＯＳ制御電流の結合に具現されるハイブリ
ッド素子は、各々のバイポーラあるいはＭＯＳＦＥＴの
みから得られる技術を越える重要な利点を提供するため
に開発され、発展された。
素子の特性を基本にして、バイポーラトランジスターの
電流動作とＭＯＳ制御電流の結合に具現されるハイブリ
ッド素子は、各々のバイポーラあるいはＭＯＳＦＥＴの
みから得られる技術を越える重要な利点を提供するため
に開発され、発展された。
【００１０】このようなハイブリッド素子のカテゴリー
には、多様なＭＯＳゲーティドサイリスター（ＭＯＳ−
ｇａｔｅｄ ｔｈｙｒｉｓｔｏｒｓ）、ＩＧＢＴ（Ｉｎ
ｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎ
ｓｉｓｔｅｒ）、主に二つの文字ＣＯＭＦＥＴ（Ｃｏｎ
ｄｕｃｔｉｖｉｔｙ−Ｍｏｄｕｌａｔｅｄ ＦＥＴ）と
ＢＩＦＥＴ（Ｂｉｐｏｌａｒ−ｍｏｄｅ ＭＯＳＦＥ
Ｔ）として引用される素子が含まれる。
には、多様なＭＯＳゲーティドサイリスター（ＭＯＳ−
ｇａｔｅｄ ｔｈｙｒｉｓｔｏｒｓ）、ＩＧＢＴ（Ｉｎ
ｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎ
ｓｉｓｔｅｒ）、主に二つの文字ＣＯＭＦＥＴ（Ｃｏｎ
ｄｕｃｔｉｖｉｔｙ−Ｍｏｄｕｌａｔｅｄ ＦＥＴ）と
ＢＩＦＥＴ（Ｂｉｐｏｌａｒ−ｍｏｄｅ ＭＯＳＦＥ
Ｔ）として引用される素子が含まれる。
【００１１】絶縁されたゲートバイポーラトランジスタ
ーの例は、アメリカー特許(U.S. Patent Nos. 5,160,98
5 and 5,170,239 and in U.S. Patent Nos. 5,273,917
to Sakuai; 5,331,184 to Kuwahara; 5,360,984 to Kir
ihata; 5,396,087 and 5,412,228 to B.J Baliga; 5,48
5,022 to Matsuda; 5,485,023 to sumida; 5,488,236 t
o Baliga et al.; and 5,508,534 to Nakamura et al.)
によく記述されている。
ーの例は、アメリカー特許(U.S. Patent Nos. 5,160,98
5 and 5,170,239 and in U.S. Patent Nos. 5,273,917
to Sakuai; 5,331,184 to Kuwahara; 5,360,984 to Kir
ihata; 5,396,087 and 5,412,228 to B.J Baliga; 5,48
5,022 to Matsuda; 5,485,023 to sumida; 5,488,236 t
o Baliga et al.; and 5,508,534 to Nakamura et al.)
によく記述されている。
【００１２】特に、Ｋｉｒｉｈａｔａのアメリカ特許
（U.S. Patent No. 5,360,984)では、誘導電力回路応用
素子で一般的な寄生逆電圧サージをバイパス（ｂｙｐａ
ｓｓ）するためのフリーフィリング／フライバックダイ
オード（ｆｒｅｅｗｈｅｅｌｉｎｇ／ｆｌｙｂａｃｋ
ｄｉｏｄｅ）とＩＧＢＴを含む半導体基板を技術してい
る。しかし、Ｋｉｒｉｈａｔａにより発表された否並列
的に連結されたフリーフィリングダイオードはＩＧＢＴ
により占有される面積が増加し、フリーフィリングダイ
オードとＩＧＢＴ間に相互連結される配線により不必要
なストレイインダクタンス（ｓｔｒａｙ ｉｎｄｕｃｔ
ａｎｃｅ）を発生させてしまうことになる。それに、Ｋ
ｉｒｉｈａｔａのＩＧＢＴは持続的な寄生サイリスター
ラッチアップに影響されるおそれがある。
（U.S. Patent No. 5,360,984)では、誘導電力回路応用
素子で一般的な寄生逆電圧サージをバイパス（ｂｙｐａ
ｓｓ）するためのフリーフィリング／フライバックダイ
オード（ｆｒｅｅｗｈｅｅｌｉｎｇ／ｆｌｙｂａｃｋ
ｄｉｏｄｅ）とＩＧＢＴを含む半導体基板を技術してい
る。しかし、Ｋｉｒｉｈａｔａにより発表された否並列
的に連結されたフリーフィリングダイオードはＩＧＢＴ
により占有される面積が増加し、フリーフィリングダイ
オードとＩＧＢＴ間に相互連結される配線により不必要
なストレイインダクタンス（ｓｔｒａｙ ｉｎｄｕｃｔ
ａｎｃｅ）を発生させてしまうことになる。それに、Ｋ
ｉｒｉｈａｔａのＩＧＢＴは持続的な寄生サイリスター
ラッチアップに影響されるおそれがある。
【００１３】この分野における通常的の知識を持った人
々が理解することができるように、寄生サイリスターラ
ッチアップ現象とは、ＩＧＢＴが扱うことができるゲー
トが制御しうる順方向電流の量を制限する重要な要因と
して作用する。
々が理解することができるように、寄生サイリスターラ
ッチアップ現象とは、ＩＧＢＴが扱うことができるゲー
トが制御しうる順方向電流の量を制限する重要な要因と
して作用する。
【００１４】ここで、図１には従来のｎ−チャンネルＩ
ＧＢＴセルの概略的レイアウトを示す。また、図２は線
２−２’に沿って切り欠いた図１に図示されたＩＧＢＴ
の断面図である。
ＧＢＴセルの概略的レイアウトを示す。また、図２は線
２−２’に沿って切り欠いた図１に図示されたＩＧＢＴ
の断面図である。
【００１５】図１ないし図２を参照すると、Ｎ+型バッ
ファー層１２はＰ+型半導体基板の主要面に形成され
る。Ｎー型エピタキシ層１４がＮ+型バッファー層１２の
表面上に形成され、Ｎー型エピタキシ層１４とＮ+型バッ
ファー層１２が非整流接合を形成する。Ｐ型不純物エピ
タキシ層１４からの選択的拡散によりＮー型エピタキシ
層１４表面内にＰ型ウェルあるいはベース領域が部分的
に形成される。
ファー層１２はＰ+型半導体基板の主要面に形成され
る。Ｎー型エピタキシ層１４がＮ+型バッファー層１２の
表面上に形成され、Ｎー型エピタキシ層１４とＮ+型バッ
ファー層１２が非整流接合を形成する。Ｐ型不純物エピ
タキシ層１４からの選択的拡散によりＮー型エピタキシ
層１４表面内にＰ型ウェルあるいはベース領域が部分的
に形成される。
【００１６】図示されたように、相対的に高不純物濃度
を持つＰ型ウェル領域１８，要するにコンタク領域と相
対的に低不純物濃度を持つ薄いＰ型ウェル領域１６によ
りＰ型ウェル領域が形成される。深いＰ型ウェル領域１
８は、薄いＰ型ウェル領域１６の中心部位に形成され
る。Ｎ型不純物イオンを選択的に拡散させるにより、Ｎ
+型エミッター領域２０をＰ型ウェル領域の表面に形成
することができる。
を持つＰ型ウェル領域１８，要するにコンタク領域と相
対的に低不純物濃度を持つ薄いＰ型ウェル領域１６によ
りＰ型ウェル領域が形成される。深いＰ型ウェル領域１
８は、薄いＰ型ウェル領域１６の中心部位に形成され
る。Ｎ型不純物イオンを選択的に拡散させるにより、Ｎ
+型エミッター領域２０をＰ型ウェル領域の表面に形成
することができる。
【００１７】ゲート絶縁膜２２がＰ型ウェル領域の表面
上に形成される。ゲート電極２４がゲート絶縁膜２２上
に形成される。そして、導線性エミッター電極２７がＮ
+型エミッター領域２０及びＰ型ウェル領域と電気的に
接続するようにして形成される。Ｐ+型コレクター層１
０上に導電性コレクター電極（図示せず）が形成され
る。ＩＧＢＴ素子において、ゲート絶縁膜２２及びゲー
ト電極２４は、Ｎ+型エミッター領域２０（すなわち、
チャンネル領域）とＮー型エピタキシ層１４の間に延び
たＰ型ウェル領域の反対部分に伸張するＭＯＳ絶縁ゲー
ト電極を形成する。
上に形成される。ゲート電極２４がゲート絶縁膜２２上
に形成される。そして、導線性エミッター電極２７がＮ
+型エミッター領域２０及びＰ型ウェル領域と電気的に
接続するようにして形成される。Ｐ+型コレクター層１
０上に導電性コレクター電極（図示せず）が形成され
る。ＩＧＢＴ素子において、ゲート絶縁膜２２及びゲー
ト電極２４は、Ｎ+型エミッター領域２０（すなわち、
チャンネル領域）とＮー型エピタキシ層１４の間に延び
たＰ型ウェル領域の反対部分に伸張するＭＯＳ絶縁ゲー
ト電極を形成する。
【００１８】この分野に通常的な知識を持った人々が理
解することができるように、チャンネル領域で低抵抗の
インバージョンレイア（ｉｎｖｅｒｓｉｏｎ ｌａｙｅ
ｒ）を形成するためにゲート電極２４にポジティブ電圧
が印加される。順方向にオン状態の間、インバージョン
レイアチャンネルは、電子がエミッター領域２０からエ
ピタキシ層１４に移動する高導電性経路を提供する。図
２で図示されたＩeは電子電流の流れ方向を示す。
解することができるように、チャンネル領域で低抵抗の
インバージョンレイア（ｉｎｖｅｒｓｉｏｎ ｌａｙｅ
ｒ）を形成するためにゲート電極２４にポジティブ電圧
が印加される。順方向にオン状態の間、インバージョン
レイアチャンネルは、電子がエミッター領域２０からエ
ピタキシ層１４に移動する高導電性経路を提供する。図
２で図示されたＩeは電子電流の流れ方向を示す。
【００１９】順方向オン状態動作の間、陽の電荷を有す
るホールは、少数キャリアとして、Ｐ+型コレクター層
１０からＮー型エピタキシ層１４に注入される。これら
ホールの一部はエピタキシ層１４に入り、チャンネル領
域を通過する電子と再結合する。しかし、余剰のホール
は、ホール電流Ｉhとして、Ｐ型ウェル領域に集まるよ
うになる。このように、ＩＧＢＴは基本的に一般的なバ
イポーラ接合トランジスターと同様に動作する。しか
し、Ｎー型エピタキシ層１４（すなわち、フロティング
ベース領域）の導電性は導電性変調効果（ｃｏｎｄｕｃ
ｔｉｖｉｔｙ ｍｏｄｕｌａｔｉｏｎ ｅｆｆｅｃｔ）
により増加される。このようになって、一般的な電力Ｍ
ＯＳ素子より大きな電流伝達能力と小さいオン状態電圧
降下を持つのである。
るホールは、少数キャリアとして、Ｐ+型コレクター層
１０からＮー型エピタキシ層１４に注入される。これら
ホールの一部はエピタキシ層１４に入り、チャンネル領
域を通過する電子と再結合する。しかし、余剰のホール
は、ホール電流Ｉhとして、Ｐ型ウェル領域に集まるよ
うになる。このように、ＩＧＢＴは基本的に一般的なバ
イポーラ接合トランジスターと同様に動作する。しか
し、Ｎー型エピタキシ層１４（すなわち、フロティング
ベース領域）の導電性は導電性変調効果（ｃｏｎｄｕｃ
ｔｉｖｉｔｙ ｍｏｄｕｌａｔｉｏｎ ｅｆｆｅｃｔ）
により増加される。このようになって、一般的な電力Ｍ
ＯＳ素子より大きな電流伝達能力と小さいオン状態電圧
降下を持つのである。
【００２０】不幸にも、ＩＧＢＴ素子はそれ自体に典型
的に寄生サイリスター構造を含む。このサイリスター構
造は、回生（再生）的に密接に連結された２つのバイポ
ーラ接合トランジスターにより形成される。ここで、例
えば、ＮＰＮバイポーラ接合トランジスターはＮー型エ
ピタキシ層１４及びＰ型ウェル領域とＮ+型エミッター
領域２０によりコンタクトされ、ＰＮＰバイポーラ接合
トランジスターはＰ+型コレクター層１０及びＮ+型エピ
タキシ層１４とＰ型ウェル領域により形成される。
的に寄生サイリスター構造を含む。このサイリスター構
造は、回生（再生）的に密接に連結された２つのバイポ
ーラ接合トランジスターにより形成される。ここで、例
えば、ＮＰＮバイポーラ接合トランジスターはＮー型エ
ピタキシ層１４及びＰ型ウェル領域とＮ+型エミッター
領域２０によりコンタクトされ、ＰＮＰバイポーラ接合
トランジスターはＰ+型コレクター層１０及びＮ+型エピ
タキシ層１４とＰ型ウェル領域により形成される。
【００２１】この分野に通常的な知識を持った人々が理
解することができるように、ＩＧＢＴ素子で順方向オン
状態電流が過度に多くなると、これら密接に連結された
２つのバイポーラ接合トランジスターはラッチアップを
起こしたり、持続的に寄生電導を発生させるようにな
る。この持続的な寄生サイリスター電導は単純にゲート
電極２４に印加されるあるオン状態ゲートバイアスを制
御することでは、防止することができない。
解することができるように、ＩＧＢＴ素子で順方向オン
状態電流が過度に多くなると、これら密接に連結された
２つのバイポーラ接合トランジスターはラッチアップを
起こしたり、持続的に寄生電導を発生させるようにな
る。この持続的な寄生サイリスター電導は単純にゲート
電極２４に印加されるあるオン状態ゲートバイアスを制
御することでは、防止することができない。
【００２２】Ｐ型ウェル領域１６とＮ型ソース領域２０
の間のＰ−Ｎ接合領域が順バイアスになる場合には、持
続的な寄生動作が発生することもある。また、Ｎ+型エ
ミッター領域２０の下で水平方向に流れる電流の量が特
定レベルを越えたり、このホール電流の量がＮＰＮバイ
ポーラ接合トランジスターがオン状態になるＰ−Ｎ接合
が順バイアスされる量くらいまで、十分なレベルにＮ型
エミッター領域電圧が増加すると、このような順バイア
スが生じてしまうことになる。
の間のＰ−Ｎ接合領域が順バイアスになる場合には、持
続的な寄生動作が発生することもある。また、Ｎ+型エ
ミッター領域２０の下で水平方向に流れる電流の量が特
定レベルを越えたり、このホール電流の量がＮＰＮバイ
ポーラ接合トランジスターがオン状態になるＰ−Ｎ接合
が順バイアスされる量くらいまで、十分なレベルにＮ型
エミッター領域電圧が増加すると、このような順バイア
スが生じてしまうことになる。
【００２３】持続的な回生順方向電流（ｒｅｇｅｎｅｒ
ａｔｉｖｅ ｆｏｒｗａｒｄ ｃｕｒｒｅｎｔ）がＩＧ
ＢＴ素子を通じて形成される場合、ＮＰＮバイポーラ接
合トランジスターのターンオンはＰＮＰバイポーラ接合
トランジスターのターンオンを誘発させる。回生順方向
電流が過度に多くなる場合には、ＩＧＢＴ素子の寿命と
性能は深刻に悪化することになる。
ａｔｉｖｅ ｆｏｒｗａｒｄ ｃｕｒｒｅｎｔ）がＩＧ
ＢＴ素子を通じて形成される場合、ＮＰＮバイポーラ接
合トランジスターのターンオンはＰＮＰバイポーラ接合
トランジスターのターンオンを誘発させる。回生順方向
電流が過度に多くなる場合には、ＩＧＢＴ素子の寿命と
性能は深刻に悪化することになる。
【００２４】ＩＧＢＴ素子について、寄生サイリスター
ラッチアップにあまり影響されないようにすべく、多く
の試みが行われてきている。このような試みの一つとし
ては、高濃度にドーピングされた中心Ｐ+型ウェル領域
１８（コンタクト領域）を使用して、Ｎ型ソース領域２
０の下にある全体的な水平的な直列抵抗を低いレベルに
維持させるものである。直列抵抗が十分に小さくなる場
合には、Ｐ型ウェル領域とＮ型ソース領域２０の間のＰ
−Ｎ接合が順方向動作の間、順方向バイアスを加えるこ
とはできない。
ラッチアップにあまり影響されないようにすべく、多く
の試みが行われてきている。このような試みの一つとし
ては、高濃度にドーピングされた中心Ｐ+型ウェル領域
１８（コンタクト領域）を使用して、Ｎ型ソース領域２
０の下にある全体的な水平的な直列抵抗を低いレベルに
維持させるものである。直列抵抗が十分に小さくなる場
合には、Ｐ型ウェル領域とＮ型ソース領域２０の間のＰ
−Ｎ接合が順方向動作の間、順方向バイアスを加えるこ
とはできない。
【００２５】図２で高濃度ドーピングされたＰ型コンタ
クト領域１８を形成するため、Ｐ型ウェル領域は深く形
成され、（高いブレークダウン電圧素子のために）Ｐ+
型ウェル１８も深く形成されなければならない。しか
し、Ｐ+型ウェル領域１８が典型的に表面からのＰ型不
純物の拡散により形成されるので、Ｐ型ウェル領域の深
さが増加するにつれて、Ｐ型不純物濃度が減少する。
クト領域１８を形成するため、Ｐ型ウェル領域は深く形
成され、（高いブレークダウン電圧素子のために）Ｐ+
型ウェル１８も深く形成されなければならない。しか
し、Ｐ+型ウェル領域１８が典型的に表面からのＰ型不
純物の拡散により形成されるので、Ｐ型ウェル領域の深
さが増加するにつれて、Ｐ型不純物濃度が減少する。
【００２６】これで、Ｎ型ソース領域２０の下のＰ型ウ
ェル領域の抵抗は十分に減少されない。さらには、Ｐ型
ウェル１６のＰ型不純物濃度は、Ｐ型チャンネルのＰ型
ドーパント濃度を増加させることにもなり、そのような
増加は受け入れられるレベル以上にＭＯＳ制御トランジ
スターのスレショルド電圧を増加させてしまう。
ェル領域の抵抗は十分に減少されない。さらには、Ｐ型
ウェル１６のＰ型不純物濃度は、Ｐ型チャンネルのＰ型
ドーパント濃度を増加させることにもなり、そのような
増加は受け入れられるレベル以上にＭＯＳ制御トランジ
スターのスレショルド電圧を増加させてしまう。
【００２７】これで、このようなＩＧＢＴ素子を形成す
る努力にも関わらず、持続的な寄生サイリスターラッチ
アップを減少させる高集積電力半導体素子の形成方法が
引き続き必要とされてきた。
る努力にも関わらず、持続的な寄生サイリスターラッチ
アップを減少させる高集積電力半導体素子の形成方法が
引き続き必要とされてきた。
【００２８】
【発明が解決しようとする課題】従って、本発明の目的
は改善された電力半導体素子を提供することである。
は改善された電力半導体素子を提供することである。
【００２９】本発明の他の目的は持続的な寄生サイリス
ターラッチアップに減少により、より影響を受け難くし
た電力半導体素子を提供することである。
ターラッチアップに減少により、より影響を受け難くし
た電力半導体素子を提供することである。
【００３０】本発明の他の目的は低いオン状態電圧降下
特性を持つ電力半導体素子を提供することである。
特性を持つ電力半導体素子を提供することである。
【００３１】本発明の他の目的は高ブロッキング電圧能
力を持つ電力半導体素子を提供することである。
力を持つ電力半導体素子を提供することである。
【００３２】
【課題を解決するための手段】本発明が提供するこれら
及び他の目的、特徴、利点は不連続のエミッター領域を
持続的な寄生サイリスターの影響を減少させる電力半導
体素子により提供される。
及び他の目的、特徴、利点は不連続のエミッター領域を
持続的な寄生サイリスターの影響を減少させる電力半導
体素子により提供される。
【００３３】本発明の一つの実施例によると、ＰＮＰ絶
縁ゲートバイポーラ接合トランジスター（ＩＧＢＴ）
は、線形部分、すなわちストリップ状のセグメントを含
むＳ−模様（形状）、Ｃ−模様（形状）、Ｌ−模様（形
状）あるいはＨ−模様（形状）のエミッターから構成さ
れる。不連続線形パターンを集団的に形成する部分を持
つエミッターを使用するにより、ＩＧＢＴのベース領域
により集められた全体ホール電流は、大きな比率でエミ
ッターの下の領域にバイパスされるようになる。
縁ゲートバイポーラ接合トランジスター（ＩＧＢＴ）
は、線形部分、すなわちストリップ状のセグメントを含
むＳ−模様（形状）、Ｃ−模様（形状）、Ｌ−模様（形
状）あるいはＨ−模様（形状）のエミッターから構成さ
れる。不連続線形パターンを集団的に形成する部分を持
つエミッターを使用するにより、ＩＧＢＴのベース領域
により集められた全体ホール電流は、大きな比率でエミ
ッターの下の領域にバイパスされるようになる。
【００３４】従って、このホール電流は寄生サイリスタ
ーラッチアップを生じさせるベース／エミッターＰ−Ｎ
接合の順バイアスに寄与しない。本発明の望ましい面を
従うと、これら各々の部分（セグメント）は、高濃度ド
ーピングされたベースコンタクト領域により全体的に取
り囲まれたエミッターコンタクト領域により他の並列セ
グメント（平行セグメント）に連結されていてもよい。
ーラッチアップを生じさせるベース／エミッターＰ−Ｎ
接合の順バイアスに寄与しない。本発明の望ましい面を
従うと、これら各々の部分（セグメント）は、高濃度ド
ーピングされたベースコンタクト領域により全体的に取
り囲まれたエミッターコンタクト領域により他の並列セ
グメント（平行セグメント）に連結されていてもよい。
【００３５】特に、望ましいＩＧＢＴは半導体基板で垂
直方向あるいは水平方向電力素子として形成することが
できる。ＩＧＢＴは、第２の導電性のコレクター領域、
第１の導電型のバッファー領域と非整流接合を形成する
第１の導電型コレクター領域と第１の導電型バッファー
領域と第１のＰ−Ｎ接合を形成する第１の導電型ドリフ
ト領域を具備する。
直方向あるいは水平方向電力素子として形成することが
できる。ＩＧＢＴは、第２の導電性のコレクター領域、
第１の導電型のバッファー領域と非整流接合を形成する
第１の導電型コレクター領域と第１の導電型バッファー
領域と第１のＰ−Ｎ接合を形成する第１の導電型ドリフ
ト領域を具備する。
【００３６】第２の導電型のベース領域は、ドリフト領
域に設けられ、このドリフト領域と第２のＰ−Ｎ接合を
形成する。それに、第２の導電型のコンタクト領域は、
第２の導電型のベース領域に設けられる。ベースコンタ
クト領域は、典型的にベース領域より高い第２の導電型
ドーピング濃度を持つ。望ましいエミッター領域は、ま
た基板に設けられる。この好ましいエミッター領域は、
高ドーピングされたベースコンタクト領域と、キャリア
放出領域に取り囲んで基板内に形成されたエミッターコ
ンタクト領域とを含む。
域に設けられ、このドリフト領域と第２のＰ−Ｎ接合を
形成する。それに、第２の導電型のコンタクト領域は、
第２の導電型のベース領域に設けられる。ベースコンタ
クト領域は、典型的にベース領域より高い第２の導電型
ドーピング濃度を持つ。望ましいエミッター領域は、ま
た基板に設けられる。この好ましいエミッター領域は、
高ドーピングされたベースコンタクト領域と、キャリア
放出領域に取り囲んで基板内に形成されたエミッターコ
ンタクト領域とを含む。
【００３７】このエミッターコンタクト領域はＳ−模様
（形状）、Ｈ−模様（形状）及びＣ−模様（形状）のエ
ミッターの中心部又はＬ−模様（形状）のエミッターの
一側に形成される。絶縁されたゲート電極が設けられて
いる。絶縁されたゲート電極は、ベース領域で第１の導
電型の高い導電性を持つインバージョンレイアチャンネ
ルを形成することにより、ターン−オン及びターン−オ
フの制御行うようになっている。
（形状）、Ｈ−模様（形状）及びＣ−模様（形状）のエ
ミッターの中心部又はＬ−模様（形状）のエミッターの
一側に形成される。絶縁されたゲート電極が設けられて
いる。絶縁されたゲート電極は、ベース領域で第１の導
電型の高い導電性を持つインバージョンレイアチャンネ
ルを形成することにより、ターン−オン及びターン−オ
フの制御行うようになっている。
【００３８】このインバージョンレイアチャンネルは電
気的にキャリア放出領域をドリフト領域と電気的に連結
する。第１の電極は、また、ベースコンタクト領域及び
エミッターコンタクト領域と電気的に連結されている
し、そして、第２の電極は電気的にコレクター領域と連
結されている。これで、このような電力半導体装置及び
その製造方法により、電力半導体素子に対した寄生サイ
リスターラッチアップの影響を減少させることができ
る。
気的にキャリア放出領域をドリフト領域と電気的に連結
する。第１の電極は、また、ベースコンタクト領域及び
エミッターコンタクト領域と電気的に連結されている
し、そして、第２の電極は電気的にコレクター領域と連
結されている。これで、このような電力半導体装置及び
その製造方法により、電力半導体素子に対した寄生サイ
リスターラッチアップの影響を減少させることができ
る。
【００３９】
【発明の実施の形態】以下、図１ないし図２を従来例と
して参照しつつ、本発明の実施例を詳細に説明する。し
かし、本発明は他の形態に具現されることができるし、
ここで、叙述する実施例に制限されるものとして解釈さ
れるものではない。さらに、この分野の専門家に本発明
の範囲を完璧に伝達するため、また、開示をより完全に
するためにこれら実施例を提供開示するものである。図
面で、レイヤー（層）と領域の厚さは明確性のために誇
張して表現され、図面全体で同一な参照符号は同一な要
素を示す。
して参照しつつ、本発明の実施例を詳細に説明する。し
かし、本発明は他の形態に具現されることができるし、
ここで、叙述する実施例に制限されるものとして解釈さ
れるものではない。さらに、この分野の専門家に本発明
の範囲を完璧に伝達するため、また、開示をより完全に
するためにこれら実施例を提供開示するものである。図
面で、レイヤー（層）と領域の厚さは明確性のために誇
張して表現され、図面全体で同一な参照符号は同一な要
素を示す。
【００４０】それに、「第１の導電型」と「第２の導電
型」とは、Ｐ型及びＮ型のように反対の導電型であるこ
とを示す。また、ここで開示する各々の実施例はその相
補的実施例を含むものである。
型」とは、Ｐ型及びＮ型のように反対の導電型であるこ
とを示す。また、ここで開示する各々の実施例はその相
補的実施例を含むものである。
【００４１】図３ないし図６を参照して、本発明の第１
の実施例による好ましい多重セル半導体スイッチング素
子が記述される。好ましいスイッチング素子を、多重−
セル絶縁セル絶縁−ゲートバイポーラ接合トランジスタ
ーＩＧＢＴとして示している。
の実施例による好ましい多重セル半導体スイッチング素
子が記述される。好ましいスイッチング素子を、多重−
セル絶縁セル絶縁−ゲートバイポーラ接合トランジスタ
ーＩＧＢＴとして示している。
【００４２】図３はＳ−形状ののエミッター領域を含む
ＩＧＢＴを概略的に示す。図４ないし図６は各々線４−
４’、線５−５’及び線６−６’を沿って切った図３の
ＩＧＢＴの断面を示す図（模様：パターン）である。図
７は図３のＩＧＢＴの電気的連結状態を概略的に示す図
面である。図７において、符号５２はＩＧＢＴのターン
オンとターンオフを制御する絶縁ゲートＦＥＴを示し、
符号５０と５１は各々回生的に連結されたＮＰＮ及びＰ
ＮＰトランジスターを示す。抵抗Ｒｓはベース抵抗を示
し、抵抗Ｒｅはエミッター抵抗を示す。
ＩＧＢＴを概略的に示す。図４ないし図６は各々線４−
４’、線５−５’及び線６−６’を沿って切った図３の
ＩＧＢＴの断面を示す図（模様：パターン）である。図
７は図３のＩＧＢＴの電気的連結状態を概略的に示す図
面である。図７において、符号５２はＩＧＢＴのターン
オンとターンオフを制御する絶縁ゲートＦＥＴを示し、
符号５０と５１は各々回生的に連結されたＮＰＮ及びＰ
ＮＰトランジスターを示す。抵抗Ｒｓはベース抵抗を示
し、抵抗Ｒｅはエミッター抵抗を示す。
【００４３】図３によく示されているように、各々のＳ
−形状のエミッターは、対となった並列部分（平行セグ
メント）を含み、互いにこれらのセグメントと電気的に
連結される中心部分１２４ｃを含む。並列（平行）エミ
ッターセグメント（１２４ａ，１２４ｂ）は総括的にキ
ャリア（例えば、電子）放出領域を形成し、中心部分１
２４ｃは基板内でベースコンタクト領域（１０８，１１
０ａ，１１０ｂ）により全体的に取り囲まれているエミ
ッターコンタクト領域を形成する。エミッターコンタク
ト領域とは異なり、並列（平行）エミッター部分（１２
４ａ，１２４ｂ）は、ベースコンタクト領域（１０８，
１１０ａ，１１０ｂ）あるいはラッチアップ防止領域
（１２２ａ，１２２ｂ）により全体的に取り囲んでいな
い。
−形状のエミッターは、対となった並列部分（平行セグ
メント）を含み、互いにこれらのセグメントと電気的に
連結される中心部分１２４ｃを含む。並列（平行）エミ
ッターセグメント（１２４ａ，１２４ｂ）は総括的にキ
ャリア（例えば、電子）放出領域を形成し、中心部分１
２４ｃは基板内でベースコンタクト領域（１０８，１１
０ａ，１１０ｂ）により全体的に取り囲まれているエミ
ッターコンタクト領域を形成する。エミッターコンタク
ト領域とは異なり、並列（平行）エミッター部分（１２
４ａ，１２４ｂ）は、ベースコンタクト領域（１０８，
１１０ａ，１１０ｂ）あるいはラッチアップ防止領域
（１２２ａ，１２２ｂ）により全体的に取り囲んでいな
い。
【００４４】その代わりにエミッター部分（１２４ａ，
１２４ｂ）は、より低濃度でドーピングされた領域１０
６に隣接するように延びていて、各々低くドーピングさ
れた領域Ｐ−Ｎ接合を形成している。
１２４ｂ）は、より低濃度でドーピングされた領域１０
６に隣接するように延びていて、各々低くドーピングさ
れた領域Ｐ−Ｎ接合を形成している。
【００４５】図４ないし図６によく示しているように、
好ましいＩＧＢＴは、第２の導電型（例えば、Ｐ型）の
コレクター領域１００、コレクター領域１００と第１の
Ｐ−Ｎ接合を形成する第１の導電型（例えば、Ｎ型）の
比較的に高くドーピングされたバッファー領域１０２，
バッファー領域１０２と非整流接合を形成する第１の導
電型のより低濃度ドーピングされたドリフト領域１０４
を持つ垂直方向の素子として形成されている。
好ましいＩＧＢＴは、第２の導電型（例えば、Ｐ型）の
コレクター領域１００、コレクター領域１００と第１の
Ｐ−Ｎ接合を形成する第１の導電型（例えば、Ｎ型）の
比較的に高くドーピングされたバッファー領域１０２，
バッファー領域１０２と非整流接合を形成する第１の導
電型のより低濃度ドーピングされたドリフト領域１０４
を持つ垂直方向の素子として形成されている。
【００４６】第２の導電型のベース領域１０６は、ドリ
フト領域１０４内設けられており、ドリフト領域１０４
と第２のＰ−Ｎ接合を形成する。それに、第２の導電型
領域（１０８，１１０ａ，１１０ｂ）により集団的に形
成されたコンタクト領域は、第２の導電型のベース領域
内に設けられている。
フト領域１０４内設けられており、ドリフト領域１０４
と第２のＰ−Ｎ接合を形成する。それに、第２の導電型
領域（１０８，１１０ａ，１１０ｂ）により集団的に形
成されたコンタクト領域は、第２の導電型のベース領域
内に設けられている。
【００４７】ベースコンタクト領域は、典型的にベース
領域１０６より高い第２の導電型ドーピング濃度を持
つ。好ましいエミッター（図７でＥ）は、また基板内に
形成される。この好ましいエミッターは、基板内に高く
ドーピングされたベースコンタクト領域（１０８，１１
０ａ，１１０ｂ）により全体が取り囲まれたエミッタ−
コンタクト領域及びキャリア放出領域（１２４ａ，１２
４ｂ）を含む。
領域１０６より高い第２の導電型ドーピング濃度を持
つ。好ましいエミッター（図７でＥ）は、また基板内に
形成される。この好ましいエミッターは、基板内に高く
ドーピングされたベースコンタクト領域（１０８，１１
０ａ，１１０ｂ）により全体が取り囲まれたエミッタ−
コンタクト領域及びキャリア放出領域（１２４ａ，１２
４ｂ）を含む。
【００４８】本発明の好ましい面によると、このエミッ
ターコンタクト領域１２４ｃはＳ−形状、Ｈ−形状、あ
るいはＣ−形状のエミッターの中心部分又はＬ−形状の
エミッターの一方側を有していても良い。図３と図５に
よく示しているように、高くドーピングされたラッチア
ップ防止領域（１２２ａ，１２２ｂ）がベース領域内
（１０６）に、ラッチアップ防止性をより向上させるた
めに形成される。これらラッチアップ防止領域（１２２
ａ，１２２ｂ）はキャリア放出領域（１２４ａ，１２４
ｂ）の反対方向に延び、キャリア放出領域とＰ−Ｎ接合
を形成する。
ターコンタクト領域１２４ｃはＳ−形状、Ｈ−形状、あ
るいはＣ−形状のエミッターの中心部分又はＬ−形状の
エミッターの一方側を有していても良い。図３と図５に
よく示しているように、高くドーピングされたラッチア
ップ防止領域（１２２ａ，１２２ｂ）がベース領域内
（１０６）に、ラッチアップ防止性をより向上させるた
めに形成される。これらラッチアップ防止領域（１２２
ａ，１２２ｂ）はキャリア放出領域（１２４ａ，１２４
ｂ）の反対方向に延び、キャリア放出領域とＰ−Ｎ接合
を形成する。
【００４９】この分野の専門家により理解されるよう
に、ラッチアップ防止領域（１２２ａ，１２２ｂ）はベ
ースコンタクト領域部分（１１０ａ，１１０ｂ）の延長
部分として考えられる。ラッチアップ防止領域（１２２
ａ，１２２ｂ）及びキャリア放出領域（１２４ａ，１２
４ｂ）は同一なマスクを使用して形成される。ラッチア
ップ防止領域のこれら及び他の特徴については、アメリ
カ特許（U.S. Application Serial No. 08/788,372 fil
ed January 27, 1997 entitled "Method of Power Semi
conductor Devices Having Latch-up Inhibiting Regio
ns and Devices Form thereby (Attorney Docket No, 5
649-66))に開示の内容を参照することができる。。
に、ラッチアップ防止領域（１２２ａ，１２２ｂ）はベ
ースコンタクト領域部分（１１０ａ，１１０ｂ）の延長
部分として考えられる。ラッチアップ防止領域（１２２
ａ，１２２ｂ）及びキャリア放出領域（１２４ａ，１２
４ｂ）は同一なマスクを使用して形成される。ラッチア
ップ防止領域のこれら及び他の特徴については、アメリ
カ特許（U.S. Application Serial No. 08/788,372 fil
ed January 27, 1997 entitled "Method of Power Semi
conductor Devices Having Latch-up Inhibiting Regio
ns and Devices Form thereby (Attorney Docket No, 5
649-66))に開示の内容を参照することができる。。
【００５０】絶縁されたゲート電極（図７におけるＧ）
が設けられている。絶縁されたゲート電極は第１の電気
的に絶縁された膜１１４と第１の電気的に絶縁された膜
１１４上に形成されたゲート電極１１６が設けられてい
る。第２の電気的に絶縁された膜１１８も提供されてお
り、ベースコンタクト領域１０８とエミッターコンタク
ト領域１２４ｃの一部分を露出させるためにストリップ
状コンタクトホール１２１が第２の電気的に絶縁された
膜１１８内に形成される。
が設けられている。絶縁されたゲート電極は第１の電気
的に絶縁された膜１１４と第１の電気的に絶縁された膜
１１４上に形成されたゲート電極１１６が設けられてい
る。第２の電気的に絶縁された膜１１８も提供されてお
り、ベースコンタクト領域１０８とエミッターコンタク
ト領域１２４ｃの一部分を露出させるためにストリップ
状コンタクトホール１２１が第２の電気的に絶縁された
膜１１８内に形成される。
【００５１】エミッター電極１２０もコンタクトホール
１２１に伸張させることができるし、ベースコンタクト
領域１０８及びエミッターコンタクト領域１２４ｃとオ
ーム性接触（オーミックコンタクト）をしていても良
い。同様に、コレクター電極（図示せず）は、コレクタ
ー領域１００とオーム性接触をしていても良い。
１２１に伸張させることができるし、ベースコンタクト
領域１０８及びエミッターコンタクト領域１２４ｃとオ
ーム性接触（オーミックコンタクト）をしていても良
い。同様に、コレクター電極（図示せず）は、コレクタ
ー領域１００とオーム性接触をしていても良い。
【００５２】図３ないし図６を参照すると、好ましいＩ
ＧＢＴの動作は、Ｍベースコンタクト領域１０８及びエ
ミッターコンタクト領域１２４ｃに連結された電極に対
し、ポジティブのバイアスをコレクター領域１００に連
結された電極に対してＩＧＢＴを横切って順バイアスを
形成する段階と、ゲート電極１１６の反対方向に伸張す
るベース領域の一部分の導電性を反転させるように、イ
ンバージョンーレイアチャンネル１２７を形成させるた
めに十分なポジティブバイアスをゲート電極１１６に印
加する段階を含む。
ＧＢＴの動作は、Ｍベースコンタクト領域１０８及びエ
ミッターコンタクト領域１２４ｃに連結された電極に対
し、ポジティブのバイアスをコレクター領域１００に連
結された電極に対してＩＧＢＴを横切って順バイアスを
形成する段階と、ゲート電極１１６の反対方向に伸張す
るベース領域の一部分の導電性を反転させるように、イ
ンバージョンーレイアチャンネル１２７を形成させるた
めに十分なポジティブバイアスをゲート電極１１６に印
加する段階を含む。
【００５３】ベース領域の一つの部分が、普通チャンネ
ル領域１２５として参照されている。図５により示され
ているように、順バイアス及びインバージョンレイアチ
ャンネルの形成は、エミッター電極１２０からエミッタ
ーの中心部分１２４ｃへの電子移動を開始させる。その
後、電子はエミッター領域の中心部分１２４ｃで並列
（平行）エミッター部分（１２４ａ，１２４ｂ）に移動
されるになる。
ル領域１２５として参照されている。図５により示され
ているように、順バイアス及びインバージョンレイアチ
ャンネルの形成は、エミッター電極１２０からエミッタ
ーの中心部分１２４ｃへの電子移動を開始させる。その
後、電子はエミッター領域の中心部分１２４ｃで並列
（平行）エミッター部分（１２４ａ，１２４ｂ）に移動
されるになる。
【００５４】これらのセグメントは、各々のエミッター
の活性領域（図３ではＡＲである。）を形成する。この
並列（平行）エミッター部分（１２４ａ，１２４ｂ）は
インバージョンレイアチャンネル１２７により電気的に
ドリフト領域１０４に連結されているので、並列（平
行）エミッター部分（１２４ａ，１２４ｂ）により受け
入れる電子はインバージョンレイアチャンネルを横切っ
てＩeとしてドリフト領域に注入される。並列（平行）
エミッターセグメント１２４ａ，１２４ｂの電位は、図
７ではＶAとして示されている。
の活性領域（図３ではＡＲである。）を形成する。この
並列（平行）エミッター部分（１２４ａ，１２４ｂ）は
インバージョンレイアチャンネル１２７により電気的に
ドリフト領域１０４に連結されているので、並列（平
行）エミッター部分（１２４ａ，１２４ｂ）により受け
入れる電子はインバージョンレイアチャンネルを横切っ
てＩeとしてドリフト領域に注入される。並列（平行）
エミッターセグメント１２４ａ，１２４ｂの電位は、図
７ではＶAとして示されている。
【００５５】順方向バイアスの形成はまた、ホールのド
リフト領域１０４への注入を誘発する。このホールはコ
レクター領域１００に提供される。この分野の専門家に
より理解されるように、注入されたホールの一部は注入
された電子Ｉeと再結合する。しかし、大部分のホール
はベース領域１０６とベースコンタクト領域１０８によ
りホール電流Ｉhとして集められる。
リフト領域１０４への注入を誘発する。このホールはコ
レクター領域１００に提供される。この分野の専門家に
より理解されるように、注入されたホールの一部は注入
された電子Ｉeと再結合する。しかし、大部分のホール
はベース領域１０６とベースコンタクト領域１０８によ
りホール電流Ｉhとして集められる。
【００５６】図３ないし図６によく図示されているよう
に、ベース領域１０６により集められたホール電流の一
部は、並列（平行）エミッターセグメント１２４ａ，１
２４ｂの下へ移動しないで、ベースコンタクト領域１０
８とエミッター電極１２０に移動する。例えば、集めら
れたホール電流は、大きな比率でエミッターコンタクト
領域１２４ｃ（図６参照）あるいは非常に高ドーピング
されたベースコンタクト領域（１１０ａ，１１０ｂ）
（図４参照）と高ドーピングされたラッチアップ防止領
域（１２２ａ，１２２ｂ）により囲まれたエミッター領
域の下に移動することができる。
に、ベース領域１０６により集められたホール電流の一
部は、並列（平行）エミッターセグメント１２４ａ，１
２４ｂの下へ移動しないで、ベースコンタクト領域１０
８とエミッター電極１２０に移動する。例えば、集めら
れたホール電流は、大きな比率でエミッターコンタクト
領域１２４ｃ（図６参照）あるいは非常に高ドーピング
されたベースコンタクト領域（１１０ａ，１１０ｂ）
（図４参照）と高ドーピングされたラッチアップ防止領
域（１２２ａ，１２２ｂ）により囲まれたエミッター領
域の下に移動することができる。
【００５７】これによって集められたホール電流は、大
きな比率で寄生サイリスターラッチアップによる非常に
早いターンオンに影響を受けやすいエミッター／ベース
境界領域の一部をバイパスすることができる。ここで、
ベース領域の電位は図７ではＶSとして示す。それに、
電子電流が各々のエミッターの中心部分（即ち、図３か
らの非活性領域ＮＡ）を横切って移動しなけらばならな
いので、エミッターコンタクト領域と並列（平行）エミ
ッター部分（１２４ａ，１２４ｂ）との間にはある程度
の電圧降下が生じる。
きな比率で寄生サイリスターラッチアップによる非常に
早いターンオンに影響を受けやすいエミッター／ベース
境界領域の一部をバイパスすることができる。ここで、
ベース領域の電位は図７ではＶSとして示す。それに、
電子電流が各々のエミッターの中心部分（即ち、図３か
らの非活性領域ＮＡ）を横切って移動しなけらばならな
いので、エミッターコンタクト領域と並列（平行）エミ
ッター部分（１２４ａ，１２４ｂ）との間にはある程度
の電圧降下が生じる。
【００５８】この分野の専門家により理解されるよう
に、この電圧降下は、ベース領域からの減少された水平
電圧降下と（ベースコンタクト領域（１０８，１１０
ａ，１１０ｂ）及びラッチアップ防止領域（１２２ａ，
１２２ｂ）が存在するためである。）、ベース領域１０
６とエミッター領域のＰ−Ｎ接合を貫く電位が順方向電
流動作においてもまた減少されることになる（寄生サイ
リスターにおけるＮＰＮトランジスター５０のＶbeであ
る）。
に、この電圧降下は、ベース領域からの減少された水平
電圧降下と（ベースコンタクト領域（１０８，１１０
ａ，１１０ｂ）及びラッチアップ防止領域（１２２ａ，
１２２ｂ）が存在するためである。）、ベース領域１０
６とエミッター領域のＰ−Ｎ接合を貫く電位が順方向電
流動作においてもまた減少されることになる（寄生サイ
リスターにおけるＮＰＮトランジスター５０のＶbeであ
る）。
【００５９】このように、ベース領域の非常に高くドー
ピングされたコンタクト領域により全体的に囲まれた中
心部分と、ＩＧＢＴの各々の段位セルの間に終わる並列
（平行）セグメントを含むエミッターを形成することに
より、集められたホール電流の高い比率が寄生動作によ
り一番影響を受けやすいエミッターのこの部分（すなわ
ち、ベース領域でチャンネル領域１２５の反対側に拡張
されたエミッターのこの部分）を迂回させるることがで
きる。
ピングされたコンタクト領域により全体的に囲まれた中
心部分と、ＩＧＢＴの各々の段位セルの間に終わる並列
（平行）セグメントを含むエミッターを形成することに
より、集められたホール電流の高い比率が寄生動作によ
り一番影響を受けやすいエミッターのこの部分（すなわ
ち、ベース領域でチャンネル領域１２５の反対側に拡張
されたエミッターのこの部分）を迂回させるることがで
きる。
【００６０】図面及び上述の記載に基づき、典型的に好
ましい本発明の実施例を示した。たとえ、特定な用語が
使用されていても、限定とそれに従うクレームで述べる
本発明の範囲を目的とすることではなく、本発明を説明
する目的で用いたものである。
ましい本発明の実施例を示した。たとえ、特定な用語が
使用されていても、限定とそれに従うクレームで述べる
本発明の範囲を目的とすることではなく、本発明を説明
する目的で用いたものである。
【００６１】すなわち、本発明は、以下のように要約す
ることができる。
ることができる。
【００６２】電力半導体素子は不連続のエミッター領域
を有している。前記エミッター領域は第２の導電型のコ
レクター領域と第１の導電型のバッファー領域を有して
いる。前記第１の導電型バッファー領域は前記バッファ
ー領域と非整流接合を形成する第１の導電型のドリフト
領域及びコレクター領域と第１のＰ−Ｎ接合を形成す
る。第２の導電型のベース領域がドリフト領域に提供さ
れ、前記ドリフト領域と第２のＰ−Ｎ接合を形成する。
さらに、第２の導電型のベースコンタクト領域が第２の
導電型のベース領域に提供される。前記ベースコンタク
ト領域は前記ベース領域より相対的により高い第２の導
電型ドーピング濃度を持っている。望ましいエミッター
領域はまた半導体基板に提供される。前記望ましいエミ
ッター領域はエミッターコンタクト領域を含む。半導体
基板内で前記エミッターコンタクト領域は高濃度でドー
ピングされたベースコンタクト領域とキャリア注入領域
により全体的に取り取り囲んでいる。このエミッターコ
ンタクト領域はＳ−模様、Ｈ−模様或いはＣ−模様エミ
ッターの中心部分或いはＬ−模様のエミッターの一側を
含めている。絶縁されたゲート電極がまた提供されてい
る。ベース領域内で第１の導電型の高い導電型を持つイ
ンバージョンレイアチャンネル（ｉｎｖｅｒｓｉｏｎ
ｌａｙｅｒ ｃｈａｎｎｅｌ）が形成されていることを
可能するようにしたので、絶縁されたゲート電極がター
ンオン、ターンオフを制御する。このインバージョンレ
ーイアチャンネルはキャリア放出領域をドリフト領域に
電気的に連結される。第１の電極は前記ベースコンタク
ト領域とエミッターコンタクト領域に電気的に連結さ
れ、第２のコレクター領域に電気的に連結されている。
を有している。前記エミッター領域は第２の導電型のコ
レクター領域と第１の導電型のバッファー領域を有して
いる。前記第１の導電型バッファー領域は前記バッファ
ー領域と非整流接合を形成する第１の導電型のドリフト
領域及びコレクター領域と第１のＰ−Ｎ接合を形成す
る。第２の導電型のベース領域がドリフト領域に提供さ
れ、前記ドリフト領域と第２のＰ−Ｎ接合を形成する。
さらに、第２の導電型のベースコンタクト領域が第２の
導電型のベース領域に提供される。前記ベースコンタク
ト領域は前記ベース領域より相対的により高い第２の導
電型ドーピング濃度を持っている。望ましいエミッター
領域はまた半導体基板に提供される。前記望ましいエミ
ッター領域はエミッターコンタクト領域を含む。半導体
基板内で前記エミッターコンタクト領域は高濃度でドー
ピングされたベースコンタクト領域とキャリア注入領域
により全体的に取り取り囲んでいる。このエミッターコ
ンタクト領域はＳ−模様、Ｈ−模様或いはＣ−模様エミ
ッターの中心部分或いはＬ−模様のエミッターの一側を
含めている。絶縁されたゲート電極がまた提供されてい
る。ベース領域内で第１の導電型の高い導電型を持つイ
ンバージョンレイアチャンネル（ｉｎｖｅｒｓｉｏｎ
ｌａｙｅｒ ｃｈａｎｎｅｌ）が形成されていることを
可能するようにしたので、絶縁されたゲート電極がター
ンオン、ターンオフを制御する。このインバージョンレ
ーイアチャンネルはキャリア放出領域をドリフト領域に
電気的に連結される。第１の電極は前記ベースコンタク
ト領域とエミッターコンタクト領域に電気的に連結さ
れ、第２のコレクター領域に電気的に連結されている。
【００６３】
【発明の効果】本発明の電力半導体素子は、寄生サイリ
スターラッチアップの影響を減少させることができる。
スターラッチアップの影響を減少させることができる。
【００６４】本発明の電力半導体素子は、持続的な寄生
サイリスターラッチアップに減少により、より影響を受
け難くした電力半導体素子を提供することができる。
サイリスターラッチアップに減少により、より影響を受
け難くした電力半導体素子を提供することができる。
【００６５】本発明の電力半導体素子は、低いオン状態
電圧降下特性を持つ電力半導体素子を提供することがで
きる。
電圧降下特性を持つ電力半導体素子を提供することがで
きる。
【００６６】本発明の電力半導体素子は、高ブロッキン
グ電圧能力を持つ電力半導体素子を提供することができ
る。
グ電圧能力を持つ電力半導体素子を提供することができ
る。
【図１】従来の絶縁されたゲートバイポーラトランジス
ター（ＩＧＢＴ）のレイアウトを示す図。
ター（ＩＧＢＴ）のレイアウトを示す図。
【図２】図１のＩＧＢＴを概略的に示す断面図。
【図３】本発明の実施例による電力半導体素子のレイア
ウト（ｌａｙｏｕｔ）を示す図。
ウト（ｌａｙｏｕｔ）を示す図。
【図４】線４−４’で切断された図３の電力半導体素子
を概略的に示す断面図。
を概略的に示す断面図。
【図５】線５−５’で切断された図３の電力半導体素子
を概略的に示す断面図。
を概略的に示す断面図。
【図６】線６−６’で切断された図３の電力半導体素子
を概略的に示す断面図。
を概略的に示す断面図。
【図７】図３の電力半導体素子の電気的連結を概略的に
示す図面。
示す図面。
１００…半導体基板 １０２，１０４…半導体層 １０６…Ｐーウェル領域 １０８…Ｐ+型ウェル領域 １１０，１２２，１２６…高濃度Ｐ+領域 １１２，１２４…Ｎ+領域 １１４…ゲート酸化膜 １１６…ゲート １１８…絶縁膜 １２０…金属電極 １２１…コンタクト領域
Claims (20)
- 【請求項１】 第１の導電型のドリフト領域を含む半導
体基板と、 前記ドリフト領域とＰ−Ｎ接合を形成し、前記ドリフト
領域内に形成された第２の導電型のベース領域と、 第２の導電型の前記ベース領域内に形成され、前記ベー
ス領域より相対的に高濃度でドーピングされた第２の導
電型のベースコンタクト領域と、 前記半導体基板内で前記ベースコンタクト領域によって
全体的に取り囲まれ、前記ベースコンタクト領域と第２
のＰ−Ｎ接合を形成するエミッターコンタクト領域と前
記ベース領域と第３のＰ−Ｎ接合を形成するキャリア放
出領域とを有し、かつ前記半導体基板内に形成された第
１の導電型のエミッター領域と、 ゲートバイアス信号に応答し、前記ベース領域内で放出
領域をドリフト領域に電気的に連結させる第１の導電型
チャンネルを形成するための手段と、 前記ベースコンタクト領域とエミッターコンタクト領域
に電気的に連結される第１の電極とを有していることを
特徴とする半導体スイッチング素子。 - 【請求項２】 前記エミッターコンタクト領域は第１の
電極と前記キャリア放出領域間に延ばされている請求項
１に記載の半導体スイッチング素子。 - 【請求項３】 前記キャリア放出領域は、前記ベースコ
ンタクト領域と第４のＰ−Ｎ接合を形成する請求項２の
記載の半導体スイッチング素子。 - 【請求項４】 前記キャリア放出領域は、前記ベースコ
ンタクト領域と第４のＰ−Ｎ接合を形成する請求項１の
記載の半導体スイッチング素子。 - 【請求項５】 前記エミッターは第１の導電型のＳ−模
様、Ｃ−模様、Ｌ−模様及びＨ−模様の半導体領域であ
る請求項１の記載の半導体スイッチング素子。 - 【請求項６】 前記エミッターはキャリア放出領域を画
定する二つの並列線形領域を持つ第１の導電型のＳ−模
様、Ｃ−模様、Ｌ−模様及びＨ−模様の半導体領域であ
る請求項１の記載の半導体スイッチング素子。 - 【請求項７】 二つの並列ストリップ状の領域は、前記
エミッターコンタクト領域により互いに電気的に連結さ
れている請求項６の記載の半導体スイッチング素子。 - 【請求項８】 第２の導電型のコレクター領域と前記コ
レクター領域と第１のＰ−Ｎ接合を形成する第１の導電
型のバッファー領域と前記バッファー領域と非整流接合
を形成する第１の導電型のドリフト領域とを有する半導
体基板と、 前記ドリフト領域と第２のＰ−Ｎ接合を形成し、前記ド
リフト領域内に形成された第２の導電型ベ−ス領域と、 前記ベース領域より相対的に第２の導電型の高ドーピン
グ濃度を持ち、第２の導電型の前記ベース領域内に設け
られたベースコンタクト領域と、 前記基板内において、前記ベースコンタクト領域によっ
て取り囲まれ、かつ第３のＰ−Ｎ接合を形成するエミッ
ターコンタクト領域及び前記ベース領域と第４のＰ−Ｎ
接合を形成するキャリア放出領域を有するエミッタと、 ゲートバイアス信号に応答し、前記ベース領域内でベー
ス領域内で電気的に前記キャリア放出領域をドリフト領
域に連結される第１の導電型のチャンネルを形成するた
めの手段と、 前記ベースコンタクト領域とエミッターコンタクト領域
を電気的に連結する第１の電極と、 前記コレクター領域に電気的に連結される第２の電極と
を有していることを特徴とする絶縁されたゲートバイポ
ーラ接合トランジスター。 - 【請求項９】 前記コレクター領域は前記半導体基板の
第１の面に隣接して延び、前記ベース領域は前記半導体
基板の第２の面に隣接して延ばされていることを特徴と
する請求項８の記載の絶縁されたゲートバイポーラ接合
トランジスター。 - 【請求項１０】 前記エミッターコンタクト領域は第１
の電極とキャリア放出領域間で延ばされている請求項８
の記載の絶縁されたゲートバイポーラ接合トランジスタ
ー。 - 【請求項１１】 前記キャリア放出領域は、前記ベース
コンタクト領域と第４のＰ−Ｎ接合を形成する請求項１
０の記載の絶縁されたゲートバイポーラ接合トランジス
ター。 - 【請求項１２】 前記キャリア放出領域は、前記ベース
コンタクト領域と第４のＰ−Ｎ接合を形成する請求項８
の記載の絶縁されたゲートバイポーラ接合トランジスタ
ー。 - 【請求項１３】 前記エミッターは、Ｓ−模様、Ｃ−模
様、Ｌ−模様及びＨ−模様の半導体領域である請求項８
の記載の絶縁されたゲートバイポーラ接合トランジスタ
ー。 - 【請求項１４】 前記エミッターは、キャリア放出領域
を定義する二つの並列ストリップ状領域を持つ第１の導
電型のＳ−模様、Ｃ−模様或いはＨ−模様の半導体領域
である請求項８の記載の絶縁されたゲートバイポーラ接
合トランジスター。 - 【請求項１５】 二つの並列ストリップ状領域は、エミ
ッターコンタクト領域により互いに電気的に連結されて
いる請求項１４の記載の絶縁されたゲートバイポーラ接
合トランジスター。 - 【請求項１６】 エミッターコンタクト領域は、前記第
１の電極とキャリア放出領域の間に延びていることを特
徴とする請求項９の記載の絶縁されたゲートバイポーラ
接合トランジスター。 - 【請求項１７】 前記キャリア放出領域は、前記ベース
コンタクト領域と第４のＰ−Ｎ接合を形成する請求項１
６の記載の絶縁されたゲートバイポーラ接合トランジス
ター。 - 【請求項１８】 前記キャリア放出領域は、前記ベース
コンタクト領域と第４のＰ−Ｎ接合を形成する請求項９
の記載の絶縁されたゲートバイポーラ接合トランジスタ
ー。 - 【請求項１９】 前記エミッターは、Ｓ−模様、Ｃ−模
様、Ｌ−模様及びＨ−模様の半導体領域である請求項９
の記載の絶縁されたゲートバイポーラ接合トランジスタ
ー。 - 【請求項２０】 前記エミッターは、キャリア放出領域
を画定する二つの並列ストリップ状領域を持つ第１の導
電型のＳ−模様、Ｃ−模様或いはＨ−模様の半導体領域
である請求項９の記載の絶縁されたゲートバイポーラ接
合トランジスター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970017353A KR100256109B1 (ko) | 1997-05-07 | 1997-05-07 | 전력 반도체 장치 |
| KR97-17353 | 1997-05-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321859A true JPH10321859A (ja) | 1998-12-04 |
Family
ID=19504974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10124477A Withdrawn JPH10321859A (ja) | 1997-05-07 | 1998-05-07 | 寄生サイリスターラッチアップを防止するために不連続のエミッター領域を含む電力半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6111278A (ja) |
| JP (1) | JPH10321859A (ja) |
| KR (1) | KR100256109B1 (ja) |
| DE (1) | DE19810338B4 (ja) |
| FR (1) | FR2763175B1 (ja) |
| TW (1) | TW348322B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007115943A (ja) * | 2005-10-21 | 2007-05-10 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455363B1 (ko) * | 1997-10-22 | 2005-06-07 | 페어차일드코리아반도체 주식회사 | 절연게이트 구조의 바이폴라 트랜지스터(igbt) 및 그 제조방법 |
| KR100284746B1 (ko) * | 1999-01-15 | 2001-03-15 | 김덕중 | 소스 영역 하부의 바디 저항이 감소된 전력용 디모스 트랜지스터 |
| EP1915782A1 (en) * | 2005-08-10 | 2008-04-30 | Freescale Semiconductor, Inc. | Field-effect semiconductor device and method of forming the same |
| JP4938307B2 (ja) | 2005-12-28 | 2012-05-23 | パナソニック株式会社 | スイッチ回路、ダイオード |
| CN101887912A (zh) * | 2009-05-12 | 2010-11-17 | 商海涵 | 绝缘栅型双极晶体管及其制作方法 |
| CN102157551A (zh) * | 2011-03-10 | 2011-08-17 | 电子科技大学 | 一种具有载流子存储层和额外空穴通路的igbt |
| CN102856353B (zh) * | 2011-06-27 | 2015-08-26 | 中国科学院微电子研究所 | 微穿通型igbt器件及其制作方法 |
| CN106033773A (zh) * | 2015-03-19 | 2016-10-19 | 国家电网公司 | 一种具有空穴旁路结构的igbt器件及其制造方法 |
| US11569371B2 (en) * | 2017-05-25 | 2023-01-31 | Dynex Semiconductor Limited | Semiconductor device |
Family Cites Families (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135114B1 (ja) * | 1970-12-28 | 1976-09-30 | ||
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| US4639754A (en) * | 1985-02-25 | 1987-01-27 | Rca Corporation | Vertical MOSFET with diminished bipolar effects |
| US4809045A (en) * | 1985-09-30 | 1989-02-28 | General Electric Company | Insulated gate device |
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