JPH0734474B2 - 伝導度変調型ｍｏｓｆｅｔの製造方法 - Google Patents
伝導度変調型ｍｏｓｆｅｔの製造方法Info
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- JPH0734474B2 JPH0734474B2 JP63050515A JP5051588A JPH0734474B2 JP H0734474 B2 JPH0734474 B2 JP H0734474B2 JP 63050515 A JP63050515 A JP 63050515A JP 5051588 A JP5051588 A JP 5051588A JP H0734474 B2 JPH0734474 B2 JP H0734474B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/16—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising cuprous oxide or cuprous iodide
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/126—Power FETs
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はたて型の絶縁ゲート電界効果トランジスタの伝
導度変調型MOSFET〔以下これをIGBT（Insulated Gate B
ipolar Transistor）と略称する〕の製造方法に関す
る。
導度変調型MOSFET〔以下これをIGBT（Insulated Gate B
ipolar Transistor）と略称する〕の製造方法に関す
る。
第３図はIGBTの基本的な素子構造を示す断面図である。
第３図はＮチヤネル素子の場合であり、主要な構成部は
符号順にP+基板1,高抵抗N-層2,P+層3,Pベース層4,P++高
不純物濃度層5,N+ソース層6,ゲート酸化膜7,ポリシリコ
ンゲート8,PSG絶縁層9,ソース電極10,ゲート電極11,ド
レイン電極12からなり、記号Ｓはソース,Gはゲート,Dは
ドレインのそれぞれ端子を表わす。
第３図はＮチヤネル素子の場合であり、主要な構成部は
符号順にP+基板1,高抵抗N-層2,P+層3,Pベース層4,P++高
不純物濃度層5,N+ソース層6,ゲート酸化膜7,ポリシリコ
ンゲート8,PSG絶縁層9,ソース電極10,ゲート電極11,ド
レイン電極12からなり、記号Ｓはソース,Gはゲート,Dは
ドレインのそれぞれ端子を表わす。
第３図のようにIGBTは基本的にはPNPNの４層構造となっ
ており、次に等価回路で示した第４図を参照してその動
作を説明する。この回路はPNPトランジスタ13とNPNトラ
ンジスタ14が第４図のように接続されており、抵抗（R
p）15を有する。トランジスタ14が第３図に示したN-層
2,P層4,N+層６からなるNPN寄生トランジスタに相当す
る。通常はゲート16で主電流を制御することができる
が、抵抗（Rp）15が大きければトランジスタ14のベース
とエミッタ間に一定電圧以上の電位差が生じコレクタ−
エミッタ間に電流が流れトランジスタ14が作動するよう
になる。その結果ゲート16を切っても主電流は流れ続
け、遂には素子自体が破壊されることになる。この現象
をラッチアップと称しており、IGBTを正常に作動させる
ためには、このラッチアップ現象を起こさせないように
素子を作製しなければならない。
ており、次に等価回路で示した第４図を参照してその動
作を説明する。この回路はPNPトランジスタ13とNPNトラ
ンジスタ14が第４図のように接続されており、抵抗（R
p）15を有する。トランジスタ14が第３図に示したN-層
2,P層4,N+層６からなるNPN寄生トランジスタに相当す
る。通常はゲート16で主電流を制御することができる
が、抵抗（Rp）15が大きければトランジスタ14のベース
とエミッタ間に一定電圧以上の電位差が生じコレクタ−
エミッタ間に電流が流れトランジスタ14が作動するよう
になる。その結果ゲート16を切っても主電流は流れ続
け、遂には素子自体が破壊されることになる。この現象
をラッチアップと称しており、IGBTを正常に作動させる
ためには、このラッチアップ現象を起こさせないように
素子を作製しなければならない。
そのため第３図のようにP++層５を形成することによ
り、ラッチアップを防止しようとすることが知られてい
る。P++層５を設ける理由は第４図における15の抵抗Rp
を減少させ、この抵抗Rp15の両端に生ずる電位差を下
げ、寄生トランジスタ14のエミッタ−ベース間の電圧を
低くして寄生トランジスタ14を作動させないようにする
ためである。
り、ラッチアップを防止しようとすることが知られてい
る。P++層５を設ける理由は第４図における15の抵抗Rp
を減少させ、この抵抗Rp15の両端に生ずる電位差を下
げ、寄生トランジスタ14のエミッタ−ベース間の電圧を
低くして寄生トランジスタ14を作動させないようにする
ためである。
P++層５の形成について、さらに第５図に第３図の部分
拡大図を示し、ラッチアップ防止との関連で説明する。
第５図はP++層５の一部とその近傍を示した部分拡大図
であり、第３図と共通部分を同一符号で表わしてある。
第５図において17およびその近傍がチヤネル形成部分で
あり、電子の流れる方向を実線の矢印18,正孔の流れを
点線の矢印19で示してある。正孔が点線の矢印19のルー
トに沿って流れるとき、その抵抗Rpによって前述の電位
差を生ずることになる。したがってその電位差を低く抑
えるためには高濃度のP++層５を出来る限りチヤネル部
分17に近づけるように形成するのがよい。第５図の，
，，はそれぞれP++層５のポリシリコンゲート８
直下における端末位置を比較するために示したものであ
り、以下その位置関係の損失について述べる。
拡大図を示し、ラッチアップ防止との関連で説明する。
第５図はP++層５の一部とその近傍を示した部分拡大図
であり、第３図と共通部分を同一符号で表わしてある。
第５図において17およびその近傍がチヤネル形成部分で
あり、電子の流れる方向を実線の矢印18,正孔の流れを
点線の矢印19で示してある。正孔が点線の矢印19のルー
トに沿って流れるとき、その抵抗Rpによって前述の電位
差を生ずることになる。したがってその電位差を低く抑
えるためには高濃度のP++層５を出来る限りチヤネル部
分17に近づけるように形成するのがよい。第５図の，
，，はそれぞれP++層５のポリシリコンゲート８
直下における端末位置を比較するために示したものであ
り、以下その位置関係の損失について述べる。
例えば第５図のまでP++層５を拡散させるとチヤネル
自体を潰してしまうことになりMOS動作が不可能とな
る。の位置までしかP++層５を拡散しないときは正孔1
9はＰ層４の抵抗の高い領域を長く通過するため電圧降
下が大きくなり、したがってラッチアップを生じやす
い。また通常はP+ウエルを形成してあることからもの
位置までのP++層５の拡散では効果は薄い。最も効果的
なのはの位置までP++層５を拡散させることであり、
理想的であるが、この位置に定めるための制御が困難で
ある。何らかの原因による位置ずれが起きやすく、容易
にのような位置まで拡散してしまう可能性を伴うので
製造プロセス上は安定性に欠ける。以上のことから、ラ
ッチアップ防止のために形成するP++層５のポリシリコ
ンゲート８の下における位置はの位置まで拡散形成す
るのが適当であり、これを実現するために、通常IGBTを
製造する際には、このP++層５を形成する過程でレジス
ト等のマスクを使用するのが現状である。
自体を潰してしまうことになりMOS動作が不可能とな
る。の位置までしかP++層５を拡散しないときは正孔1
9はＰ層４の抵抗の高い領域を長く通過するため電圧降
下が大きくなり、したがってラッチアップを生じやす
い。また通常はP+ウエルを形成してあることからもの
位置までのP++層５の拡散では効果は薄い。最も効果的
なのはの位置までP++層５を拡散させることであり、
理想的であるが、この位置に定めるための制御が困難で
ある。何らかの原因による位置ずれが起きやすく、容易
にのような位置まで拡散してしまう可能性を伴うので
製造プロセス上は安定性に欠ける。以上のことから、ラ
ッチアップ防止のために形成するP++層５のポリシリコ
ンゲート８の下における位置はの位置まで拡散形成す
るのが適当であり、これを実現するために、通常IGBTを
製造する際には、このP++層５を形成する過程でレジス
ト等のマスクを使用するのが現状である。
前述したように高濃度P++層５を出来得る限り第５図
の位置に近づけるように形成することがラッチアップ防
止に対する製造上のポイントである。したがってその位
置決めのためのマスク合わせは極めて精度よく行なう必
要がある。通常N+ソース層６はポリシリコンゲート８を
マスクとしてイオン注入により形成されるのでゲートに
対してセルフアラインとなり、精度は極めて良好であ
る。しかしながら、これとは別のマスクを用いてP++層
５を形成するときは当然ずれを保証しておかねばなら
ず、したがっての位置を意図するとしても実際にはこ
れより後退した位置すなわちの方向へ近づく位置でマ
スクを設計しなければならない。このように従来マスク
を用いてP++層５を拡散形成することから、種々不都合
な点が多かった。
の位置に近づけるように形成することがラッチアップ防
止に対する製造上のポイントである。したがってその位
置決めのためのマスク合わせは極めて精度よく行なう必
要がある。通常N+ソース層６はポリシリコンゲート８を
マスクとしてイオン注入により形成されるのでゲートに
対してセルフアラインとなり、精度は極めて良好であ
る。しかしながら、これとは別のマスクを用いてP++層
５を形成するときは当然ずれを保証しておかねばなら
ず、したがっての位置を意図するとしても実際にはこ
れより後退した位置すなわちの方向へ近づく位置でマ
スクを設計しなければならない。このように従来マスク
を用いてP++層５を拡散形成することから、種々不都合
な点が多かった。
本発明の上述の問題を解決するためになされたものであ
り、その目的は従来のマスクを用いて高濃度P++層を形
成する方法に代り、マスクを用いることなくセルフアラ
インにより精度よく高濃度P++層を拡散形成し、ラッチ
アップの発生を防止したIGBTを効率よく製造する方法を
提供することにある。
り、その目的は従来のマスクを用いて高濃度P++層を形
成する方法に代り、マスクを用いることなくセルフアラ
インにより精度よく高濃度P++層を拡散形成し、ラッチ
アップの発生を防止したIGBTを効率よく製造する方法を
提供することにある。
本発明の伝導度変調型MOSFETは次の手順にしたがって第
１導電型の高濃度不純物半導体層を形成するものであ
る。
１導電型の高濃度不純物半導体層を形成するものであ
る。
（ｉ）第１導電型半導体基板上に第２導電型半導体層，
ゲート酸化膜，多結晶半導体層および絶縁膜をこの順に
形成する。
ゲート酸化膜，多結晶半導体層および絶縁膜をこの順に
形成する。
（ii）酸化膜の一部を除去して窓明けし、この窓部によ
り多結晶半導体層を選択除去する。
り多結晶半導体層を選択除去する。
（iii）前記酸化膜窓部から不純物を導入、高温処理し
て第２導電型半導体層表面に第１導電型半導体ベース層
を形成する。
て第２導電型半導体層表面に第１導電型半導体ベース層
を形成する。
（iv）前記酸化膜窓部から前記ベース層に第１導電型の
高不純物濃度半導体層を形成する不純物を導入した後、
窓部を有する酸化膜を全て除去する。
高不純物濃度半導体層を形成する不純物を導入した後、
窓部を有する酸化膜を全て除去する。
（ｖ）選択除去された多結晶半導体層をマスクとし、前
記ベース層に第２導電型半導体ソース層を形成する不純
物をレジストを用いて選択的に導入する。
記ベース層に第２導電型半導体ソース層を形成する不純
物をレジストを用いて選択的に導入する。
（vi）前記レジストを除去した後、熱処理により第１導
電型の高不純物濃度半導体層と第２導電型ソース層とを
同時に拡散形成する。
電型の高不純物濃度半導体層と第２導電型ソース層とを
同時に拡散形成する。
前述のごとくIGBTではラッチアップ現象の発生を抑制す
るために、Ｐベース層内に高濃度P++層を設けるが、そ
の効果を十分に発揮させるにはP++層の形成位置精度を
高めることが必要であり、本発明では従来のレジストマ
スクを使用する代りに、ゲートとなるポリシリコン層上
に堆積した低温酸化膜とポリシリコン層を窓明けし、こ
れらをマスクとして不純物をイオン注入してまずＰベー
ス層を形成した後、このマスクで再度不純物をイオン注
入してP++層を形成する。したがって本発明の方法によ
るP++層の形成はポリシリコンゲートのエッヂに対して
セルフアラインとなり、レジストなどのマスクを用いた
ときのようにマスク合わせに起因するずれを生じないか
ら形成位置精度の高いものとなる。
るために、Ｐベース層内に高濃度P++層を設けるが、そ
の効果を十分に発揮させるにはP++層の形成位置精度を
高めることが必要であり、本発明では従来のレジストマ
スクを使用する代りに、ゲートとなるポリシリコン層上
に堆積した低温酸化膜とポリシリコン層を窓明けし、こ
れらをマスクとして不純物をイオン注入してまずＰベー
ス層を形成した後、このマスクで再度不純物をイオン注
入してP++層を形成する。したがって本発明の方法によ
るP++層の形成はポリシリコンゲートのエッヂに対して
セルフアラインとなり、レジストなどのマスクを用いた
ときのようにマスク合わせに起因するずれを生じないか
ら形成位置精度の高いものとなる。
以下本発明を実施例に基づき説明する。
第１図，第２図は本発明のプロセスを順を追って示した
工程図であり、第３図と共通部分に同一符号を用いてあ
る。まず第１図（ａ）はIGBT製造プロセスの初期工程を
省略し、P+基板１上に高抵抗N-層2,ゲート酸化膜7,ゲー
トとなるポリシリコン層８を符号順に堆積形成したもの
である。このポリシリコン層８の上に絶縁膜として約38
0℃の低温で形成する酸化膜〔以下これをLTO（Low Temp
erature Oxdization Film）と略称する〕20を形成す
る。この酸化膜20は通常の熱酸化膜でもよいが、本発明
では半導体層の結晶欠陥や接合位置のずれなどが発生す
るのを避けるために、この製造プロセスにおける高温処
理をできるだけ少くするということからLTOを用いてい
る〔第１図（ｂ）〕。次にレジストを塗布する通常のフ
オトエッチングプロセスによりLTO20を部分的に除去
し、窓明けする。ポリシリコン層８とLTO20すなわち酸
化膜とはウエットエッチングでもドライエッチングでも
選択比のよいエッチング液やエッチングガスが知られて
おり、このLTO20の選択エッチングは容易である。例え
ばウエットエッチングでは弗酸系のエッチング液を用
い、ドライエッチングではC2F6とCHF3ガスを用いてLTO2
0をエッチングすることができる〔第１図（ｃ）〕。こ
の状態でLTO20をマスクとしてポリシリコン層８を選択
エッチングする。このエッチングは酸化膜とポリシリコ
ンとの選択比のよいSF6やCF4ガスを用いたドライエッチ
ングを行なうのが好ましいが、ここでは等方性エッチン
グが可能なSF6によるドライエッチングを施している。
その結果第１図（ｄ）のようになる。このような状態で
LTO20をマスクとしてボロンのイオン注入を行なう。こ
のイオン注入を矢印で示し、注入されたボロンを21で表
わす。この後ドライブによりイオン注入されたボロン21
は拡散してＰベース層４が形成される。〔第１図
（ｅ）〕。さらに高不純物濃度P++層を形成するための
ボロンをイオン注入する。（ｄ）と同様イオン注入を矢
印で示し、注入されたボロンを22で表わしてある〔第２
図（ｆ）〕。次にLTO20を全てエッチング除去した後、
レジスト23を塗布し、これをマスクとして点線の矢印の
ごとく砒素のイオン注入を行なう。24はイオン注入され
た砒素を表わす。砒素24の注入はN+ソース層６を形成す
るためであり燐を用いることもできるがラッチアップ防
止に対してはN+ソース層６は浅くした方が好ましく、本
発明では燐より拡散係数の小さい砒素を用いる方がよい
〔第２図（ｇ）〕。その後PSG絶縁層９を形成するが、
このPSGのリフロー過程で高温処理を行なうことによっ
て、イオン注入されたボロン22と砒素24がこの時に活性
化し拡散する。得られた拡散層は高不純物濃度P++層５
とN+ソース層６となる〔第２図（ｈ）〕。最後に導電性
金属の蒸着などによりそれぞれソース電極10,ゲート電
極11,ドレイン電極12をそれぞれ形成して第３図の構造
と同様の伝導度変調型MOSFETを得ることができる。〔第
２図（ｉ）〕。なお第１図，第２図の（ａ）〜（ｉ）の
工程図には説明の便宜上第３図に示したP+層３は省略し
てある。
工程図であり、第３図と共通部分に同一符号を用いてあ
る。まず第１図（ａ）はIGBT製造プロセスの初期工程を
省略し、P+基板１上に高抵抗N-層2,ゲート酸化膜7,ゲー
トとなるポリシリコン層８を符号順に堆積形成したもの
である。このポリシリコン層８の上に絶縁膜として約38
0℃の低温で形成する酸化膜〔以下これをLTO（Low Temp
erature Oxdization Film）と略称する〕20を形成す
る。この酸化膜20は通常の熱酸化膜でもよいが、本発明
では半導体層の結晶欠陥や接合位置のずれなどが発生す
るのを避けるために、この製造プロセスにおける高温処
理をできるだけ少くするということからLTOを用いてい
る〔第１図（ｂ）〕。次にレジストを塗布する通常のフ
オトエッチングプロセスによりLTO20を部分的に除去
し、窓明けする。ポリシリコン層８とLTO20すなわち酸
化膜とはウエットエッチングでもドライエッチングでも
選択比のよいエッチング液やエッチングガスが知られて
おり、このLTO20の選択エッチングは容易である。例え
ばウエットエッチングでは弗酸系のエッチング液を用
い、ドライエッチングではC2F6とCHF3ガスを用いてLTO2
0をエッチングすることができる〔第１図（ｃ）〕。こ
の状態でLTO20をマスクとしてポリシリコン層８を選択
エッチングする。このエッチングは酸化膜とポリシリコ
ンとの選択比のよいSF6やCF4ガスを用いたドライエッチ
ングを行なうのが好ましいが、ここでは等方性エッチン
グが可能なSF6によるドライエッチングを施している。
その結果第１図（ｄ）のようになる。このような状態で
LTO20をマスクとしてボロンのイオン注入を行なう。こ
のイオン注入を矢印で示し、注入されたボロンを21で表
わす。この後ドライブによりイオン注入されたボロン21
は拡散してＰベース層４が形成される。〔第１図
（ｅ）〕。さらに高不純物濃度P++層を形成するための
ボロンをイオン注入する。（ｄ）と同様イオン注入を矢
印で示し、注入されたボロンを22で表わしてある〔第２
図（ｆ）〕。次にLTO20を全てエッチング除去した後、
レジスト23を塗布し、これをマスクとして点線の矢印の
ごとく砒素のイオン注入を行なう。24はイオン注入され
た砒素を表わす。砒素24の注入はN+ソース層６を形成す
るためであり燐を用いることもできるがラッチアップ防
止に対してはN+ソース層６は浅くした方が好ましく、本
発明では燐より拡散係数の小さい砒素を用いる方がよい
〔第２図（ｇ）〕。その後PSG絶縁層９を形成するが、
このPSGのリフロー過程で高温処理を行なうことによっ
て、イオン注入されたボロン22と砒素24がこの時に活性
化し拡散する。得られた拡散層は高不純物濃度P++層５
とN+ソース層６となる〔第２図（ｈ）〕。最後に導電性
金属の蒸着などによりそれぞれソース電極10,ゲート電
極11,ドレイン電極12をそれぞれ形成して第３図の構造
と同様の伝導度変調型MOSFETを得ることができる。〔第
２図（ｉ）〕。なお第１図，第２図の（ａ）〜（ｉ）の
工程図には説明の便宜上第３図に示したP+層３は省略し
てある。
以上本発明によるIGBTの製造方法を述べてきたが、この
ように高不純物濃度P++層５がセルフアラインで精度よ
く形成されるために得られたIGBTのラッチアップを抑制
することができる。
ように高不純物濃度P++層５がセルフアラインで精度よ
く形成されるために得られたIGBTのラッチアップを抑制
することができる。
なおIGBTとパワーMOSFETとは細部の寸法は異なるが、基
本的な素子構造はほとんど同じであり、ドレイン側にソ
ースと逆導電形の領域を付加するか否かでこれら両者が
分けられる。したがって本発明の製造方法は当然のこと
ながらパワーMOSFETに対しても適用可能である。
本的な素子構造はほとんど同じであり、ドレイン側にソ
ースと逆導電形の領域を付加するか否かでこれら両者が
分けられる。したがって本発明の製造方法は当然のこと
ながらパワーMOSFETに対しても適用可能である。
IGBTを製造する際に、ラッチアップ防止用の高不純物濃
度P++層を形成するために従来フオトマスクを用いてい
たが、本発明では実施例で述べたように、LTOを用いた
セルフアラインによってＰベース層内の有効な位置に極
めて高精度にP++層を形成することができ、しかもフオ
トマスクが不要となりそのフオトエッチング工程を無し
で済ませられるので、加工精度が向上するのに加えて工
程が単純になるという大きな効果を有する。さらにN+ソ
ース層の形成に対しても従来高温ドライブで形成される
酸化膜とゲート酸化膜を適当な厚さまでエッチングした
後、この残された酸化膜をスクリーンとして砒素をイオ
ン注入していたのに対し、本発明の方法によれば、酸化
膜をすべて除去した後に砒素の注入を行なうので従来法
に比べてＰベース層の砒素によるダメージのために寄生
トランジスタ（第４図14）のリーク電流が大きく、電位
差が大きくならないという点からもラッチアップを起こ
し難いIGBTを得ることができる。
度P++層を形成するために従来フオトマスクを用いてい
たが、本発明では実施例で述べたように、LTOを用いた
セルフアラインによってＰベース層内の有効な位置に極
めて高精度にP++層を形成することができ、しかもフオ
トマスクが不要となりそのフオトエッチング工程を無し
で済ませられるので、加工精度が向上するのに加えて工
程が単純になるという大きな効果を有する。さらにN+ソ
ース層の形成に対しても従来高温ドライブで形成される
酸化膜とゲート酸化膜を適当な厚さまでエッチングした
後、この残された酸化膜をスクリーンとして砒素をイオ
ン注入していたのに対し、本発明の方法によれば、酸化
膜をすべて除去した後に砒素の注入を行なうので従来法
に比べてＰベース層の砒素によるダメージのために寄生
トランジスタ（第４図14）のリーク電流が大きく、電位
差が大きくならないという点からもラッチアップを起こ
し難いIGBTを得ることができる。
第１図，第２図は本発明によるIGBTの製造工程図、第３
図はIGBTの構造断面図、第４図は同じく等価回路図、第
５図は第３図のチヤネル形成部近傍の部分拡大図であ
る。 １…P+基板、２…高抵抗N-層、３…P+層、４…Ｐベース
層、５…P++高不純物濃度層、６…N+ソース層、７…ゲ
ート酸化膜、８…ポリシリコンゲート、９…絶縁層、10
…ソース電極、11…ゲート電極、12…ドレイン電極、13
…PNPトランジスタ、14…NPNトランジスタ、17…チヤネ
ル、18…電子の流れ、19…正孔の流れ、20…LTO、21,22
…ボロン、23…レジスト、24…砒素。
図はIGBTの構造断面図、第４図は同じく等価回路図、第
５図は第３図のチヤネル形成部近傍の部分拡大図であ
る。 １…P+基板、２…高抵抗N-層、３…P+層、４…Ｐベース
層、５…P++高不純物濃度層、６…N+ソース層、７…ゲ
ート酸化膜、８…ポリシリコンゲート、９…絶縁層、10
…ソース電極、11…ゲート電極、12…ドレイン電極、13
…PNPトランジスタ、14…NPNトランジスタ、17…チヤネ
ル、18…電子の流れ、19…正孔の流れ、20…LTO、21,22
…ボロン、23…レジスト、24…砒素。
Claims (2)
- 【請求項１】第１導電型半導体基板と、この基板上に形
成された高抵抗の第２導電型半導体層と、この半導体層
の表面に拡散形成された第１導電型半導体ベース層と、
このベース層直下の前記第２導電型半導体層内に拡散形
成された第１導電型半導体層と、前記ベース層内に拡散
形成された第２導電型半導体ソース層と、このソース層
の直下に拡散形成された第１導電型の高不純物濃度半導
体層と、前記ベース層と前記ソース層の横方向の不純物
拡散距離の相違により前記第２導電型半導体層の表面に
形成されるチヤネル領域上にゲート酸化膜を介して形成
された多結晶半導体ゲートと、前記ベース層と前記ソー
ス層の双方にオーミックコンタクトするソース電極と、
このソース電極と絶縁層により絶縁されて前記ゲートに
接するゲート電極と、前記基板の裏面に形成されたドレ
イン電極とを備えてなる伝導度変調型MOSFETを製造する
方法であって以下の手順により前記第１導電型の高不純
物濃度半導体層を形成することを特徴とする伝導度変調
型MOSFETの製造方法。 （ｉ）第１導電型半導体基板上に第２導電型半導体層，
ゲート酸化膜，多結晶半導体層および絶縁膜をこの順に
堆積形成する。 （ii）前記絶縁膜の一部を除去して窓明けし、この窓部
により多結晶半導体層を選択除去する。 （iii）前記絶縁膜窓部から不純物を導入し、高温処理
して第２導電型半導体層表面に第１導電型半導体ベース
層を形成する。 （iv）前記絶縁膜窓部から前記ベース層に第１導電型の
高不純物濃度半導体層を形成する不純物を導入した後、
窓部を有する絶縁膜を全て除去する。 （ｖ）選択除去された前記多結晶半導体層をマスクと
し、前記ベース層に第２導電型半導体ソース層を形成す
る不純物をレジストを用いて選択的に導入する。 （vi）前記レジストを除去した後、熱処理により第１導
電型の高不純物濃度半導体層と第２導電型半導体ソース
層とを同時に拡散形成する。 - 【請求項２】特許請求の範囲第１項記載の方法におい
て、絶縁膜として低温酸化膜を用いることを特徴とする
伝導度変調型MOSFETの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050515A JPH0734474B2 (ja) | 1988-03-03 | 1988-03-03 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
| KR1019890002652A KR930000606B1 (ko) | 1988-03-03 | 1989-03-03 | 전도도 변조형 mosfet의 제조방법 |
| US07/596,562 US5034336A (en) | 1988-03-03 | 1990-10-10 | Method of producing insulated gate bipolar tranistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050515A JPH0734474B2 (ja) | 1988-03-03 | 1988-03-03 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225166A JPH01225166A (ja) | 1989-09-08 |
| JPH0734474B2 true JPH0734474B2 (ja) | 1995-04-12 |
Family
ID=12861110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050515A Expired - Lifetime JPH0734474B2 (ja) | 1988-03-03 | 1988-03-03 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5034336A (ja) |
| JP (1) | JPH0734474B2 (ja) |
| KR (1) | KR930000606B1 (ja) |
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|---|---|---|---|---|
| US5173435A (en) * | 1987-11-11 | 1992-12-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| US5182626A (en) * | 1989-09-20 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor and method of manufacturing the same |
| KR910010748A (ko) * | 1989-11-30 | 1991-06-29 | 정몽헌 | 적층형 캐패시터 및 제조방법 |
| US5068707A (en) * | 1990-05-02 | 1991-11-26 | Nec Electronics Inc. | DRAM memory cell with tapered capacitor electrodes |
| EP0481153B1 (en) * | 1990-10-16 | 1997-02-12 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for the accomplishment of power MOS transistors with vertical current flow |
| US5182222A (en) * | 1991-06-26 | 1993-01-26 | Texas Instruments Incorporated | Process for manufacturing a DMOS transistor |
| JP2689047B2 (ja) * | 1991-07-24 | 1997-12-10 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
| US5268586A (en) * | 1992-02-25 | 1993-12-07 | North American Philips Corporation | Vertical power MOS device with increased ruggedness and method of fabrication |
| US5321281A (en) * | 1992-03-18 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of fabricating same |
| JPH06244429A (ja) * | 1992-12-24 | 1994-09-02 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置及びその製造方法 |
| JP3294001B2 (ja) * | 1994-06-01 | 2002-06-17 | 三菱電機株式会社 | 絶縁ゲート型半導体装置の製造方法 |
| US5795793A (en) * | 1994-09-01 | 1998-08-18 | International Rectifier Corporation | Process for manufacture of MOS gated device with reduced mask count |
| JP3399119B2 (ja) | 1994-11-10 | 2003-04-21 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP3384198B2 (ja) * | 1995-07-21 | 2003-03-10 | 三菱電機株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
| KR0175276B1 (ko) * | 1996-01-26 | 1999-02-01 | 김광호 | 전력반도체장치 및 그의 제조방법 |
| KR100256109B1 (ko) * | 1997-05-07 | 2000-05-01 | 김덕중 | 전력 반도체 장치 |
| US6121089A (en) * | 1997-10-17 | 2000-09-19 | Intersil Corporation | Methods of forming power semiconductor devices having merged split-well body regions therein |
| DE19840402C2 (de) * | 1997-12-12 | 2003-07-31 | Nat Semiconductor Corp | Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes |
| US6197640B1 (en) * | 1998-12-21 | 2001-03-06 | Semiconductor Components Industries, Llc | Semiconductor component and method of manufacture |
| JP2001024184A (ja) * | 1999-07-05 | 2001-01-26 | Fuji Electric Co Ltd | 絶縁ゲートトランジスタおよびその製造方法 |
| JP2005057028A (ja) * | 2003-08-04 | 2005-03-03 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| WO2007132483A1 (en) | 2006-05-11 | 2007-11-22 | Stmicroelectronics S.R.L. | Igbt transistor with protection against parasitic component activation and manufacturing process thereof |
| JP5195816B2 (ja) * | 2010-05-17 | 2013-05-15 | 富士電機株式会社 | 半導体装置の製造方法 |
| US10218349B2 (en) * | 2016-05-17 | 2019-02-26 | Littelfuse, Inc. | IGBT having improved clamp arrangement |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680853A (en) * | 1980-08-18 | 1987-07-21 | International Rectifier Corporation | Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide |
| US4430792A (en) * | 1982-07-08 | 1984-02-14 | General Electric Company | Minimal mask process for manufacturing insulated-gate semiconductor devices with integral shorts |
| US4466176A (en) * | 1982-08-09 | 1984-08-21 | General Electric Company | Process for manufacturing insulated-gate semiconductor devices with integral shorts |
| US4417385A (en) * | 1982-08-09 | 1983-11-29 | General Electric Company | Processes for manufacturing insulated-gate semiconductor devices with integral shorts |
| JPS628568A (ja) * | 1985-07-04 | 1987-01-16 | Tdk Corp | 縦形半導体装置及びその製造方法 |
| EP0229362B1 (en) * | 1986-01-10 | 1993-03-17 | General Electric Company | Semiconductor device and method of fabrication |
| IT1204243B (it) * | 1986-03-06 | 1989-03-01 | Sgs Microelettronica Spa | Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento |
-
1988
- 1988-03-03 JP JP63050515A patent/JPH0734474B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-03 KR KR1019890002652A patent/KR930000606B1/ko not_active IP Right Cessation
-
1990
- 1990-10-10 US US07/596,562 patent/US5034336A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5034336A (en) | 1991-07-23 |
| JPH01225166A (ja) | 1989-09-08 |
| KR930000606B1 (ko) | 1993-01-25 |
| KR890015364A (ko) | 1989-10-30 |
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