JP2005057028A - 絶縁ゲート型バイポーラトランジスタ - Google Patents

Abstract

【課題】ＩＧＢＴのラッチアップを容易に抑制することが困難であった。
【解決手段】トレンチ５を有する半導体基板１には、Ｐ⁺型コレクタ領域８とＮ⁺型バッファ領域９と第１及び第２の領域１０ａ、１０ｂから成るＮ型ベース領域１０と第１及び第２の部分１１ａ、１１ｂから成るＰ型ベース領域１１とエミッタ領域１２とが形成されている。トレンチ５の中にゲート絶縁膜６とゲート電極４とが設けられている。エミッタ電極２はエミッタ領域１２とＰ型ベース領域１１の第２の部分１１ｂとに接続されている。Ｐ型ベース領域１１の第１の部分１１ａはトレンチ５よりも浅く形成され、第２の部分１１ｂはトレンチ５よりも深く形成されている。Ｎ型ベース領域１０はＮ^-型の第１の領域１０ａとこれよりも不純物濃度の高いＮ型の第２の領域１０ｂとから成る。
【選択図】図２

Description

本発明は、トレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタ即ちＩＧＢＴに関する。

従来のトレンチゲート構造を有するＩＧＢＴは、図１に示すように半導体基板１と、エミッタ電極２と、コレクタ電極３と、ゲート電極４と、凹部又は溝から成るトレンチ５の壁面に設けられたゲート絶縁膜６と、層間絶縁膜７とを有している。

半導体基板１は、Ｐ⁺型コレクタ領域８と、Ｎ⁺型バッファ領域９と、Ｎ^-型ドリフト領域１０と、Ｐ型ベース領域１１と、Ｎ型エミッタ領域１２とを有する。なお、Ｎ^-型ドリフト領域１０、又はＮ^-型ドリフト領域１０とＮ⁺型バッファ領域９との組み合せをＮ型ベース領域と呼ぶこともできる。

トレンチ５は半導体基板１の一方の主面１３から他方の主面１４に向って延びており且つＰ型ベース領域１１よりも深く形成されている。導電性を有する多結晶シリコン等から成るゲート電極４はゲート絶縁膜６を介してトレンチ５の壁面に対向している。Ｐ型ベース領域１１はトレンチ５に露出しているので、Ｐ型ベース領域１１のトレンチ５に沿った部分がチャネル部分となる。

半導体基板１の一方の主面１３のトレンチ５の相互間にエミッタ領域１２の側面とＰ型ベース領域１１とを露出させるための凹部１５が形成されている。エミッタ電極２は凹部１５を埋めるように配置され、エミッタ領域１２及びＰ型ベース領域１１に接続されている。コレクタ電極３は半導体基板１の他方の主面１４に配置され、Ｐ型コレクタ領域８に接続されている。

このＩＧＢＴのゲート電極４にエミッタ電極２よりも高い電圧を印加すると、Ｐ型ベース領域１１のトレンチ５に沿う部分にＮチャネルが形成され、コレクタ電極３とエミッタ電極２との間に電流が流れる。この時、周知のようにＰ⁺型コレクタ領域８からＮ⁺型バッファ領域９を介してＮ^-型ドリフト領域１０に正孔が注入され、ドリフト領域１０に伝導度変調が生じ、Ｎ^-型ドリフト領域１０の抵抗値が比較的低くなる。このため、Ｎ^-型ドリフト領域１０を設けて高耐化されているにも拘らず、オン抵抗の小さいＩＧＢＴを提供することができる。上述のようなＩＧＢＴは例えば次の特許文献１で公知である。
特開2002-76342号公報

ところで、負荷が短絡した状態でＩＧＢＴが何らかの理由でオン状態となり、ＩＧＢＴに過大な電流が流れると、結果としてＩＧＢＴが破壊する。所定の条件下でＩＧＢＴの負荷を短絡した状態でＩＧＢＴのチャネルに電流が流れ始めてからＩＧＢＴが破壊に至るまでの時間は負荷短絡耐量と呼ばれ、ＩＧＢＴの性能を表す目安の１つとされている。この負荷短絡耐量が大きいほど、ＩＧＢＴの回路設計の自由度が高くなり、ＩＧＢＴが使い易くなる。図１のトレンチゲート型ＩＧＢＴでは、ホール電流（正孔電流）の多くがトレンチ５沿いに流れる。そのため、負荷が短絡した時のように、大電流がＩＧＢＴに流れ込んだ時には、このトレンチ５沿いの部分での電流密度が増加し、サイリスタ動作（ラッチアップ）を起こしてＩＧＢＴが破壊し易い。このラッチアップを効果的に防止できるトレンチゲート構造のＩＧＢＴは実用化されていない。

そこで、本発明の第１の目的は、トレンチ沿いにおける電流密度増大を抑制して、ラッチアップを良好に防止できるトレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタを提供することにある。
また、本発明の第２の目的は、低いオン抵抗即ち動作抵抗が得られるトレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタを提供することにある。

上記課題を解決し、上記第１の目的を達成するための本発明は、一方及び他方の主面を有し且つ前記一方の主面にトレンチを有する半導体基板と、前記一方の主面に配置されたエミッタ電極と、前記他方の主面に配置されたコレクタ電極と、前記トレンチの壁面に配置された絶縁膜と、前記トレンチの中に配置されたゲート電極とを有する絶縁ゲート型バイポーラトランジスタにおいて、
前記半導体基板が、前記他方の主面に露出するように配置された第１導電型（例えばＰ型）のコレクタ領域と、前記コレクタ領域に隣接配置された第２導電型（例えばＮ型）ベース領域と、前記第２導電型ベース領域に隣接配置された第１導電型（例えばＰ型）ベース領域と、前記第１導電型ベース領域に隣接配置され且つ前記一方の主面に露出している第２導電型のエミッタ領域とを有し、
前記トレンチは、前記一方の主面から前記第２導電型ベース領域に至る深さを有し、
前記トレンチの壁面に前記エミッタ領域、前記第１導電型ベース領域及び前記第２導電型ベース領域が露出し、
前記第１導電型ベース領域が前記トレンチの壁面に隣接配置され且つ前記トレンチよりも浅く形成された第１の部分と、前記第１の部分に隣接配置され且つ前記トレンチよりも深く形成された第２の部分とを有し、
前記エミッタ電極が前記エミッタ領域と前記第１導電型ベース領域の前記第２の部分とに接続され、
前記コレクタ電極が前記コレクタ領域に接続されていることを特徴とする絶縁ゲート型バイポーラトランジスタに係わるものである。

なお、第２導電型ベース領域は、一般にドリフト領域と呼ばれている第１の領域と、この第１の領域と第１導電型ベース領域との間に配置され且つ第１の領域よりも高い第２導電型不純物濃度を有している第２の領域とを含むものであることが望ましい。第２導電型ベース領域に第２の領域を設ける構成は、第１導電型ベース領域が第１の部分と第２の部分とを有すか否かに拘らず採用することができる。
また、半導体基板におけるコレクタ領域と第２導電型のベース領域との間に第２導電型を有し且つ第２導電型のベース領域よりも高い不純物濃度を有するバッファ領域が配置されていることが望ましい。
また、第２導電型のベース領域とバッファ領域とのいずれか一方又は両方を半導体基板の他方の主面に露出させ、コレクタ電極に接続することができる。

請求項１及び２の発明によれば、第１導電型ベース領域の第２の部分が設けられ、この第２の部分の深さがトレンチよりも深く設定されているので、トレンチ近傍の正孔（ホール）電流密度の増大を抑えてラッチアップを良好に防止することができる。即ち、第２導電型のベース領域と第１導電型のベース領域の第１の部分との界面に直交する方向の第１の電界が生じるのみでなく、第２導電型のベース領域と第１導電型のベース領域の第２の部分との界面に直交する方向の第２の電界も生じ、負荷短絡時等における大電流が第２の電界の領域にも流れ、トレンチ近傍の第１の電界の領域の正孔（ホール）電流を抑制してラッチアップを防ぐことができる。
請求項２及び３の発明によれば、第１導電型ベース領域に隣接して第２導電型不純物濃度の高い第２の領域が設けられているので、第１の領域の少数キャリア（例えば正孔）の第１導電型ベース領域への吸い込みを抑制し、第１の領域に少数キャリアを十分に蓄積して伝導度変調を良好に達成できる。これにより、オン抵抗を十分に低くすることができる。
請求項２の発明によれば、ラッチアップ防止とオン抵抗の低減との両方を良好に達成できる。

次に、図２〜図４を参照して本発明の実施形態を説明する。なお、図２〜図４の各部の幾何学的寸法の大小関係は必ずしも正確に示されておらず、理解を容易にするために概略的に示されている。

本発明に従う実施例１の絶縁ゲート型バイポーラトランジスタ即ちＩＧＢＴは、多数のセルの集合体から成る。多数のセルは同一構造を有するので図２には１つのセル部分のみが示されている。

図２のＩＧＢＴは図１のＩＧＢＴと同様に、シリコン半導体基板１と、エミッタ電極２と、コレクタ電極３と、ゲート電極４と、凹部又は溝から成るトレンチ５の壁面に設けられたゲート絶縁膜６と、層間絶縁膜７とを有している。

半導体基板１は、一方の主面１３と他方の主面１４との間にＰ⁺型コレクタ領域８と、Ｎ⁺型バッファ領域９と、第２導電型ベース領域としてのＮ型ベース領域１０と、第１導電型ベース領域としてのＰ型ベース領域１１と、Ｎ型エミッタ領域１２とを有している。Ｎ型ベース領域１０は第１及び第２の領域１０ａ、１０ｂの組み合せから成る。Ｐ型ベース領域１１は第１及び第２の部分１１ａ、１１ｂの組み合せから成る。

Ｐ⁺型コレクタ領域８は半導体基板１の他方の主面１４に露出し、その下面に配置されているコレクタ電極３に電気的に接続されている。Ｐ⁺型コレクタ領域８は、順方向バイアス時に正孔を供給し、Ｎ型ベース領域１１の第１及び第２の領域１１ａ、１１ｂに周知の伝導度変調を起こさせる機能を有する。このＰ⁺型コレクタ領域８は、後述のＮ⁺型バッファ領域９をエピタキシャル成長等させるための基板となる。

Ｐ⁺型コレクタ領域８に隣接配置されたＮ⁺型バッファ領域９は、Ｐ⁺型コレクタ領域８上の周知のエピタキシャル成長法によって形成されたものであり、その上に形成されているＮ型ベース領域１０の第１及び第２の領域１０ａ、１０ｂよりも不純物濃度（ドナー濃度）が高く設定されている。このＮ⁺型バッファ領域９は、Ｐ⁺型コレクタ領域８からＮ型ベース領域１１に注入される正孔注入量を抑制し、ラッチアップ等を起こり難くする機能を有する。なお、Ｎ⁺型バッファ領域９は、Ｐ⁺型コレクタ領域８を構成するＰ型半導体基板にＮ型不純物を拡散して形成しても良い。また、Ｎ⁺型バッファ領域９をＮ型ベース領域１０の一部と考えることもできる。ＩＧＢＴの原理的構成ではＮ⁺型バッファ領域９を省くことができる。この場合にはＮ型ベース領域１０をＰ⁺型コレクタ領域８に直接に隣接させる。

Ｎ型ベース領域１０はＮ^-型の第１の領域１０ａとＮ型の第２の領域１０ｂとから成り、Ｎ⁺型バッファ領域９の上に周知のエピタキシャル成長法によって形成されている。Ｎ⁺型バッファ領域９に隣接配置されたＮ^-型の第１の領域１０ａはドリフト領域とも呼ぶことができる半導体層であって、バッファ領域９及び第２の領域１０ｂよりも低い不純物濃度（ドナー濃度）を有し、ＩＧＢＴの高耐圧化に寄与している。Ｎ型ベース領域１０のＮ型の第２の領域１０ｂは、第１の領域１０ａとＰ型ベース領域１１との間に配置されている。従って、第１及び第２の領域１０ａ、１０ｂの界面は一方の主面１３を基準にしてＰ型ベース領域１１及びトレンチ５よりも深い位置に配置されている。Ｎ型の第２の領域１０ｂはＮ⁺型バッファ領域９よりも低い不純物濃度（ドナー濃度）を有する。本実施例では、第１及び第２の領域１０ａ、１０ｂが周知のエピタキシャル成長法によって形成されているため、第１の領域１０ａと第２の領域１０ｂの界面は、その不純物濃度が階段状に変化する界面として認識できる。

Ｐ型ベース領域１１は第１及び第２の部分１１ａ、１１ｂを有し、Ｎ型ベース領域１０に隣接配置され、エピタキシャル層から成るＮ型ベース領域１０の第２の領域１０ｂにＰ型不純物を拡散することによって形成されている。Ｐ型の第１の部分１１ａはトレンチ５の壁面に露出するように配置され且つ半導体基板１の一方の主面１３を基準にしてトレンチ５よりも浅く形成されている。Ｐ型の第２の部分１１ｂは、第１の部分１１ａよりもトレンチ５から離れた位置に配置され且つトレンチ５よりも深く形成されている。この実施例では、第２の部分１１ｂを拡散によって形成しているので、一方の主面１３からこの先端までを第２の部分１１ｂとしたが、図２で点線で示す第１の部分１１ａとＮ型ベース領域１０の第２の領域１０ｂとの界面の延長線よりもＮ型の第２の領域１０ｂ側に突出している部分を第２の部分１１ｂと呼ぶこともできる。

Ｐ型の第１の部分１１ａのトレンチ５に露出する面はゲート絶縁膜６を介してゲート電極４に対向しているので、ゲート電極４にＩＧＢＴをオンにするためのゲート電圧が印加されると、Ｐ型の第１の部分１１ａのトレンチ近傍領域にＮチャネルが形成される。従って、第１の部分１１ａをチャネル形成領域と呼ぶこともできる。

第２の部分１１ｂの先端は、一方の主面１３を基準にしてトレンチ５の深さ位置とＮ型の第１及び第２の領域１０ａ、１０ｂの界面の深さ位置との間に配置されている。また、図３に示すように平面形状環状のパターンを有する第１の部分１１ａの中央に配置されているので、ＩＧＢＴの正孔（ホール）電流が第１の部分１１ａに集中することを防いで第２の部分１１ｂ側にバイパスさせ、ラッチアップ即ちサイリスタ動作を抑制する機能を有する。このラッチアップ防止を良好に達成するために、Ｐ型の第２の部分１１ｂのトレンチ５の底面よりも下方に突出する部分の長さ（深さ）を０．５μｍ以上にすることが望ましい。Ｐ型の第２の部分１１ｂがＮ型の第２の領域１０ｂに突出しているので、Ｐ型の第２の部分１１ｂとＮ型の第１の領域１０ａとの間隔がＰ型の第１の部分１１ａとＮ型の第１の領域１０ａとの間隔よりも狭くなっている。第２の部分１１ｂは図示が省略されているＩＧＢＴの半導体基板１の一方の主面１３の外周側領域に設けられる周知のＦＬＲ（フィールドリミッティングリング）と同一の不純物拡散工程で形成され、且つその不純物濃度及び拡散の深さがＦＬＲと同一にされている。このため、特別な工程及びコストの上昇を伴なわないで第２の部分１１ｂを形成することができる。Ｐ型ベース領域１１の第１及び第２の部分１１ａ、１１ｂのＰ型不純物濃度は任意に決定できる。

Ｎ型エミッタ領域１２は、Ｐ型ベース領域１１の第１及び第２の部分１１ａ、１１ｂにＮ型不純物を拡散して形成されたものであり、その上面は半導体基板１の一方の主面１３に露出している。また、エミッタ領域１２の下面はＰ型ベース領域１１の第１及び第２の領域１１ａ、１１ｂに接触している。エミッタ領域１２の不純物濃度（ドナー濃度）は、Ｎ型ベース領域１０の第１及び第２の領域１０ａ、１０ｂの不純物濃度よりも高く設定されている。エミッタ領域１２の側面はトレンチ５の壁面に露出している。

トレンチ５は、周知の異方性エッチングによって形成されたものであり、半導体基板１の一方の主面１３に格子状に形成されている。トレンチ５は、半導体基板１の一方の主面から他方の主面方向に向かって垂直に切り立って形成された側面と、半導体基板１の一方の主面１３に平行な底面とを有している。既に説明したように、トレンチ５は、Ｐ型ベース領域１１の第１の部分１１ａよりも深く、第２の部分１１ｂよりも浅く形成されている。なお、トレンチ５を平面形状において環状又はストライプ状等に形成することもできる。

半導体基板１の一方の主面１３のトレンチ５で囲まれた領域の中央に凹部１５が形成されている。この凹部１５は、トレンチ５よりも浅く形成されており、その底面にはＰ型ベース領域１１の第２の部分１１ｂが露出している。また、凹部１５はエミッタ領域１２よりも深く形成されているため、凹部１５の側面にはエミッタ領域１２と第２の部分１１ｂが露出している。この結果、この凹部１５に形成されたエミッタ電極２はエミッタ領域１２と第２の部分１１ｂとに接触している。なお、エミッタ領域１２の上面にエミッタ電極２を接続することもできる。

シリコン酸化膜等から成るゲート絶縁膜６は、トレンチ５の側面と底面に形成され更に半導体基板１の一方の主面１３側まで延伸し、エミッタ領域１２の上面も被覆している。

ゲート電極４は、導電性ポリシリコン膜等によって形成されており、図示のようにトレンチ５内に埋設されている。ゲート電極４は、Ｐ型ベース領域１１の第１の部分１１ａのトレンチ５に接する部分にチャネルが形成されるように、第１の領域１１ａの厚み方向全体にゲート絶縁膜６を介して対向している。また、ゲート電極4は図示されていない周知のゲート電極パッドに接続されている。

エミッタ電極２はエミッタ領域１２とＰ型の第２の部分１１ｂとに低抵抗性接触で電気的に接続されるように凹部１５が形成された部分と複数のセルを接続する部分とを有する。従って、エミッタ電極２は、図示のようにトレンチ５内に形成されたゲート電極４の上を横切る部分を有するが、この部分とゲート電極４とは層間絶縁膜７によって電気的に絶縁されている。

このＩＧＢＴのゲート電極４にエミッタ電極２よりも高い電圧を印加すると、Ｐ型ベース領域１１のトレンチ５に沿う第１の部分１１ａにＮチャネルが形成され、ドレイン電極３とエミッタ電極２との間に電流が流れる。この時、周知のようにＰ⁺型コレクタ領域８からＮ⁺型バッファ領域９を介してＮ型ベース領域１０にホールが注入され、Ｎ型ベース領域１０に伝導度変調が生じ、Ｎ型ベース領域１０の抵抗値が比較的低くなる。このため、Ｎ型ベース領域１０を設けて高耐圧化されているにも拘らず、オン抵抗が比較的小さいＩＧＢＴを提供することができる。

本実施例のＩＧＢＴは従来のＩＧＢＴの効果の他に、次に示す効果を有する。
（１）トレンチ５沿いに流れる正孔電流の電流密度増大を抑制し、ラッチアップを良好に防止することができる。即ち、トレンチ５の間に形成されたＰ型ベース領域１１のトレンチ５から離間した中央側にＰ型の第２の部分１１ｂを形成し、このＰ型の第２の部分１１ｂの深さをトレンチ５よりも深くした。この結果、図２に示すように、トレンチ５近傍のＮ型ベース領域１０の第２の領域１０ｂとＰ型の第１の部分１１ａとの界面に対してほぼ直交する方向に伸びる第１の電界Ｅ1 と共に、Ｎ型ベース領域１０の第２の領域１０ｂとＰ型ベース領域１１の第２の部分１１ｂとの界面に対してほぼ直交する方向に伸びる第２の界面Ｅ2 が発生する。このため、第２の電界Ｅ2と同一方向の電流が増大し、Ｐ型コレクタ領域８からバッファ領域９及びＮ型ベース領域１０を介してＰ型ベース領域１１に流れ込む正孔電流における第１の部分１１ａに流れ込む割合に対して第２の部分１１ｂに流れ込む割合を増大させることができ、第１の部分１１ａの電流密度の増大を抑制することができる。この結果、ＩＧＢＴに接続された負荷が短絡した時のように、大電流がＩＧＢＴに流れ込んだ時に、このトレンチ５沿いの第１の部分１１ａでの電流密度の上昇が抑制され、サイリスタ動作即ちラッチアップが生じ難くなる。
なお、Ｐ型ベース領域１１の第２の部分１１ｂの深さをトレンチ５よりも浅くした場合には、上述の第２の電界Ｅ2 が発生し難いため、トレンチ５沿いの第１の部分１１ａでの電流密度の上昇が抑制できず、サイリスタ動作即ちラッチアップが生じ易くなる。
（２）ＩＧＢＴの動作抵抗即ちオン抵抗が低くなる。即ち、本実施例のＩＧＢＴでは、Ｎ型ベース領域１０に相対的に不純物濃度の高い第２の領域１０ｂを形成し、Ｐ型ベース領域１１の第２の部分１１ｂに隣接するＮ型ベース領域１０の不純物濃度を増大させている。このため、相対的に不純物濃度の低いＮ型の第１の領域１０ａ内に十分な量の正孔を蓄積することができ、伝導度変調が良好に得られる。この結果、ラッチアップが良好に防止されると共に、ＩＧＢＴのオン抵抗も十分に低くできる。
なお、相対的に不純物濃度の高いＮ型の第２の領域１０ｂを形成しない場合には、コレクタ領域８から注入された正孔の多くがＰ型ベース領域１１の第２の部分１１ｂに吸い込まれ、Ｎ型ベース領域１０の伝導度変調が良好に得られず、結果としてオン抵抗が増大してしまう。Ｎ型の第２の領域１０ｂによるオン抵抗の低減効果は、Ｐ型ベース領域１１の第２の部分１１ｂを設けない場合にも得ることができる。
（３）Ｐ型ベース領域１１の第２の部分１１ｂはＦＬＲと同時に形成するので、工程の増加及びコストの上昇を抑えることができる。

次に、図４に示す実施例２のＩＧＢＴを説明する。但し、図４において図２と実質的に同一の部分には同一の符号を付してその説明を省略する。

図４のＩＧＢＴは、Ｐ型コレクタ領域８とバッファ領域９とＮ型ベース領域１０のＮ^-型の第１の領域１０ａのパターンを変形し、この他は図２と同一に形成したものである。図４のＰ型コレクタ領域８は断面形状で島状に形成され、Ｎ⁺型バッファ領域９はＰ型コレクタ領域８を囲むように配置され、ドリフト領域とも呼ぶことができるＮ^-型の第１の領域１０ａは半導体基板１の他方の主面１４に露出している。従って、Ｐ型コレクタ領域８とＮ⁺型バッファ領域９とＮ^-型の第１の領域１０ａとが他方の主面１４でコレクタ電極３に接続されている。なお、図４の点線１６で示す位置よりも下側にＰ型又はＰ⁺型半導体領域を形成し、Ｎ⁺型バッファ領域９及びＮ^-型の第１の領域１０ａを他方の主面１４に露出させない構成に変形することもできる。

実施例２及びこの変形例においても図２の実施例１と同一の効果を得ることができる。

本発明は半導体スイッチング素子としてのＩＧＢＴの特性向上に寄与する。

従来のＩＧＢＴの一部を示す断面図である。 本発明の実施例１のＩＧＢＴの一部を示す断面図である。 図２の半導体基板の一方の主面の一部を示す平面図である。 実施例２のＩＧＢＴの一部を示す断面図である。

符号の説明

１ 半導体基板
２ エミッタ電極
３ コレクタ電極
４ ゲート電極
５ トレンチ
６ ゲート絶縁膜
７ 層間絶縁膜
８ Ｐ⁺型コレクタ領域
９ Ｎ⁺型バッファ領域
１０ Ｎ型ベース領域
１０ａ 第１の領域（ドリフト領域）
１０ｂ 第２の領域
１１ Ｐ型ベース領域
１１ａ 第１の部分
１１ｂ 第２の部分

Claims (5)

1. 一方及び他方の主面を有し且つ前記一方の主面にトレンチを有する半導体基板と、前記一方の主面に配置されたエミッタ電極と、前記他方の主面に配置されたコレクタ電極と、前記トレンチの壁面に配置された絶縁膜と、前記トレンチの中に配置されたゲート電極とを有する絶縁ゲート型バイポーラトランジスタにおいて、
   前記半導体基板が、前記他方の主面に露出するように配置された第１導電型のコレクタ領域と、前記コレクタ領域に隣接配置された第２導電型ベース領域と、前記第２導電型ベース領域に隣接配置された第１導電型ベース領域と、前記第１導電型ベース領域に隣接配置され且つ前記一方の主面に露出している第２導電型のエミッタ領域とを有し、
   前記トレンチは、前記一方の主面から前記第２導電型ベース領域に至る深さを有し、
   前記トレンチの壁面に前記エミッタ領域、前記第１導電型ベース領域及び前記第２導電型ベース領域が露出し、
   前記第１導電型ベース領域が前記トレンチの壁面に隣接配置され且つ前記トレンチよりも浅く形成された第１の部分と、前記第１の部分に隣接配置され且つ前記トレンチよりも深く形成された第２の部分とを有し、
   前記エミッタ電極が前記エミッタ領域と前記第１導電型ベース領域の前記第２の部分とに接続され、
   前記コレクタ電極が前記コレクタ領域に接続されていることを特徴とする絶縁ゲート型バイポーラトランジスタ。
2. 前記第２導電型のベース領域は、前記コレクタ領域側に配置された第１の領域と、前記第１導電型のベース領域と前記第１の領域との間に配置され且つ前記第１の領域よりも高い第２導電型不純物濃度を有している第２の領域とを備えていることを特徴とする請求項１記載の絶縁ゲート型バイポーラトランジスタ。
3. 一方及び他方の主面を有し且つ前記一方の主面にトレンチを有する半導体基板と、前記一方の主面に配置されたエミッタ電極と、前記他方の主面に配置されたコレクタ電極と、前記トレンチの壁面に配置されたゲート絶縁膜と、前記トレンチの中に配置されたゲート電極とを有する絶縁型バイポーラトランジスタにおいて、
   前記半導体基板が、前記他方の主面に露出するように配置された第１導電型のコレクタ領域と、前記コレクタ領域に隣接配置された第２導電型ベース領域と、前記第２導電型ベース領域に隣接配置された第１導電型ベース領域と、前記第１導電型ベース領域に隣接配置され且つ前記一方の主面に露出している第２導電型のエミッタ領域とを有し、
   前記トレンチは前記一方の主面から前記第２導電型ベース領域に至る深さを有し、
   前記トレンチの壁面に前記エミッタ領域、前記第１導電型ベース領域及び前記第２導電型ベース領域が露出し、
   前記第２導電型ベース領域は、前記コレクタ領域側に配置された第１の領域と、前記第１導電型ベース領域と前記第１の領域との間に配置され且つ前記第１の領域よりも高い第２導電型不純物濃度を有している第２の領域とを備えており、
   前記第１導電型ベース領域は前記トレンチよりも浅く形成され、
   前記エミッタ電極が前記エミッタ領域と前記第１導電型ベース領域とに接続され、
   前記コレクタ電極が前記コレクタ領域に接続されていることを特徴とする絶縁ゲート型バイポーラトランジスタ。
4. 更に、前記コレクタ領域と前記第２導電型ベース領域との間に第２導電型を有し且つ前記第２導電型ベース領域よりも高い不純物濃度を有するバッファ領域が配置されていることを特徴とする請求項１又は２又は３記載の絶縁ゲート型バイポーラトランジスタ。
5. 前記第２導電型ベース領域の一部が前記他方の主面に露出し、前記コレクタ電極に接続されていることを特徴とする請求項１又は２又は３又は４記載の絶縁ゲート型バイポーラトランジスタ。

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