JPH01258473A - 伝導度変調型ｍｏｓｆｅｔの製造方法 - Google Patents
伝導度変調型ｍｏｓｆｅｔの製造方法Info
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- JPH01258473A JPH01258473A JP8650288A JP8650288A JPH01258473A JP H01258473 A JPH01258473 A JP H01258473A JP 8650288 A JP8650288 A JP 8650288A JP 8650288 A JP8650288 A JP 8650288A JP H01258473 A JPH01258473 A JP H01258473A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝導度変Ｉ型ＭＯＳＦＥＴ （以下ｒＧＢＴと
略称する）を製造する方法に関する。
略称する）を製造する方法に関する。
第３図はＩＧＢＴの要部構成を示した部分断面図である
。第３図はＮチャネルのＩ ＧＢＴ素子であり、主要な
構成部は符号順にソース電８ｉ１． ＰＳＧ絶縁膜２
．ポリシリコンゲート３．ゲート酸化膜４．高抵抗Ｎ−
層５．Ｎ゛バンファ８２７１層６７．ドレイン１１８ｉ
８．Ｎ” ソース領域９． Ｐベース領域１０．高不
純物濃度Ｐ”ｅＪｌ域１１． Ｐ”ウェル１２である
。
。第３図はＮチャネルのＩ ＧＢＴ素子であり、主要な
構成部は符号順にソース電８ｉ１． ＰＳＧ絶縁膜２
．ポリシリコンゲート３．ゲート酸化膜４．高抵抗Ｎ−
層５．Ｎ゛バンファ８２７１層６７．ドレイン１１８ｉ
８．Ｎ” ソース領域９． Ｐベース領域１０．高不
純物濃度Ｐ”ｅＪｌ域１１． Ｐ”ウェル１２である
。
第３図のようにＩ ＧＢＴは基本的にはＰＮＰＮの４
Ｊｉ ｔｌｊ ｉｎを含んでおり、これがサイリスタ動
作をするとランチアップ現象を生じ、ゲート電圧を切っ
ても主？を流をしゃ断することができなくなり、遂には
素子が破壊されてしまう、ＩＧＢＴではこのラッチアッ
プ現象が生ずると素子の機能を果たすことができず使用
に耐えなくなる。したがってＩ ＧＢＴではラッチアッ
プ耐量を向上させることが重要である。
Ｊｉ ｔｌｊ ｉｎを含んでおり、これがサイリスタ動
作をするとランチアップ現象を生じ、ゲート電圧を切っ
ても主？を流をしゃ断することができなくなり、遂には
素子が破壊されてしまう、ＩＧＢＴではこのラッチアッ
プ現象が生ずると素子の機能を果たすことができず使用
に耐えなくなる。したがってＩ ＧＢＴではラッチアッ
プ耐量を向上させることが重要である。
第３図のＰ〜領域１１はラッチアップ耐量を向上させる
ために形成されるものであるが、従来このＰ”領域１１
はレジストマスクによりイオン注入を行ない、その後の
ドライブで形成していたのに対し、レジストマスクを用
いることなく工程を短縮し、かつその形成位置精度を高
める製造方法を本発明者は特許出側中である。
ために形成されるものであるが、従来このＰ”領域１１
はレジストマスクによりイオン注入を行ない、その後の
ドライブで形成していたのに対し、レジストマスクを用
いることなく工程を短縮し、かつその形成位置精度を高
める製造方法を本発明者は特許出側中である。
この方法の要点は、Ｐ″基板Ｎ゛バ２フ１層Ｎ゛贋を積
層した半導体板にゲート酸化膜とポリシリコン層を形成
した後、さらに低温酸化膜（以下ＬＴＯとする）を設け
てレジストを塗布し、レジスト、Ｌ１’Ｏ，ポリシリコ
ン層にそれぞれ大きさの異なる窓を明け、これらをマス
クとする不純物導入によりまずＰ°ウェル１２とＰベー
ス領域ｌＯを形成し、その後ポリシリコン層をマスクと
し、別に塗布したレジストを用いて不純物を導入、ドラ
イブによりＰ”６１１域１１とＮ３ソース領域９を同時
形成することにある。そしてさらに工程の短縮を望むと
きはＰ゛ウエル１２形成を省くことも考えられる。その
ときの製造工程のａ要を第４図。
層した半導体板にゲート酸化膜とポリシリコン層を形成
した後、さらに低温酸化膜（以下ＬＴＯとする）を設け
てレジストを塗布し、レジスト、Ｌ１’Ｏ，ポリシリコ
ン層にそれぞれ大きさの異なる窓を明け、これらをマス
クとする不純物導入によりまずＰ°ウェル１２とＰベー
ス領域ｌＯを形成し、その後ポリシリコン層をマスクと
し、別に塗布したレジストを用いて不純物を導入、ドラ
イブによりＰ”６１１域１１とＮ３ソース領域９を同時
形成することにある。そしてさらに工程の短縮を望むと
きはＰ゛ウエル１２形成を省くことも考えられる。その
ときの製造工程のａ要を第４図。
第５図に第３図と共通部分を同一符号を用いて示す。
第４図（ａ）はＰ４Ｎ＆板７．Ｎ°バッファ層６゜Ｎ゛
層５積層した半導体板上にゲート酸化膜４とポリシリコ
ン層３ａを堆積し、さらにその上にＬＴ０１３を形成し
たものである。この後レジストを用いたフォトプロセス
により第４図（ｂ）のようにＬＴＯ１３をフォトエツチ
ングして窓明けを行なう、このエツチングは乾式でも湿
式でもよく、下地はポリシリコン層３ａでありエツチン
グするのは酸化膜のＬＴＯ１３であるから極めて容易で
ある。
層５積層した半導体板上にゲート酸化膜４とポリシリコ
ン層３ａを堆積し、さらにその上にＬＴ０１３を形成し
たものである。この後レジストを用いたフォトプロセス
により第４図（ｂ）のようにＬＴＯ１３をフォトエツチ
ングして窓明けを行なう、このエツチングは乾式でも湿
式でもよく、下地はポリシリコン層３ａでありエツチン
グするのは酸化膜のＬＴＯ１３であるから極めて容易で
ある。
次に窓明けしたＬ Ｔ Ｏ１３をマスクとしてポリシリ
コン層３ａをエツチングする。このエツチングは例えば
ＣＦ、やＣＦ、のガスを用いたバレル式のドライエツチ
ングを行なうことにより酸化膜とのエツチングの選択比
が高く、しかも等方性エツチングに近くなる。すなわち
下地はゲート酸化膜４であってエツチングはほとんど進
行せず、マスクのＬＴＯ１３もこれもまたエツチングは
ほとんど進行しないから、ポリシリコン層３ａはサイド
エツチングされて第５図（Ｃ）のような形状となりポリ
シリコンゲート３が形成される。第５図（Ｃ）では続い
てＬ Ｔ Ｏ１３をマスクとしてボロンのイオン注入を
行なう、イオン注入を矢印で示し、注入されたボロンを
１４で表わす、さらに第５図（ｄ）のようにドライブに
よってＰベース領域１０を形成した後、再びＬ Ｔ Ｏ
１３をマスクとしてＰ”Ｉ域１１を形成するボロンをイ
オン注入し、このとき注入されたボロンを１５で表わす
０次にＬＴＯ１３とゲート酸化膜４をエツチング除去し
、レジスト１６を塗布し砒素をイオン注入する。注入さ
れた砒素を１７で表わす、第５図（ｅ）はレジスト１６
を除去し、ドライブを行なうことによりＰ”ｉＪｌ域１
１とＮ ソース領域９とを形成したものある。
コン層３ａをエツチングする。このエツチングは例えば
ＣＦ、やＣＦ、のガスを用いたバレル式のドライエツチ
ングを行なうことにより酸化膜とのエツチングの選択比
が高く、しかも等方性エツチングに近くなる。すなわち
下地はゲート酸化膜４であってエツチングはほとんど進
行せず、マスクのＬＴＯ１３もこれもまたエツチングは
ほとんど進行しないから、ポリシリコン層３ａはサイド
エツチングされて第５図（Ｃ）のような形状となりポリ
シリコンゲート３が形成される。第５図（Ｃ）では続い
てＬ Ｔ Ｏ１３をマスクとしてボロンのイオン注入を
行なう、イオン注入を矢印で示し、注入されたボロンを
１４で表わす、さらに第５図（ｄ）のようにドライブに
よってＰベース領域１０を形成した後、再びＬ Ｔ Ｏ
１３をマスクとしてＰ”Ｉ域１１を形成するボロンをイ
オン注入し、このとき注入されたボロンを１５で表わす
０次にＬＴＯ１３とゲート酸化膜４をエツチング除去し
、レジスト１６を塗布し砒素をイオン注入する。注入さ
れた砒素を１７で表わす、第５図（ｅ）はレジスト１６
を除去し、ドライブを行なうことによりＰ”ｉＪｌ域１
１とＮ ソース領域９とを形成したものある。
以上の工程において先述の本発明の特許出願中の方法は
第４図（ａ）でポリシリコン層３ａ上にさらにレジスト
塗布層を設け、これに小さな幅の窓を明け、この窓から
Ｐ°ウェル１２を形成する不純物を導入しているが、Ｐ
°ウェルの形成を省略した第４図、第５図の工程をたど
るときはレジスト塗布層は必要としないから、それに伴
なうフォト工程やＰ０ウェル１２の形成のためのドライ
ブ工程が無しで済み、Ｉ ＧＢＴの全製造工程のうち、
その分だけ工程を削減することができるという点で有用
である。
第４図（ａ）でポリシリコン層３ａ上にさらにレジスト
塗布層を設け、これに小さな幅の窓を明け、この窓から
Ｐ°ウェル１２を形成する不純物を導入しているが、Ｐ
°ウェルの形成を省略した第４図、第５図の工程をたど
るときはレジスト塗布層は必要としないから、それに伴
なうフォト工程やＰ０ウェル１２の形成のためのドライ
ブ工程が無しで済み、Ｉ ＧＢＴの全製造工程のうち、
その分だけ工程を削減することができるという点で有用
である。
以上のようにＩＣ；ＢＴを製造するときに、ランチアッ
プ防止のＰ”ｉｌｌ域１１をセルファラインにより高精
度に効率よく形成する方法は極めて有効であり、さらに
工数を低減するためにはＰ０ウェル１２の形成も省略す
ることが望ましいが、そのときは次のような不都合があ
る。
プ防止のＰ”ｉｌｌ域１１をセルファラインにより高精
度に効率よく形成する方法は極めて有効であり、さらに
工数を低減するためにはＰ０ウェル１２の形成も省略す
ることが望ましいが、そのときは次のような不都合があ
る。
すなわち、第３図のＰ０ウェル１２を形成してないとき
は、正孔の通過するルートで当然抵抗が高くなり、素子
のオン電圧が上昇する。この不都合を避けるため、第５
図（ｃ）の次にＰ”、”ｊｌ域１１を形成するときにＰ
′″ウェル１２を形成するためのボロンのイオン注入を
行なうのは実際上不可能である。その理由はＰ′″ウェ
ル１２は高濃度で深い拡散を必要とするのでＰベース領
域１０との同時ドライブは困難であることと、Ｐベース
領域１１のチャネル形成領域を潰してしまうことになり
かねないからである。したがって工数低減の利点を活か
したままＰ０ウェル１２を形成する方法が最も望ましい
ことになる。
は、正孔の通過するルートで当然抵抗が高くなり、素子
のオン電圧が上昇する。この不都合を避けるため、第５
図（ｃ）の次にＰ”、”ｊｌ域１１を形成するときにＰ
′″ウェル１２を形成するためのボロンのイオン注入を
行なうのは実際上不可能である。その理由はＰ′″ウェ
ル１２は高濃度で深い拡散を必要とするのでＰベース領
域１０との同時ドライブは困難であることと、Ｐベース
領域１１のチャネル形成領域を潰してしまうことになり
かねないからである。したがって工数低減の利点を活か
したままＰ０ウェル１２を形成する方法が最も望ましい
ことになる。
本発明は上述の点に鑑みてなされたものであり、その目
的はレジストマスクを用いることなりＰ。
的はレジストマスクを用いることなりＰ。
ウェル１２を形成するすることができ、しかもラッチア
ップ発生を防止するＰ＋＋層１１をセルファラインで精
度よく形成するＩ ＧＢＴの製造方法を提供することに
ある。
ップ発生を防止するＰ＋＋層１１をセルファラインで精
度よく形成するＩ ＧＢＴの製造方法を提供することに
ある。
本発明の方法は、あらかじめ第１導電型半導体ウェルと
なる半導体層を埋め込んだエピタキシャルウェハを用い
て第４図、第５図の工程によりＩＧＢＴに第１導電半導
体ウェルを形成するものであり、以下の手順により行な
われる。
なる半導体層を埋め込んだエピタキシャルウェハを用い
て第４図、第５図の工程によりＩＧＢＴに第１導電半導
体ウェルを形成するものであり、以下の手順により行な
われる。
ｉ）第１導電型半導体基板上にバッファ層となる第２導
電型半導体層と高抵抗の第２導電型半導体層を順次堆積
し、この高抵抗第２導電型半導体層内に第１導電型半導
体ウェルとなる半導体層を埋め込むようにこれら半導体
層をそれぞれエピタキシャル成長法により形成した半導
体板を用いて、前記高抵抗第２導電型半導体層の表面に
ゲート酸化膜、多結晶半導体層、低温酸化膜をこの順に
形成する。
電型半導体層と高抵抗の第２導電型半導体層を順次堆積
し、この高抵抗第２導電型半導体層内に第１導電型半導
体ウェルとなる半導体層を埋め込むようにこれら半導体
層をそれぞれエピタキシャル成長法により形成した半導
体板を用いて、前記高抵抗第２導電型半導体層の表面に
ゲート酸化膜、多結晶半導体層、低温酸化膜をこの順に
形成する。
ｉｉ）前記低温酸化膜をフォトエツチングにより選択除
去し窓明けする。
去し窓明けする。
１ｉＩ）窓明けした前記低温酸化膜をマスクとして前記
高抵抗第２導電型半導体層に第１導電型不純物を導入し
、ドライブにより第１導電型半導体ベース領域を拡散形
成する。
高抵抗第２導電型半導体層に第１導電型不純物を導入し
、ドライブにより第１導電型半導体ベース領域を拡散形
成する。
ｔｖ）再び上記低温酸化膜をマスクとして前記ベース領
域に第１導電型の高不純物濃度領域を形成する不純物を
導入した後、前記低温酸化膜と表面に露出したゲート酸
化膜を除去する。
域に第１導電型の高不純物濃度領域を形成する不純物を
導入した後、前記低温酸化膜と表面に露出したゲート酸
化膜を除去する。
■）前記ベース領域表面にレジストを選択塗布し、この
レジストと多結晶半導体ゲートをマスクとして前記ベー
ス領域に第２導電型ソース領域を形成する不純物を導入
する。
レジストと多結晶半導体ゲートをマスクとして前記ベー
ス領域に第２導電型ソース領域を形成する不純物を導入
する。
ｖｌ）前記レジストを除去した後、多結晶半導体ゲート
上に絶縁層を形成する熱処理過程により、第１導電型の
高不純物濃度領域と第２導電型半導体ソース領域とを同
時に拡散形成する。
上に絶縁層を形成する熱処理過程により、第１導電型の
高不純物濃度領域と第２導電型半導体ソース領域とを同
時に拡散形成する。
［作 用］
以上のごとく本発明の方法はゲート酸化膜とポリシリコ
ン層を表面に形成する半導体板として単に基板上に半導
体層を堆積したものを用いるのではなく、第３図で言え
ばＮ−層５にＰ４ウェル１２となる領域を埋め込んだエ
ピタキシャルウェハを用いて第４図、第５図に示した工
程によりＩＣＢＴを製造するものであるから、と（にＰ
゛ウエル１２形成するためにレジストマスクを用いて不
純物の導入を行なう工程を必要としない、したがってこ
れに伴なう工数も低減される上にｐ＋−６５域１１の形
成もセルファラインによって高精度に行なうことができ
るのでオン電圧も高くならず、ラッチアップ耐量のすぐ
れたＩ ＧＥＴが得られる。
ン層を表面に形成する半導体板として単に基板上に半導
体層を堆積したものを用いるのではなく、第３図で言え
ばＮ−層５にＰ４ウェル１２となる領域を埋め込んだエ
ピタキシャルウェハを用いて第４図、第５図に示した工
程によりＩＣＢＴを製造するものであるから、と（にＰ
゛ウエル１２形成するためにレジストマスクを用いて不
純物の導入を行なう工程を必要としない、したがってこ
れに伴なう工数も低減される上にｐ＋−６５域１１の形
成もセルファラインによって高精度に行なうことができ
るのでオン電圧も高くならず、ラッチアップ耐量のすぐ
れたＩ ＧＥＴが得られる。
以下本発明を実施例に基づき説明する。
第１図は本発明に用いられる半導体板の部分断面図を示
したものであるが、説明の便宜上これまで参照した図と
共通する部分を同一符号としである。第１図はＰ０基板
７．Ｎ−バッファｌ？ｉ６，５ａ。
したものであるが、説明の便宜上これまで参照した図と
共通する部分を同一符号としである。第１図はＰ０基板
７．Ｎ−バッファｌ？ｉ６，５ａ。
５ｂからなるＮ−層５．およびＮ−層５ａと５ｂの間に
埋め込んだ２０層１２ａをエピタキシャル成長法により
堆積形成した半導体板である。埋込み２０層１２ａは例
えば不純物濃度１０”−” ａｔｏ＋＊ｓ／ｃｃ、 Ｎ
−層５ａと５ｂの境界からの深さはいずれもほぼ５μ−
９輻寸法は約４０μ−であり、Ｎ−［５ｂの深さは１０
μｍ程度である。
埋め込んだ２０層１２ａをエピタキシャル成長法により
堆積形成した半導体板である。埋込み２０層１２ａは例
えば不純物濃度１０”−” ａｔｏ＋＊ｓ／ｃｃ、 Ｎ
−層５ａと５ｂの境界からの深さはいずれもほぼ５μ−
９輻寸法は約４０μ−であり、Ｎ−［５ｂの深さは１０
μｍ程度である。
本発明はこのエピタキシャルウェハを用いて、以後は？
Ｊ４４図、第５図に示した工程にしたがってＩ ＧＢＴ
を製造するものであるから、その工程の説明は省略する
。このように本発明はエピタキシャルウェハにＰ４ウェ
ル１２となる埋込層１２ａをもっているので第４図、第
５図で述べたようにとくにＰ９ウェル１２を形成するた
めのレジストマスクを必要とせず、その分工数は短縮さ
れることになり、しかも第４図、第５図の工程を経てラ
ッチアップの発生を抑制するためのＰ’ＪＩ域１１の形
成もセルファラインによって高い精度で実現される。
Ｊ４４図、第５図に示した工程にしたがってＩ ＧＢＴ
を製造するものであるから、その工程の説明は省略する
。このように本発明はエピタキシャルウェハにＰ４ウェ
ル１２となる埋込層１２ａをもっているので第４図、第
５図で述べたようにとくにＰ９ウェル１２を形成するた
めのレジストマスクを必要とせず、その分工数は短縮さ
れることになり、しかも第４図、第５図の工程を経てラ
ッチアップの発生を抑制するためのＰ’ＪＩ域１１の形
成もセルファラインによって高い精度で実現される。
埋込１１１２ａ（Ｐ”）を有するエピタキシャルウェハ
を用いて得られたＩＱＢＴにおけるＰベース領域１０や
Ｐ″０ｓＩ域１１と埋込層１２ａとの位置関係を示すた
めに部分断面図を第２図に示した。第２図のＩ ＧＢＴ
ではドレイン側からソース側へ通過して行く正孔の流れ
すなわち実線の矢印１８は下方から上方へ通過し、埋込
層１２ａが存在しないときはＮ−層５からＰベース領域
１０を通り、そしてＰ″１１１１を通ってここには図示
してないソース電極へと抜けて行く、そのとき正札はＰ
ベース領域１０を通過する際に大きな電気抵抗を受ける
ことになる。
を用いて得られたＩＱＢＴにおけるＰベース領域１０や
Ｐ″０ｓＩ域１１と埋込層１２ａとの位置関係を示すた
めに部分断面図を第２図に示した。第２図のＩ ＧＢＴ
ではドレイン側からソース側へ通過して行く正孔の流れ
すなわち実線の矢印１８は下方から上方へ通過し、埋込
層１２ａが存在しないときはＮ−層５からＰベース領域
１０を通り、そしてＰ″１１１１を通ってここには図示
してないソース電極へと抜けて行く、そのとき正札はＰ
ベース領域１０を通過する際に大きな電気抵抗を受ける
ことになる。
しかし、本発明による埋込層１２ａ（Ｐ’）を有するエ
ピタキシャルウェハを用いるときは正孔の流れ１８はＰ
ベース領域１０を通過する代りに埋込Ｎ１２ａの低抵抗
Ｐ０頚域を通るからオン電圧が上昇するという問題はな
くなる。すなわち埋込層１２ａは第３図のＰ”ｌエル１
２と全く同じ役割を果たすことができる。埋込層１２ａ
は第２図に示したようにＰ″０領域１１と重なることが
望ましい、因に点線の矢印は電子の流れである。
ピタキシャルウェハを用いるときは正孔の流れ１８はＰ
ベース領域１０を通過する代りに埋込Ｎ１２ａの低抵抗
Ｐ０頚域を通るからオン電圧が上昇するという問題はな
くなる。すなわち埋込層１２ａは第３図のＰ”ｌエル１
２と全く同じ役割を果たすことができる。埋込層１２ａ
は第２図に示したようにＰ″０領域１１と重なることが
望ましい、因に点線の矢印は電子の流れである。
ＩＣ；ＢＴを製造するに当たり、先に本発明者はラッチ
アップの発生を防止するために設けるＰ”領域をセルフ
ァラインで形成し、効率と精度を向上させる製造方法を
特許出願中であるが、さらに工数を低減するためにＰ゛
ウエル形成する工程を省く方法として、本発明では実施
例で述べたように、Ｐ・ウェルに相当する領域を埋め込
んだエピタキシャルウェハを使用することにより、レジ
ストマスクを用いてＰ０ウェルを形成する工程が不要と
なり、その工数を低減ししかもｐ ４ｆ″領域をセルフ
ァラインで高精度に形成することが可能となり、その結
果ラッチアップが発生しにくいＩＣＢＴを高い製造効率
をもって得ることができた。
アップの発生を防止するために設けるＰ”領域をセルフ
ァラインで形成し、効率と精度を向上させる製造方法を
特許出願中であるが、さらに工数を低減するためにＰ゛
ウエル形成する工程を省く方法として、本発明では実施
例で述べたように、Ｐ・ウェルに相当する領域を埋め込
んだエピタキシャルウェハを使用することにより、レジ
ストマスクを用いてＰ０ウェルを形成する工程が不要と
なり、その工数を低減ししかもｐ ４ｆ″領域をセルフ
ァラインで高精度に形成することが可能となり、その結
果ラッチアップが発生しにくいＩＣＢＴを高い製造効率
をもって得ることができた。
第１図は本発明に用いるエピタキシャルウェハの部分断
面図、第２図は本発明の方法により得られたＩＧＢＴの
要部構成を示した部分断面図、第３図は従来法によるＩ
ＧＢＴの要部構成断面図。 第４図、第５図はＩＧＢＴの製造工程図である。 １：ソース電極、２：ＰｓＧ絶縁膜、３：ポリシリコン
ゲート、３ａ：ポリシリコン層、４：ゲート酸化膜、５
，５ａ、５ｂ：高抵抗Ｎ−層、６：Ｎ◆バッファ層、７
：Ｐ”基板、９：Ｎ’ソース領域、１０：Ｐベース領域
、１１＋Ｐ″０高不純物濃度領域、Ｉ２二Ｐ” ウェル
、 １２ａ ：埋込層、１３：ＬＴｏ、 １４．１５
：ボロン、１６ニレジスト、１７：砒素、１８：正孔
の流れＩＩ 、’＜”Ｔ代理
人弁理士 山 口 嶽（″。 第１図 第２図 第３図 ８ 第４図 （σ） 第５図
面図、第２図は本発明の方法により得られたＩＧＢＴの
要部構成を示した部分断面図、第３図は従来法によるＩ
ＧＢＴの要部構成断面図。 第４図、第５図はＩＧＢＴの製造工程図である。 １：ソース電極、２：ＰｓＧ絶縁膜、３：ポリシリコン
ゲート、３ａ：ポリシリコン層、４：ゲート酸化膜、５
，５ａ、５ｂ：高抵抗Ｎ−層、６：Ｎ◆バッファ層、７
：Ｐ”基板、９：Ｎ’ソース領域、１０：Ｐベース領域
、１１＋Ｐ″０高不純物濃度領域、Ｉ２二Ｐ” ウェル
、 １２ａ ：埋込層、１３：ＬＴｏ、 １４．１５
：ボロン、１６ニレジスト、１７：砒素、１８：正孔
の流れＩＩ 、’＜”Ｔ代理
人弁理士 山 口 嶽（″。 第１図 第２図 第３図 ８ 第４図 （σ） 第５図
Claims (1)
- 【特許請求の範囲】 １）第１導電型半導体基板と、この基板上に形成された
高抵抗の第２導電型半導体層と、この半導体層の表面に
拡散形成された第１導電型半導体ベース領域と、このベ
ース領域直下の前記第２導電型半導体層内に拡散形成さ
れた第１導電型半導体ウェルと、前記ベース領域内に拡
散形成された第２導電型半導体ソース領域と、このソー
ス領域の直下に拡散形成された第１導電型の高不純物濃
度半導体領域と、前記ベース領域と前記ソース領域の横
方向の不純物拡散距離の相違により前記ベース領域の表
面に形成されるチャネル領域上にゲート酸化膜を介して
形成された多結晶半導体ゲートとを有する伝導度変調型
ＭＯＳＦＥＴを製造する方法であって、以下の手順によ
り前記第１導電型の高不純物濃度半導体領域と第１導電
型半導体ウェルを形成することを特徴とする伝導度変調
型ＭＯＳＦＥＴの製造方法。 ｉ）第１導電型半導体基板上にバッファ層となる第２導
電型半導体層と高抵抗の第２導電型半導体層を順次堆積
し、この高抵抗第２導電型半導体層内に第１導電型半導
体ウェルとなる半導体層を埋め込むようにこれら半導体
層をそれぞれエピタキシャル成長法により形成した半導
体板を用いて前記高抵抗第２導電型半導体層の表面にゲ
ート酸化膜、多結晶半導体層、低温酸化膜をこの順に形
成する。 ｉｉ）前記低温酸化膜をフォトエッチングにより選択除
去し窓明けする。 ｉｉｉ）窓明けした前記低温酸化膜をマスクとして前記
高抵抗第２導電型半導体層に第１伝導型不純物を導入し
、ドライブにより第１導電型半導体ベース領域を拡散形
成する。 ｉｖ）再び上記低温酸化膜をマスクとして前記ベース領
域に第１導電型の高不純物濃度領域を形成する不純物を
導入した後、前記低温酸化膜と表面に露出したゲート酸
化膜を除去する。 ｖ）前記ベース領域表面にレジストを選択塗布し、この
レジストと多結晶半導体ゲートをマスクとして前記ベー
ス領域に第２導電型ソース領域を形成する不純物を導入
する。 ｖｉ）前記レジストを除去した後、多結晶半導体ゲート
上に絶縁層を形成する熱処理過程により、第１導電型の
高不純物濃度領域と第２導電型半導体ソース領域とを同
時に拡散形成する。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8650288A JPH0793432B2 (ja) | 1988-04-08 | 1988-04-08 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8650288A JPH0793432B2 (ja) | 1988-04-08 | 1988-04-08 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258473A true JPH01258473A (ja) | 1989-10-16 |
| JPH0793432B2 JPH0793432B2 (ja) | 1995-10-09 |
Family
ID=13888755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8650288A Expired - Lifetime JPH0793432B2 (ja) | 1988-04-08 | 1988-04-08 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793432B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0616369A1 (en) * | 1993-02-16 | 1994-09-21 | Fuji Electric Co., Ltd. | MOS-type semiconductor device |
| EP0710988A3 (de) * | 1994-11-04 | 1996-07-31 | Siemens Ag | Verfahren zum Herstellen von durch Feldeffekt steuerbaren Halbleiterbauelementen |
| JP2005057028A (ja) * | 2003-08-04 | 2005-03-03 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
-
1988
- 1988-04-08 JP JP8650288A patent/JPH0793432B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0616369A1 (en) * | 1993-02-16 | 1994-09-21 | Fuji Electric Co., Ltd. | MOS-type semiconductor device |
| US5397905A (en) * | 1993-02-16 | 1995-03-14 | Fuji Electric Co., Ltd. | Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor |
| EP0710988A3 (de) * | 1994-11-04 | 1996-07-31 | Siemens Ag | Verfahren zum Herstellen von durch Feldeffekt steuerbaren Halbleiterbauelementen |
| JP2005057028A (ja) * | 2003-08-04 | 2005-03-03 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793432B2 (ja) | 1995-10-09 |
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