JP3369388B2 - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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Description
【０００１】
【発明の属する技術分野】本発明は電力用半導体装置、
特に縦型パワーＭＯＳＦＥＴ等の絶縁ゲート型半導体装
置の構造に関する。
特に縦型パワーＭＯＳＦＥＴ等の絶縁ゲート型半導体装
置の構造に関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴはバイポーラトラン
ジスタと比較して駆動が容易、スイッチングスピードが
速いなどの特徴を有しており広く使われているが、さら
にオン抵抗の低減化やスイッチングスピードの高速化と
いった性能向上が進められている。パワーＭＯＳＦＥＴ
の構造を電流経路の観点から分類すると、ドレイン電流
が素子表面に対し垂直方向に流れる縦型と並行方向に流
れる横型とがある。前者の縦型のパワーＭＯＳＦＥＴで
は、ドレイン電極を素子の底面側全面に設ける構造とな
るため、ドレイン電流がチップ全体にわたり流れること
になり、オン抵抗を小さくできる。一方後者の横型パワ
ーＭＯＳＦＥＴでは、ドレイン電極を素子の表面側に設
ける構造となるため、ドレイン電流が流れる領域は高々
数μｍと狭く、同一チップ面積で両者を比較した場合、
前者はほとんどオン抵抗を小さくできない。縦型であろ
うと横型であろうと実際の素子では、大電流を扱えるよ
うに、ユニットセルを構成するセルトランジスタを数万
〜数十万個のオーダで並列接続して構成する。
ジスタと比較して駆動が容易、スイッチングスピードが
速いなどの特徴を有しており広く使われているが、さら
にオン抵抗の低減化やスイッチングスピードの高速化と
いった性能向上が進められている。パワーＭＯＳＦＥＴ
の構造を電流経路の観点から分類すると、ドレイン電流
が素子表面に対し垂直方向に流れる縦型と並行方向に流
れる横型とがある。前者の縦型のパワーＭＯＳＦＥＴで
は、ドレイン電極を素子の底面側全面に設ける構造とな
るため、ドレイン電流がチップ全体にわたり流れること
になり、オン抵抗を小さくできる。一方後者の横型パワ
ーＭＯＳＦＥＴでは、ドレイン電極を素子の表面側に設
ける構造となるため、ドレイン電流が流れる領域は高々
数μｍと狭く、同一チップ面積で両者を比較した場合、
前者はほとんどオン抵抗を小さくできない。縦型であろ
うと横型であろうと実際の素子では、大電流を扱えるよ
うに、ユニットセルを構成するセルトランジスタを数万
〜数十万個のオーダで並列接続して構成する。
【０００３】縦型パワーＭＯＳＦＥＴのうちでも図９お
よび図１０に示すようなＵ溝内にゲート酸化膜２１とゲ
ート電極となる多結晶シリコン電極２２を埋め込んだＵ
ＭＯＳ（Ｕ−ｇｒｏｏｖｅｄ ＭＯＳＦＥＴ）と呼ばれ
るパワーＭＯＳＦＥＴがオン抵抗低減化の立場から優れ
ている。図１０は図９のＢ−Ｂ方向から見た断面図であ
る。図１０において、ｎ+ 基板３１をドレイン領域と
し、ｎ- エピタキシャル層３２をｎ- ドリフト領域、こ
のｎ- ドリフト領域３２の上部のｐベース領域３３の内
部に形成されたｎ+ 領域４１をソース領域としている。
また図１０に示すように表面よりトレンチ（Ｕ溝）が掘
られ、その表面にゲート酸化膜２１が形成され、ゲート
酸化膜２１の表面にはＵ溝の内部を埋め込むようにポリ
シリコン等からなるゲート電極２２が形成されている。
またｎ+ 基板３１の裏面の全面にドレイン電極５２が形
成され、表面のｎ+ ソース領域４１から所定のコンタク
トホールを介して金属ソース電極５１が取り出された構
造となっている。
よび図１０に示すようなＵ溝内にゲート酸化膜２１とゲ
ート電極となる多結晶シリコン電極２２を埋め込んだＵ
ＭＯＳ（Ｕ−ｇｒｏｏｖｅｄ ＭＯＳＦＥＴ）と呼ばれ
るパワーＭＯＳＦＥＴがオン抵抗低減化の立場から優れ
ている。図１０は図９のＢ−Ｂ方向から見た断面図であ
る。図１０において、ｎ+ 基板３１をドレイン領域と
し、ｎ- エピタキシャル層３２をｎ- ドリフト領域、こ
のｎ- ドリフト領域３２の上部のｐベース領域３３の内
部に形成されたｎ+ 領域４１をソース領域としている。
また図１０に示すように表面よりトレンチ（Ｕ溝）が掘
られ、その表面にゲート酸化膜２１が形成され、ゲート
酸化膜２１の表面にはＵ溝の内部を埋め込むようにポリ
シリコン等からなるゲート電極２２が形成されている。
またｎ+ 基板３１の裏面の全面にドレイン電極５２が形
成され、表面のｎ+ ソース領域４１から所定のコンタク
トホールを介して金属ソース電極５１が取り出された構
造となっている。
【０００４】図９，および図１０のＵＭＯＳを動作させ
るためには、ｎ+ ソース領域４１に対しポリシリコンゲ
ート電極２２に正の電圧を印加すればよい。これによっ
てゲート酸化膜２１に隣接したｐベース領域（ｐ形ボデ
ィとも呼ばれる）３３にｎ形チャンネルが誘起され、ｎ
+ ソース領域４１とｎ+ ドレイン領域３１が短絡してド
レイン電流が流れる。
るためには、ｎ+ ソース領域４１に対しポリシリコンゲ
ート電極２２に正の電圧を印加すればよい。これによっ
てゲート酸化膜２１に隣接したｐベース領域（ｐ形ボデ
ィとも呼ばれる）３３にｎ形チャンネルが誘起され、ｎ
+ ソース領域４１とｎ+ ドレイン領域３１が短絡してド
レイン電流が流れる。
【０００５】パワーＭＯＳＦＥＴの最も重要な特性とし
てオン抵抗があげられる。このオン抵抗を低減する方法
は従来多く提案されており、たとえば、（１）セルトラ
ンジスタの微細化と幾何学的形状の工夫により単位面積
あたりのゲート幅を大きくする、（２）シリサイド化に
より電極金属のコンタクト抵抗を下げる、（３）ｎ+ 基
板の低抵抗化とｎ- エピタキシャル成長層等の薄層化に
よりここでの抵抗小さくする、などの方法である。特に
（１）の幾何学的形状の検討をしたＵＭＯＳとしてはシ
リコニクス社（Ｓｉｌｉｃｏｎｉｘ社）の、図１１に示
すような平面パターンを六角形にして、トレンチを形成
したパワーＭＯＳＦＥＴが知られている。図１１で黒塗
りされている部分が紙面に垂直方向にトレンチが形成さ
れている部分である。
てオン抵抗があげられる。このオン抵抗を低減する方法
は従来多く提案されており、たとえば、（１）セルトラ
ンジスタの微細化と幾何学的形状の工夫により単位面積
あたりのゲート幅を大きくする、（２）シリサイド化に
より電極金属のコンタクト抵抗を下げる、（３）ｎ+ 基
板の低抵抗化とｎ- エピタキシャル成長層等の薄層化に
よりここでの抵抗小さくする、などの方法である。特に
（１）の幾何学的形状の検討をしたＵＭＯＳとしてはシ
リコニクス社（Ｓｉｌｉｃｏｎｉｘ社）の、図１１に示
すような平面パターンを六角形にして、トレンチを形成
したパワーＭＯＳＦＥＴが知られている。図１１で黒塗
りされている部分が紙面に垂直方向にトレンチが形成さ
れている部分である。
【０００６】セルパターンの微細化に関しては、図９に
示すようなＵ溝側壁面の面方位を統一できるストライプ
セルの場合、ｇ線マスクアライナーによる限界寸法設計
ではチャンネル密度、すなわち単位面積当りのチャンネ
ル幅Ｗは６７ｃｍ／ｍｍ2 が限界である。なぜなら、こ
の場合、最小寸法１μｍ、合わせ精度０．３μｍの設計
となり、ｎ+ 領域４１のストライプの幅は０．５μｍ程
度は必要となるため、図９に示した隣接する２本のトレ
ンチの間隔すなわちトレンチのピッチは３μｍが限界と
なるからである。
示すようなＵ溝側壁面の面方位を統一できるストライプ
セルの場合、ｇ線マスクアライナーによる限界寸法設計
ではチャンネル密度、すなわち単位面積当りのチャンネ
ル幅Ｗは６７ｃｍ／ｍｍ2 が限界である。なぜなら、こ
の場合、最小寸法１μｍ、合わせ精度０．３μｍの設計
となり、ｎ+ 領域４１のストライプの幅は０．５μｍ程
度は必要となるため、図９に示した隣接する２本のトレ
ンチの間隔すなわちトレンチのピッチは３μｍが限界と
なるからである。
【０００７】
【発明が解決しようとする課題】上述したオン抵抗の低
減化に際しては、特に低耐圧系のＭＯＳＦＥＴでは、チ
ャンネル抵抗の低減が最大の課題である。チャンネル抵
抗は、上述したような微細化および幾何学的検討により
ＭＯＳＦＥＴのチャンネル密度を上げればある程度まで
は効果的に改善される。ＵＭＯＳ等のトレンチ型パワー
ＭＯＳＦＥＴでは、トレンチ内部がゲート電極となるた
め、チップ上のＦＥＴ領域の単位面積に対し、トレンチ
が有するチャンネル幅Ｗの総長をいかに上げてＦＥＴセ
ルが形成することができるかがポイントである。たとえ
ば、図１１に示したシリコニクスのＵＭＯＳＦＥＴは正
６角形のトレンチを有した基本セルであるため、６角柱
６つの外面および対向する６角筒の６つの内面の計１２
面がＭＯＳＦＥＴのチャンネル面を構成している。しか
し、正６角形のトレンチの場合トレンチ側壁面に形成さ
れるチャンネル面方位は、シリコン等の面心立方格子に
おいては、結晶の対称性から｛１１０｝面が２／６で、
残りの４／６は高指数のチャンネル面が占めることとな
る。高次のミラー指数を有した面における電子の移動度
が低いことに加え、製造技術上の問題として高次のミラ
ー指数を有した面のトレンチ側壁は表面のラフネスが大
きくなるという問題を伴うため、さらに表面移動度が低
下している。このため、６角形セルの場合はチャンネル
領域の電子の移動度が極めて低く、シリコン（Ｓｉ）の
垂直実効電界１ＭＶ／ｃｍで６４ｃｍ2 ／Ｖ・ｓｅｃ程
度である。この値は、（１００）面や（１１０）面等の
低次のミラー指数を有した面をチャンネルとした場合の
移動度２００ｃｍ2 ／Ｖ・ｓｅｃに比べ１／３程度の値
で、低く、チャンネル密度が同じでもチャンネル抵抗が
３倍増加することとなる。更にゲート電圧に対しての伝
達アドミッタンスＹｓｆ（１／Ｒｏｎ）の伸びが図１２
に示すように鈍く、所望の順方向電流を得るためにはゲ
ート電圧が１０Ｖ以上必要であり、ゲート電圧４Ｖ程度
での低電圧駆動が要求されるロジック対応デバイスとし
ては適用できないという問題があった。
減化に際しては、特に低耐圧系のＭＯＳＦＥＴでは、チ
ャンネル抵抗の低減が最大の課題である。チャンネル抵
抗は、上述したような微細化および幾何学的検討により
ＭＯＳＦＥＴのチャンネル密度を上げればある程度まで
は効果的に改善される。ＵＭＯＳ等のトレンチ型パワー
ＭＯＳＦＥＴでは、トレンチ内部がゲート電極となるた
め、チップ上のＦＥＴ領域の単位面積に対し、トレンチ
が有するチャンネル幅Ｗの総長をいかに上げてＦＥＴセ
ルが形成することができるかがポイントである。たとえ
ば、図１１に示したシリコニクスのＵＭＯＳＦＥＴは正
６角形のトレンチを有した基本セルであるため、６角柱
６つの外面および対向する６角筒の６つの内面の計１２
面がＭＯＳＦＥＴのチャンネル面を構成している。しか
し、正６角形のトレンチの場合トレンチ側壁面に形成さ
れるチャンネル面方位は、シリコン等の面心立方格子に
おいては、結晶の対称性から｛１１０｝面が２／６で、
残りの４／６は高指数のチャンネル面が占めることとな
る。高次のミラー指数を有した面における電子の移動度
が低いことに加え、製造技術上の問題として高次のミラ
ー指数を有した面のトレンチ側壁は表面のラフネスが大
きくなるという問題を伴うため、さらに表面移動度が低
下している。このため、６角形セルの場合はチャンネル
領域の電子の移動度が極めて低く、シリコン（Ｓｉ）の
垂直実効電界１ＭＶ／ｃｍで６４ｃｍ2 ／Ｖ・ｓｅｃ程
度である。この値は、（１００）面や（１１０）面等の
低次のミラー指数を有した面をチャンネルとした場合の
移動度２００ｃｍ2 ／Ｖ・ｓｅｃに比べ１／３程度の値
で、低く、チャンネル密度が同じでもチャンネル抵抗が
３倍増加することとなる。更にゲート電圧に対しての伝
達アドミッタンスＹｓｆ（１／Ｒｏｎ）の伸びが図１２
に示すように鈍く、所望の順方向電流を得るためにはゲ
ート電圧が１０Ｖ以上必要であり、ゲート電圧４Ｖ程度
での低電圧駆動が要求されるロジック対応デバイスとし
ては適用できないという問題があった。
【０００８】さらに、パワーＭＯＳＦＥＴの重要な特性
としては高耐圧化がある。したがってＵＭＯＳＦＥＴに
おいてはトレンチコーナー部での電流集中の改善が重要
な課題である。ＵＭＯＳにおいてトレンチをＦＥＴ領域
に形成する場合、その平面パターン形状としては正三角
形、正四角形と正六角形が従来知られているが、トレン
チパターンの、各角（コーナー部）のゲート酸化膜でゲ
ート電界が強まるため、多角形を形成しているコーナー
部でＶｔｈが下がりチャンネル電流の偏りが発生すると
いう問題があった。図７は正４角形（メッシュタイプの
平面パターン）のトレンチセルを有するＵＭＯＳの電流
集中を示す模式図である。図７（ｂ）は図７（ａ）の○
印で示したコーナー部の拡大図であるが、所定のゲート
電圧ＶGを印加した場合、ポリシリコンゲート電極２２
の下部のゲート酸化膜２１に包まれた○印で示したｐベ
ース領域３３となるシリコンのコーナー部にゲート電界
の集中がおこり、Ｖｔｈが低下し、電流集中が発生する
ことがわかる。
としては高耐圧化がある。したがってＵＭＯＳＦＥＴに
おいてはトレンチコーナー部での電流集中の改善が重要
な課題である。ＵＭＯＳにおいてトレンチをＦＥＴ領域
に形成する場合、その平面パターン形状としては正三角
形、正四角形と正六角形が従来知られているが、トレン
チパターンの、各角（コーナー部）のゲート酸化膜でゲ
ート電界が強まるため、多角形を形成しているコーナー
部でＶｔｈが下がりチャンネル電流の偏りが発生すると
いう問題があった。図７は正４角形（メッシュタイプの
平面パターン）のトレンチセルを有するＵＭＯＳの電流
集中を示す模式図である。図７（ｂ）は図７（ａ）の○
印で示したコーナー部の拡大図であるが、所定のゲート
電圧ＶGを印加した場合、ポリシリコンゲート電極２２
の下部のゲート酸化膜２１に包まれた○印で示したｐベ
ース領域３３となるシリコンのコーナー部にゲート電界
の集中がおこり、Ｖｔｈが低下し、電流集中が発生する
ことがわかる。
【０００９】上述した問題点に鑑み、本発明はＵＭＯ
Ｓ、あるいはＵ溝を有したＩＧＢＴ等の絶縁ゲート型半
導体装置のＵ溝側壁に構成されるチャンネル面における
電子の移動度が高く、オン抵抗の低い電力用半導体装置
の新たな構造を提供することを目的とする。
Ｓ、あるいはＵ溝を有したＩＧＢＴ等の絶縁ゲート型半
導体装置のＵ溝側壁に構成されるチャンネル面における
電子の移動度が高く、オン抵抗の低い電力用半導体装置
の新たな構造を提供することを目的とする。
【００１０】本発明の他の目的は、ＵＭＯＳ等の絶縁ゲ
ート半導体装置のトレンチ（Ｕ溝）コーナー部の電流集
中を抑制することができる新たな構造の電力用半導体装
置を提供することである。
ート半導体装置のトレンチ（Ｕ溝）コーナー部の電流集
中を抑制することができる新たな構造の電力用半導体装
置を提供することである。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による半導体装置の第１の特徴はＵ溝中に
ゲート酸化膜とゲート電極層とを有するＵＭＯＳ等の絶
縁ゲート型半導体装置であって、Ｕ溝は６角形よりも画
数の多い多角形に沿って形成され、且つ低次のミラー指
数を有する面のみからなる複数の側壁面を有し、この複
数の側壁面のうちの，隣接する側壁面相互の交叉する内
角が１２０°以上であることである。ここで低次のミラ
ー指数を有する面とはウエーハメーカーが標準品として
供給し、各種半導体装置で一般的に使われるような｛１
００｝面、｛１１０｝面、｛１１１｝面等を意味し、高
次のミラー指数を有する面とはこれら以外の｛３３２｝
面、｛４１１｝面、｛９１１｝面等を意味する。また側
壁面相互の交叉する内角が１２０°以上とは、すべての
内角が１２０°の場合、すなわち正６角形の場合を含ま
ないが、正６角形より画数の多い多角形において、その
内角が１２０°以上となるような場合を意味する。
めに、本発明による半導体装置の第１の特徴はＵ溝中に
ゲート酸化膜とゲート電極層とを有するＵＭＯＳ等の絶
縁ゲート型半導体装置であって、Ｕ溝は６角形よりも画
数の多い多角形に沿って形成され、且つ低次のミラー指
数を有する面のみからなる複数の側壁面を有し、この複
数の側壁面のうちの，隣接する側壁面相互の交叉する内
角が１２０°以上であることである。ここで低次のミラ
ー指数を有する面とはウエーハメーカーが標準品として
供給し、各種半導体装置で一般的に使われるような｛１
００｝面、｛１１０｝面、｛１１１｝面等を意味し、高
次のミラー指数を有する面とはこれら以外の｛３３２｝
面、｛４１１｝面、｛９１１｝面等を意味する。また側
壁面相互の交叉する内角が１２０°以上とは、すべての
内角が１２０°の場合、すなわち正６角形の場合を含ま
ないが、正６角形より画数の多い多角形において、その
内角が１２０°以上となるような場合を意味する。
【００１２】また、本発明による半導体装置の第２の特
徴は半導体基板の表面に形成されたＵ溝中にゲート酸化
膜とゲート電極層とを有する絶縁ゲート型半導体装置で
あって、Ｕ溝の側壁面は電子の移動度が大きな、｛１０
０｝面および｛１１０｝面のみから構成され、電子の移
動度が小さい高次のミラー指数を有した面が含まれない
ことである。このように電子移動度の大きい面のみでＵ
溝を構成することによりチャンネル抵抗すなわちオン抵
抗が低減化できる。
徴は半導体基板の表面に形成されたＵ溝中にゲート酸化
膜とゲート電極層とを有する絶縁ゲート型半導体装置で
あって、Ｕ溝の側壁面は電子の移動度が大きな、｛１０
０｝面および｛１１０｝面のみから構成され、電子の移
動度が小さい高次のミラー指数を有した面が含まれない
ことである。このように電子移動度の大きい面のみでＵ
溝を構成することによりチャンネル抵抗すなわちオン抵
抗が低減化できる。
【００１３】好ましくは、図１に示すようにゲートが形
成されるＵ溝は互いに１３５°の角度で交わる｛１０
０｝面と｛１１０｝面とからなる８枚の側壁面を有し、
この｛１００｝面および｛１１０｝面の表面をチャンネ
ル領域とすることである。図１には｛１００｝面と直交
する＜１００＞方向、｛１１０｝面と直交する＜１１０
＞方向を示した。図８はＵ溝を形成しているトレンチコ
ーナー部の隣接する２つの側壁面が形成する角度（交叉
する内角の角度）と、コーナー部の最大電界強度の関係
を示したものである。図８の縦軸は平面部電界強度で規
格化しているが、Ｕ溝のパターンが３角形→４角形→６
角形となるに従い電界強度が緩和され、１２０°以上、
すなわち８角形パターンの１３５°にすることにより、
さらにコーナー部の電界強度が低下し、コーナー部での
Ｖｔｈの低下が抑制され、絶縁ゲート型半導体装置の電
流集中が緩和される。なお、この場合Ｕ溝のゲート絶縁
膜の形成される側で角度を測るか、Ｕ溝のシリコン側で
角度を測るかにより、１３５°と３６０°−１３５°＝
２２５°と２つの角度の測り方があるが、実質的に８角
形の内角であるかぎり、本発明では今後１３５°と呼ぶ
こととする。
成されるＵ溝は互いに１３５°の角度で交わる｛１０
０｝面と｛１１０｝面とからなる８枚の側壁面を有し、
この｛１００｝面および｛１１０｝面の表面をチャンネ
ル領域とすることである。図１には｛１００｝面と直交
する＜１００＞方向、｛１１０｝面と直交する＜１１０
＞方向を示した。図８はＵ溝を形成しているトレンチコ
ーナー部の隣接する２つの側壁面が形成する角度（交叉
する内角の角度）と、コーナー部の最大電界強度の関係
を示したものである。図８の縦軸は平面部電界強度で規
格化しているが、Ｕ溝のパターンが３角形→４角形→６
角形となるに従い電界強度が緩和され、１２０°以上、
すなわち８角形パターンの１３５°にすることにより、
さらにコーナー部の電界強度が低下し、コーナー部での
Ｖｔｈの低下が抑制され、絶縁ゲート型半導体装置の電
流集中が緩和される。なお、この場合Ｕ溝のゲート絶縁
膜の形成される側で角度を測るか、Ｕ溝のシリコン側で
角度を測るかにより、１３５°と３６０°−１３５°＝
２２５°と２つの角度の測り方があるが、実質的に８角
形の内角であるかぎり、本発明では今後１３５°と呼ぶ
こととする。
【００１４】好ましくは、絶縁ゲート型半導体装置は面
方位｛１００｝面のシリコン基板に形成される絶縁ゲー
ト型半導体装置であり、Ｕ溝の側壁面は、基板表面の
｛１００｝面と直交する｛１００｝面および｛１１０｝
面のみから構成されることである。
方位｛１００｝面のシリコン基板に形成される絶縁ゲー
ト型半導体装置であり、Ｕ溝の側壁面は、基板表面の
｛１００｝面と直交する｛１００｝面および｛１１０｝
面のみから構成されることである。
【００１５】また好ましくは、図１に示すように絶縁ゲ
ート型半導体装置は１つの４角形セルのまわりに４つの
８角形セルを密に配置したユニットセルからなる平面パ
ターンを有することである。実際にはこのユニットセル
が所望の動作電流に応じて、数千〜数十万繰り返し配置
されることとなる。
ート型半導体装置は１つの４角形セルのまわりに４つの
８角形セルを密に配置したユニットセルからなる平面パ
ターンを有することである。実際にはこのユニットセル
が所望の動作電流に応じて、数千〜数十万繰り返し配置
されることとなる。
【００１６】さらに好ましくは、図１および図２に示す
ように８角形セルの内部のみに第１導電型のソース領域
およびこのソース領域４１の下部の第１の第２導電型ベ
ース領域３３が形成され、４角形セルの内部にはソース
領域が形成されずに第２の第２導電型ベース領域３４が
形成されていることである。より好ましくは４角形セル
にソース領域が形成されていない場合において、図４に
示すようにさらに４角形セルにはそのＵ溝側壁がチャン
ネル領域となる第１の第２導電型ベース領域３３と同等
の不純物密度もしくは第１の第２導電型ベース領域３３
より高不純物密度の第２の第２導電ベース領域３７が形
成されていることである。このような構成にすることに
より、トレンチ底部での電界集中が緩和され、ＵＭＯＳ
等の絶縁ゲート型半導体装置の高耐圧化が可能となる。
ここで、第１導電型とは、たとえばｎ型を意味し、第２
導電型とは第１導電型と異なるｐ型を意味するが、ｐと
ｎとを全く逆にしてもよいことはもちろんである。
ように８角形セルの内部のみに第１導電型のソース領域
およびこのソース領域４１の下部の第１の第２導電型ベ
ース領域３３が形成され、４角形セルの内部にはソース
領域が形成されずに第２の第２導電型ベース領域３４が
形成されていることである。より好ましくは４角形セル
にソース領域が形成されていない場合において、図４に
示すようにさらに４角形セルにはそのＵ溝側壁がチャン
ネル領域となる第１の第２導電型ベース領域３３と同等
の不純物密度もしくは第１の第２導電型ベース領域３３
より高不純物密度の第２の第２導電ベース領域３７が形
成されていることである。このような構成にすることに
より、トレンチ底部での電界集中が緩和され、ＵＭＯＳ
等の絶縁ゲート型半導体装置の高耐圧化が可能となる。
ここで、第１導電型とは、たとえばｎ型を意味し、第２
導電型とは第１導電型と異なるｐ型を意味するが、ｐと
ｎとを全く逆にしてもよいことはもちろんである。
【００１７】
【発明の実態の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明の第１の実施の形態
に係るＵＭＯＳの平面図で、図２は図１のＡ−Ａ方向の
断面図である。図１に示すように本発明の第１の実施の
形態に係るＵＭＯＳは一辺が、たとえば２μｍの８角形
セルとこの８角形セルに囲まれた正方形セルとを組み合
わせた複合多角形セルパターンを有している。正方形セ
ルの紙面に垂直方向の側面は｛１００｝面であり、した
がって正方形セルに対向した８角形セルのトレンチ側壁
面は｛１００｝面である。８角形セルの正方形セルに対
向しないトレンチ側壁、すなわち隣接する８角形同士が
対向する面は｛１１０｝面である。図１では一つの正方
形セルの周辺に４つの８角形セルが配置されたパターン
を示しているが、これはユニットセルパターンであり、
実際はこのユニットセルパターンが数万個〜数十万個
等、所望の電流値に応じて多数繰り返されることとな
る。したがって、１つの８角形セルに着目すれば、１つ
の８角形セルの周辺に４つの正方形セルと４つの８角形
セルが配置されていることとなる。図１のパターンのチ
ャンネル密度、すなわち単位面積当りのチャンネル幅Ｗ
は８１ｃｍ／ｍｍ2 となり、図９に示したストライプセ
ルでは６７ｃｍ／ｍｍ2 であるのに比してチャンネル密
度が向上している。なお、図１の平面パターンを４５°
回転させて、正方形セルのＵ溝の側壁面を｛１１０｝面
としてもよい。
施の形態を説明する。図１は本発明の第１の実施の形態
に係るＵＭＯＳの平面図で、図２は図１のＡ−Ａ方向の
断面図である。図１に示すように本発明の第１の実施の
形態に係るＵＭＯＳは一辺が、たとえば２μｍの８角形
セルとこの８角形セルに囲まれた正方形セルとを組み合
わせた複合多角形セルパターンを有している。正方形セ
ルの紙面に垂直方向の側面は｛１００｝面であり、した
がって正方形セルに対向した８角形セルのトレンチ側壁
面は｛１００｝面である。８角形セルの正方形セルに対
向しないトレンチ側壁、すなわち隣接する８角形同士が
対向する面は｛１１０｝面である。図１では一つの正方
形セルの周辺に４つの８角形セルが配置されたパターン
を示しているが、これはユニットセルパターンであり、
実際はこのユニットセルパターンが数万個〜数十万個
等、所望の電流値に応じて多数繰り返されることとな
る。したがって、１つの８角形セルに着目すれば、１つ
の８角形セルの周辺に４つの正方形セルと４つの８角形
セルが配置されていることとなる。図１のパターンのチ
ャンネル密度、すなわち単位面積当りのチャンネル幅Ｗ
は８１ｃｍ／ｍｍ2 となり、図９に示したストライプセ
ルでは６７ｃｍ／ｍｍ2 であるのに比してチャンネル密
度が向上している。なお、図１の平面パターンを４５°
回転させて、正方形セルのＵ溝の側壁面を｛１１０｝面
としてもよい。
【００１８】図２は図１のＡ−Ａ方向から見た本発明の
第１の実施の形態に係るＵＭＯＳの断面図で、図１では
省略している金属電極５１，５２等をも示している。図
２においてはｎ+ 基板３１をドレイン領域とし、その上
に厚さ５〜３０μｍのｎエピタキシャル成長層３２が形
成されｎドリフト領域となり、その上のｐベース領域３
３の内部に形成されたｎ+ 領域４１をソース領域として
いる。ｎエピタキシャル成長層の厚みは所望のオン抵抗
およびスイッチングスピードに応じて決定すればよい。
また表面より深さ３μｍ、幅０．６〜０．８μｍのＵ溝
を形成し、その表面に厚さ５０〜１００ｎｍのゲート酸
化膜２１を形成し、Ｕ溝の内部を埋め込むようにポリシ
リコン等からなるゲート電極２２を形成している。また
ｎ+ 基板３１の裏面の全面にドレイン電極５２が形成さ
れ、表面のＳｉＯ2 等の絶縁膜２９に形成されたコンタ
クトホールを介してｎ+ ソース領域４１から金属ソース
電極５１が取り出された構造となっている。図示を省略
するが、図１に示すようなユニットセルパターンが多数
繰り返されたチップ全体のレイアウトにおいて、レイア
ウト周辺部に配置されるユニットセルを構成する８角形
セルのうち最も外側の８角形セルのＵ溝からゲート電極
取り出し用のトレンチがさらに周辺部に向って延長形成
され、このゲート電極取出し用トレンチの内部のポリシ
リコン配線を介してゲートボンディングパッド部に導か
れている。なお、ポリシリコンゲート電極２２のゲート
抵抗が問題となる場合には、ドープドポリシリコン（Ｄ
ＯＰＯＳ）よりもＷ，Ｍｏ，Ｔｉなどのような高融点金
属あるいはＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 などのよ
うなシリサイドの方が望ましい。あるいはＤＯＰＯＳと
シリサイドとの複合膜、すなわちポリサイドでもよい。
なお、ペレットの周辺部の図示は省略するが、ペレット
周辺部は周知の接合終端技術を用いればよい。たとえば
ペレット周辺にｎ+ ガードリング等の拡散層を形成し
て、その上にフィールドプレート（等電位プレート）等
の金属パターンを形成してもよく、ベベル構造を用いて
もよい。
第１の実施の形態に係るＵＭＯＳの断面図で、図１では
省略している金属電極５１，５２等をも示している。図
２においてはｎ+ 基板３１をドレイン領域とし、その上
に厚さ５〜３０μｍのｎエピタキシャル成長層３２が形
成されｎドリフト領域となり、その上のｐベース領域３
３の内部に形成されたｎ+ 領域４１をソース領域として
いる。ｎエピタキシャル成長層の厚みは所望のオン抵抗
およびスイッチングスピードに応じて決定すればよい。
また表面より深さ３μｍ、幅０．６〜０．８μｍのＵ溝
を形成し、その表面に厚さ５０〜１００ｎｍのゲート酸
化膜２１を形成し、Ｕ溝の内部を埋め込むようにポリシ
リコン等からなるゲート電極２２を形成している。また
ｎ+ 基板３１の裏面の全面にドレイン電極５２が形成さ
れ、表面のＳｉＯ2 等の絶縁膜２９に形成されたコンタ
クトホールを介してｎ+ ソース領域４１から金属ソース
電極５１が取り出された構造となっている。図示を省略
するが、図１に示すようなユニットセルパターンが多数
繰り返されたチップ全体のレイアウトにおいて、レイア
ウト周辺部に配置されるユニットセルを構成する８角形
セルのうち最も外側の８角形セルのＵ溝からゲート電極
取り出し用のトレンチがさらに周辺部に向って延長形成
され、このゲート電極取出し用トレンチの内部のポリシ
リコン配線を介してゲートボンディングパッド部に導か
れている。なお、ポリシリコンゲート電極２２のゲート
抵抗が問題となる場合には、ドープドポリシリコン（Ｄ
ＯＰＯＳ）よりもＷ，Ｍｏ，Ｔｉなどのような高融点金
属あるいはＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 などのよ
うなシリサイドの方が望ましい。あるいはＤＯＰＯＳと
シリサイドとの複合膜、すなわちポリサイドでもよい。
なお、ペレットの周辺部の図示は省略するが、ペレット
周辺部は周知の接合終端技術を用いればよい。たとえば
ペレット周辺にｎ+ ガードリング等の拡散層を形成し
て、その上にフィールドプレート（等電位プレート）等
の金属パターンを形成してもよく、ベベル構造を用いて
もよい。
【００１９】図１および図２に示した本発明の第１の実
施の形態に係るＵＭＯＳの動作は通常のＵＭＯＳとほぼ
同様の動作である。したがってｐベース領域３３の不純
物密度、厚み、およびｐベース領域３３とＵ溝との界面
の表面準位によってエンハンスメント型、又はディプリ
ーション型のいずれも構成できる。エンハンスメント型
で説明するならば、埋め込みゲート電極２２に正の電位
を印加することによりｐベース層３３を貫通するように
形成されたＵ溝の｛１００｝面および｛１１０｝面から
なる表面付近にｎチャンネルが形成され本発明のＵＭＯ
Ｓはターンオンする。つまり、ｎチャンネル中のポテン
シャルバリアを越えた電子はｎドリフト領域３２に注入
される。ｎドリフト領域３２中の高電界により、注入さ
れた電子はドリフト走行し、ｎ+ ドレイン領域３１に到
達する。高周波動作のためにはｐベース領域３３は十分
薄くすればよい。ｎ+ ドレイン領域３１からの電界強度
がｐベース領域３３の表面のｎチャンネル中のポテンシ
ャルバリアの高さを制御するようになれば図１および図
２に示したＵＭＯＳは静電誘導トランジスタ（ＳＩＴ）
の動作になり、ＩD −ＶD 特性は飽和型から不飽和型へ
変わる。
施の形態に係るＵＭＯＳの動作は通常のＵＭＯＳとほぼ
同様の動作である。したがってｐベース領域３３の不純
物密度、厚み、およびｐベース領域３３とＵ溝との界面
の表面準位によってエンハンスメント型、又はディプリ
ーション型のいずれも構成できる。エンハンスメント型
で説明するならば、埋め込みゲート電極２２に正の電位
を印加することによりｐベース層３３を貫通するように
形成されたＵ溝の｛１００｝面および｛１１０｝面から
なる表面付近にｎチャンネルが形成され本発明のＵＭＯ
Ｓはターンオンする。つまり、ｎチャンネル中のポテン
シャルバリアを越えた電子はｎドリフト領域３２に注入
される。ｎドリフト領域３２中の高電界により、注入さ
れた電子はドリフト走行し、ｎ+ ドレイン領域３１に到
達する。高周波動作のためにはｐベース領域３３は十分
薄くすればよい。ｎ+ ドレイン領域３１からの電界強度
がｐベース領域３３の表面のｎチャンネル中のポテンシ
ャルバリアの高さを制御するようになれば図１および図
２に示したＵＭＯＳは静電誘導トランジスタ（ＳＩＴ）
の動作になり、ＩD −ＶD 特性は飽和型から不飽和型へ
変わる。
【００２０】本発明の第１の実施の形態によれば、Ｓｉ
表面での実効電界１ＭＶ／ｃｍにおけるチャンネルの平
均移動度が２００ｃｍ2 ／Ｖ・ｓｅｃとなる。又伝達ア
ドミッタンスＹｆｓ特性も図３に示すよう向上する。図
３は比較する各ＵＭＯＳの伝達アドミッタンスがＶG ＝
１０Ｖで同一となるように規格化している。したがっ
て、上述したチャンネル密度の向上を考慮すれば、同一
チップ面積当りの伝達アドミッタンスＹfsは（１００）
面のＵ−ＭＯＳＦＥＴより大きくなる。又、８角形セル
のコーナー部内角の角度が１３５°となるため、コーナ
ー部での電界集中がなくなり、したがってＶｔｈの低下
や電流集中がなくなる。
表面での実効電界１ＭＶ／ｃｍにおけるチャンネルの平
均移動度が２００ｃｍ2 ／Ｖ・ｓｅｃとなる。又伝達ア
ドミッタンスＹｆｓ特性も図３に示すよう向上する。図
３は比較する各ＵＭＯＳの伝達アドミッタンスがＶG ＝
１０Ｖで同一となるように規格化している。したがっ
て、上述したチャンネル密度の向上を考慮すれば、同一
チップ面積当りの伝達アドミッタンスＹfsは（１００）
面のＵ−ＭＯＳＦＥＴより大きくなる。又、８角形セル
のコーナー部内角の角度が１３５°となるため、コーナ
ー部での電界集中がなくなり、したがってＶｔｈの低下
や電流集中がなくなる。
【００２１】本発明の第１の実施の形態に係るＵＭＯＳ
は以下のような製造工程で製造すれよい。
は以下のような製造工程で製造すれよい。
【００２２】（ａ）まず不純物密度ｎ＝２×１０18−１
×１０19ｃｍ-3のｎ+ 基板３１の上に不純物密度ｎ＝５
×１０12−５×１０15ｃｍ-3のｎ層３２を５−３０μｍ
の厚さにエピタキシャル成長する（一定の場合には、ｎ
層３２のかわりにｐ＝５×１０12−１０15ｃｍ-3のｐ-
層でもよい。）この連続エピタキシャル成長は、Ｓｉの
場合はＳｉＣｌ4 ，ＳｉＨＣｌ3 ，ＳｉＨ2 Ｃｌ2 と水
素による気相エピタキシャル成長等を用いればよい。Ｓ
ｉＨ4 の熱分解反応を用いてもよい。次にフォトリソグ
ラフィの手法を用いて不純物密度２×１０16−１×１０
18ｃｍ-3のｐベース領域３３，３４を拡散深さ２〜３μ
ｍで、選択拡散する。選択拡散はフォトレジスト又は酸
化膜（ＳｉＯ2 膜）をマスクとして11Ｂ+ のイオン注入
を加速電圧Ｖac＝５０ｋｅＶ〜１００ｋｅＶ，ドーズ量
Φ＝５×１０12〜２×１０14ｃｍ-2で行ってもよいし、
塗布拡散や気相からの拡散を用いてもよい。なお、必要
があれば、８角形パターン等の形成が予定されるデバイ
ス領域（活性領域）周辺のエピタキシャル層表面には厚
い絶縁膜をフィールド酸化膜として形成してから、デバ
イス領域のみにフィールド酸化膜よりも薄い酸化膜等を
形成してから選択拡散してもよいが、場合によってはフ
ィールド酸化膜の形成工程は省略することも可能であ
る。フィールド酸化膜はＬＯＣＯＳ法等の周知の方法で
形成すれはよい。いずれにしてもｐベース領域３３，３
４形成後、その表面には１００〜３５０ｎｍの酸化膜を
形成する。
×１０19ｃｍ-3のｎ+ 基板３１の上に不純物密度ｎ＝５
×１０12−５×１０15ｃｍ-3のｎ層３２を５−３０μｍ
の厚さにエピタキシャル成長する（一定の場合には、ｎ
層３２のかわりにｐ＝５×１０12−１０15ｃｍ-3のｐ-
層でもよい。）この連続エピタキシャル成長は、Ｓｉの
場合はＳｉＣｌ4 ，ＳｉＨＣｌ3 ，ＳｉＨ2 Ｃｌ2 と水
素による気相エピタキシャル成長等を用いればよい。Ｓ
ｉＨ4 の熱分解反応を用いてもよい。次にフォトリソグ
ラフィの手法を用いて不純物密度２×１０16−１×１０
18ｃｍ-3のｐベース領域３３，３４を拡散深さ２〜３μ
ｍで、選択拡散する。選択拡散はフォトレジスト又は酸
化膜（ＳｉＯ2 膜）をマスクとして11Ｂ+ のイオン注入
を加速電圧Ｖac＝５０ｋｅＶ〜１００ｋｅＶ，ドーズ量
Φ＝５×１０12〜２×１０14ｃｍ-2で行ってもよいし、
塗布拡散や気相からの拡散を用いてもよい。なお、必要
があれば、８角形パターン等の形成が予定されるデバイ
ス領域（活性領域）周辺のエピタキシャル層表面には厚
い絶縁膜をフィールド酸化膜として形成してから、デバ
イス領域のみにフィールド酸化膜よりも薄い酸化膜等を
形成してから選択拡散してもよいが、場合によってはフ
ィールド酸化膜の形成工程は省略することも可能であ
る。フィールド酸化膜はＬＯＣＯＳ法等の周知の方法で
形成すれはよい。いずれにしてもｐベース領域３３，３
４形成後、その表面には１００〜３５０ｎｍの酸化膜を
形成する。
【００２３】（ｂ）次にフォトレジストを用いた通常の
フォトリソグラフィ技術により、酸化膜の所定の部分を
エッチング除去し、図１に示すような８角形と４角形と
からなる複合パターンを基本としたパターンからなる開
孔部を酸化膜中に形成し、酸化膜エッチング後にこのフ
ォトレジストを除去する。次にこの酸化膜をマスクとし
てエピタキシャル成長層３２をｐベース領域３３を貫通
するまで、たとえば３μｍの深さにトレンチエッチング
する。トレンチエッチング（Ｕ溝エッチング）はたとえ
ば反応性イオンエッチング（ＲＩＥ）等のドライエッチ
ングを用いればよい。すなわち、ｎエピタキシャル成長
層３２を、たとえばＣＦ4 とＨ2 の混合ガスを用いて、
エッチング圧力１．３Ｐａに調整し１３．５６ＭＨｚの
高周波電力を、例えば０．２２Ｗ／ｃｍ2 加えてＲＩＥ
を行なえばよい。あるいはＳＦ6とＯ2 との混合ガス、
あるいはＣＣｌ4 ，ＳｉＣｌ4 ，ＰＣｌ3 等でＲＩＥを
行ってもよい。アスペクト比が大きいＵ溝の場合は基板
を−５０℃〜−１５０℃に冷却してエッチングすること
も有効である。
フォトリソグラフィ技術により、酸化膜の所定の部分を
エッチング除去し、図１に示すような８角形と４角形と
からなる複合パターンを基本としたパターンからなる開
孔部を酸化膜中に形成し、酸化膜エッチング後にこのフ
ォトレジストを除去する。次にこの酸化膜をマスクとし
てエピタキシャル成長層３２をｐベース領域３３を貫通
するまで、たとえば３μｍの深さにトレンチエッチング
する。トレンチエッチング（Ｕ溝エッチング）はたとえ
ば反応性イオンエッチング（ＲＩＥ）等のドライエッチ
ングを用いればよい。すなわち、ｎエピタキシャル成長
層３２を、たとえばＣＦ4 とＨ2 の混合ガスを用いて、
エッチング圧力１．３Ｐａに調整し１３．５６ＭＨｚの
高周波電力を、例えば０．２２Ｗ／ｃｍ2 加えてＲＩＥ
を行なえばよい。あるいはＳＦ6とＯ2 との混合ガス、
あるいはＣＣｌ4 ，ＳｉＣｌ4 ，ＰＣｌ3 等でＲＩＥを
行ってもよい。アスペクト比が大きいＵ溝の場合は基板
を−５０℃〜−１５０℃に冷却してエッチングすること
も有効である。
【００２４】（ｃ）次に、犠牲酸化やウエットエッチあ
るいはガスエッチングによりＵ溝エッチングによる加工
ダメージ層を除去した後３０ｎｍ〜１００ｎｍのゲート
酸化膜２１を図２に示すようにＵ溝表面に形成する。こ
の後、たとえば燐（Ｐ）を含んだドープドポリシリコン
（以下ＤＯＰＯＳという）を減圧ＣＶＤ（ＬＰＣＶＤ）
法等により堆積し、Ｕ溝を完全に埋め、エッチバック等
により表面を平坦化し埋め込みゲート電極２２を形成
し、必要があれば、さらにその表面を酸化する。平坦化
にはいわゆる化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈｎａｎｉｃａｌ Ｐｏｌｉｓｈｓｉｎｇ； 以後Ｃ
ＭＰと呼ぶ）を用いてもよい。ｎ型ＤＯＰＯＳでもよい
が、エンハンスメント特性を高めるにはｐ型ＤＯＰＯＳ
の方がよい。前述したように、ゲート抵抗を下げるため
にはＷ，Ｍｏ，Ｔｉ等の高融点金属、またはＷＳｉ2 ，
ＭｏＳｉ2 ，ＴｉＳｉ2 などのようにシリサイド、ある
いは、ｐ型ＤＯＰＯＳを用いたポリサイドの方が望まし
い。高融点金属は蒸着、スパッタ法でも堆積できるが、
ＣＶＤ法、特に減圧ＣＶＤ法（ＬＰＣＶＤ法）による選
択ＣＶＤ（プラグ）が望ましい。平坦化の際には、ｎエ
ピタキシャル層３３の表面には極く薄く表面酸化膜が残
るようにしてもよい。
るいはガスエッチングによりＵ溝エッチングによる加工
ダメージ層を除去した後３０ｎｍ〜１００ｎｍのゲート
酸化膜２１を図２に示すようにＵ溝表面に形成する。こ
の後、たとえば燐（Ｐ）を含んだドープドポリシリコン
（以下ＤＯＰＯＳという）を減圧ＣＶＤ（ＬＰＣＶＤ）
法等により堆積し、Ｕ溝を完全に埋め、エッチバック等
により表面を平坦化し埋め込みゲート電極２２を形成
し、必要があれば、さらにその表面を酸化する。平坦化
にはいわゆる化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈｎａｎｉｃａｌ Ｐｏｌｉｓｈｓｉｎｇ； 以後Ｃ
ＭＰと呼ぶ）を用いてもよい。ｎ型ＤＯＰＯＳでもよい
が、エンハンスメント特性を高めるにはｐ型ＤＯＰＯＳ
の方がよい。前述したように、ゲート抵抗を下げるため
にはＷ，Ｍｏ，Ｔｉ等の高融点金属、またはＷＳｉ2 ，
ＭｏＳｉ2 ，ＴｉＳｉ2 などのようにシリサイド、ある
いは、ｐ型ＤＯＰＯＳを用いたポリサイドの方が望まし
い。高融点金属は蒸着、スパッタ法でも堆積できるが、
ＣＶＤ法、特に減圧ＣＶＤ法（ＬＰＣＶＤ法）による選
択ＣＶＤ（プラグ）が望ましい。平坦化の際には、ｎエ
ピタキシャル層３３の表面には極く薄く表面酸化膜が残
るようにしてもよい。
【００２５】（ｄ）この表面酸化膜をスライトエッチ
し、ｎエピタキシャル成長層３３を露出させ、フォトリ
ソグラフィを用いて、たとえばフォトレジストをマスク
として75Ａｓ+ ，31Ｐ+ 等をソース領域とすべき場所に
イオン注入する。同様にフォトレジスト等をマスクとし
て11Ｂ+ をドーズ量Φ＝３×１０15〜２×１０16ｃｍ-2
で選択的にイオン注入して、ｐ+ コンタクト領域３５を
形成する。その後８００〜１０００℃で１５〜３０分程
度アニールしてイオン注入層を活性化させる。
し、ｎエピタキシャル成長層３３を露出させ、フォトリ
ソグラフィを用いて、たとえばフォトレジストをマスク
として75Ａｓ+ ，31Ｐ+ 等をソース領域とすべき場所に
イオン注入する。同様にフォトレジスト等をマスクとし
て11Ｂ+ をドーズ量Φ＝３×１０15〜２×１０16ｃｍ-2
で選択的にイオン注入して、ｐ+ コンタクト領域３５を
形成する。その後８００〜１０００℃で１５〜３０分程
度アニールしてイオン注入層を活性化させる。
【００２６】（ｅ）次に常圧ＣＶＤ（ＡＰＣＶＤ）又は
ＬＰＣＶＤ法等により、ＳｉＯ2 膜又はＳｉＯ2 膜とＰ
ＳＧ膜との複合膜あるいはＳｉＯ2 膜とＢＰＳＧ膜との
複合膜２９（以下これらのＳｉＯ2 膜および複合膜を総
称してＳｉＯ2 膜２９という）をｎエピタキシャル成長
層３２の表面に３００〜５００ｎｍの厚さに形成する。
ＬＰＣＶＤ法等により、ＳｉＯ2 膜又はＳｉＯ2 膜とＰ
ＳＧ膜との複合膜あるいはＳｉＯ2 膜とＢＰＳＧ膜との
複合膜２９（以下これらのＳｉＯ2 膜および複合膜を総
称してＳｉＯ2 膜２９という）をｎエピタキシャル成長
層３２の表面に３００〜５００ｎｍの厚さに形成する。
【００２７】（ｆ）次にフォトリソグラフィ技術により
上記ＳｉＯ2 膜２９の所定の部分、すなわちｐベース領
域３３とｎ+ ソース領域４１との共通部分、および、ｐ
+ コンタクト領域上部にコンタクトホールを開孔する。
コンタクトホール開口はＣ3Ｆ8 又はＣＨＦ3 等を用い
たＲＩＥやＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒ
ｏｎ Ｒｅｓｏｎａｎｃｅ）イオンエッチによって行な
えばよい。
上記ＳｉＯ2 膜２９の所定の部分、すなわちｐベース領
域３３とｎ+ ソース領域４１との共通部分、および、ｐ
+ コンタクト領域上部にコンタクトホールを開孔する。
コンタクトホール開口はＣ3Ｆ8 又はＣＨＦ3 等を用い
たＲＩＥやＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒ
ｏｎ Ｒｅｓｏｎａｎｃｅ）イオンエッチによって行な
えばよい。
【００２８】（ｇ）次にコンタクトホール開孔部に蒸
着、スパッタ、ＣＶＤ法等によりＡｌ，Ａｌ−Ｓｉ，Ａ
ｌ−Ｃｕ−Ｓｉ，Ａｌ／Ｔｉ，Ａｌ／Ｍｏ等の金属を
０．５〜４μｍの厚さに全面に堆積し、その後フォトリ
ソグラフィおよびＲＩＥ等により金属電極のパターン形
成を行ない、さらに裏面にも同様にＷ，Ａｌ／Ｍｏ、あ
るいはＡｌ−Ｓｉ等の金属を堆積すれば、図２に示した
ように金属ドレイン電極５２、金属ソース電極５１が形
成され、本発明の第１の実施の形態に係る半導体装置が
完成する。
着、スパッタ、ＣＶＤ法等によりＡｌ，Ａｌ−Ｓｉ，Ａ
ｌ−Ｃｕ−Ｓｉ，Ａｌ／Ｔｉ，Ａｌ／Ｍｏ等の金属を
０．５〜４μｍの厚さに全面に堆積し、その後フォトリ
ソグラフィおよびＲＩＥ等により金属電極のパターン形
成を行ない、さらに裏面にも同様にＷ，Ａｌ／Ｍｏ、あ
るいはＡｌ−Ｓｉ等の金属を堆積すれば、図２に示した
ように金属ドレイン電極５２、金属ソース電極５１が形
成され、本発明の第１の実施の形態に係る半導体装置が
完成する。
【００２９】図４は本発明の第２の実施形態に係るＵＭ
ＯＳの平面図である。８角形セルと正方形セルとからな
る組み合わせであることは本発明の第１実施の形態と同
様であるが、本発明の第２の実施の形態においては、正
方形セルの内部には８角形セルのｐベース領域３３より
も、深いｐ+ ベース領域３７，３８が形成されている。
なおｐ+ 領域３８は、後に製造方法の説明において述べ
るが埋め込みエピタキシーによる場合のｐ+ 埋め込み領
域を表わすものであり、実質的にはｐ+ ベース領域３７
と一体の領域と考えてよい。図４においてはｐベース領
域３３の中央部上部には不純物密度２×１０18〜１×１
０20ｃｍ-3のｐ+ コンタクト領域３６が形成され、ｐベ
ース領域３３に対するソース金属電極５１のオーミック
コンタクトをより良好なものとしている（ただしｐ+ コ
ンタクト領域３６を省略してもかまわない）。ｐ+ ベー
ス領域３７，３８の不純物密度はｐベース領域３３と同
程度でもよいが、好ましくは１×１０18〜６×１０19ｃ
ｍ-3程度に、ｐベース領域３３よりも高不純物密度に形
成する。本発明の第２の実施の形態においてはｐ+ベー
ス領域３７，３８はｐベース領域３３よりも深く、たと
えばｐベース領域の深さ２μｍに対して、ｐ+ ベース領
域３７，３８は２．５〜３μｍの深さに形成する。
ＯＳの平面図である。８角形セルと正方形セルとからな
る組み合わせであることは本発明の第１実施の形態と同
様であるが、本発明の第２の実施の形態においては、正
方形セルの内部には８角形セルのｐベース領域３３より
も、深いｐ+ ベース領域３７，３８が形成されている。
なおｐ+ 領域３８は、後に製造方法の説明において述べ
るが埋め込みエピタキシーによる場合のｐ+ 埋め込み領
域を表わすものであり、実質的にはｐ+ ベース領域３７
と一体の領域と考えてよい。図４においてはｐベース領
域３３の中央部上部には不純物密度２×１０18〜１×１
０20ｃｍ-3のｐ+ コンタクト領域３６が形成され、ｐベ
ース領域３３に対するソース金属電極５１のオーミック
コンタクトをより良好なものとしている（ただしｐ+ コ
ンタクト領域３６を省略してもかまわない）。ｐ+ ベー
ス領域３７，３８の不純物密度はｐベース領域３３と同
程度でもよいが、好ましくは１×１０18〜６×１０19ｃ
ｍ-3程度に、ｐベース領域３３よりも高不純物密度に形
成する。本発明の第２の実施の形態においてはｐ+ベー
ス領域３７，３８はｐベース領域３３よりも深く、たと
えばｐベース領域の深さ２μｍに対して、ｐ+ ベース領
域３７，３８は２．５〜３μｍの深さに形成する。
【００３０】本発明の第２の実施の形態によれば、トレ
ンチ底部でのドレイン／ソース電界の集中が抑えられ高
耐圧化が可能となる。
ンチ底部でのドレイン／ソース電界の集中が抑えられ高
耐圧化が可能となる。
【００３１】本発明の第２の実施の形態に係るＵＭＯＳ
は以下のような製造工程にすればよい。
は以下のような製造工程にすればよい。
【００３２】（ａ）まず不純物密度ｎ＝２×１０18−１
×１０19ｃｍ-3のｎ基板３１の上に不純物密度ｎ＝５×
１０12−１×１０15ｃｍ-3のｎ層３２を５−３０μｍエ
ピタキシャル成長する。この連続エピタキシャル成長
は、Ｓｉ2 Ｈ6 やＳｉＨ4 の熱分解、又はＳｉＣｌ4 ，
ＳｉＨＣｌ3 ，ＳｉＨ2 Ｃｌ2 と水素との反応による気
相エピタキシャル成長を用いればよい。次にフォトリソ
グラフィの手法を用いて４角形セル部分のみに選択的に
11Ｂ+ をイオン注入する。たとえば加速電圧Ｖac＝２０
０ｋｅＶ〜１．５ＭｅＶ、ドーズ量Φ＝１×１０15〜２
×１０16ｃｍ-3でイオン注入すればよい。Ｖac＝１．５
ＭｅＶにおける11Ｂ+ の投影飛程ＲP は約２．４μｍと
なる。好ましくはＶac＝７５０ｋｅＶ程度で投影飛程Ｒ
P ＝１．５μｍ付近に11Ｂ+ をイオン注入し、その後１
１５０℃で３時間熱処理をすればよい。
×１０19ｃｍ-3のｎ基板３１の上に不純物密度ｎ＝５×
１０12−１×１０15ｃｍ-3のｎ層３２を５−３０μｍエ
ピタキシャル成長する。この連続エピタキシャル成長
は、Ｓｉ2 Ｈ6 やＳｉＨ4 の熱分解、又はＳｉＣｌ4 ，
ＳｉＨＣｌ3 ，ＳｉＨ2 Ｃｌ2 と水素との反応による気
相エピタキシャル成長を用いればよい。次にフォトリソ
グラフィの手法を用いて４角形セル部分のみに選択的に
11Ｂ+ をイオン注入する。たとえば加速電圧Ｖac＝２０
０ｋｅＶ〜１．５ＭｅＶ、ドーズ量Φ＝１×１０15〜２
×１０16ｃｍ-3でイオン注入すればよい。Ｖac＝１．５
ＭｅＶにおける11Ｂ+ の投影飛程ＲP は約２．４μｍと
なる。好ましくはＶac＝７５０ｋｅＶ程度で投影飛程Ｒ
P ＝１．５μｍ付近に11Ｂ+ をイオン注入し、その後１
１５０℃で３時間熱処理をすればよい。
【００３３】（ｂ）次に再びフォトリソグラフィを用い
て不純物密度２×１０16−１×１０18ｃｍ-3のｐベース
領域３３を拡散深さ２〜３μｍで、８角形セルの部分に
選択拡散する。この時４角形セル部にも同時に拡散して
もかまわない。選択拡散は11Ｂ+ のイオン注入を加速電
圧Ｖac＝５０ｋｅＶ〜１００ｋｅＶ，ドーズ量Φ＝５×
１０12〜２×１０14ｃｍ-2で行ってもよいし、塗布拡散
や気相からの拡散を用いてもよい。なお必要があれば、
８角形パターン等の形成が予定されるデバイス領域の周
辺のエピタキシャル層表面には０．６〜１．５μｍのフ
ィールド酸化膜を形成してから、デバイス領域のみにフ
ィールド酸化膜よりも薄い選択拡散のマスクとなる酸化
膜を形成してもよい。たとえば３００〜４００ｎｍの酸
化膜をマスクとして選択拡散すればよい。イオン注入後
のアニールを酸化性雰囲気で行なえばｐベース領域３
３、ｐベース領域３７が形成されたエピタキシャル成長
層３２の表面には１００〜３５０ｎｍの酸化膜が形成さ
れることとなる。
て不純物密度２×１０16−１×１０18ｃｍ-3のｐベース
領域３３を拡散深さ２〜３μｍで、８角形セルの部分に
選択拡散する。この時４角形セル部にも同時に拡散して
もかまわない。選択拡散は11Ｂ+ のイオン注入を加速電
圧Ｖac＝５０ｋｅＶ〜１００ｋｅＶ，ドーズ量Φ＝５×
１０12〜２×１０14ｃｍ-2で行ってもよいし、塗布拡散
や気相からの拡散を用いてもよい。なお必要があれば、
８角形パターン等の形成が予定されるデバイス領域の周
辺のエピタキシャル層表面には０．６〜１．５μｍのフ
ィールド酸化膜を形成してから、デバイス領域のみにフ
ィールド酸化膜よりも薄い選択拡散のマスクとなる酸化
膜を形成してもよい。たとえば３００〜４００ｎｍの酸
化膜をマスクとして選択拡散すればよい。イオン注入後
のアニールを酸化性雰囲気で行なえばｐベース領域３
３、ｐベース領域３７が形成されたエピタキシャル成長
層３２の表面には１００〜３５０ｎｍの酸化膜が形成さ
れることとなる。
【００３４】（ｃ）次にフォトレジストを用いた通常の
フォトリソグラフィ技術により、上記１００〜３５０ｎ
ｍ酸化膜の所定の部分をエッチング除去し図１に示すよ
うな８角形と４角形とからなる複合パターンを基礎とし
た開孔部をこの酸化膜中に形成し、次にこのフォトレジ
ストを除去する。さらに、酸化膜をマスクとしてエピタ
キシャル成長層３２をｐベース領域３３を貫通するまで
たとえば３μｍの深さでＵ溝エッチングをする。エッチ
ングはたとえばＣＦ4 とＨ2 の混合ガス、ＳＦ6 とＯ2
との混合ガス、ＣＣｌ4 ，ＳｉＣｌ4 ，ＰＣｌ3 等でＲ
ＩＥを行えばよい。アスペクト比が大きいＵ溝の場合は
基板を−５０℃〜−１５０℃に冷却してエッチングする
ことも有効である。
フォトリソグラフィ技術により、上記１００〜３５０ｎ
ｍ酸化膜の所定の部分をエッチング除去し図１に示すよ
うな８角形と４角形とからなる複合パターンを基礎とし
た開孔部をこの酸化膜中に形成し、次にこのフォトレジ
ストを除去する。さらに、酸化膜をマスクとしてエピタ
キシャル成長層３２をｐベース領域３３を貫通するまで
たとえば３μｍの深さでＵ溝エッチングをする。エッチ
ングはたとえばＣＦ4 とＨ2 の混合ガス、ＳＦ6 とＯ2
との混合ガス、ＣＣｌ4 ，ＳｉＣｌ4 ，ＰＣｌ3 等でＲ
ＩＥを行えばよい。アスペクト比が大きいＵ溝の場合は
基板を−５０℃〜−１５０℃に冷却してエッチングする
ことも有効である。
【００３５】（ｄ）次に犠牲酸化やウエットエッチある
いはガスエッチングによりＵ溝エッチングによる加工ダ
メージ層を除去した後３０ｎｍ〜１００ｎｍのゲート酸
化膜２１を図４に示すようにＵ溝表面に形成する。この
後、たとえば燐（Ｐ）を含んだＤＯＰＯＳを減圧ＣＶＤ
（ＬＰＣＶＤ）法等により堆積し、Ｕ溝を完全に埋め、
エッチバック等により表面を平坦化し埋め込みゲート電
極２２を形成する。必要があれば、さらにその表面を酸
化する。平坦化はいわゆるＣＭＰを用いてもよい。ｎ型
ＤＯＰＯＳでもよいが、エンハンスメント特性を高める
にはｐ型ＤＯＰＯＳの方がよい。また、ゲート抵抗を下
げるためにはＷ，Ｍｏ，Ｔｉ等の高融点金属、またはＷ
Ｓｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，ＣｏＳｉ2 ，ＰｔＳ
ｉ2 などのようなシリサイド、ポリサイドの方が望まし
い。高融点金属は蒸着、スパッタ法でも堆積できるが、
ＣＶＤ法、特に減圧ＣＶＤ法（ＬＰＣＶＤ法）による選
択ＣＶＤ（プラグ）が望ましい。平坦化の際には、ｎエ
ピタキシャル層３３の表面には極く薄く表面酸化膜が残
るようにすることが好ましい。
いはガスエッチングによりＵ溝エッチングによる加工ダ
メージ層を除去した後３０ｎｍ〜１００ｎｍのゲート酸
化膜２１を図４に示すようにＵ溝表面に形成する。この
後、たとえば燐（Ｐ）を含んだＤＯＰＯＳを減圧ＣＶＤ
（ＬＰＣＶＤ）法等により堆積し、Ｕ溝を完全に埋め、
エッチバック等により表面を平坦化し埋め込みゲート電
極２２を形成する。必要があれば、さらにその表面を酸
化する。平坦化はいわゆるＣＭＰを用いてもよい。ｎ型
ＤＯＰＯＳでもよいが、エンハンスメント特性を高める
にはｐ型ＤＯＰＯＳの方がよい。また、ゲート抵抗を下
げるためにはＷ，Ｍｏ，Ｔｉ等の高融点金属、またはＷ
Ｓｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，ＣｏＳｉ2 ，ＰｔＳ
ｉ2 などのようなシリサイド、ポリサイドの方が望まし
い。高融点金属は蒸着、スパッタ法でも堆積できるが、
ＣＶＤ法、特に減圧ＣＶＤ法（ＬＰＣＶＤ法）による選
択ＣＶＤ（プラグ）が望ましい。平坦化の際には、ｎエ
ピタキシャル層３３の表面には極く薄く表面酸化膜が残
るようにすることが好ましい。
【００３６】（ｅ）この表面酸化膜をスライトエッチ
し、ｎエピタキシャル成長層３３を露出させ、フォトリ
ソグラフィを用いて、たとえばフォトレジストマスクと
して、75Ａｓ+ ，31Ｐ+ 等をソース領域とすべき場所に
イオン注入する。同様にフォトレジスト等をマスクとし
て11Ｂ+ をドーズ量Φ＝３×１０15〜２×１０16ｃｍ-2
で選択的にイオン注入して、ｐ+ コンタクト領域３６を
形成する。その後８００〜１０００℃で１５〜３０分程
度アニールしてイオン注入層を活性化させる。
し、ｎエピタキシャル成長層３３を露出させ、フォトリ
ソグラフィを用いて、たとえばフォトレジストマスクと
して、75Ａｓ+ ，31Ｐ+ 等をソース領域とすべき場所に
イオン注入する。同様にフォトレジスト等をマスクとし
て11Ｂ+ をドーズ量Φ＝３×１０15〜２×１０16ｃｍ-2
で選択的にイオン注入して、ｐ+ コンタクト領域３６を
形成する。その後８００〜１０００℃で１５〜３０分程
度アニールしてイオン注入層を活性化させる。
【００３７】（ｆ）次に常圧又は減圧ＣＶＤ法等によ
り、ＳｉＯ2 膜２９をｎエピタキシャル成長層３２の表
面に３００〜５００ｎｍの厚さに形成する。
り、ＳｉＯ2 膜２９をｎエピタキシャル成長層３２の表
面に３００〜５００ｎｍの厚さに形成する。
【００３８】（ｇ）次にフォトリソグラフィ技術により
上記ＳｉＯ2 膜２９の所定の部分、すなわちｐベース領
域３３とｎ+ ソース領域４１との共通部分、および、ｐ
+ ベース領域３７の上部にコンタクトホールを開孔す
る。コンタクトホール開口はＣ3 Ｆ8 又はＣＨＦ3 等を
用いたＲＩＥやＥＣＲイオンエッチによって行なえばよ
い。
上記ＳｉＯ2 膜２９の所定の部分、すなわちｐベース領
域３３とｎ+ ソース領域４１との共通部分、および、ｐ
+ ベース領域３７の上部にコンタクトホールを開孔す
る。コンタクトホール開口はＣ3 Ｆ8 又はＣＨＦ3 等を
用いたＲＩＥやＥＣＲイオンエッチによって行なえばよ
い。
【００３９】（ｈ）次にコンタクトホール開孔部に蒸
着、スパッタ、ＣＶＤ法等によりＡｌ，Ａｌ−Ｓｉ，Ａ
ｌ／Ｔｉ，Ａｌ／Ｍｏ等の金属を０．５〜４μｍの厚さ
に全面に堆積し、その後フォトリソグラフィおよびＲＩ
Ｅ等により金属電極のパターン形成を行い、さらに裏面
にも同様に金属を堆積すれば、図４に示したように金属
ドレイン電極５２、金属ソース電極５１が形成され本発
明の半導体装置が完成する。
着、スパッタ、ＣＶＤ法等によりＡｌ，Ａｌ−Ｓｉ，Ａ
ｌ／Ｔｉ，Ａｌ／Ｍｏ等の金属を０．５〜４μｍの厚さ
に全面に堆積し、その後フォトリソグラフィおよびＲＩ
Ｅ等により金属電極のパターン形成を行い、さらに裏面
にも同様に金属を堆積すれば、図４に示したように金属
ドレイン電極５２、金属ソース電極５１が形成され本発
明の半導体装置が完成する。
【００４０】なお、以上の説明において、深いｐ+ ベー
ス領域３７をＶac＝２００ｋｅＶ〜１．５ＭｅＶの高エ
ネルギーイオン注入で形成する場合について説明した
が、ｐ+ ベース領域３７がさらに深い場合、又は高エネ
ルギーイオン注入に伴うダメージが問題となる場合はｐ
+ 領域の埋め込みエピタキシーによってもよい。すなわ
ち、ｎエピタキシャル成長を途中で一旦止めて、図４に
示すように下に凸形状となったｐ+ ベース領域３７の底
部の部分に１×１０18〜１×１０19ｃｍ-3程度のｐ+ 埋
め込み領域３８を形成し、さらに続けてｎエピタキシャ
ル成長を行なえばよい。そして、ｎエピタキシャル成長
層３２が完成後、ｐ+ 埋め込み領域３８に該当する場所
のｎエピタキシャル成長層３２の上部からイオン注入等
を用いてｐ+ 拡散を行ない、このｐ+ 拡散層３７とｐ+
埋め込み領域３８とを接続するようにしてもよい。
ス領域３７をＶac＝２００ｋｅＶ〜１．５ＭｅＶの高エ
ネルギーイオン注入で形成する場合について説明した
が、ｐ+ ベース領域３７がさらに深い場合、又は高エネ
ルギーイオン注入に伴うダメージが問題となる場合はｐ
+ 領域の埋め込みエピタキシーによってもよい。すなわ
ち、ｎエピタキシャル成長を途中で一旦止めて、図４に
示すように下に凸形状となったｐ+ ベース領域３７の底
部の部分に１×１０18〜１×１０19ｃｍ-3程度のｐ+ 埋
め込み領域３８を形成し、さらに続けてｎエピタキシャ
ル成長を行なえばよい。そして、ｎエピタキシャル成長
層３２が完成後、ｐ+ 埋め込み領域３８に該当する場所
のｎエピタキシャル成長層３２の上部からイオン注入等
を用いてｐ+ 拡散を行ない、このｐ+ 拡散層３７とｐ+
埋め込み領域３８とを接続するようにしてもよい。
【００４１】図５は本発明の第３の実施の形態に係るＵ
ＭＯＳの平面図である。８角形セルと正方形セルとなる
組み合わせであることは本発明の第１および第２の実施
の形態と同様であるが、本発明の第３の実施の形態にお
いては、トレンチ部をなす８角形の側面を構成する｛１
００｝面を｛１１０｝面よりも広くしている点が異な
る。移動度のより大きな｛１００｝面の面積を広くする
ことにより、全体としての（総合的な）電子の移動度が
大きくなり、オン抵抗は本発明の第１および第２の実施
の形態に比し、さらに小さな値となる。本発明の第３の
実施の形態に係るＵＭＯＳの製造方法は、第１および第
２の実施の形態の場合と同様であるのでここでは説明を
省略する。
ＭＯＳの平面図である。８角形セルと正方形セルとなる
組み合わせであることは本発明の第１および第２の実施
の形態と同様であるが、本発明の第３の実施の形態にお
いては、トレンチ部をなす８角形の側面を構成する｛１
００｝面を｛１１０｝面よりも広くしている点が異な
る。移動度のより大きな｛１００｝面の面積を広くする
ことにより、全体としての（総合的な）電子の移動度が
大きくなり、オン抵抗は本発明の第１および第２の実施
の形態に比し、さらに小さな値となる。本発明の第３の
実施の形態に係るＵＭＯＳの製造方法は、第１および第
２の実施の形態の場合と同様であるのでここでは説明を
省略する。
【００４２】本発明はＭＯＳＦＥＴに限らず、他の半導
体装置にも適用できる。図６は本発明の第４の実施の形
態に係る縦型のＩＧＢＴの断面図を示す。図６において
ｐ+コレクタ領域６１にｎ+ バッファ層６２が形成さ
れ、さらにその上に低不純物密度の厚さ３０〜１５０μ
ｍのｎ- ベース領域６３が形成され、その上部にｐベー
ス領域３３、ｐ+ ベース領域３７が形成されている。ｎ
- ベース領域６３の表面から幅０．６〜０．８μｍ、深
さ３μｍのＵ溝が形成され、底部および側壁部には５０
〜１００ｎｍ程度の薄いゲート酸化膜２１が形成されて
いる。この薄いゲート酸化膜２１の表面にはポリシリコ
ン等からなる埋め込みゲート電極２２が設けられてい
る。ｐベース領域３３の表面にはｎ+ エミッタ領域６４
が形成され、ｐベース領域３３とｎ+ エミッタ領域６４
を短絡するように金属エミッタ電極７１が形成されてい
る。又、ｐベース領域３３の表面にはｐ+ コンタクト領
域３６が形成されている。なお、図６の中央部は四角形
セルに対応する部分で、深いｐ+ ベース領域３７が形成
されているが、本発明の第１の実施の形態と同様に８角
形セルおよび４角形セルのｐベース領域の深さは同じで
もよい。４角形セルのｐベース領域を深くするか否かは
ＩＧＢＴの耐圧や製造コストを考慮して決定すればよい
ことである。また、ｐ+ コレクタ領域６１の表面には金
属コレクタ電極が設けられている。
体装置にも適用できる。図６は本発明の第４の実施の形
態に係る縦型のＩＧＢＴの断面図を示す。図６において
ｐ+コレクタ領域６１にｎ+ バッファ層６２が形成さ
れ、さらにその上に低不純物密度の厚さ３０〜１５０μ
ｍのｎ- ベース領域６３が形成され、その上部にｐベー
ス領域３３、ｐ+ ベース領域３７が形成されている。ｎ
- ベース領域６３の表面から幅０．６〜０．８μｍ、深
さ３μｍのＵ溝が形成され、底部および側壁部には５０
〜１００ｎｍ程度の薄いゲート酸化膜２１が形成されて
いる。この薄いゲート酸化膜２１の表面にはポリシリコ
ン等からなる埋め込みゲート電極２２が設けられてい
る。ｐベース領域３３の表面にはｎ+ エミッタ領域６４
が形成され、ｐベース領域３３とｎ+ エミッタ領域６４
を短絡するように金属エミッタ電極７１が形成されてい
る。又、ｐベース領域３３の表面にはｐ+ コンタクト領
域３６が形成されている。なお、図６の中央部は四角形
セルに対応する部分で、深いｐ+ ベース領域３７が形成
されているが、本発明の第１の実施の形態と同様に８角
形セルおよび４角形セルのｐベース領域の深さは同じで
もよい。４角形セルのｐベース領域を深くするか否かは
ＩＧＢＴの耐圧や製造コストを考慮して決定すればよい
ことである。また、ｐ+ コレクタ領域６１の表面には金
属コレクタ電極が設けられている。
【００４３】次に本発明の第４の実施の形態に係るＩＧ
ＢＴの動作について説明する。ＩＧＢＴのターンオン
は、金属エミッタ電極７１が接地され、金属コレクタ電
極７２に正電圧が印加された状態でポリシリコンゲート
電極２２に金属エミッタ電極７１に対して正電圧を印加
することにより実現される。ポリシリコンゲート電極２
２に正電圧が印加されると、ＭＯＳＦＥＴ同様ｐ型ベー
ス領域３３のＵ溝側壁の｛１００｝面および｛１１０｝
面の表面に反転チャンネルが形成されｎ+ エミッタ領域
６４から反転チャンネルを通してｎ- ベース領域６３内
に電子が注入する。これに対し、ｐ+ コレクタ領域６１
からｎ+ バッファ層６２を介してベース領域６３内にホ
ールの注入が起こり、ｐ+ コレクタ領域６１とｎ- ベー
ス領域６３のｐｎ接合は順バイアス状態となり、ｎ- ベ
ース領域６３が伝導度変調を起こし、素子を導通状態に
導く。ＩＧＢＴのオン状態では、以上のように高抵抗で
あるｎ- ベース領域６３が伝導度変調を生ずるため、そ
の抵抗成分が極めて小さくなる。したがって、ｎ- ベー
ス領域６３の不純物密度が低く、厚さの厚い高耐圧素子
であってもオン抵抗の極めて小さい特性が得られる。一
方、ＩＧＢＴのターンオフは、ポリシリコンゲート電極
２２にエミッタ電極７１に対して負電圧を印加すること
により実現される。ポリシリコンゲート電極２２に負電
圧が印加されるとＵ溝の｛１００｝面および｛１１０｝
面に形成された反転チャンネルは消滅し、ｎ+ エミッタ
領域６４からの電子の流入は止まる。しかし、ｎ- ベー
ス領域６３内には依然として電子が存在する。ｎ- ベー
ス領域６３内に蓄積したホールの大部分はｐベース領域
３３を通り、ｎ+ エミッタ領域６４へ流入するが一部
は、ｎ- ベース領域６３内に存在する電子と再結合して
消滅する。ｎ- ベース領域６３内に蓄積したホールおよ
び電子がすべて消滅した時点で素子は阻止状態となり、
ＩＧＢＴのターンオフが完了する。
ＢＴの動作について説明する。ＩＧＢＴのターンオン
は、金属エミッタ電極７１が接地され、金属コレクタ電
極７２に正電圧が印加された状態でポリシリコンゲート
電極２２に金属エミッタ電極７１に対して正電圧を印加
することにより実現される。ポリシリコンゲート電極２
２に正電圧が印加されると、ＭＯＳＦＥＴ同様ｐ型ベー
ス領域３３のＵ溝側壁の｛１００｝面および｛１１０｝
面の表面に反転チャンネルが形成されｎ+ エミッタ領域
６４から反転チャンネルを通してｎ- ベース領域６３内
に電子が注入する。これに対し、ｐ+ コレクタ領域６１
からｎ+ バッファ層６２を介してベース領域６３内にホ
ールの注入が起こり、ｐ+ コレクタ領域６１とｎ- ベー
ス領域６３のｐｎ接合は順バイアス状態となり、ｎ- ベ
ース領域６３が伝導度変調を起こし、素子を導通状態に
導く。ＩＧＢＴのオン状態では、以上のように高抵抗で
あるｎ- ベース領域６３が伝導度変調を生ずるため、そ
の抵抗成分が極めて小さくなる。したがって、ｎ- ベー
ス領域６３の不純物密度が低く、厚さの厚い高耐圧素子
であってもオン抵抗の極めて小さい特性が得られる。一
方、ＩＧＢＴのターンオフは、ポリシリコンゲート電極
２２にエミッタ電極７１に対して負電圧を印加すること
により実現される。ポリシリコンゲート電極２２に負電
圧が印加されるとＵ溝の｛１００｝面および｛１１０｝
面に形成された反転チャンネルは消滅し、ｎ+ エミッタ
領域６４からの電子の流入は止まる。しかし、ｎ- ベー
ス領域６３内には依然として電子が存在する。ｎ- ベー
ス領域６３内に蓄積したホールの大部分はｐベース領域
３３を通り、ｎ+ エミッタ領域６４へ流入するが一部
は、ｎ- ベース領域６３内に存在する電子と再結合して
消滅する。ｎ- ベース領域６３内に蓄積したホールおよ
び電子がすべて消滅した時点で素子は阻止状態となり、
ＩＧＢＴのターンオフが完了する。
【００４４】図６ではｎ+ バッファ層６２が形成された
ＩＧＢＴが示されているが、高耐圧が不要な場合等はｎ
+ バッファ層６２は省略してもよい。またコレクタショ
ート型ＩＧＢＴ、ショットキードレインコンタクトＩＧ
ＢＴ等他のＩＧＢＴや、ＩＧＢＴ以外のＥＳＴ（Ｅｍｉ
ｔｔｅｒ Ｓｗｉｔｃｈｅｄ Ｔｈｒｉｓｔｏｒ）、Ｍ
ＣＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔ
ｏｒ）等の他の絶縁ゲート型半導体装置へ適用できるこ
とはもちろんである。
ＩＧＢＴが示されているが、高耐圧が不要な場合等はｎ
+ バッファ層６２は省略してもよい。またコレクタショ
ート型ＩＧＢＴ、ショットキードレインコンタクトＩＧ
ＢＴ等他のＩＧＢＴや、ＩＧＢＴ以外のＥＳＴ（Ｅｍｉ
ｔｔｅｒ Ｓｗｉｔｃｈｅｄ Ｔｈｒｉｓｔｏｒ）、Ｍ
ＣＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔ
ｏｒ）等の他の絶縁ゲート型半導体装置へ適用できるこ
とはもちろんである。
【００４５】なお以上の各実施の形態ではｎチャンネル
型ＵＭＯＳおよびｎチャンネル型ＩＧＢＴ等のｎチャン
ネル型半導体装置について説明したが、導電型を逆にし
ｐチャンネル型としてもよいことは勿論である。また上
記本発明の各実施の形態では、ＵＭＯＳおよびＩＧＢ
Ｔ、について説明したが、これ以外の絶縁ゲート型半導
体装置、例えばＢＲＴ（Ｂａｓｅ Ｒｅｓｉｓｔａｎｃ
ｅ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏｒ）、Ｍ
ＡＧＴ（ＭＯＳ Ａｓｓｉｓｔｅｄ ＧａｔｅＴｒｉｇ
ｇｅｒｄｅ Ｔｈｙｒｉｓｔｏｒ）、ＤＭＴ（Ｄｅｐｌ
ｅｔｉｏｎ Ｍｏｄｅ−Ｔｈｙｒｉｓｔｏｒ）、ＳＩサ
イリスタ（ＳＩＴＨ）をＭＯＳ駆動したＭＣＳＩＴＨ
（Ｍｏｓ Ｃｏｎｔｒｏｌｌｅｄ ＳＩＴＨ）、あるい
はその他のＭＯＳサイリスタ、ＭＯＳＧＴＯ等に適用可
能であることも勿論である。例えばＭＡＧＴはプロシー
ディング・オブザ・アイエスピーエスデー（Ｐｒｏｃ．
ＩＳＰＳＤ）の１９９０年の第２７７頁等に詳細に記
載されているように、電流駆動用のベースとＭＯＳゲー
トの二つの制御端子をもつＭＯＳ複合半導体素子である
が、本発明が適用できることは容易に理解されるであろ
う。またＳｉデバイスに限定する必要はなく、その他立
方晶形を有する半導体基板を用いた各種の半導体素子に
適用でき、α−ＳｉＣでパワーＭＯＳデバイスを構成す
れば、特に６００℃以上の高温においても動作可能な、
大面積・大電流のパワーデバイスが実現される。また、
ＧａＡｓ−ＧａＡｌＡｓヘテロ接合による絶縁ゲート構
造の半導体装置やＩｎＰの表面に形成したＳｉＯ2 膜に
よるＭＯＳ半導体装置等の他の絶縁ゲート型半導体装置
に適用できることも、もちろんである。
型ＵＭＯＳおよびｎチャンネル型ＩＧＢＴ等のｎチャン
ネル型半導体装置について説明したが、導電型を逆にし
ｐチャンネル型としてもよいことは勿論である。また上
記本発明の各実施の形態では、ＵＭＯＳおよびＩＧＢ
Ｔ、について説明したが、これ以外の絶縁ゲート型半導
体装置、例えばＢＲＴ（Ｂａｓｅ Ｒｅｓｉｓｔａｎｃ
ｅ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏｒ）、Ｍ
ＡＧＴ（ＭＯＳ Ａｓｓｉｓｔｅｄ ＧａｔｅＴｒｉｇ
ｇｅｒｄｅ Ｔｈｙｒｉｓｔｏｒ）、ＤＭＴ（Ｄｅｐｌ
ｅｔｉｏｎ Ｍｏｄｅ−Ｔｈｙｒｉｓｔｏｒ）、ＳＩサ
イリスタ（ＳＩＴＨ）をＭＯＳ駆動したＭＣＳＩＴＨ
（Ｍｏｓ Ｃｏｎｔｒｏｌｌｅｄ ＳＩＴＨ）、あるい
はその他のＭＯＳサイリスタ、ＭＯＳＧＴＯ等に適用可
能であることも勿論である。例えばＭＡＧＴはプロシー
ディング・オブザ・アイエスピーエスデー（Ｐｒｏｃ．
ＩＳＰＳＤ）の１９９０年の第２７７頁等に詳細に記
載されているように、電流駆動用のベースとＭＯＳゲー
トの二つの制御端子をもつＭＯＳ複合半導体素子である
が、本発明が適用できることは容易に理解されるであろ
う。またＳｉデバイスに限定する必要はなく、その他立
方晶形を有する半導体基板を用いた各種の半導体素子に
適用でき、α−ＳｉＣでパワーＭＯＳデバイスを構成す
れば、特に６００℃以上の高温においても動作可能な、
大面積・大電流のパワーデバイスが実現される。また、
ＧａＡｓ−ＧａＡｌＡｓヘテロ接合による絶縁ゲート構
造の半導体装置やＩｎＰの表面に形成したＳｉＯ2 膜に
よるＭＯＳ半導体装置等の他の絶縁ゲート型半導体装置
に適用できることも、もちろんである。
【００４６】
【発明の効果】本発明によれば、ＵＭＯＳ等の絶縁ゲー
ト型半導体装置のトレンチ（Ｕ溝）におけるチャンネル
中の電子の移動度を大きくすることができるので、オン
抵抗が低減化され、導通ロスが小さく、又高速スイッチ
ングが可能となる。
ト型半導体装置のトレンチ（Ｕ溝）におけるチャンネル
中の電子の移動度を大きくすることができるので、オン
抵抗が低減化され、導通ロスが小さく、又高速スイッチ
ングが可能となる。
【００４７】さらに本発明によれば、トレンチコーナー
部の内角の角度が１３５°と大きいので、コーナー部で
の電界集中が抑制され、電流集中が発生しにくくなり、
したがってパワーＭＯＳＦＥＴ等の絶縁ゲート型半導体
装置の高耐圧化、大電流化が容易となる。
部の内角の角度が１３５°と大きいので、コーナー部で
の電界集中が抑制され、電流集中が発生しにくくなり、
したがってパワーＭＯＳＦＥＴ等の絶縁ゲート型半導体
装置の高耐圧化、大電流化が容易となる。
【図１】本発明の第１の実施の形態に係るＵＭＯＳの平
面図である。
面図である。
【図２】本発明の第１の実施の形態に係るＵＭＯＳの断
面図である。
面図である。
【図３】本発明の第１の実施の形態に係るＵＭＯＳの順
方向特性を示す図である。
方向特性を示す図である。
【図４】本発明の第２の実施の形態に係るＵＭＯＳの断
面図である。
面図である。
【図５】本発明の第３の実施の形態に係るＵＭＯＳの平
面図である。
面図である。
【図６】本発明の第４の実施の形態に係るＩＧＢＴの断
面図である。
面図である。
【図７】トレンチコーナー部の電流集中を説明する図で
ある。
ある。
【図８】トレンチコーナーの角度と、このコーナー部の
電界強度との関係を示す図である。
電界強度との関係を示す図である。
【図９】従来のストライプセル型ＵＭＯＳの平面図であ
る。
る。
【図１０】図９に示した従来のストライプセル型ＵＭＯ
Ｓの断面図である。
Ｓの断面図である。
【図１１】従来の６角形セルの平面図である。
【図１２】従来のＵＭＯＳのゲート電圧と伝達アドミッ
タンスとの関係を示す図である。
タンスとの関係を示す図である。
２１ ゲート酸化膜
２２ ポリシリコンゲート電極
２９ フィールド酸化膜
３１ ｎ+ 基板（ｎ+ ドレイン領域）
３２ ｎエピタキシャル成長層（ｎドリフト領域）
３３ ｐベース領域
３４ ｐ領域
３５，３６ ｐ+ コンタクト領域
３７ ｐ+ 領域
３８ ｐ+ 埋め込み領域
４１ ｎ+ ソース領域
５１ ソース金属電極
５２ ドレイン金属電極
６１ ｐ+ 基板（ｐ+ コレクタ領域）
６２ ｎバッファ層
６３ ｎ- ベース領域
６４ ｎ+ エミッタ領域
７１ エミッタ金属電極
７２ コレクタ金属電極
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (6)
- 【請求項１】 Ｕ溝中にゲート酸化膜とゲート電極層と
を有する絶縁ゲート型半導体装置であって、前記 Ｕ溝は、６角形よりも画数の多い多角形に沿って形
成され、且つ低次のミラー指数を有する面のみからなる
複数の側壁面を有し、該複数の側壁面のうちの、隣接す
る側壁面相互の交叉する内角が１２０°以上であること
を特徴とする半導体装置。 - 【請求項２】 Ｕ溝中にゲート酸化膜とゲート電極層と
を有する絶縁ゲート型半導体装置であって、前記Ｕ溝は互いに１３５°の角度で交わる ｛１００｝面
および｛１１０｝面とからなる８枚の側壁面を有し、該
側壁面の表面をチャンネル領域とすることを特徴とする
半導体装置。 - 【請求項３】 前記絶縁ゲート型半導体装置は面方位
｛１００｝面を基板表面とするシリコン基板に形成され
る絶縁ゲート型半導体装置であり、前記Ｕ溝の側壁面は
前記基板表面の｛１００｝面と直交する｛１００｝面お
よび｛１１０｝面のみから構成されることを特徴とする
請求項２記載の半導体装置。 - 【請求項４】 前記絶縁ゲート型半導体装置は１つの４
角形セルのまわりに４つの８角形セルを密に配置したユ
ニットセルからなる平面パターンを有することを特徴と
する請求項２記載の半導体装置。 - 【請求項５】 前記８角形セルの内部のみに第１導電型
のソース領域および該ソース領域の下部の第１の第２導
電型ベース領域が形成され、前記４角形セルの内部には
前記ソース領域が形成されず、第２の第２導電型ベース
領域が形成されていることを特徴とする請求項３記載の
半導体装置。 - 【請求項６】 前記第２の第２導電型ベース領域は、前
記第１の第２導電型ベース領域と同等の不純物密度もし
くは前記第１の第２導電型ベース領域よりも高不純物密
度であることを特徴とする請求項５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01439196A JP3369388B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01439196A JP3369388B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213951A JPH09213951A (ja) | 1997-08-15 |
| JP3369388B2 true JP3369388B2 (ja) | 2003-01-20 |
Family
ID=11859769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01439196A Expired - Fee Related JP3369388B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3369388B2 (ja) |
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| US5719409A (en) * | 1996-06-06 | 1998-02-17 | Cree Research, Inc. | Silicon carbide metal-insulator semiconductor field effect transistor |
| US6077744A (en) * | 1999-02-22 | 2000-06-20 | Intersil Corporation | Semiconductor trench MOS devices |
| GB9906247D0 (en) * | 1999-03-18 | 1999-05-12 | Koninkl Philips Electronics Nv | An electronic device comprising a trench gate field effect device |
| JP3531613B2 (ja) | 2001-02-06 | 2004-05-31 | 株式会社デンソー | トレンチゲート型半導体装置及びその製造方法 |
| US6781196B2 (en) * | 2002-03-11 | 2004-08-24 | General Semiconductor, Inc. | Trench DMOS transistor having improved trench structure |
| US6724044B2 (en) * | 2002-05-10 | 2004-04-20 | General Semiconductor, Inc. | MOSFET device having geometry that permits frequent body contact |
| JP4085781B2 (ja) * | 2002-11-01 | 2008-05-14 | トヨタ自動車株式会社 | 電界効果型半導体装置 |
| JP3715971B2 (ja) | 2003-04-02 | 2005-11-16 | ローム株式会社 | 半導体装置 |
| JP4841829B2 (ja) * | 2004-11-17 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US7595523B2 (en) | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| US7557406B2 (en) * | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
| US9543396B2 (en) | 2013-12-13 | 2017-01-10 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped regions |
| IT201600108699A1 (it) * | 2016-10-27 | 2018-04-27 | St Microelectronics Srl | Dispositivo semiconduttore a canale verticale con ridotta tensione di saturazione |
| CN108538925A (zh) * | 2018-06-15 | 2018-09-14 | 深圳基本半导体有限公司 | 一种碳化硅结势垒肖特基二极管 |
-
1996
- 1996-01-30 JP JP01439196A patent/JP3369388B2/ja not_active Expired - Fee Related
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| JPH09213951A (ja) | 1997-08-15 |
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