JP3715971B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3715971B2 JP3715971B2 JP2003099576A JP2003099576A JP3715971B2 JP 3715971 B2 JP3715971 B2 JP 3715971B2 JP 2003099576 A JP2003099576 A JP 2003099576A JP 2003099576 A JP2003099576 A JP 2003099576A JP 3715971 B2 JP3715971 B2 JP 3715971B2
- Authority
- JP
- Japan
- Prior art keywords
- wall surface
- region
- trench
- along
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 239000000758 substrate Substances 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 31
- 229910052710 silicon Inorganic materials 0.000 description 29
- 239000010703 silicon Substances 0.000 description 29
- 239000013078 crystal Substances 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、MOS FETなどの半導体装置に関し、特に、スイッチング用途の半導体装置に関する。
【0002】
【従来の技術】
MOS FET(Metal Oxide Semiconductor Field Effect Transistor)には、シリコン基板の表面付近に形成されたトレンチ(溝)を有する、いわゆるトレンチ型のMOS FETがある。MOS FETには、素子を構成するソース領域、ドレイン領域、チャネルが形成される領域、およびゲート電極を含むセルが多数形成されている。トレンチ型のMOS FETでは、それぞれのセルにおいて、トレンチの内側壁面に沿ってチャネルが形成されるように構成されている。
【0003】
これにより、セル(素子)の微細化が可能となり、微細なセルを密に配することにより、単位面積あたりに含まれるセルの数を多くすることができる。このため、単位面積あたりのチャネルが形成される領域を広くすることができるので、オン抵抗の低減を図ることができる。
図4は、従来のMOS FET 51の製造工程途中の状態を示す図解的な断面図である。シリコン基板の表面には、導電型がN-型のエピタキシャル層52が形成されている。エピタキシャル層52の上には、導電型がP-型のP-領域53が形成されている。P-領域53を貫通して、エピタキシャル層52の厚さ方向途中に至るトレンチ54が形成されている。トレンチ54の縁部には、導電型がN+型のソース領域55が形成されている。また、トレンチ54の内壁面に沿って、酸化シリコンからなるゲート酸化膜57が設けられている。
【0004】
トレンチ54の内部には、不純物の導入により導電化されたポリシリコンからなるゲート電極56が設けられている。シリコン基板には図示しない電極が形成されており、この電極とソース領域55との間に一定の大きさの電圧を印加し、ゲート電極56を所定の電位にすることにより、ソース領域55とエピタキシャル層52との間に電流(ドレイン電流)を流すことができる。ドレイン電流は、P-領域53において、ゲート酸化膜57近傍をゲート酸化膜57に沿って流れる。
【0005】
シリコン基板は、表面の面方位が(100)であるものが用いられる。したがって、エピタキシャル層52の表面(シリコン基板の表面に平行な面)の面方位も(100)となる。また、P-領域53やソース領域55は、導電型がN-型のエピタキシャル層52の表面付近に不純物を導入して形成されており、シリコン基板やエピタキシャル層52と同じ結晶学的方位を有している。
トレンチ54の内側壁面54sは、面方位が(100)になるように形成されている。このため、ドレイン電流は、P-領域53中を面方位が(100)である面(以下、「(100)面」という。)に沿って流れる。これにより、シリコン表面での電界効果が効率的に生じてチャネルが形成されるので、オン抵抗の低減を図ることができる。
【0006】
このようなMOS FET 51は、たとえば、下記特許文献1および2に開示されている。
【0007】
【特許文献1】
特開平10−154809号公報
【特許文献2】
特開平10−154810号公報
【0008】
【発明が解決しようとする課題】
ところが、近年、ゲート酸化膜57の薄膜化にともなって、ゲート酸化膜57による静電容量(以下、「ゲート容量Qg」という。)が増大してきている。これにより、MOS FET 51のスイッチング特性が悪くなり、消費電力が増大するという問題がある。
ゲート酸化膜57を厚くすれば、ゲート容量Qgを低減でき、MOS FET 51のスイッチング特性を向上させることができるが、オン抵抗の増加を招く。すなわち、従来のMOS FET 51では、オン抵抗を低減しつつスイッチング特性の向上を図ることができなかった。
【0009】
オン抵抗は、ゲート酸化膜57においてP-領域53に隣接する部分の厚さを薄くすることにより低減できる。したがって、ゲート酸化膜57において、P-領域53に隣接する部分を薄くしつつ、他の部分を厚くすることにより、オン抵抗を低減しつつ、スイッチング特性の向上を図ることができる。しかし、このような構造は、以下のような理由により実現できなかった。
トレンチ54は、シリコン基板にほぼ垂直に形成されるので、トレンチ54の底面54bの主たる面方位は、内側壁面54sと同様(100)となる。ゲート酸化膜57は、トレンチ54の内面を熱酸化して形成されるが、同じ面方位を有する面は同じ厚さで酸化される。したがって、ゲート酸化膜57のうち、内側壁面54sに沿う部分と底面54bに沿う部分とは、ほぼ同じ厚さ、すなわち、シリコン結晶の(100)面を熱酸化させて得られる厚さd(100)となる。したがって、ゲート酸化膜57のうち、内側壁面54sに沿う部分の単位面積あたりの容量CGSと、底面54bに沿う部分の単位面積あたりの容量CGDとは、ほぼ等しくなる。
【0010】
このため、ゲート酸化膜57の厚さを厚くすれば、ゲート容量Qgを低減してスイッチング特性の向上を図ることができるが、オン抵抗が高くなってしまう。また、ゲート酸化膜57の厚さを薄くすれば、オン抵抗を低減できるが、ゲート容量Qgが大きくなりスイッチング特性が悪くなる。
そこで、この発明の目的は、スイッチング特性の向上を図ることができる半導体装置を提供することである。
【0011】
この発明の他の目的は、オン抵抗を低減できる半導体装置を提供することである。
【0012】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項1記載の発明は、半導体基板(2)の表面付近に形成された第1導電型のチャネル領域(4)と、このチャネル領域を貫通して形成されたトレンチ(5)の縁部に形成された上記第1導電型とは異なる第2導電型のソース領域(5)と、上記トレンチの内壁面に沿って形成されたゲート酸化膜(6)と、上記トレンチ内において、上記ゲート酸化膜を挟んで上記チャネル領域に対向するように配置されたゲート電極(9)とを含み、上記トレンチの内壁面は、面方位が(100)である第1の内側壁面(5s1)と、この第1の内側壁面とは面方位が異なる第2の内側壁面(5s2)と、主たる面方位が上記第1の内側壁面より原子の面密度が大きい面方位である底面(5b)とを含んでおり、上記ソース領域が、上記第2の内側壁面に沿う上記ゲート酸化膜近傍の領域を回避して形成されていることを特徴とする半導体装置(1)である。
【0013】
なお、括弧内の数字は、面方位を表すものを除き、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この発明によれば、チャネル領域を挟んでソース領域と半導体基板側との間に一定の電圧を印加し、ゲート電極を所定の電位にすることにより、チャネル領域中のゲート酸化膜近傍に、電流(ドレイン電流)を流すことができる。
トレンチの内壁面において、第1の内側壁面の面方位は(100)であり、底面の主たる面方位は、面方位が(100)である面より原子の面密度が大きい。トレンチの内壁面を熱酸化させてゲート酸化膜を形成する場合、原子の面密度が大きい面ほどゲート酸化膜の厚さは大きくなる。したがって、ゲート酸化膜のうち、第1の内側壁面に沿う部分より底面に沿う部分の方が膜厚が大きくなる。これにより、トレンチ底部のゲート酸化膜による容量を低減して、ゲート容量Qgを全体的に低くすることができる。したがって、オン抵抗を低減しつつ、半導体装置のスイッチング特性の向上を図ることができる。
【0014】
また、ゲート酸化膜の形成条件が同じ場合、面方位が(100)とは異なる面とゲート酸化膜との界面における単位面積あたりの電荷密度(界面電荷密度)QSSは、面方位が(100)である面とゲート酸化膜との界面電荷密度QSSと比べて大きくなる傾向がある。チャネル領域において、界面電荷密度QSSが小さい面に沿ってチャネルが形成されると、ゲートしきい値電圧の変動が増大する等の要因により、半導体装置の動作の信頼性が低下する。
【0015】
この発明によれば、ソース領域が、(100)面とは異なる第2の内側壁面に沿うゲート酸化膜近傍の領域を回避して形成されていることにより、界面電荷密度QSSが小さい面に沿ってチャネルが形成される事態を防止できる。これにより、半導体装置の高い信頼性が確保される。
半導体基板の表面付近にはエピタキシャル層が形成されていてもよく、チャネル領域やソース領域は、このエピタキシャル層に不純物を導入することにより形成されていてもよい。エピタキシャル層は半導体基板と同じ結晶学的方位を有しており、また、不純物の導入により結晶学的方位が変化することはない。半導体基板は、たとえば、シリコンからなるものとすることができる。
【0016】
請求項2記載の発明は、上記半導体基板の表面は、面方位が(100)である面より原子の面密度が大きい面方位を有することを特徴とする請求項1記載の半導体装置である。
半導体基板に対して垂直に形成されたトレンチ底面の主たる面方位は、半導体基板表面の面方位とほぼ同じになる。したがって、この発明によれば、半導体基板に対して垂直に形成されたトレンチの底面を、面方位が(100)である面より原子の面密度が大きいものとすることができ、第1の内側壁面より厚く酸化させることができる。
【0017】
半導体基板表面の面方位は、たとえば、請求項3記載のように(110)とすることができる。この場合、半導体基板に垂直に形成されたトレンチ底面の主たる面方位は(110)となる。
シリコンの結晶において、原子(シリコン)の面密度は、面方位が(100)である面では6.8×1014個/cm2であり、面方位が(110)である面では9.6×1014個/cm2である。したがって、上述のように、トレンチ内壁面の熱酸化により、ゲート酸化膜を第1の内側壁面に沿う部分で薄く、底面に層部分で厚くすることができる。
【0018】
請求項4記載の発明は、上記トレンチが、上記半導体基板の表面および上記第1の内側壁面に沿ってほぼ平行に延び、横方向に配列された複数のトレンチ(5)を含み、隣接する2つの上記トレンチの間において、一方の上記トレンチの縁部に形成された上記ソース領域と他方の上記トレンチの縁部に形成された上記ソース領域との間に形成され、不純物の導入により低抵抗化された上記第1導電型の低抵抗領域(8)をさらに含み、上記低抵抗領域が、上記第2の内側壁面に沿って配置されていることを特徴とする請求項1ないし3のいずれかに記載の半導体装置である。
【0019】
この発明によれば、この半導体装置を含む回路において、この半導体装置に逆起電力が与えられた場合、電流は抵抗が低い低抵抗領域を流れ、チャネル領域においてチャネルが形成される領域には流れないようになっている。これにより、この半導体装置の逆起電力に対する破壊耐量が大きくされている。
さらに、第2導電型の低抵抗領域が第2の内側壁面に沿って配置されていることにより、チャネル領域において第2の内側壁面に沿う領域にチャネルが形成されることを確実に防止できる。
【0020】
請求項5記載の発明は、上記第1の内側壁面の上記半導体基板表面に沿う長さが、上記第2の内側壁面の上記半導体基板表面に沿う長さより長いことを特徴とする請求項1ないし4のいずれかに記載の半導体装置である。
この発明によれば、ソース領域は、半導体基板の表面および第1の内側壁面に沿って長く形成できる。したがって、チャネル領域においてチャネルが形成される領域を広くすることができるので、半導体装置のオン抵抗を低減できる。
【0021】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図1は、本発明の一実施形態に係るMOS FET 1を一部破断して示す図解的な斜視図である。
シリコン基板2の表面には、導電型がN-型のエピタキシャル層3が形成されている。エピタキシャル層3の上には、導電型がP-型のP-領域4が形成されている。
【0022】
P-領域4を貫通して、エピタキシャル層3の厚さ方向途中に至る複数のトレンチ5が形成されている。トレンチ5は、シリコン基板2にほぼ垂直に形成されている。トレンチ5は、シリコン基板2の表面に沿う方向(図1に示すMOS FET 1の断面に垂直な方向)に延びている。トレンチ5は、互いにほぼ平行に横方向に配列されている。
トレンチ5の内壁面に沿って、酸化シリコンからなるゲート酸化膜6が形成されている。また、トレンチ5の縁部には、導電型がN+型のソース領域7が形成されている。2つのトレンチ5の間において、一方のトレンチ5の縁部に形成されたソース領域7と他方のトレンチ5の縁部に形成されたソース領域7との間には、導電型がP+型のP+領域8が形成されている。P+領域8は、不純物が高濃度に導入されて、P-領域4に比して導電率が大きく(低抵抗化)されている。
【0023】
トレンチ5の内部には、不純物の導入により導電化されたポリシリコンからなるゲート電極9が設けられている。したがって、ゲート電極9は、トレンチ5と同じ方向に延びている。
ゲート電極9の上には、酸化シリコンからなる絶縁層10が形成されている。絶縁層10は、ゲート電極9が形成されている領域の全てを覆うように形成されているが、図1では一部のみを示している。ソース領域7、P+領域8、および絶縁層10の上には、ソース領域7の取り出し電極をなす図示しない金属膜が形成されている。
【0024】
シリコン基板2には図示しない電極が形成されており、この電極と金属膜との間に一定の大きさの電圧を印加し、ゲート電極9を所定の電位にすることにより、ソース領域7とエピタキシャル層3との間に電流(ドレイン電流)を流すことができる。ドレイン電流は、P-領域4において、ゲート酸化膜6近傍をゲート酸化膜6に沿って流れる。すなわち、P-領域4中でゲート酸化膜6近傍の部分にチャネルが形成される。
【0025】
このMOS FET 1を含む回路において、このMOS FET 1に逆起電力が与えられた場合、電流は抵抗が低いP+領域8を流れ、P-領域4においてチャネルが形成される領域には流れないようになっている。これにより、MOS FET 1の逆起電力に対する破壊耐量が大きくされている。
図2は、製造工程途中のMOS FET 1のトレンチ5に垂直な断面図である。
【0026】
図1および図2を参照して、シリコン基板2表面の面方位は(110)である。したがって、エピタキシャル層3の表面(シリコン基板2の表面に平行な面)の面方位も(110)である。また、P-領域4、ソース領域7、およびP+領域8は、導電型がN-型のエピタキシャル層3の表面付近に不純物を導入して形成されるので、シリコン基板2やエピタキシャル層3と同じ結晶学的方位を有している。
【0027】
トレンチ5の内側壁面5sのうちトレンチ5の長さ方向に沿う面(以下、「第1の内側壁面5s1」という。)は、面方位が(100)になるように形成されている。このため、ドレイン電流は、P-領域4中で第1の内側壁面5s1に沿う領域を、面方位が(100)である面(以下、「(100)面」という。)に沿って流れる。
シリコン結晶中で、キャリアの移動度は、(100)面に沿う方向で、他の面方位を有する面に沿う方向より大きくなる。また、(100)面の界面電荷密度QSSは、他の面方位を有する面の界面電荷密度QSSより小さい。これらのことにより、シリコン表面(ゲート酸化膜6とP-領域4との界面)での電界効果が効率的に生じてチャネルが形成されるので、P-領域4において第1の内側壁面5s1に沿う部分のオン抵抗は低くなる。
【0028】
また、トレンチ5の底面5bは、ほぼ第1の内側壁面5s1に垂直(シリコン基板2の表面に平行)になっている。したがって、底面5bの主たる面方位は、(110)である。
次に、ゲート酸化膜6において、第1の内側壁面5s1に沿う部分の容量と底面5bに沿う部分の容量とを比較する。一般に、誘電体(絶縁体)を挟んで電極が対向配置されているときの容量Cは、εS/dで表される。ここで、εは誘電体の誘電率であり、Sは誘電体において電極が対向されている部分の面積であり、dは誘電体において電極が対向配置された部分の厚さである。
【0029】
ゲート酸化膜6は酸化シリコンからなるので、その誘電率はほぼ一定である。したがって、ゲート酸化膜6において、第1の内側壁面5s1に沿う部分の単位面積あたりの容量CGSと底面5bに沿う部分の単位面積あたりの容量CGDとは、ゲート酸化膜6の膜厚により決定される。
ゲート酸化膜6は、トレンチ5の内面を熱酸化して形成される。シリコンの結晶を熱酸化させて得られる酸化膜の厚さは、結晶面におけるシリコン原子の面密度が大きいほど厚くなる。結晶面のシリコン原子の面密度は面方位ごとに異なり、たとえば、(100)面では6.8×1014個/cm2であり、面方位が(110)である面(以下、「(110)面」という。)では9.6×1014個/cm2であり、面方位が(111)である面では11.8×1014個/cm2である。
【0030】
したがって、ゲート酸化膜6のうち第1の内側壁面5s1に沿う部分の厚さd(100)は、底面5bに沿う部分の厚さd(110)より薄くなる(d(100)<d(110))。このため、ゲート酸化膜6のうち、底面5bに沿う部分の単位面積あたりの容量CGDは、第1の内側壁面5s1に沿う部分の単位面積あたりの容量CGSより小さくなる(CGS>CGD)。以上のことから、このMOS FET 1は、従来のようにゲート酸化膜57が全体的に薄く形成されていた場合(図4参照)と比べて、ゲート容量Qgを全体として低減できるので、オン抵抗を低減しつつスイッチング特性の向上を図ることができる。
【0031】
図3は、図1に示すMOS FET 1のトレンチ5が形成された面を見下ろす図解的な平面図である。図3では、絶縁層10は図示を省略している。
トレンチ5の内側壁面5sは、第1の内側壁面5s1にほぼ直交する第2の内側壁面5s2を含んでいる。トレンチの底面5b(シリコン基板2の表面)が(110)面であること、および第1の内側壁面5s1が(100)面であることから、第2の内側壁面5s2は(110)面となっている。したがって、第2の内側壁面5s2に沿うゲート酸化膜6は、底面5bに沿うゲート酸化膜6と同様、第1の内側壁面5s1より厚さが厚い。
【0032】
ソース領域7は、トレンチ5の縁部のうち、第1の内側壁面5s1に沿う領域にのみ形成されている。すなわち、ソース領域7は、第2の内側壁面5s2に沿うゲート酸化膜6近傍の領域を回避して形成されている。ゲート酸化膜6を挟んでゲート電極9に対向する領域には、P+領域8が形成されている。
P-領域4において、界面電荷密度QSSが小さい面に沿ってチャネルが形成されると、ゲートしきい値電圧の変動が増大する等の要因により、MOS FET 1の動作の信頼性が低下する。ソース領域7が、(110)面である第2の内側壁面5s2に沿って形成されていないことにより、P-領域4において(110)面に沿ってチャネルが形成される事態を回避できる。これにより、MOS FET 1の高い信頼性が確保される。
【0033】
さらに、第2の内側壁面5s2に沿ってP+領域8が形成されていることによって、P-領域4において第2の内側壁面5s2に沿う領域にチャネルが形成されることを確実に防止できる。
第1の内側壁面5s1のシリコン基板2表面に沿う長さは、第2の内側壁面5s2のシリコン基板2表面に沿う長さより長い。これにより、ソース領域7は、シリコン基板2の表面および第1の内側壁面5s1に沿って長く形成されているので、シリコン基板2の単位面積あたりのソース領域7は広くなっている。したがって、P-領域4においてチャネルが形成される領域は広くなるので、このMOS FET 1のオン抵抗は低い。
【0034】
この発明の一実施形態の説明は、以上の通りであるが、この発明は他の形態でも実施することもできる。たとえば、以上の実施形態に係る半導体装置は、いずれもNチャネルトランジスタの例であるが、半導体装置はPチャネルトランジスタであってもよい。半導体装置は、MOS FET以外に、たとえばIGBT(Insulated Gate Bipolar Transistor)などの半導体装置であってもよい。その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るMOS FETを一部破断して示す図解的な斜視図である。
【図2】製造工程途中のMOS FET のトレンチに垂直な断面図である。
【図3】図1に示すMOS FETのトレンチが形成された面を見下ろす図解的な平面図である。
【図4】従来のMOS FETの製造工程途中の状態を示す図解的な断面図である。
【符号の説明】
1 MOS FET
2 シリコン基板
3 エピタキシャル層
4 P-領域
5 トレンチ
5s1 第1の内側壁面
5s2 第2の内側壁面
5b 底面
6 ゲート酸化膜
7 ソース領域
8 P+領域
9 ゲート電極
Claims (5)
- 半導体基板の表面付近に形成された第1導電型のチャネル領域と、
このチャネル領域を貫通して形成されたトレンチの縁部に形成された上記第1導電型とは異なる第2導電型のソース領域と、
上記トレンチの内壁面に沿って形成されたゲート酸化膜と、
上記トレンチ内において、上記ゲート酸化膜を挟んで上記チャネル領域に対向するように配置されたゲート電極とを含み、
上記トレンチの内壁面は、面方位が(100)である第1の内側壁面と、この第1の内側壁面とは面方位が異なる第2の内側壁面と、主たる面方位が上記第1の内側壁面より原子の面密度が大きい面方位である底面とを含んでおり、
上記ソース領域が、上記第2の内側壁面に沿う上記ゲート酸化膜近傍の領域を回避して形成されていることを特徴とする半導体装置。 - 上記半導体基板の表面は、面方位が(100)である面より原子の面密度が大きい面方位を有することを特徴とする請求項1記載の半導体装置。
- 上記半導体基板の表面の面方位が(110)であることを特徴とする請求項2記載の半導体装置。
- 上記トレンチが、上記半導体基板の表面および上記第1の内側壁面に沿ってほぼ平行に延びる複数のトレンチを含み、
隣接する2つの上記トレンチの間において、一方の上記トレンチの縁部に形成された上記ソース領域と他方の上記トレンチの縁部に形成された上記ソース領域との間に形成され、不純物の導入により低抵抗化された上記第1導電型の低抵抗領域をさらに含み、
上記低抵抗領域が、上記第2の内側壁面に沿って配置されていることを特徴とする請求項1ないし3のいずれかに記載の半導体装置。 - 上記第1の内側壁面の上記半導体基板表面に沿う長さが、上記第2の内側壁面の上記半導体基板表面に沿う長さより長いことを特徴とする請求項1ないし4のいずれかに記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003099576A JP3715971B2 (ja) | 2003-04-02 | 2003-04-02 | 半導体装置 |
US10/813,236 US7091555B2 (en) | 2003-04-02 | 2004-03-31 | Semiconductor device for switching |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003099576A JP3715971B2 (ja) | 2003-04-02 | 2003-04-02 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004311529A JP2004311529A (ja) | 2004-11-04 |
JP3715971B2 true JP3715971B2 (ja) | 2005-11-16 |
Family
ID=33409967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003099576A Expired - Fee Related JP3715971B2 (ja) | 2003-04-02 | 2003-04-02 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7091555B2 (ja) |
JP (1) | JP3715971B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4059846B2 (ja) | 2003-12-26 | 2008-03-12 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
KR100641365B1 (ko) | 2005-09-12 | 2006-11-01 | 삼성전자주식회사 | 최적화된 채널 면 방위를 갖는 모스 트랜지스터들, 이를구비하는 반도체 소자들 및 그 제조방법들 |
JP4059510B2 (ja) * | 2004-10-22 | 2008-03-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2008282859A (ja) * | 2007-05-08 | 2008-11-20 | Rohm Co Ltd | 半導体装置 |
CN102396070A (zh) * | 2009-04-13 | 2012-03-28 | 罗姆股份有限公司 | 半导体装置及半导体装置的制造方法 |
JP5775268B2 (ja) | 2010-06-09 | 2015-09-09 | ローム株式会社 | 半導体装置およびその製造方法 |
KR102046761B1 (ko) * | 2013-01-14 | 2019-12-02 | 삼성전자 주식회사 | 비휘발성 메모리 장치 |
JP2016164906A (ja) * | 2015-03-06 | 2016-09-08 | 豊田合成株式会社 | 半導体装置およびその製造方法ならびに電力変換装置 |
JP6472776B2 (ja) * | 2016-02-01 | 2019-02-20 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
JP7259215B2 (ja) * | 2018-06-01 | 2023-04-18 | 富士電機株式会社 | 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法 |
JP7111061B2 (ja) * | 2019-05-27 | 2022-08-02 | 株式会社デンソー | スイッチング素子 |
Family Cites Families (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3663657B2 (ja) | 1994-03-30 | 2005-06-22 | 株式会社デンソー | 半導体装置の製造方法 |
EP0675529A3 (en) * | 1994-03-30 | 1998-06-03 | Denso Corporation | Process for manufacturing vertical MOS transistors |
EP0676814B1 (en) * | 1994-04-06 | 2006-03-22 | Denso Corporation | Process of producing trench semiconductor device |
JP3471473B2 (ja) | 1994-04-06 | 2003-12-02 | 株式会社デンソー | 半導体装置及びその製造方法 |
US5723376A (en) * | 1994-06-23 | 1998-03-03 | Nippondenso Co., Ltd. | Method of manufacturing SiC semiconductor device having double oxide film formation to reduce film defects |
JP3531291B2 (ja) | 1994-06-23 | 2004-05-24 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
JP3303601B2 (ja) * | 1995-05-19 | 2002-07-22 | 日産自動車株式会社 | 溝型半導体装置 |
JP3158973B2 (ja) * | 1995-07-20 | 2001-04-23 | 富士電機株式会社 | 炭化けい素縦型fet |
KR100199997B1 (ko) * | 1995-09-06 | 1999-07-01 | 오카메 히로무 | 탄화규소 반도체장치 |
JP3419163B2 (ja) | 1995-09-06 | 2003-06-23 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
JP3493903B2 (ja) | 1995-09-29 | 2004-02-03 | 株式会社デンソー | 半導体装置 |
FR2742011B1 (fr) * | 1995-11-30 | 1998-02-20 | Sfim Ind | Moteur a vibrations a interface rotor/stator a alliage a memoire de forme |
JP3471509B2 (ja) | 1996-01-23 | 2003-12-02 | 株式会社デンソー | 炭化珪素半導体装置 |
US6133587A (en) * | 1996-01-23 | 2000-10-17 | Denso Corporation | Silicon carbide semiconductor device and process for manufacturing same |
JP3369388B2 (ja) | 1996-01-30 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
JP3525637B2 (ja) | 1996-08-09 | 2004-05-10 | 株式会社デンソー | 半導体装置 |
US5952679A (en) * | 1996-10-17 | 1999-09-14 | Denso Corporation | Semiconductor substrate and method for straightening warp of semiconductor substrate |
JPH10125904A (ja) | 1996-10-17 | 1998-05-15 | Denso Corp | 炭化珪素半導体装置 |
JPH10125905A (ja) | 1996-10-17 | 1998-05-15 | Denso Corp | 半導体基板および半導体基板のそり矯正方法 |
JP3490857B2 (ja) | 1996-11-25 | 2004-01-26 | 三洋電機株式会社 | 半導体装置及び半導体装置の製造方法 |
JP3667906B2 (ja) | 1996-11-25 | 2005-07-06 | 三洋電機株式会社 | 半導体装置及び半導体装置の製造方法 |
JP3409639B2 (ja) | 1997-05-27 | 2003-05-26 | 日産自動車株式会社 | 半導体装置 |
JP3514178B2 (ja) | 1998-09-16 | 2004-03-31 | 株式会社デンソー | 半導体装置の製造方法 |
JP3417852B2 (ja) | 1998-09-29 | 2003-06-16 | 株式会社東芝 | 電力用素子 |
JP3642466B2 (ja) | 1999-04-13 | 2005-04-27 | 関西日本電気株式会社 | 半導体装置の製造方法 |
US6238981B1 (en) * | 1999-05-10 | 2001-05-29 | Intersil Corporation | Process for forming MOS-gated devices having self-aligned trenches |
JP2000357795A (ja) | 1999-06-17 | 2000-12-26 | Nec Kansai Ltd | ディプレッション型半導体装置の製造方法 |
JP2001102576A (ja) | 1999-09-29 | 2001-04-13 | Sanyo Electric Co Ltd | 半導体装置 |
JP3540691B2 (ja) | 1999-10-20 | 2004-07-07 | 三洋電機株式会社 | 半導体装置とその製造方法 |
JP4774586B2 (ja) | 1999-10-21 | 2011-09-14 | 富士電機株式会社 | 半導体素子の製造方法 |
US6475864B1 (en) * | 1999-10-21 | 2002-11-05 | Fuji Electric Co., Ltd. | Method of manufacturing a super-junction semiconductor device with an conductivity type layer |
JP2001127289A (ja) | 1999-10-28 | 2001-05-11 | Denso Corp | 半導体装置および半導体装置の製造方法 |
JP2001284587A (ja) | 2000-03-28 | 2001-10-12 | Kaga Toshiba Electron Kk | 半導体装置およびその製造方法 |
JP2002158233A (ja) | 2000-11-17 | 2002-05-31 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置の製造方法 |
JP5010774B2 (ja) | 2000-12-28 | 2012-08-29 | 富士電機株式会社 | 半導体装置の製造方法及び半導体装置 |
JP3531613B2 (ja) * | 2001-02-06 | 2004-05-31 | 株式会社デンソー | トレンチゲート型半導体装置及びその製造方法 |
JP4581270B2 (ja) | 2001-03-05 | 2010-11-17 | 住友電気工業株式会社 | SiC半導体のイオン注入層及びその製造方法 |
JP4909465B2 (ja) | 2001-03-28 | 2012-04-04 | ローム株式会社 | 半導体装置およびその製法 |
US6649973B2 (en) * | 2001-03-28 | 2003-11-18 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
2003
- 2003-04-02 JP JP2003099576A patent/JP3715971B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-31 US US10/813,236 patent/US7091555B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004311529A (ja) | 2004-11-04 |
US20040222459A1 (en) | 2004-11-11 |
US7091555B2 (en) | 2006-08-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1269549B1 (en) | DMOS transistor cell having a trench gate electrode, and corresponding DMOS transistor and method of making the same | |
TWI443827B (zh) | 具有構槽邊緣終端結構的半導體裝置 | |
US7462908B2 (en) | Dynamic deep depletion field effect transistor | |
US8237195B2 (en) | Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate | |
JP4860821B2 (ja) | 半導体デバイス製造方法 | |
JP3906184B2 (ja) | 半導体装置およびその製造方法 | |
US20070290257A1 (en) | Structure and method for forming a shielded gate trench fet with the shield and gate electrodes being connected together | |
US7476932B2 (en) | U-shape metal-oxide-semiconductor (UMOS) gate structure for high power MOS-based semiconductor devices | |
JP2004327598A (ja) | 半導体装置及びその製造方法 | |
JP3715971B2 (ja) | 半導体装置 | |
WO2013166078A1 (en) | Semiconductor device | |
WO2006134810A1 (ja) | 半導体デバイス | |
JP4899425B2 (ja) | 半導体装置およびその製造方法 | |
TW455934B (en) | Lateral thin-film silicon-on-insulator (SOI) device having lateral depletion | |
US20110204439A1 (en) | Semiconductor device | |
US11715773B2 (en) | Semiconductor device | |
JP6381101B2 (ja) | 炭化珪素半導体装置 | |
JPS63266882A (ja) | 縦型絶縁ゲ−ト電界効果トランジスタ | |
JP4761691B2 (ja) | 半導体装置 | |
JP2007520873A (ja) | トレンチmos構造 | |
US20120211828A1 (en) | Hybrid split gate semiconductor | |
JP2007516587A (ja) | 絶縁トレンチゲート電極を有する横型電界効果トランジスタ | |
JP2001102569A (ja) | 半導体デバイス | |
KR101420528B1 (ko) | 전력 반도체 소자 | |
JP2009246224A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050531 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050728 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050823 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050826 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110902 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120902 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130902 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |