JP2002158233A - 絶縁ゲート型半導体装置の製造方法 - Google Patents
絶縁ゲート型半導体装置の製造方法Info
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- JP2002158233A JP2002158233A JP2000351253A JP2000351253A JP2002158233A JP 2002158233 A JP2002158233 A JP 2002158233A JP 2000351253 A JP2000351253 A JP 2000351253A JP 2000351253 A JP2000351253 A JP 2000351253A JP 2002158233 A JP2002158233 A JP 2002158233A
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Abstract
(57)【要約】
【課題】従来のパワーＭＯＳＦＥＴではマスクを多用す
るためコスト削減にも限界があった。また、トレンチ開
口部に広がる層間絶縁膜がソース領域の一部を覆い、ソ
ース領域とソース電極のコンタクト面積が微小なため、
オン抵抗の低減に限界があった。 【解決手段】チャネル層表面の第１ソース領域に設けた
ボディコンタクト領域の一部に、層間絶縁膜に設けたヒ
素ドープのサイドウォールからＮ+型不純物を拡散し、
Ｐ+型領域の一部を反転させて、第１ソース領域と一体
化する第２ソース領域を形成することで、ソース領域お
よびボディコンタクト領域をセルフアラインで形成す
る。さらにサイドウォールはソース領域としても活用で
きるのでソース電極とのコンタクト面積が増大し、オン
抵抗を低減できる。
るためコスト削減にも限界があった。また、トレンチ開
口部に広がる層間絶縁膜がソース領域の一部を覆い、ソ
ース領域とソース電極のコンタクト面積が微小なため、
オン抵抗の低減に限界があった。 【解決手段】チャネル層表面の第１ソース領域に設けた
ボディコンタクト領域の一部に、層間絶縁膜に設けたヒ
素ドープのサイドウォールからＮ+型不純物を拡散し、
Ｐ+型領域の一部を反転させて、第１ソース領域と一体
化する第２ソース領域を形成することで、ソース領域お
よびボディコンタクト領域をセルフアラインで形成す
る。さらにサイドウォールはソース領域としても活用で
きるのでソース電極とのコンタクト面積が増大し、オン
抵抗を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置の製造方法に係り、特にマスクの削減およびオン抵
抗の低減を実現する絶縁ゲート型半導体装置の製造方法
に関する。
装置の製造方法に係り、特にマスクの削減およびオン抵
抗の低減を実現する絶縁ゲート型半導体装置の製造方法
に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】このためにチップを製造する上で微細加工
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
【０００４】図１１から図１５を参照して、従来のトレ
ンチ構造のＮチャネル型パワーＭＯＳＦＥＴの製造工程
を示す。
ンチ構造のＮチャネル型パワーＭＯＳＦＥＴの製造工程
を示す。
【０００５】図１１では、Ｎ+型シリコン半導体基板２
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。予定のチャネル層２４に選択的にボロ
ンを注入した後、拡散してＰ型のチャネル層２４を形成
する。
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。予定のチャネル層２４に選択的にボロ
ンを注入した後、拡散してＰ型のチャネル層２４を形成
する。
【０００６】全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄ
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸
化膜２５を生成し、マスク形成後ドライエッチングして
部分的に除去し、チャネル層２４が露出したトレンチ開
口部２６を形成する。
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸
化膜２５を生成し、マスク形成後ドライエッチングして
部分的に除去し、チャネル層２４が露出したトレンチ開
口部２６を形成する。
【０００７】ＣＶＤ酸化膜２５をマスクとしてトレンチ
開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ
系ガスにより異方性ドライエッチングし、チャネル層２
４を貫通してドレイン領域２２まで達するトレンチ２７
を形成する。
開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ
系ガスにより異方性ドライエッチングし、チャネル層２
４を貫通してドレイン領域２２まで達するトレンチ２７
を形成する。
【０００８】図１２ではダミー酸化をしてトレンチ２７
内壁とＣＶＤ酸化膜２５表面に酸化膜（図示せず）を形
成し、その後、酸化膜とＣＶＤ酸化膜２５をエッチング
により除去する。このダミー酸化を行う理由は、ドライ
エッチングの際のエッチングダメージを除去し、後のゲ
ート酸化膜を安定に形成するためである。また、高温で
熱酸化することによりトレンチ開口部２６に丸みをつ
け、トレンチ開口部２６での電界集中を避ける効果もあ
る。これにより、トレンチ２７が形成される。
内壁とＣＶＤ酸化膜２５表面に酸化膜（図示せず）を形
成し、その後、酸化膜とＣＶＤ酸化膜２５をエッチング
により除去する。このダミー酸化を行う理由は、ドライ
エッチングの際のエッチングダメージを除去し、後のゲ
ート酸化膜を安定に形成するためである。また、高温で
熱酸化することによりトレンチ開口部２６に丸みをつ
け、トレンチ開口部２６での電界集中を避ける効果もあ
る。これにより、トレンチ２７が形成される。
【０００９】図１３では、全面を熱酸化してゲート酸化
膜３１を形成する。その後、トレンチ２７に埋設される
ゲート電極３３を形成する。すなわち、全面にノンドー
プのポリシリコン層を付着し、リンを高濃度に注入・拡
散して高導電率化を図る。その後全面に付着したポリシ
リコン層をマスクなしでドライエッチして、トレンチ２
７に埋設されたゲート電極３３とする。
膜３１を形成する。その後、トレンチ２７に埋設される
ゲート電極３３を形成する。すなわち、全面にノンドー
プのポリシリコン層を付着し、リンを高濃度に注入・拡
散して高導電率化を図る。その後全面に付着したポリシ
リコン層をマスクなしでドライエッチして、トレンチ２
７に埋設されたゲート電極３３とする。
【００１０】図１４ではレジスト膜ＰＲによるマスクに
より選択的にボロンをイオン注入し、Ｐ+型のボディコ
ンタクト領域３４を形成した後、レジスト膜ＰＲを除去
する。
より選択的にボロンをイオン注入し、Ｐ+型のボディコ
ンタクト領域３４を形成した後、レジスト膜ＰＲを除去
する。
【００１１】更に、新たなレジスト膜ＰＲで予定のソー
ス領域３５およびゲート電極３３を露出する様にマスク
して、砒素をイオン注入し、Ｎ+型のソース領域３５を
トレンチ２７に隣接するチャネル層２４表面に形成した
後、レジスト膜ＰＲを除去する。
ス領域３５およびゲート電極３３を露出する様にマスク
して、砒素をイオン注入し、Ｎ+型のソース領域３５を
トレンチ２７に隣接するチャネル層２４表面に形成した
後、レジスト膜ＰＲを除去する。
【００１２】図１５では、全面にＮＳＧ層を形成後、Ｂ
ＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、
層間絶縁膜３６を形成する。その後、レジスト膜をマス
クにして少なくともゲート電極３３上に層間絶縁膜３６
を残す。その後アルミニウムをスパッタ装置で全面に付
着して、ソース領域３５およびボディコンタクト領域３
４にコンタクトするソース電極３７を形成する。
ＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、
層間絶縁膜３６を形成する。その後、レジスト膜をマス
クにして少なくともゲート電極３３上に層間絶縁膜３６
を残す。その後アルミニウムをスパッタ装置で全面に付
着して、ソース領域３５およびボディコンタクト領域３
４にコンタクトするソース電極３７を形成する。
【００１３】図１５を用いて従来のトレンチ構造のパワ
ーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
ーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
【００１４】Ｎ+型のシリコン半導体基板２１の上にＮ-
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３
１で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３３を設ける。トレンチ２７に隣接し
たチャネル層２４表面にはＮ+型のソース領域３５が形
成され、隣り合う２つのセルのソース領域３５間のチャ
ネル層２４表面にはＰ+型のボディコンタクト領域３４
を設ける。さらにチャネル層２４にはソース領域３５か
らトレンチ２７に沿ってチャネル領域（図示せず）が形
成される。ゲート電極３３上は層間絶縁膜３６で覆い、
ソース領域３５およびボディコンタクト領域３４にコン
タクトするソース電極３７を設ける。
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３
１で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３３を設ける。トレンチ２７に隣接し
たチャネル層２４表面にはＮ+型のソース領域３５が形
成され、隣り合う２つのセルのソース領域３５間のチャ
ネル層２４表面にはＰ+型のボディコンタクト領域３４
を設ける。さらにチャネル層２４にはソース領域３５か
らトレンチ２７に沿ってチャネル領域（図示せず）が形
成される。ゲート電極３３上は層間絶縁膜３６で覆い、
ソース領域３５およびボディコンタクト領域３４にコン
タクトするソース電極３７を設ける。
【００１５】
【発明が解決しようとする課題】かかる従来のパワーＭ
ＯＳＦＥＴの製造方法では、マスクを各製造工程でマス
クを多用しており、特にパワーＭＯＳＦＥＴは機種も多
いのでコストを削減するためにも、マスク削減が望まれ
ている。
ＯＳＦＥＴの製造方法では、マスクを各製造工程でマス
クを多用しており、特にパワーＭＯＳＦＥＴは機種も多
いのでコストを削減するためにも、マスク削減が望まれ
ている。
【００１６】また、トレンチ開口部に広がるゲート酸化
膜および層間絶縁膜がソース領域の一部を覆うために、
ソース領域とソース電極との接触面積が小さく、コンタ
クト抵抗が低減できない大きな要因となっていた。コン
タクト抵抗はオン抵抗と直接的に関わるため、その低減
が望まれている。現在は、セル密度を増やすことにより
オン抵抗を低減するものが主流であるが、セル密度を増
やすために微細化が進むとソース領域も更に微小とな
り、ソース電極との接触面積が稼げないためコンタクト
抵抗が高くなり、オン抵抗も高くなってしまう問題があ
る。
膜および層間絶縁膜がソース領域の一部を覆うために、
ソース領域とソース電極との接触面積が小さく、コンタ
クト抵抗が低減できない大きな要因となっていた。コン
タクト抵抗はオン抵抗と直接的に関わるため、その低減
が望まれている。現在は、セル密度を増やすことにより
オン抵抗を低減するものが主流であるが、セル密度を増
やすために微細化が進むとソース領域も更に微小とな
り、ソース電極との接触面積が稼げないためコンタクト
抵抗が高くなり、オン抵抗も高くなってしまう問題があ
る。
【００１７】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、一導電型の半導体基板表面に逆導電型のチ
ャネル層を形成する工程と、前記チャネル層を貫通し前
記半導体基板まで到達するトレンチを形成する工程と、
前記トレンチの少なくとも前記チャネル層上にゲート絶
縁膜を形成する工程と、前記トレンチに埋設される半導
体材料からなるゲート電極を形成する工程と、隣接する
前記トレンチの間の前記チャネル層表面に第１ソース領
域を形成する工程と、少なくとも前記ゲート電極上に層
間絶縁膜を形成する工程と、隣接する前記層間絶縁膜の
間の前記チャネル層表面に逆導電型のボディコンタクト
領域を形成する工程と、全面に一導電型不純物を含むポ
リシリコンを堆積後エッチバックして前記層間絶縁膜の
側面にサイドウォールを形成し、前記サイドウォールの
前記一導電型不純物を前記チャネル層表面に拡散して第
２ソース領域を形成する工程と、前記サイドウォールお
よび前記第２ソース領域にコンタクトしたソース電極を
形成する工程とを具備することを特徴とし、ソース領域
およびボディコンタクト領域をセルフアラインで形成で
きるため、マスクが低減でき、大幅なコスト削減を実現
できる。
みてなされ、一導電型の半導体基板表面に逆導電型のチ
ャネル層を形成する工程と、前記チャネル層を貫通し前
記半導体基板まで到達するトレンチを形成する工程と、
前記トレンチの少なくとも前記チャネル層上にゲート絶
縁膜を形成する工程と、前記トレンチに埋設される半導
体材料からなるゲート電極を形成する工程と、隣接する
前記トレンチの間の前記チャネル層表面に第１ソース領
域を形成する工程と、少なくとも前記ゲート電極上に層
間絶縁膜を形成する工程と、隣接する前記層間絶縁膜の
間の前記チャネル層表面に逆導電型のボディコンタクト
領域を形成する工程と、全面に一導電型不純物を含むポ
リシリコンを堆積後エッチバックして前記層間絶縁膜の
側面にサイドウォールを形成し、前記サイドウォールの
前記一導電型不純物を前記チャネル層表面に拡散して第
２ソース領域を形成する工程と、前記サイドウォールお
よび前記第２ソース領域にコンタクトしたソース電極を
形成する工程とを具備することを特徴とし、ソース領域
およびボディコンタクト領域をセルフアラインで形成で
きるため、マスクが低減でき、大幅なコスト削減を実現
できる。
【００１８】また、サイドウォールをソース領域として
活用できるため、サイドウォール側面でソース電極との
接触面積が稼げるので、オン抵抗を低減できる絶縁ゲー
ト型半導体装置の製造方法を提供できる。
活用できるため、サイドウォール側面でソース電極との
接触面積が稼げるので、オン抵抗を低減できる絶縁ゲー
ト型半導体装置の製造方法を提供できる。
【００１９】
【発明の実施の形態】本発明の実施の形態を図１から図
１０を参照してトレンチ型パワーＭＯＳＦＥＴのＮチャ
ネル型を例に説明する。
１０を参照してトレンチ型パワーＭＯＳＦＥＴのＮチャ
ネル型を例に説明する。
【００２０】トレンチ型パワーＭＯＳＦＥＴは、一導電
型の半導体基板表面に逆導電型のチャネル層を形成する
工程と、チャネル層を貫通し半導体基板まで到達するト
レンチを形成する工程と、トレンチの少なくともチャネ
ル層上にゲート絶縁膜を形成する工程と、トレンチに埋
設される半導体材料からなるゲート電極を形成する工程
と、隣接するトレンチの間のチャネル層表面に第１ソー
ス領域を形成する工程と、少なくともゲート電極上に層
間絶縁膜を形成する工程と、隣接する層間絶縁膜の間の
チャネル層表面に逆導電型のボディコンタクト領域を形
成する工程と、全面に一導電型不純物を含むポリシリコ
ンを堆積後エッチバックして層間絶縁膜の側面にサイド
ウォールを形成し、サイドウォールの一導電型不純物を
チャネル層表面に拡散して第２ソース領域を形成する工
程と、サイドウォールおよび第２ソース領域にコンタク
トしたソース電極を形成する工程とから構成される。
型の半導体基板表面に逆導電型のチャネル層を形成する
工程と、チャネル層を貫通し半導体基板まで到達するト
レンチを形成する工程と、トレンチの少なくともチャネ
ル層上にゲート絶縁膜を形成する工程と、トレンチに埋
設される半導体材料からなるゲート電極を形成する工程
と、隣接するトレンチの間のチャネル層表面に第１ソー
ス領域を形成する工程と、少なくともゲート電極上に層
間絶縁膜を形成する工程と、隣接する層間絶縁膜の間の
チャネル層表面に逆導電型のボディコンタクト領域を形
成する工程と、全面に一導電型不純物を含むポリシリコ
ンを堆積後エッチバックして層間絶縁膜の側面にサイド
ウォールを形成し、サイドウォールの一導電型不純物を
チャネル層表面に拡散して第２ソース領域を形成する工
程と、サイドウォールおよび第２ソース領域にコンタク
トしたソース電極を形成する工程とから構成される。
【００２１】本発明の第１の工程は、図１に示す如く、
一導電型の半導体基板表面に逆導電型のチャネル層を形
成することにある。
一導電型の半導体基板表面に逆導電型のチャネル層を形
成することにある。
【００２２】Ｎ+型シリコン半導体基板１にＮ-型のエピ
タキシャル層を積層してドレイン領域２を形成する。予
定のチャネル層４に選択的にボロンを注入した後、拡散
してＰ型のチャネル層４を形成する。
タキシャル層を積層してドレイン領域２を形成する。予
定のチャネル層４に選択的にボロンを注入した後、拡散
してＰ型のチャネル層４を形成する。
【００２３】本発明の第２の工程は、図２に示す如く、
チャネル層を貫通し半導体基板まで到達するトレンチを
形成することにある。
チャネル層を貫通し半導体基板まで到達するトレンチを
形成することにある。
【００２４】全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄ
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸
化膜５を生成し、ドライエッチングして部分的に除去
し、チャネル層４が露出したトレンチ開口部６を形成す
る。
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸
化膜５を生成し、ドライエッチングして部分的に除去
し、チャネル層４が露出したトレンチ開口部６を形成す
る。
【００２５】ＣＶＤ酸化膜５をマスクとしてトレンチ開
口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガ
スにより異方性ドライエッチングし、チャネル層４を貫
通してドレイン領域２まで達するトレンチ７を形成す
る。
口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガ
スにより異方性ドライエッチングし、チャネル層４を貫
通してドレイン領域２まで達するトレンチ７を形成す
る。
【００２６】本発明の第３の工程は、図３に示す如く、
トレンチの少なくともチャネル層上にゲート絶縁膜を形
成することにある。
トレンチの少なくともチャネル層上にゲート絶縁膜を形
成することにある。
【００２７】ダミー酸化をしてトレンチ７内壁とＣＶＤ
酸化膜５表面に酸化膜（図示せず）を形成し、その後、
酸化膜とＣＶＤ酸化膜５をエッチングにより除去する。
このダミー酸化を行う理由は、ドライエッチングの際の
エッチングダメージを除去し、後のゲート酸化膜を安定
に形成するためである。また、高温で熱酸化することに
よりトレンチ開口部６に丸みをつけ、トレンチ開口部６
での電界集中を避ける効果もある。
酸化膜５表面に酸化膜（図示せず）を形成し、その後、
酸化膜とＣＶＤ酸化膜５をエッチングにより除去する。
このダミー酸化を行う理由は、ドライエッチングの際の
エッチングダメージを除去し、後のゲート酸化膜を安定
に形成するためである。また、高温で熱酸化することに
よりトレンチ開口部６に丸みをつけ、トレンチ開口部６
での電界集中を避ける効果もある。
【００２８】その後、全面を熱酸化してトレンチ７内壁
の少なくともチャネル層上に厚さ数百Åのゲート酸化膜
１１を形成する。
の少なくともチャネル層上に厚さ数百Åのゲート酸化膜
１１を形成する。
【００２９】本発明の第４の工程は、図４に示す如く、
トレンチに埋設される半導体材料からなるゲート電極を
形成することにある。
トレンチに埋設される半導体材料からなるゲート電極を
形成することにある。
【００３０】全面にノンドープのポリシリコン層を付着
し、リン等のＮ+型不純物を高濃度に注入・拡散して高
導電率化を図る。その後全面に付着したポリシリコン層
をマスクなしでドライエッチして、トレンチ７に埋設さ
れたゲート電極１３とする。
し、リン等のＮ+型不純物を高濃度に注入・拡散して高
導電率化を図る。その後全面に付着したポリシリコン層
をマスクなしでドライエッチして、トレンチ７に埋設さ
れたゲート電極１３とする。
【００３１】本発明の第５の工程は、図５に示す如く、
隣接するトレンチの間のチャネル層表面に第１ソース領
域を形成することにある。
隣接するトレンチの間のチャネル層表面に第１ソース領
域を形成することにある。
【００３２】全面にマスクなしでヒ素をイオン注入して
拡散し、チャネル層４表面に第１ソース領域１２を形成
する。このときの不純物濃度は２×1015cm-2程度とす
る。これにより隣接するトレンチ７の間のチャネル層４
表面が第１ソース領域１２となる。また、全面にイオン
注入することにより、ゲート電極１３にもＮ+型不純物
が導入されるが、ゲート電極１３の高電導率化を図るた
めに拡散されている不純物と同型なので、何ら影響はな
い。
拡散し、チャネル層４表面に第１ソース領域１２を形成
する。このときの不純物濃度は２×1015cm-2程度とす
る。これにより隣接するトレンチ７の間のチャネル層４
表面が第１ソース領域１２となる。また、全面にイオン
注入することにより、ゲート電極１３にもＮ+型不純物
が導入されるが、ゲート電極１３の高電導率化を図るた
めに拡散されている不純物と同型なので、何ら影響はな
い。
【００３３】本発明の第６の工程は、図６に示す如く、
少なくともゲート電極上に層間絶縁膜を形成することに
ある。
少なくともゲート電極上に層間絶縁膜を形成することに
ある。
【００３４】全面にＮＳＧ層１６ａおよびＢＰＳＧ層１
６ｂのシリケートグラス層を堆積する。耐圧性の高いＮ
ＳＧ層１６ａを1000Å堆積後、ゲート−ソース間の寄生
容量を抑制するためにＢＰＳＧ層１６ｂを4000Å堆積す
る。さらにこれらシリケートグラス層の上に窒化膜１６
ｃを1000Å堆積する。
６ｂのシリケートグラス層を堆積する。耐圧性の高いＮ
ＳＧ層１６ａを1000Å堆積後、ゲート−ソース間の寄生
容量を抑制するためにＢＰＳＧ層１６ｂを4000Å堆積す
る。さらにこれらシリケートグラス層の上に窒化膜１６
ｃを1000Å堆積する。
【００３５】従来は、層間絶縁膜としてＢＰＳＧ層等の
酸化膜のみを使用していたため、各製造工程のイオン注
入およびソース電極などの金属のスパッタ時に汚染さ
れ、その結果ゲート−ソース間でリーク電流が発生する
場合があった。そこで、ＢＰＳＧ層１６ｂの上にイオン
ブロッキング効果の高い窒化膜１６ｃを堆積することに
より層間絶縁膜１６の汚染を防ぎ、リーク電流の低減が
可能となる。
酸化膜のみを使用していたため、各製造工程のイオン注
入およびソース電極などの金属のスパッタ時に汚染さ
れ、その結果ゲート−ソース間でリーク電流が発生する
場合があった。そこで、ＢＰＳＧ層１６ｂの上にイオン
ブロッキング効果の高い窒化膜１６ｃを堆積することに
より層間絶縁膜１６の汚染を防ぎ、リーク電流の低減が
可能となる。
【００３６】さらに、レジストによるマスクを形成して
エッチングにより層間絶縁膜１６を部分的に除去して、
少なくともゲート電極１３上を覆う層間絶縁膜１６を形
成する。このとき、マスク合わせずれによりゲート電極
１３が露出するのを防ぐために、トレンチ開口部６に層
間絶縁膜１６およびゲート酸化膜１１が残存するように
エッチングする。
エッチングにより層間絶縁膜１６を部分的に除去して、
少なくともゲート電極１３上を覆う層間絶縁膜１６を形
成する。このとき、マスク合わせずれによりゲート電極
１３が露出するのを防ぐために、トレンチ開口部６に層
間絶縁膜１６およびゲート酸化膜１１が残存するように
エッチングする。
【００３７】本発明の第７の工程は、図７に示す如く、
隣接する層間絶縁膜の間のチャネル層表面に逆導電型の
ボディコンタクト領域を形成することにある。
隣接する層間絶縁膜の間のチャネル層表面に逆導電型の
ボディコンタクト領域を形成することにある。
【００３８】層間絶縁膜１６をマスクとして全面にボロ
ンなどのＰ+型不純物を導入して、第１ソース領域１２
が露出した部分にボディコンタクト領域１４を形成す
る。このとき、露出した第１ソース領域１２のＮ+型領
域をＰ+型領域に反転させるために、不純物濃度は７×1
015cm-2程度と従来より高濃度の不純物濃度とする。こ
の工程により、隣接する層間絶縁膜１６の間のチャネル
層４表面にボディコンタクト領域１４がセルフアライン
で形成できる。
ンなどのＰ+型不純物を導入して、第１ソース領域１２
が露出した部分にボディコンタクト領域１４を形成す
る。このとき、露出した第１ソース領域１２のＮ+型領
域をＰ+型領域に反転させるために、不純物濃度は７×1
015cm-2程度と従来より高濃度の不純物濃度とする。こ
の工程により、隣接する層間絶縁膜１６の間のチャネル
層４表面にボディコンタクト領域１４がセルフアライン
で形成できる。
【００３９】本発明の第８の工程は、図８および図９に
示す如く、全面に一導電型不純物を含むポリシリコンを
堆積後エッチバックして層間絶縁膜の側面にサイドウォ
ールを形成し、サイドウォールの一導電型不純物をチャ
ネル層表面に拡散して第２ソース領域を形成することに
ある。
示す如く、全面に一導電型不純物を含むポリシリコンを
堆積後エッチバックして層間絶縁膜の側面にサイドウォ
ールを形成し、サイドウォールの一導電型不純物をチャ
ネル層表面に拡散して第２ソース領域を形成することに
ある。
【００４０】本工程は本発明の特徴となる工程であり、
図８では、全面にヒ素をドープしたポリシリコンをＣＶ
Ｄ法により2000Åの厚みに堆積後、エッチバックする。
これにより層間絶縁膜１６側面に沿って半導体基板に達
するヒ素を含むサイドウォール１７が形成される。
図８では、全面にヒ素をドープしたポリシリコンをＣＶ
Ｄ法により2000Åの厚みに堆積後、エッチバックする。
これにより層間絶縁膜１６側面に沿って半導体基板に達
するヒ素を含むサイドウォール１７が形成される。
【００４１】図９では、熱処理を施し、サイドウォール
１７中のヒ素をチャネル層４表面に拡散して、第2ソー
ス領域１５を形成する。
１７中のヒ素をチャネル層４表面に拡散して、第2ソー
ス領域１５を形成する。
【００４２】ここで、ポリシリコンにドープするヒ素濃
度は例えば19〜21×1019原子cm-3程度とし、熱処理によ
りチャネル層４表面に拡散したときにボディコンタクト
領域１４を形成しているＰ＋型領域の不純物濃度よりも
高くなるようにする。
度は例えば19〜21×1019原子cm-3程度とし、熱処理によ
りチャネル層４表面に拡散したときにボディコンタクト
領域１４を形成しているＰ＋型領域の不純物濃度よりも
高くなるようにする。
【００４３】これにより、サイドウォール１７が接して
いるチャネル層４表面には、それまでの工程で拡散され
ているＮ+型およびＰ+型不純物より高濃度のヒ素が再度
拡散される。つまり、ボディコンタクト領域１４の外周
でサイドウォール１７の直下になるＰ+型領域がＮ+型領
域に反転して第２ソース領域１５が形成される。拡散は
水平方向へも広がるため、第２ソース領域１５はトレン
チ７に隣接する第１ソース領域１２と一体化し、さらに
サイドウォール１７側面から露出するので後に形成され
るソース電極とコンタクトできる。
いるチャネル層４表面には、それまでの工程で拡散され
ているＮ+型およびＰ+型不純物より高濃度のヒ素が再度
拡散される。つまり、ボディコンタクト領域１４の外周
でサイドウォール１７の直下になるＰ+型領域がＮ+型領
域に反転して第２ソース領域１５が形成される。拡散は
水平方向へも広がるため、第２ソース領域１５はトレン
チ７に隣接する第１ソース領域１２と一体化し、さらに
サイドウォール１７側面から露出するので後に形成され
るソース電極とコンタクトできる。
【００４４】従って、トレンチ７に隣接する第１ソース
領域１２と、ソース電極とコンタクトする第２ソース領
域１５およびボディコンタクト領域１４がセルフアライ
ンで形成できる。
領域１２と、ソース電極とコンタクトする第２ソース領
域１５およびボディコンタクト領域１４がセルフアライ
ンで形成できる。
【００４５】更に、ヒ素ドープのポリシリコンをＣＶＤ
法で堆積してサイドウォール１７を形成するため、サイ
ドウォール１７中のＮ+型不純物濃度は均一となり、こ
のサイドウォール１７を良質なソース領域として活用で
きる。
法で堆積してサイドウォール１７を形成するため、サイ
ドウォール１７中のＮ+型不純物濃度は均一となり、こ
のサイドウォール１７を良質なソース領域として活用で
きる。
【００４６】つまり、サイドウォール１７側面が、後の
工程で形成されるソース電極とコンタクトするのでソー
ス領域とソース電極との接触面積を大幅に稼ぐことにな
り、コンタクト抵抗を大幅に低減し、オン抵抗の低減に
大きく寄与できる。
工程で形成されるソース電極とコンタクトするのでソー
ス領域とソース電極との接触面積を大幅に稼ぐことにな
り、コンタクト抵抗を大幅に低減し、オン抵抗の低減に
大きく寄与できる。
【００４７】本発明の第９の工程は、図１０に示す如
く、サイドウォールおよび第２ソース領域にコンタクト
したソース電極を形成することにある。
く、サイドウォールおよび第２ソース領域にコンタクト
したソース電極を形成することにある。
【００４８】ＮＳＧ層１８をウエットエッチングにより
除去し、バリアメタル層１９ａであるチタンナイトライ
ドを成膜し、タングステン１９ｂをＣＶＤ法により堆積
する。その後アルミニウム１９ｃをスパッタしてサイド
ウォール１７および第２ソース領域１５にコンタクトし
たソース電極１９を形成する。
除去し、バリアメタル層１９ａであるチタンナイトライ
ドを成膜し、タングステン１９ｂをＣＶＤ法により堆積
する。その後アルミニウム１９ｃをスパッタしてサイド
ウォール１７および第２ソース領域１５にコンタクトし
たソース電極１９を形成する。
【００４９】本発明の実施例のような微細化したセルの
場合、隣接するトレンチの間隔が微小であるため、厚み
のある層間絶縁膜の上にアルミニウムを直接スパッタす
ると、ステップカバレジが大きく、金属電極成膜部にボ
イドが発生しやすい。
場合、隣接するトレンチの間隔が微小であるため、厚み
のある層間絶縁膜の上にアルミニウムを直接スパッタす
ると、ステップカバレジが大きく、金属電極成膜部にボ
イドが発生しやすい。
【００５０】また、層間絶縁膜の応力によりアルミニウ
ム配線が断線する、ストレスマイグレーションも発生す
る場合がある。
ム配線が断線する、ストレスマイグレーションも発生す
る場合がある。
【００５１】そこで、金属が微細な部分に入りやすくす
るようにバリアメタルをスパッタし、さらに、ストレス
マイグレーション耐性が良く、被覆性の良いタングステ
ンをＣＶＤ法により成膜する。
るようにバリアメタルをスパッタし、さらに、ストレス
マイグレーション耐性が良く、被覆性の良いタングステ
ンをＣＶＤ法により成膜する。
【００５２】これにより、微細な部分にも金属が入り込
むため、ボイドの発生が抑制でき、アルミニウム配線の
断線も防ぐことができる。
むため、ボイドの発生が抑制でき、アルミニウム配線の
断線も防ぐことができる。
【００５３】また、図１０に示す断面図を用いて、本発
明のパワーＭＯＳＦＥＴの構造を説明する。
明のパワーＭＯＳＦＥＴの構造を説明する。
【００５４】トレンチ型パワーＭＯＳＦＥＴは、半導体
基板と、チャネル層と、トレンチと、ゲート酸化膜と、
ゲート電極と、ソース領域と、層間絶縁膜と、サイドウ
ォールと、金属電極とから構成される。
基板と、チャネル層と、トレンチと、ゲート酸化膜と、
ゲート電極と、ソース領域と、層間絶縁膜と、サイドウ
ォールと、金属電極とから構成される。
【００５５】半導体基板は、Ｎ+型のシリコン半導体基
板１の上にＮ-型のエピタキシャル層を積層してドレイ
ン領域２とする。
板１の上にＮ-型のエピタキシャル層を積層してドレイ
ン領域２とする。
【００５６】チャネル層４は、ドレイン領域２の表面に
選択的にＰ型のボロンを拡散してトレンチ７の深さより
も浅く形成する。このチャネル層４のトレンチ７に隣接
した領域に、チャネル領域（図示せず）が形成される。
選択的にＰ型のボロンを拡散してトレンチ７の深さより
も浅く形成する。このチャネル層４のトレンチ７に隣接
した領域に、チャネル領域（図示せず）が形成される。
【００５７】トレンチ７は、半導体基板を異方性ドライ
エッチングして形成し、チャネル層４を貫通してドレイ
ン領域２まで到達させる。一般的には半導体基板上に格
子状またはストライプ状にトレンチ７を形成する。トレ
ンチ７内壁にはゲート酸化膜１１を設け、ゲート電極１
３を形成するためにポリシリコンを埋設する。
エッチングして形成し、チャネル層４を貫通してドレイ
ン領域２まで到達させる。一般的には半導体基板上に格
子状またはストライプ状にトレンチ７を形成する。トレ
ンチ７内壁にはゲート酸化膜１１を設け、ゲート電極１
３を形成するためにポリシリコンを埋設する。
【００５８】ゲート酸化膜１１は、少なくともチャネル
層４と接するトレンチ７内壁に数百Åの厚みに形成す
る。ゲート酸化膜１１は絶縁膜であるので、トレンチ７
内に設けられたゲート電極１３と半導体基板に挟まれて
ＭＯＳ構造となっている。
層４と接するトレンチ７内壁に数百Åの厚みに形成す
る。ゲート酸化膜１１は絶縁膜であるので、トレンチ７
内に設けられたゲート電極１３と半導体基板に挟まれて
ＭＯＳ構造となっている。
【００５９】本発明の実施の形態では、コンタクト孔形
成のマスク合わせずれを考慮するため、トレンチ開口部
６の半導体基板表面にもゲート酸化膜１１が残存してい
る。
成のマスク合わせずれを考慮するため、トレンチ開口部
６の半導体基板表面にもゲート酸化膜１１が残存してい
る。
【００６０】ゲート電極１３は、トレンチ７に埋設され
たポリシリコンよりなり、該ポリシリコンには、低抵抗
化を図るためにＰ型不純物が導入されている。このゲー
ト電極１３は、半導体基板の周囲を取り巻くゲート連結
電極（図示せず）まで延在され、半導体基板上に設けら
れたゲートパッド電極（図示せず）に連結される。
たポリシリコンよりなり、該ポリシリコンには、低抵抗
化を図るためにＰ型不純物が導入されている。このゲー
ト電極１３は、半導体基板の周囲を取り巻くゲート連結
電極（図示せず）まで延在され、半導体基板上に設けら
れたゲートパッド電極（図示せず）に連結される。
【００６１】第１ソース領域１２は、トレンチ７に隣接
したチャネル層４表面にＮ+型不純物を拡散して形成さ
れる。第１ソース領域１２はそのほとんどがトレンチ開
口部６に広がる層間絶縁膜１６およびゲート酸化膜１１
に覆われている。
したチャネル層４表面にＮ+型不純物を拡散して形成さ
れる。第１ソース領域１２はそのほとんどがトレンチ開
口部６に広がる層間絶縁膜１６およびゲート酸化膜１１
に覆われている。
【００６２】第２ソース領域１５は、サイドウォール１
７直下のチャネル層４表面にＮ+型不純物を拡散して形
成される。第２ソース領域１５のトレンチ７側は第１ソ
ース領域１２と一体化しており、ボディコンタクト領域
１４側はサイドウォール１７側面から露出してソース電
極１９とコンタクトする。
７直下のチャネル層４表面にＮ+型不純物を拡散して形
成される。第２ソース領域１５のトレンチ７側は第１ソ
ース領域１２と一体化しており、ボディコンタクト領域
１４側はサイドウォール１７側面から露出してソース電
極１９とコンタクトする。
【００６３】ボディコンタクト領域１４は、基板の電位
安定化のため、隣り合う第２ソース領域１５の間のチャ
ネル層４表面にＰ+型不純物を拡散して形成する。
安定化のため、隣り合う第２ソース領域１５の間のチャ
ネル層４表面にＰ+型不純物を拡散して形成する。
【００６４】層間絶縁膜１６は、ＮＳＧ層１６ａ、ＢＰ
ＳＧ層１６ｂのシリケートグラス層と、窒化膜１６ｃか
らなり、少なくともゲート電極１３を覆って形成されト
レンチ開口部６にその一部を残している。
ＳＧ層１６ｂのシリケートグラス層と、窒化膜１６ｃか
らなり、少なくともゲート電極１３を覆って形成されト
レンチ開口部６にその一部を残している。
【００６５】サイドウォール１７は、層間絶縁膜１６の
側面で層間絶縁膜１６の厚さ方向に沿って形成される。
その高さおよび幅はそれぞれ2000Åであり、サイドウォ
ール１７の側面は第２ソース領域１５とボディコンタク
ト領域１４の境界よりも内側（トレンチ７側）に位置す
る。また、第２ソース領域１５およびソース電極１９と
コンタクトしており、Ｎ+型不純物を含むので、このサ
イドウォール１７をソース領域として活用できる。
側面で層間絶縁膜１６の厚さ方向に沿って形成される。
その高さおよび幅はそれぞれ2000Åであり、サイドウォ
ール１７の側面は第２ソース領域１５とボディコンタク
ト領域１４の境界よりも内側（トレンチ７側）に位置す
る。また、第２ソース領域１５およびソース電極１９と
コンタクトしており、Ｎ+型不純物を含むので、このサ
イドウォール１７をソース領域として活用できる。
【００６６】ソース電極１９は、チタンナイトライド等
のバリアメタル層１９ａを形成後、タングステン１９ｂ
を成膜し、その後アルミニウム１９ｃをスパッタして所
望の形状にエッチングして形成する。
のバリアメタル層１９ａを形成後、タングステン１９ｂ
を成膜し、その後アルミニウム１９ｃをスパッタして所
望の形状にエッチングして形成する。
【００６７】
【発明の効果】本発明に依れば、第１に、第１および第
２ソース領域とボディコンタクト領域がセルフアライン
で形成できる。全面に第１ソース領域を形成後、層間絶
縁膜をマスクとしてボディコンタクト領域を形成し、層
間絶縁膜に設けたヒ素ドープのサイドウォールからＮ+
型不純物を再度拡散することにより、第１ソース領域と
一体化し、且つソース電極にコンタクトする第２ソース
領域が形成できる。
２ソース領域とボディコンタクト領域がセルフアライン
で形成できる。全面に第１ソース領域を形成後、層間絶
縁膜をマスクとしてボディコンタクト領域を形成し、層
間絶縁膜に設けたヒ素ドープのサイドウォールからＮ+
型不純物を再度拡散することにより、第１ソース領域と
一体化し、且つソース電極にコンタクトする第２ソース
領域が形成できる。
【００６８】つまり、ソース領域およびボディコンタク
ト領域を形成するためのマスクが削減できるので、コス
トの大幅な削減が実現できる。
ト領域を形成するためのマスクが削減できるので、コス
トの大幅な削減が実現できる。
【００６９】また、ソース領域およびボディコンタクト
領域の合わせ余裕度が±０となるので、セル密度の向上
が期待できる。
領域の合わせ余裕度が±０となるので、セル密度の向上
が期待できる。
【００７０】第２に、ソース領域と同型の不純物が均一
にドープされたポリシリコンよりなるサイドウォール
が、良質なソース領域として活用できる。サイドウォー
ル側面がソース電極とコンタクトし、ソース領域とソー
ス電極との接触面積を稼ぐことになるので、コンタクト
抵抗を低減し、オン抵抗が低減する利点を有する。
にドープされたポリシリコンよりなるサイドウォール
が、良質なソース領域として活用できる。サイドウォー
ル側面がソース電極とコンタクトし、ソース領域とソー
ス電極との接触面積を稼ぐことになるので、コンタクト
抵抗を低減し、オン抵抗が低減する利点を有する。
【００７１】つまり、セル自身のオン抵抗を低減するこ
とが可能となるもので、具体的には従来の同ルールのト
レンチ型パワーＭＯＳＦＥＴに比べて、コンタクト抵抗
を１／３程度まで低減できるので、オン抵抗の低減にも
大きく寄与する。
とが可能となるもので、具体的には従来の同ルールのト
レンチ型パワーＭＯＳＦＥＴに比べて、コンタクト抵抗
を１／３程度まで低減できるので、オン抵抗の低減にも
大きく寄与する。
【００７２】第３に層間絶縁膜の最上層に設けた窒化膜
により、イオン注入などのプロセス汚染やソース電極な
どの金属をスパッタする際の外部汚染を抑制でき、ゲー
ト−ソース間のリーク電流を低減できる。
により、イオン注入などのプロセス汚染やソース電極な
どの金属をスパッタする際の外部汚染を抑制でき、ゲー
ト−ソース間のリーク電流を低減できる。
【００７３】第４にソース電極の金属配線にバリアメタ
ル層とタングステンを用いることにより微細なセル間の
金属配線層に発生しやすいボイドを低減し、さらにスト
レスマイグレーションも抑制できるので、アルミニウム
配線の断線を防げる。
ル層とタングステンを用いることにより微細なセル間の
金属配線層に発生しやすいボイドを低減し、さらにスト
レスマイグレーションも抑制できるので、アルミニウム
配線の断線を防げる。
【図１】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置およびその
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１５】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
Claims (7)
- 【請求項１】 一導電型の半導体基板表面に逆導電型の
チャネル層を形成する工程と、 前記チャネル層を貫通し前記半導体基板まで到達するト
レンチを形成する工程と、 前記トレンチの少なくとも前記チャネル層上にゲート絶
縁膜を形成する工程と、 前記トレンチに埋設される半導体材料からなるゲート電
極を形成する工程と、 隣接する前記トレンチの間の前記チャネル層表面に第１
ソース領域を形成する工程と、 少なくとも前記ゲート電極上に層間絶縁膜を形成する工
程と、 隣接する前記層間絶縁膜の間の前記チャネル層表面に逆
導電型のボディコンタクト領域を形成する工程と、 全面に一導電型不純物を含むポリシリコンを堆積後エッ
チバックして前記層間絶縁膜の側面にサイドウォールを
形成し、前記サイドウォールの前記一導電型不純物を前
記チャネル層表面に拡散して第２ソース領域を形成する
工程と、 前記サイドウォールおよび前記第２ソース領域にコンタ
クトしたソース電極を形成する工程とを具備することを
特徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項２】 一導電型の半導体基板表面に逆導電型の
チャネル層を形成する工程と、 前記チャネル層を貫通し前記半導体基板まで到達するト
レンチを形成する工程と、 前記トレンチの少なくとも前記チャネル層上にゲート絶
縁膜を形成する工程と、 前記トレンチに埋設される半導体材料からなるゲート電
極を形成する工程と、 全面に一導電型不純物を導入して隣接する前記トレンチ
間の前記チャネル層表面に第１ソース領域を形成する工
程と、 少なくとも前記ゲート電極上に第１の層間絶縁膜および
第２の層間絶縁膜を形成する工程と、 前記１および第２の層間絶縁膜をマスクとして隣接する
前記層間絶縁膜の間のチャネル層表面に逆導電型のボデ
ィコンタクト領域を形成する工程と、 全面に一導電型不純物を含むポリシリコンを堆積後エッ
チバックして前記第1、第2の層間絶縁膜の側面にサイド
ウォールを形成し、前記サイドウォールの前記一導電型
不純物を前記チャネル層表面に拡散して第２ソース領域
を形成する工程と、 前記サイドウォールおよび前記第２ソース領域にコンタ
クトしたソース電極を形成する工程とを具備することを
特徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項３】 前記第１および第２ソース領域および前
記ボディコンタクト領域はセルフアラインで形成される
ことを特徴とする請求項１または請求項２に記載の絶縁
ゲート型半導体装置の製造方法。 - 【請求項４】 前記サイドウォールはヒ素をドープした
ポリシリコンで形成されることを特徴とする請求項１ま
たは請求項２に記載の絶縁ゲート型半導体装置の製造方
法。 - 【請求項５】 前記サイドウォールのヒ素の濃度は、前
記第１ソース領域を形成する一導電型不純物濃度および
前記ボディコンタクト領域を形成する逆導電型不純物濃
度よりも高いことを特徴とする請求項４に記載の絶縁ゲ
ート型半導体装置の製造方法。 - 【請求項６】 前記第１の層間絶縁膜はシリケートグラ
ス層で形成され、前記第２の層間絶縁膜は窒化膜で形成
されることを特徴とする請求項２に記載の絶縁ゲート型
半導体装置の製造方法。 - 【請求項７】 前記ソース電極はバリアメタル層、タン
グステン、アルミニウムの３層を積層して形成されるこ
とを特徴とする請求項２に記載の絶縁ゲート型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000351253A JP2002158233A (ja) | 2000-11-17 | 2000-11-17 | 絶縁ゲート型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000351253A JP2002158233A (ja) | 2000-11-17 | 2000-11-17 | 絶縁ゲート型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002158233A true JP2002158233A (ja) | 2002-05-31 |
Family
ID=18824341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000351253A Pending JP2002158233A (ja) | 2000-11-17 | 2000-11-17 | 絶縁ゲート型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002158233A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005510088A (ja) * | 2001-11-20 | 2005-04-14 | ゼネラル セミコンダクター，インク． | 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス |
| US7037754B2 (en) | 1999-09-20 | 2006-05-02 | Rohm Co., Ltd. | Semiconductor chip and method of producing the same |
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| CN102201409A (zh) * | 2010-03-24 | 2011-09-28 | 万国半导体(开曼)股份有限公司 | 具有钨间隔层的功率mosfet器件及其制造方法 |
| DE102017200452B4 (de) | 2016-02-12 | 2022-05-05 | Mitsubishi Electric Corporation | Verfahren zur Fertigung einer Halbleitervorrichtung |
-
2000
- 2000-11-17 JP JP2000351253A patent/JP2002158233A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7037754B2 (en) | 1999-09-20 | 2006-05-02 | Rohm Co., Ltd. | Semiconductor chip and method of producing the same |
| JP2005510088A (ja) * | 2001-11-20 | 2005-04-14 | ゼネラル セミコンダクター，インク． | 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス |
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| CN102201409A (zh) * | 2010-03-24 | 2011-09-28 | 万国半导体(开曼)股份有限公司 | 具有钨间隔层的功率mosfet器件及其制造方法 |
| DE102017200452B4 (de) | 2016-02-12 | 2022-05-05 | Mitsubishi Electric Corporation | Verfahren zur Fertigung einer Halbleitervorrichtung |
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