JP2004111663A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

Abstract

【課題】従来のパワーＭＯＳＦＥＴでは、レジスト膜とマスクによりパターンを形成する工程が多用されており、合わせ精度の問題などで制約が多く、微細化に限界があった。従って、集積度を上げてオン抵抗を低減するのは限界があった。
【解決手段】ドレイン領域２となる半導体基板に、チャネル層４、窒化膜５、トレンチ開口部６、トレンチ７、ゲート酸化膜１１、ゲート電極１３および層間絶縁膜１４を形成後、窒化膜５を全面除去してゲート電極突出部１３ｂを露出し、ゲート電極突出部１３ｂによりソース領域１６をセルフアラインで、ゲート電極突出部１３ｂの側面に形成された酸化膜サイドウォール１７によりボディコンタクト領域１８をセルフアラインで形成することにより、微細化が可能となり、集積度を上げてオン抵抗を低減できる絶縁ゲート型半導体装置およびその製造方法を提供できる。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、セルフアラインを用いてセル集積度を上げてスイッチング性能の改善、特にオン抵抗の低減を実現する絶縁ゲート型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路は携帯端末の軽量化のニーズにより、小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ（Ｃｈｉｐ　ｏｎ　Ｂｏａｒｄ）技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。具体的には、チャネルが半導体基板表面に形成されるプレーナー構造ではセル密度は７４０万個／平方インチであったが、チャネルをトレンチの側面に形成するトレンチ構造の第１世代ではセル密度は２５００万個／平方インチと大幅に向上した。さらにトレンチ構造の第２世代では、微細化によりセル密度は７２００万個／平方インチまで向上できた（例えば特許文献１参照。）。
【０００４】
図２２に従来のトレンチ構造のパワーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
【０００５】
Ｎ^＋型のシリコン半導体基板２１の上にＮ⁻型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＮ^＋型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＰ^＋型のボディコンタクト領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける。
【０００６】
図１６から図２２を参照して、従来のトレンチ構造のＮチャネル型パワーＭＯＳＦＥＴの製造工程を示す。
【０００７】
図１６では、Ｎ^＋型シリコン半導体基板２１にＮ⁻型のエピタキシャル層を積層してドレイン領域２２を形成する。予定のチャネル層２４に選択的にボロンを注入した後、拡散してＰ型のチャネル層２４を形成する。
【０００８】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）のＣＶＤ酸化膜２５を生成し、マスク形成後ドライエッチングして部分的に除去し、チャネル層２４が露出したトレンチ開口部２６を形成する。
【０００９】
図１７では、ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【００１０】
次にダミー酸化をしてトレンチ２７内壁とＣＶＤ酸化膜２５表面に酸化膜（図示せず）を形成し、その後、酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、後のゲート酸化膜を安定に形成するためである。また、高温で熱酸化することによりトレンチ開口部２６に丸みをつけ、トレンチ開口部２６での電界集中を避ける効果もある。これにより、トレンチ２７が形成される。
【００１１】
図１８では、全面を熱酸化してゲート酸化膜３１を形成する。その後、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ２７に埋設されたゲート電極３３とする。
【００１２】
図１９ではレジスト膜ＰＲによるマスクにより選択的にボロンをイオン注入し、Ｐ^＋型のボディコンタクト領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１３】
図２０では新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をイオン注入し、Ｎ^＋型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１４】
図２１では、全面にＮＳＧ層を形成後、ＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜ＰＲをマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残して、他の領域のＢＰＳＧ層、ＮＳＧ層および基盤表面のゲート酸化膜を除去する。
【００１５】
図２２では、アルミをスパッタ装置で全面に付着して、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を形成する。
【００１６】
【特許文献１】
特開２００１−２８４５８８号公報（第３頁、第１９−２８図）
【００１７】
【発明が解決しようとする課題】
かかる従来のパワーＭＯＳＦＥＴでは、特に微細加工技術を必要とするトレンチ形成後においても、レジスト膜を用いマスクによりパターンを形成する工程が多用されている。
【００１８】
従って、セル集積度を上げてスイッチング性能の改善、特にオン抵抗の低減を実現するためにデザインルールを微細化したいが、露光装置、レジスト材、マスク作成や合わせ精度の問題で設計線幅に制限があり、レジスト膜を用いマスクによりパターンを形成する現在のデバイス設計手法では、限界にきている。
【００１９】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、ドレイン領域となる一導電型の半導体基板と、半導体基板表面に設けた逆導電型のチャネル層と、チャネル層を貫通しドレイン領域まで到達するトレンチと、トレンチの表面に設けたゲート絶縁膜と、トレンチに埋設されその上部が基板表面から突出した半導体材料からなるゲート電極と、ゲート電極上部の層間絶縁膜と、チャネル層表面のトレンチに隣接して設けた一導電型のソース領域と、ゲート電極上部の突出部側面に形成されたサイドウォールと、隣接するトレンチ間に形成されている溝の底部でチャネル層表面に設けた逆導電型のボディコンタクト領域と、ソース領域およびボディコンタクト領域にコンタクトしたソース電極とを有する絶縁ゲート型半導体装置において、ソース領域がゲート電極上部の突出部を用いたセルフアラインにより、またボディコンタクト領域がサイドウォールを用いたセルフアラインにより形成されていることを特徴とし、セルフアラインを用いて素子を形成することにより微細化が可能となり、微細化により集積度を上げて、オン抵抗の低減を実現する絶縁ゲート型半導体装置を提供できる。
【００２０】
また、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、チャネル層表面に第１の絶縁膜を形成する工程と、第１の絶縁膜にトレンチ開口部を形成する工程と、トレンチ開口部の第１の絶縁膜側面に第１のサイドウォールを形成する工程と、トレンチ開口部にチャネル層を貫通しドレイン領域まで到達するトレンチを形成する工程と、トレンチの少なくともチャネル層上にゲート絶縁膜を形成する工程と、トレンチおよび第１の絶縁膜に埋設されその上部が基板表面から突出した半導体材料からなるゲート電極を形成する工程と、ゲート電極上部に層間絶縁膜を形成する工程と、ゲート電極上部を露出する工程と、チャネル層表面に一導電型の不純物領域を形成する工程と、ゲート電極上部の突出部側面に第２のサイドウォールを形成する工程と、隣接するトレンチ間に一導電型の不純物領域を貫通しチャネル層まで到達する溝を形成する工程と、溝のチャネル層表面に逆導電型の不純物領域を形成する工程と、ソース領域およびボディコンタクト領域を生成する工程と、ソース領域およびボディコンタクト領域にコンタクトしたソース電極を形成する工程とを具備することを特徴とし、セルフアラインを用いて素子を形成することにより微細化が可能となり、微細化により集積度を上げて、オン抵抗の低減を実現する絶縁ゲート型半導体装置の製造方法を提供できる。
【００２１】
【発明の実施の形態】
本発明の実施の形態を図１から図１５を参照してトレンチ型パワーＭＯＳＦＥＴのＮチャネル型を例に説明する。
【００２２】
図１に本発明よるパワーＭＯＳＦＥＴの構造の断面図を示す。
【００２３】
トレンチ型パワーＭＯＳＦＥＴは、ドレイン領域２を形成したＮ^＋型シリコン半導体基板１と、チャネル層４と、トレンチ７と、ゲート絶縁膜１１と、ゲート電極１３と、層間絶縁膜１４と、ソース領域１６と、酸化膜サイドウォール１７と、ボディコンタクト領域１８と、ソース電極１９とから構成される。
【００２４】
半導体基板は、Ｎ^＋型シリコン半導体基板１の上にＮ⁻型のエピタキシャル層を積層してドレイン領域２とする。
【００２５】
チャネル層４は、ドレイン領域２の表面に選択的にＰ型のボロンをイオン注入後、拡散してトレンチ７の深さよりも浅く形成する。このチャネル層４のトレンチ７に隣接した領域に、チャネル領域（図示せず）が形成される。
【００２６】
トレンチ７は、半導体基板を異方性ドライエッチングして形成し、チャネル層４を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にトレンチ７を形成する。トレンチ７内壁にはゲート酸化膜１１を設け、ゲート電極１３を形成するためにポリシリコンを埋設し、該ポリシリコンには、低抵抗化を図るためにＮ型不純物が導入されている。
【００２７】
ゲート酸化膜１１は、少なくともチャネル層と接するトレンチ７内壁に３００Å前後の厚みに形成する。ゲート酸化膜１１は絶縁膜であるので、トレンチ７内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００２８】
ゲート電極１３は、トレンチ７に埋設されたゲート電極埋設部１３ａと基板表面から突出したゲート電極突出部１３ｂで構成されており、ゲート電極突出部１３ｂの幅はゲート電極埋設部１３ａの幅よりも大きく、ゲート電極突出部１３ｂ周囲の下面はゲート酸化膜１１を介してチャネル層４の表面に接している。
【００２９】
またゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。ゲート電極１３の上部は酸化による層間絶縁膜１４が設けられるので、ゲート電極突出部１３ｂの周端部は中央付近よりも厚く、角状になる。
【００３０】
層間絶縁膜１４は、全面を高温スチームに晒し、ポリシリコンで形成されているゲート電極１３上部に酸化膜を成長させて形成する。
【００３１】
ゲート電極突出部１３ｂ側面に形成されたサイドウォールである酸化膜サイドウォール１７は、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）のＣＶＤ酸化膜を堆積後、ＣＶＤ酸化膜のエッチバックにより生成する。製造方法で記載した第２のサイドウォールと一致する。
【００３２】
ソース領域１６は、ゲート電極突出部１３ｂを用いたセルフアラインにより、チャネル層４表面にＮ^＋型不純物をイオン注入し、熱処理による活性化を行って形成する。またソース領域１６は、ボディコンタクト領域１８を形成する時に酸化膜サイドウォール１７により保護されるので、酸化膜サイドウォール１７の下部に設けられる構造になっている。
【００３３】
ボディコンタクト領域１８は、酸化膜サイドウォール１７を用いたセルフアラインにより、ソース領域１６を貫通しチャネル層４に到達する溝１０をエッチングにより形成後、溝１０の底部のチャネル層４表面にＰ^＋型不純物をイオン注入し、熱処理による活性化を行って形成する。従ってボディコンタクト領域１８はソース領域１６よりも下側に形成されている。またこのボディコンタクト領域の形成は、基板の電位安定化のために行うものである。
【００３４】
ソース領域１６およびボディコンタクト領域１８にコンタクトしたソース電極１９は、先ずチタンナイトライド等のバリアメタル層１９ａをスパッタ後さらにアルミ層１９ｂをスパッタして形成する。
【００３５】
本発明の構造による特徴は、ソース領域がゲート電極上部の突出部を用いたセルフアラインにより、またボディコンタクト領域がサイドウォールを用いたセルフアラインにより形成されていることにあり、セルフアラインを用いて素子を形成することにより微細化が可能となり、微細化により集積度を上げて、オン抵抗の低減を実現する絶縁ゲート型半導体装置を提供できる。
【００３６】
次に本発明のパワーＭＯＳＦＥＴの製造方法を図１から図１５を参照してＮチャネル型を例に説明する。
【００３７】
トレンチ型パワーＭＯＳＦＥＴの製造方法は、ドレイン領域２を形成したＮ^＋型シリコン半導体基板１表面に逆導電型のチャネル層４を形成する工程と、チャネル層４表面に第１の絶縁膜である窒化膜５を形成する工程と、窒化膜５にトレンチ開口部６を形成する工程と、トレンチ開口部６の窒化膜５側面に第１のサイドウォール８を形成する工程と、トレンチ開口部６にチャネル層４を貫通しドレイン領域２まで到達するトレンチ７を形成する工程と、トレンチ７の少なくともチャネル層４上にゲート酸化膜１１を形成する工程と、トレンチ７および窒化膜５に埋設されその上部が基板表面から突出した半導体材料からなるゲート電極１３を形成する工程と、ゲート電極１３上部に層間絶縁膜１４を形成する工程と、ゲート電極１３上部を露出する工程と、チャネル層４表面に一導電型の不純物領域１６ａを形成する工程と、ゲート電極１３上部の突出部側面に第２のサイドウォールである酸化膜サイドウォール１７を形成する工程と、隣接するトレンチ７間に一導電型の不純物領域１６ａを貫通しチャネル層４まで到達する溝１０を形成する工程と、溝１０のチャネル層４表面に逆導電型の不純物領域１８ａを形成する工程と、ソース領域１６およびボディコンタクト領域１８を生成する工程と、ソース領域１６およびボディコンタクト領域１８にコンタクトしたソース電極１９を形成する工程とから構成される。
【００３８】
本発明の第１の工程は図２に示すごとく、ドレイン領域２を形成したＮ^＋型シリコン半導体基板１表面に逆導電型のチャネル層４を形成することにある。
【００３９】
半導体基板は、Ｎ^＋型シリコン半導体基板１にＮ⁻型のエピタキシャル層を積層してドレイン領域２を形成する。予定のチャネル層４に選択的にボロンを注入した後、拡散してＰ型のチャネル層４を形成する。この時チャネル層４の表面には薄い酸化膜３が生成される。
【００４０】
本発明の第２の工程は図３に示すごとく、チャネル層４表面に第１の絶縁膜である窒化膜５を形成することにある。
【００４１】
シランガスとアンモニアガスを気相で化学反応させるＣＶＤ法により、第１の絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）５を、半導体基板表面全面に堆積し、チャネル層４表面に窒化膜５を形成する。
【００４２】
本発明の第３の工程は図４に示すごとく、窒化膜にトレンチ開口部６を形成することにある。
【００４３】
チャネル層４が露出したトレンチ開口部６を除いてレジスト膜ＰＲによってマスクし、選択的に窒化膜５をエッチングしてチャネル層４が露出したトレンチ開口部６を形成した後、レジスト膜ＰＲを除去する。
【００４４】
本発明の第４の工程は図５に示すごとく、第１のサイドウォール８を形成することにある。
【００４５】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）のＣＶＤ酸化膜を堆積し、異方性の強いドライエッチングにより、窒化膜５の側面にのみＣＶＤ酸化膜を残すエッチバックにより、トレンチ開口部６の窒化膜５側面に第１のサイドウォール８を形成する。
【００４６】
本発明の第５の工程は図６に示すごとく、チャネル層４を貫通しドレイン領域２まで到達するトレンチ７を形成することにある。
【００４７】
第１のサイドウォール８をマスクとするセルフアラインでトレンチ開口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層４を貫通してドレイン領域２まで達するトレンチ７を形成する。
【００４８】
ここでトレンチ７は第１のサイドウォール８の厚み分だけトレンチ開口部６の内側に形成されている。
【００４９】
本発明の第６の工程は図７に示すごとく、トレンチ７の少なくともチャネル層４上にゲート酸化膜１１を形成することにある。
【００５０】
全面をダミー酸化して、トレンチ７内壁とＣＶＤ酸化膜で形成されている第１のサイドウォール８表面に酸化膜（図示せず）を形成し、その後酸化膜とＣＶＤ酸化膜で形成されている第１のサイドウォール８をエッチングによりすべて除去する。このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、ゲート酸化膜１１を安定に形成するためである。また、高温で熱酸化することによりトレンチ７の上部に丸みをつけ、トレンチ７の上部での電界集中を避ける効果もある。
【００５１】
その後全面を熱酸化して、ゲート絶縁膜となる厚さ３００Å前後のゲート酸化膜１１を形成する。
【００５２】
本発明の第７の工程は図８に示すごとく、トレンチ７および窒化膜５に埋設されその上部が基板表面から突出した半導体材料からなるゲート電極１３を形成することにある。
【００５３】
全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチングして、トレンチ７に埋設されたゲート電極埋設部１３ａと基板表面から突出し窒化膜５内に埋設されたゲート電極突出部１３ｂで構成されているゲート電極１３を形成する。
【００５４】
ゲート電極突出部１３ｂは第１のサイドウォール８を除去した窒化膜５に埋設されているので、１３ｂの幅はトレンチ７に埋設されるゲート電極埋設部１３ａの幅よりも大きく、ゲート電極突出部１３ｂ周囲の下面はゲート酸化膜１１を介してチャネル層４の表面に接している。
【００５５】
本発明の第８の工程は図９に示すごとく、ゲート電極１３上部に層間絶縁膜１４を形成することにある。
【００５６】
窒化膜５に埋設されたゲート電極１３を新たにマスクを用いることなく全面を高温スチームに晒し、ポリシリコンで形成されているゲート電極１３上部表面に酸化膜を成長させ、層間絶縁膜１４とする。
【００５７】
本発明の第９の工程は図１０に示すごとく、ゲート電極１３上部を露出することにある。
【００５８】
層間絶縁膜１４を形成後、酸化膜ライトエッチを行い、窒化膜５上の微量な酸化膜を除去すると共に、酸化膜で形成されている層間絶縁膜１４も少しエッチングされて酸化膜厚が減少する。この状態で窒化膜５のエッチングを行うと窒化膜サイドウォールが形成されることなく、窒化膜５が全面除去され、ゲート電極突出部１３ｂが露出する。
【００５９】
本発明の第１０の工程は図１１に示すごとく、チャネル層４表面に、完成時ソース領域１６となる一導電型の不純物領域１６ａを形成することにある。
【００６０】
全面に砒素をドーズ量５．０×１０^１５でイオン注入すると、ゲート電極突出部１３ｂをマスクとして用いたセルフアラインにより、トレンチ７間のチャネル層４の表面に、完成時ソース領域１６となる浅いＮ^＋型の不純物領域である、一導電型の不純物領域１６ａが形成される。また、全面にイオン注入することにより、ゲート電極１３にもＮ^＋型の不純物が導入されるが、ゲート電極１３の高電導率化を図るために拡散されている不純物と同型なので、何ら影響はない。
【００６１】
本発明の第１１の工程は図１２に示すごとく、ゲート電極突出部１３ｂ側面に第２のサイドウォールである酸化膜サイドウォール１７を形成することにある。
【００６２】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）のＣＶＤ酸化膜を堆積し、異方性の強いドライエッチングにより、ゲート電極突出部１３ｂの側面にＣＶＤ酸化膜を残すエッチバックにより、第２のサイドウォールとなる酸化膜サイドウォール１７を形成する。
【００６３】
ここで、第９の工程において窒化膜５を全面除去してゲート電極突出部１３ｂを露出した時は、ゲート電極突出部１３ｂの側面が露出していたが、酸化膜サイドウォール１７を形成することによりゲート電極突出部１３ｂは、すべて絶縁膜で覆われることになる。ゲート電極突出部１３ｂ上部表面は層間絶縁膜１４で覆われたままである。
【００６４】
本発明の第１２の工程は図１３に示すごとく、隣接するトレンチ７間に、一導電型の不純物領域１６ａを貫通しチャネル層４まで到達する溝１０を形成することにある。
【００６５】
酸化膜サイドウォール１７をマスクとして用いたセルフアラインにより、隣接するトレンチ７間に露出しているシリコン半導体基板を、ＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、少なくても一導電型の不純物領域１６ａを貫通しチャネル層４に到達する深さまでエッチングして、溝１０を形成する。
【００６６】
本発明の第１３の工程は図１４に示すごとく、溝１０部分のチャネル層４表面に、完成時ボディコンタクト領域１８となる逆導電型の不純物領域１８ａを形成することにある。
【００６７】
全面にボロンをドーズ量５．０×１０^１４でイオン注入すると、酸化膜サイドウォール１７をマスクとして用いたセルフアラインにより、溝１０のチャネル層４の表面に、完成時ボディコンタクト領域１８となる浅いＰ^＋型の不純物領域である、逆導電型の不純物領域１８ａが形成される。ボディコンタクト領域１８はドレイン領域２とチャネル層４で形成される基板の電位安定化のために形成される。
【００６８】
本発明の第１４の工程は図１５に示すごとく、イオン注入した一導電型の不純物領域１６ａおよび逆導電型の不純物領域１８ａを活性化して、それぞれソース領域１６およびボディコンタクト領域１８を生成することにある。
【００６９】
イオン注入した浅いＮ^＋型の不純物領域である一導電型の不純物領域１６ａおよび浅いＰ^＋型の不純物領域である逆導電型の不純物領域１８ａの活性化、シリコン結晶のダメージの回復などを目的とした熱処理であるリフローを実施する。
【００７０】
リフロー処理により、一導電型の不純物領域１６ａは活性化されたソース領域１６に、逆導電型の不純物領域１８ａは活性化されたボディコンタクト領域１８となる。
【００７１】
本発明の第１５の工程は図１に示すごとく、全面にソース電極１９を形成することにある。
【００７２】
リフロー処理により生成したソース領域１６およびボディコンタクト領域１８の表面の薄い酸化膜を除去するためにウエットエッチングを行ってから、先ずチタンナイトライド等のバリアメタル層１９ａをスパッタ後、さらにアルミ層１９ｂをスパッタして、ソース領域１６およびボディコンタクト領域１８に電気的に接続されたソース電極１９を全面に形成する。
【００７３】
【発明の効果】
本発明の絶縁ゲート型半導体装置およびその製造方法によれば以下にあげる数々の効果が得られる。
【００７４】
第１に、ゲート電極の形状に特徴があり、ゲート電極トレンチ埋設部分の上部に突出部を設け、突出部表面以外を窒化膜に埋設された状態で形成することにより、層間絶縁膜をマスクを用いることなくゲート電極上部の酸化のみで形成していること、ゲート電極突出部を露出し、露出したゲート電極突出部を用いたセルフアラインでソース領域を形成していること、またゲート電極突出部側面に形成したサイドウォールを用いたセルフアラインでボディコンタクト領域を形成していることに示されるように基本となる素子の形成において、従来のマスクを用いた製造方法によらず、ゲート電極突出部やその側面に形成したサイドウォールを用いたセルフアラインによる製造方法を用いているので、マスク合わせの余裕をとらずに精度の高いパターン重ね合わせが実現でき、デザインルールをより微細化することができる。従って集積度を上げることができるので、セル密度の向上を図ることができ、オン抵抗の低減に大きく寄与できる。
【００７５】
ちなみに従来のデザインルールと本発明によるデザインルールで、セル密度を比較してみると約１．４２倍に向上している。
【００７６】
第２に、パターン形成時の位置合わせのズレが発生しないので、従来発生していたマスクズレによる特性のバラツキ、信頼性不良および製造ラインの歩留まりの低下などが大幅に改善される。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１６】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１７】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１８】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２２】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【符号の説明】
１　Ｎ^＋型シリコン半導体基板
２　ドレイン領域
３　薄い酸化膜
４　チャネル層
５　窒化膜
６　トレンチ開口部
７　トレンチ
８　第１のサイドウォール
１０　溝
１１　ゲート酸化膜
１３　ゲート電極
１３ａ　ゲート電極埋設部
１３ｂ　ゲート電極突出部
１４　層間絶縁膜
１６　ソース領域
１６ａ　一導電型の不純物領域
１７　酸化膜サイドウォール
１８　ボディコンタクト領域
１８ａ　逆導電型の不純物領域
１９　ソース電極
１９ａ　バリアメタル層
１９ｂ　アルミ層
２０　パシベーション膜

Claims (18)

1. ドレイン領域となる一導電型の半導体基板と、
   前記半導体基板表面に設けた逆導電型のチャネル層と、
   前記チャネル層を貫通し前記ドレイン領域まで到達するトレンチと、
   前記トレンチの表面に設けたゲート絶縁膜と、
   前記トレンチに埋設されその上部が基板表面から突出した半導体材料からなるゲート電極と、
   前記ゲート電極上部の層間絶縁膜と、
   前記チャネル層表面の前記トレンチに隣接して設けた一導電型のソース領域と、
   前記ゲート電極上部の突出部側面に形成されたサイドウォールと、
   隣接する前記トレンチ間に形成されている溝の底部で前記チャネル層表面に設けた逆導電型のボディコンタクト領域と、
   前記ソース領域および前記ボディコンタクト領域にコンタクトしたソース電極とを具備することを特徴とする絶縁ゲート型半導体装置。
2. 前記ゲート電極上部の突出部の幅はトレンチ内埋設部の幅よりも大きく、前記突出部周囲の下面は前記ゲート絶縁膜を介して前記チャネル層表面に接していることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
3. 前記層間絶縁膜は酸化膜で形成されていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
4. 前記ソース領域は前記サイドウォールの下部に設けられていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
5. 前記サイドウォールは酸化膜で形成されていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
6. 前記チャネル層に設けられた前記ボディコンタクト領域は、前記チャネル層に設けられた前記ソース領域よりも下側に形成されていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
7. 前記ソース電極はバリアメタル層およびアルミ層を積層して形成されていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
8. ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、
   前記チャネル層表面に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜にトレンチ開口部を形成する工程と、
   前記トレンチ開口部の第１の絶縁膜側面に第１のサイドウォールを形成する工程と、
   前記トレンチ開口部に前記チャネル層を貫通し前記ドレイン領域まで到達するトレンチを形成する工程と、
   前記トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成する工程と、
   前記トレンチおよび前記第１の絶縁膜に埋設されその上部が基板表面から突出した半導体材料からなるゲート電極を形成する工程と、
   前記ゲート電極上部に層間絶縁膜を形成する工程と、
   前記ゲート電極上部を露出する工程と、
   前記チャネル層表面に一導電型の不純物領域を形成する工程と、
   前記ゲート電極上部の突出部側面に第２のサイドウォールを形成する工程と、
   隣接する前記トレンチ間に前記一導電型の不純物領域を貫通しチャネル層まで到達する溝を形成する工程と、
   前記溝のチャネル層表面に逆導電型の不純物領域を形成する工程と、
   ソース領域およびボディコンタクト領域を生成する工程と、
   前記ソース領域および前記ボディコンタクト領域にコンタクトしたソース電極を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
9. 前記第１の絶縁膜は窒化膜で形成されることを特徴とする請求項８に記載の絶縁ゲート型半導体装置の製造方法。
10. 前記第１のサイドウォールは酸化膜で形成されることを特徴とする請求項８に記載の絶縁ゲート型半導体装置の製造方法。
11. 前記トレンチは前記第１のサイドウォールを用いてセルフアラインで形成されることを特徴とする請求項８に記載の絶縁ゲート型半導体装置の製造方法。
12. 前記層間絶縁膜は酸化膜で形成されることを特徴とする請求項８に記載の絶縁ゲート型半導体装置の製造方法。
13. 前記層間絶縁膜は前記第１の絶縁膜をマスクとして前記ゲート電極を酸化して形成されることを特徴とする請求項８に記載の絶縁ゲート型半導体装置の製造方法。
14. 前記ゲート電極上部の突出部の幅はトレンチ内埋設部の幅よりも大きく、前記突出部周囲の下面は前記ゲート絶縁膜を介して前記チャネル層表面に接していることを特徴とする請求項８に記載の絶縁ゲート型半導体装置の製造方法。
15. 前記一導電型の不純物領域は前記ゲート電極上部の突出部を用いてセルフアラインで形成されることを特徴とする請求項８に記載の絶縁ゲート型半導体装置の製造方法。
16. 前記第２のサイドウォールは酸化膜で形成されることを特徴とする請求項８に記載の絶縁ゲート型半導体装置の製造方法。
17. 前記溝は前記第２のサイドウォールを用いてセルフアラインで形成されることを特徴とする請求項８に記載の絶縁ゲート型半導体装置の製造方法。
18. 前記逆導電型の不純物領域は前記第２のサイドウォールを用いてセルフアラインで形成されることを特徴とする請求項８に記載の絶縁ゲート型半導体装置の製造方法。

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