JPH1197629A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1197629A JPH1197629A JP9256990A JP25699097A JPH1197629A JP H1197629 A JPH1197629 A JP H1197629A JP 9256990 A JP9256990 A JP 9256990A JP 25699097 A JP25699097 A JP 25699097A JP H1197629 A JPH1197629 A JP H1197629A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
Abstract
(57)【要約】
【課題】基板プレート型のトレンチキャパシタで構成さ
れるメモリセルの信頼性の向上とその縮小化を容易にす
る。 【解決手段】基板プレート型のトレンチキャパシタで構
成されるメモリセルのトランスファゲートトランジスタ
のソース・ドレイン拡散層と基板プレート型のトレンチ
キャパシタのトレンチ内に埋め込まれる蓄積電極との間
であってトレンチの上部側壁に、キャパシタ用の容量絶
縁膜よりも膜厚の厚い絶縁膜が埋め込まれるように形成
される。そして、ソース・ドレイン拡散層と蓄積電極と
を電気接続するようにシリサイド層が形成される。ある
いは、上記の埋め込まれた絶縁膜の上部であってトレン
チの側壁に形成される容量絶縁膜上を跨るようにして、
ソース・ドレイン拡散層と蓄積電極とを電気接続するシ
リサイド層がブリッジ形成される。
れるメモリセルの信頼性の向上とその縮小化を容易にす
る。 【解決手段】基板プレート型のトレンチキャパシタで構
成されるメモリセルのトランスファゲートトランジスタ
のソース・ドレイン拡散層と基板プレート型のトレンチ
キャパシタのトレンチ内に埋め込まれる蓄積電極との間
であってトレンチの上部側壁に、キャパシタ用の容量絶
縁膜よりも膜厚の厚い絶縁膜が埋め込まれるように形成
される。そして、ソース・ドレイン拡散層と蓄積電極と
を電気接続するようにシリサイド層が形成される。ある
いは、上記の埋め込まれた絶縁膜の上部であってトレン
チの側壁に形成される容量絶縁膜上を跨るようにして、
ソース・ドレイン拡散層と蓄積電極とを電気接続するシ
リサイド層がブリッジ形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体記憶装置のトレンチ型キ
ャパシタの構造とその形成方法に関する。
の製造方法に関し、特に半導体記憶装置のトレンチ型キ
ャパシタの構造とその形成方法に関する。
【０００２】
【従来の技術】半導体記憶装置であるＤＲＡＭのメモリ
セルは、１個のトランスファゲートトランジスタと、１
個のキャパシタとからなるものが構造的に簡単であり、
半導体記憶装置の高集積化に最も適するものとして広く
用いられている。そして、このようなメモリセルのキャ
パシタでは、半導体デバイスの更なる高集積化に伴い、
３次元構造のものが開発され使用されてきている。
セルは、１個のトランスファゲートトランジスタと、１
個のキャパシタとからなるものが構造的に簡単であり、
半導体記憶装置の高集積化に最も適するものとして広く
用いられている。そして、このようなメモリセルのキャ
パシタでは、半導体デバイスの更なる高集積化に伴い、
３次元構造のものが開発され使用されてきている。
【０００３】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、トレンチ構造のものは、半導体装置表面の平坦性に
優れるため、ロジック回路とメモリ回路とが混載された
システム・オン・シリコンのような半導体装置に有効に
なる。
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、トレンチ構造のものは、半導体装置表面の平坦性に
優れるため、ロジック回路とメモリ回路とが混載された
システム・オン・シリコンのような半導体装置に有効に
なる。
【０００４】このトレンチ構造のキャパシタ（以下、ト
レンチ型のキャパシタと呼称する）でも種々の構造が検
討されてきた。この中で、アルファー線の入射あるいは
回路等からのノイズに対する耐性が高くなるものとし
て、シリコン基板側にキャパシタのセルプレート電極が
形成され、情報蓄積電極がトレンチ内部に形成される構
造のものが開発された（以下、このような構造のものを
基板プレート型のトレンチキャパシタと呼称する）。
レンチ型のキャパシタと呼称する）でも種々の構造が検
討されてきた。この中で、アルファー線の入射あるいは
回路等からのノイズに対する耐性が高くなるものとし
て、シリコン基板側にキャパシタのセルプレート電極が
形成され、情報蓄積電極がトレンチ内部に形成される構
造のものが開発された（以下、このような構造のものを
基板プレート型のトレンチキャパシタと呼称する）。
【０００５】この基板プレート型のトレンチキャパシタ
と１個のトランスファゲートトランジスタとで構成され
るメモリセルでは、トランスファゲートトランジスタの
ソース・ドレイン拡散層と上記の情報蓄積電極との電気
接続が必須になる。この電気接続の方法にも種々のもの
が提案されている。以下、従来の技術として特開平１−
１７３７１４号公報に記載されている技術（以下、第１
の従来例と記す）と特開平８−８８３３１号公報に記載
されている技術（以下、第２の従来例と記す）について
図を参照して説明する。
と１個のトランスファゲートトランジスタとで構成され
るメモリセルでは、トランスファゲートトランジスタの
ソース・ドレイン拡散層と上記の情報蓄積電極との電気
接続が必須になる。この電気接続の方法にも種々のもの
が提案されている。以下、従来の技術として特開平１−
１７３７１４号公報に記載されている技術（以下、第１
の従来例と記す）と特開平８−８８３３１号公報に記載
されている技術（以下、第２の従来例と記す）について
図を参照して説明する。
【０００６】図１０は上記の第１の従来例を説明するた
めのメモリセルの断面図である。第１の従来例では、図
１０に示すように、単結晶シリコン基板１０１上にＮウ
ェル１０２が形成されている。ここで、単結晶シリコン
基板１０１は高濃度のＰ型導電型である。そして、この
Ｎウェル１０２表面にフィールド酸化膜１０３が形成さ
れ、このフィールド酸化膜１０３で囲われる領域にトラ
ンスファゲートトランジスタと基板プレート型のトレン
チキャパシタとが形成されている。
めのメモリセルの断面図である。第１の従来例では、図
１０に示すように、単結晶シリコン基板１０１上にＮウ
ェル１０２が形成されている。ここで、単結晶シリコン
基板１０１は高濃度のＰ型導電型である。そして、この
Ｎウェル１０２表面にフィールド酸化膜１０３が形成さ
れ、このフィールド酸化膜１０３で囲われる領域にトラ
ンスファゲートトランジスタと基板プレート型のトレン
チキャパシタとが形成されている。
【０００７】ここで、Ｎウェル１０２表面にゲート絶縁
膜１０４が形成され、このゲート絶縁膜１０４上にゲー
ト多結晶シリコン１０５が形成されている。そして、ゲ
ート多結晶シリコン１０５の側面に側壁スペーサ１０６
が形成される。さらに、上記のゲート多結晶シリコン１
０５を挟んでソース・ドレイン拡散層１０７および１０
８が形成されている。ここで、ソース・ドレイン拡散層
１０７，１０８の導電型はＰ型である。このようにし
て、トランスファゲートトランジスタが構成される。
膜１０４が形成され、このゲート絶縁膜１０４上にゲー
ト多結晶シリコン１０５が形成されている。そして、ゲ
ート多結晶シリコン１０５の側面に側壁スペーサ１０６
が形成される。さらに、上記のゲート多結晶シリコン１
０５を挟んでソース・ドレイン拡散層１０７および１０
８が形成されている。ここで、ソース・ドレイン拡散層
１０７，１０８の導電型はＰ型である。このようにし
て、トランスファゲートトランジスタが構成される。
【０００８】また、単結晶シリコン基板１０１およびＮ
ウェル１０２にわたってトレンチ１０９が形成され、こ
のトレンチ１０９の内壁に沿って容量絶縁膜１１０が形
成されている。そして、トレンチ１０９内にＰ型ドーピ
ング多結晶シリコン１１１が充填されている。このよう
にして、基板プレート型のトレンチキャパシタが形成さ
れる。
ウェル１０２にわたってトレンチ１０９が形成され、こ
のトレンチ１０９の内壁に沿って容量絶縁膜１１０が形
成されている。そして、トレンチ１０９内にＰ型ドーピ
ング多結晶シリコン１１１が充填されている。このよう
にして、基板プレート型のトレンチキャパシタが形成さ
れる。
【０００９】そして、ソース・ドレイン拡散層１０８上
とＰ型ドーピング多結晶シリコン１１１上に跨る選択的
シリコン１１２が形成される。この選択的シリコン１１
２がソース・ドレイン拡散層１０８とＰ型ドーピング多
結晶シリコン１１１とを電気接続することになる。この
選択的シリコン１１２は、ＳｉＨ2 Ｃｌ2 とＨＣｌの混
合ガスによる化学気相成長（ＣＶＤ）法で選択的にエピ
タキシャル成長された単結晶シリコンである。この選択
的エピタキシャル成長で、ソース・ドレイン拡散層１０
７上およびゲート多結晶シリコン１０５上にもそれぞれ
選択的シリコンは１１３，１１４が形成されることにな
る。
とＰ型ドーピング多結晶シリコン１１１上に跨る選択的
シリコン１１２が形成される。この選択的シリコン１１
２がソース・ドレイン拡散層１０８とＰ型ドーピング多
結晶シリコン１１１とを電気接続することになる。この
選択的シリコン１１２は、ＳｉＨ2 Ｃｌ2 とＨＣｌの混
合ガスによる化学気相成長（ＣＶＤ）法で選択的にエピ
タキシャル成長された単結晶シリコンである。この選択
的エピタキシャル成長で、ソース・ドレイン拡散層１０
７上およびゲート多結晶シリコン１０５上にもそれぞれ
選択的シリコンは１１３，１１４が形成されることにな
る。
【００１０】あるいは、上記の選択的シリコン１１２表
面に高融点金属のシリサイド層が形成され、ソース・ド
レイン拡散層１０８とＰ型ドーピング多結晶シリコン１
１１との間の電気接続の抵抗が低減される。
面に高融点金属のシリサイド層が形成され、ソース・ド
レイン拡散層１０８とＰ型ドーピング多結晶シリコン１
１１との間の電気接続の抵抗が低減される。
【００１１】次に、図１１を参照して第２の従来例を説
明する。図１１はこの第２の従来例を説明するためのメ
モリセルの断面図である。図１１に示すように、Ｎ型シ
リコン基板２０１上にＰウェル２０２が形成されてい
る。
明する。図１１はこの第２の従来例を説明するためのメ
モリセルの断面図である。図１１に示すように、Ｎ型シ
リコン基板２０１上にＰウェル２０２が形成されてい
る。
【００１２】そして、このＰウェル２０２表面にフィー
ルド酸化膜２０３が形成され、このフィールド酸化膜２
０３で囲われる領域にトランスファゲートトランジスタ
と基板プレート型のトレンチキャパシタとが形成されて
いる。
ルド酸化膜２０３が形成され、このフィールド酸化膜２
０３で囲われる領域にトランスファゲートトランジスタ
と基板プレート型のトレンチキャパシタとが形成されて
いる。
【００１３】ここで、Ｐウェル２０２表面にゲート絶縁
膜２０４が形成され、このゲート絶縁膜２０４上にゲー
ト電極２０５が形成されている。そして、ゲート電極２
０５の側面に側壁スペーサ２０６が形成され、ゲート電
極２０５の上面に保護絶縁膜２０７が形成されている。
さらに、上記のゲート電極２０５を挟んでソース・ドレ
イン拡散層２０８および２０９が形成されている。ここ
で、ソース・ドレイン拡散層２０８，２０９の導電型は
Ｎ型である。このようにして、トランスファゲートトラ
ンジスタが構成される。
膜２０４が形成され、このゲート絶縁膜２０４上にゲー
ト電極２０５が形成されている。そして、ゲート電極２
０５の側面に側壁スペーサ２０６が形成され、ゲート電
極２０５の上面に保護絶縁膜２０７が形成されている。
さらに、上記のゲート電極２０５を挟んでソース・ドレ
イン拡散層２０８および２０９が形成されている。ここ
で、ソース・ドレイン拡散層２０８，２０９の導電型は
Ｎ型である。このようにして、トランスファゲートトラ
ンジスタが構成される。
【００１４】また、Ｎ型シリコン基板２０１およびＰウ
ェル２０２にトレンチ２１０が形成され、このトレンチ
２１０の上部側面に厚い酸化膜２１１が形成されてい
る。そして、それより下部のトレンチ内壁に沿って容量
絶縁膜２１２が形成され、このトレンチ２１０内に蓄積
電極２１３が埋め込まれている。さらに、トレンチ２１
０下部の外周部にセルプレート電極となるＮ+ 型拡散層
２１４が設けられている。また、Ｎ+ 型拡散層２１４の
上端部に位置するトレンチ外周部にＰ+ 型反転防止層２
１５が形成されている。このようにして、基板プレート
型のトレンチキャパシタが形成される。
ェル２０２にトレンチ２１０が形成され、このトレンチ
２１０の上部側面に厚い酸化膜２１１が形成されてい
る。そして、それより下部のトレンチ内壁に沿って容量
絶縁膜２１２が形成され、このトレンチ２１０内に蓄積
電極２１３が埋め込まれている。さらに、トレンチ２１
０下部の外周部にセルプレート電極となるＮ+ 型拡散層
２１４が設けられている。また、Ｎ+ 型拡散層２１４の
上端部に位置するトレンチ外周部にＰ+ 型反転防止層２
１５が形成されている。このようにして、基板プレート
型のトレンチキャパシタが形成される。
【００１５】そして、ソース・ドレイン拡散層２０９と
蓄積電極２１３とは接続電極２１６で電気接続されるよ
うになる。また、ソース・ドレイン拡散層２０８はビッ
ト線２１７に接続される。なお、上記の接続電極２１６
は厚い酸化膜２１１上面に配設されるものである。
蓄積電極２１３とは接続電極２１６で電気接続されるよ
うになる。また、ソース・ドレイン拡散層２０８はビッ
ト線２１７に接続される。なお、上記の接続電極２１６
は厚い酸化膜２１１上面に配設されるものである。
【００１６】
【発明が解決しようとする課題】しかし、上述した従来
の技術では以下のような問題がある。すなわち、第１の
従来例では、トレンチ１０９の上部側面には第２の従来
例で説明したような厚い酸化膜は形成されず容量絶縁膜
１１０のみが形成されている。このために、容量絶縁膜
１１０がゲート絶縁膜となり、Ｐ型ドーピング多結晶シ
リコン１１１がゲート電極になり、ソース・ドレイン拡
散層１０８と単結晶シリコン基板１０１がソース・ドレ
イン領域となるＭＯＳトランジスタ動作が、ある条件で
は発生するようになる。このような寄生ＭＯＳトランジ
スタ動作を防止するためには、第２の従来例で説明した
厚い酸化膜２１１が必須になる。この第１の従来例で、
上記のような厚い酸化膜が形成されると、選択的シリコ
ン１１２の形成が困難になる。そして、ソース・ドレイ
ン拡散層１０８とＰ型ドーピング多結晶シリコン１１１
の信頼性の高い電気接続が難しくなる。
の技術では以下のような問題がある。すなわち、第１の
従来例では、トレンチ１０９の上部側面には第２の従来
例で説明したような厚い酸化膜は形成されず容量絶縁膜
１１０のみが形成されている。このために、容量絶縁膜
１１０がゲート絶縁膜となり、Ｐ型ドーピング多結晶シ
リコン１１１がゲート電極になり、ソース・ドレイン拡
散層１０８と単結晶シリコン基板１０１がソース・ドレ
イン領域となるＭＯＳトランジスタ動作が、ある条件で
は発生するようになる。このような寄生ＭＯＳトランジ
スタ動作を防止するためには、第２の従来例で説明した
厚い酸化膜２１１が必須になる。この第１の従来例で、
上記のような厚い酸化膜が形成されると、選択的シリコ
ン１１２の形成が困難になる。そして、ソース・ドレイ
ン拡散層１０８とＰ型ドーピング多結晶シリコン１１１
の信頼性の高い電気接続が難しくなる。
【００１７】第２の従来例では、接続電極２１６のパタ
ーンが公知のフォトリソグラフィ技術を通して形成され
る。しかし、メモリセルが微細化されてくると側壁スペ
ーサ２０６の形成されたソース・ドレイン拡散層２０９
と蓄積電極２１３との間は狭くなってくる。このため
に、接続電極２１６のパターン形成が困難になる。そし
て、第２の従来例のような接続電極２１６は、メモリセ
ルの縮小化を難しくするようになる。
ーンが公知のフォトリソグラフィ技術を通して形成され
る。しかし、メモリセルが微細化されてくると側壁スペ
ーサ２０６の形成されたソース・ドレイン拡散層２０９
と蓄積電極２１３との間は狭くなってくる。このため
に、接続電極２１６のパターン形成が困難になる。そし
て、第２の従来例のような接続電極２１６は、メモリセ
ルの縮小化を難しくするようになる。
【００１８】本発明の目的は、上記のような問題を解決
し、基板プレート型のトレンチキャパシタで構成される
メモリセルの信頼性の向上とその縮小化が容易となる半
導体装置の構造およびその製造方法を提供することにあ
る。
し、基板プレート型のトレンチキャパシタで構成される
メモリセルの信頼性の向上とその縮小化が容易となる半
導体装置の構造およびその製造方法を提供することにあ
る。
【００１９】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に形成される１個のトランス
ファゲートトランジスタと１個の基板プレート型のトレ
ンチキャパシタとで構成されるメモリセル構造におい
て、前記トランスファゲートトランジスタのソース・ド
レイン拡散層と前記基板プレート型のトレンチキャパシ
タのトレンチ内に埋め込まれた蓄積電極との間であって
前記トレンチの上部側壁に、前記キャパシタの容量絶縁
膜より膜厚の厚い絶縁膜が埋め込まれるように形成さ
れ、前記ソース・ドレイン拡散層と前記蓄積電極とを電
気接続するシリサイド層が形成されている。
体装置では、半導体基板上に形成される１個のトランス
ファゲートトランジスタと１個の基板プレート型のトレ
ンチキャパシタとで構成されるメモリセル構造におい
て、前記トランスファゲートトランジスタのソース・ド
レイン拡散層と前記基板プレート型のトレンチキャパシ
タのトレンチ内に埋め込まれた蓄積電極との間であって
前記トレンチの上部側壁に、前記キャパシタの容量絶縁
膜より膜厚の厚い絶縁膜が埋め込まれるように形成さ
れ、前記ソース・ドレイン拡散層と前記蓄積電極とを電
気接続するシリサイド層が形成されている。
【００２０】あるいは、前記絶縁膜の上部であって前記
トレンチの側壁に形成された容量絶縁膜上を跨って前記
ソース・ドレイン拡散層と前記蓄積電極とを電気接続す
るシリサイド層がブリッジ形成されている。
トレンチの側壁に形成された容量絶縁膜上を跨って前記
ソース・ドレイン拡散層と前記蓄積電極とを電気接続す
るシリサイド層がブリッジ形成されている。
【００２１】ここで、上記のシリサイド層はトランスフ
ァゲートトランジスタのソース・ドレイン拡散層上とゲ
ートポリシリコン上とに形成されるサリサイド層の形成
工程で同時に形成される。そして、この前記シリサイド
層はチタンシリサイドで形成されている。
ァゲートトランジスタのソース・ドレイン拡散層上とゲ
ートポリシリコン上とに形成されるサリサイド層の形成
工程で同時に形成される。そして、この前記シリサイド
層はチタンシリサイドで形成されている。
【００２２】また、本発明の半導体装置の製造方法は、
半導体基板上に形成される１個のトランスファゲートト
ランジスタと１個の基板プレート型のトレンチキャパシ
タとで構成されるメモリセルの製造方法であって、半導
体基板上に所定の開口を有するマスク絶縁膜を形成する
工程と、前記マスク絶縁膜をエッチングマスクにして前
記開口部の半導体基板表面に浅いトレンチを形成する工
程と、前記トレンチの側壁に耐酸化性のある第１のサイ
ドウォール絶縁膜を形成する工程と、再度、前記マスク
絶縁膜をエッチングマスクにして前記トレンチの底部を
ドライエッチングし更に深くする工程と、前記第１のサ
イドウォール絶縁膜を酸化マスクにして前記トレンチの
内壁を熱酸化し熱酸化膜を形成する工程と、前記トレン
チの底部に形成された熱酸化膜をドライエッチングしさ
らにその下の半導体基板をエッチングして前記トレンチ
を更に深くし前記トレンチの上部側壁に埋め込み酸化膜
を形成する工程とを含む。
半導体基板上に形成される１個のトランスファゲートト
ランジスタと１個の基板プレート型のトレンチキャパシ
タとで構成されるメモリセルの製造方法であって、半導
体基板上に所定の開口を有するマスク絶縁膜を形成する
工程と、前記マスク絶縁膜をエッチングマスクにして前
記開口部の半導体基板表面に浅いトレンチを形成する工
程と、前記トレンチの側壁に耐酸化性のある第１のサイ
ドウォール絶縁膜を形成する工程と、再度、前記マスク
絶縁膜をエッチングマスクにして前記トレンチの底部を
ドライエッチングし更に深くする工程と、前記第１のサ
イドウォール絶縁膜を酸化マスクにして前記トレンチの
内壁を熱酸化し熱酸化膜を形成する工程と、前記トレン
チの底部に形成された熱酸化膜をドライエッチングしさ
らにその下の半導体基板をエッチングして前記トレンチ
を更に深くし前記トレンチの上部側壁に埋め込み酸化膜
を形成する工程とを含む。
【００２３】あるいは、半導体基板上に形成される１個
のトランスファゲートトランジスタと１個の基板プレー
ト型のトレンチキャパシタとで構成されるメモリセルの
製造方法であって、半導体基板上に所定の開口を有する
耐酸化性のあるマスク絶縁膜を形成する工程と、前記マ
スク絶縁膜をエッチングマスクにして前記開口部の半導
体基板表面にトレンチを形成する工程と、前記耐酸化性
のあるマスク絶縁膜を酸化マスクにして前記トレンチの
内壁を熱酸化し熱酸化膜を形成し前記マスク絶縁膜と前
記熱酸化膜との間にバーズビークを形成する工程と、前
記トレンチの底部に形成された熱酸化膜をドライエッチ
ングしさらにその下の半導体基板をエッチングして前記
トレンチを更に深くして前記トレンチの上部側壁に埋め
込み酸化膜を形成する工程とを含む。
のトランスファゲートトランジスタと１個の基板プレー
ト型のトレンチキャパシタとで構成されるメモリセルの
製造方法であって、半導体基板上に所定の開口を有する
耐酸化性のあるマスク絶縁膜を形成する工程と、前記マ
スク絶縁膜をエッチングマスクにして前記開口部の半導
体基板表面にトレンチを形成する工程と、前記耐酸化性
のあるマスク絶縁膜を酸化マスクにして前記トレンチの
内壁を熱酸化し熱酸化膜を形成し前記マスク絶縁膜と前
記熱酸化膜との間にバーズビークを形成する工程と、前
記トレンチの底部に形成された熱酸化膜をドライエッチ
ングしさらにその下の半導体基板をエッチングして前記
トレンチを更に深くして前記トレンチの上部側壁に埋め
込み酸化膜を形成する工程とを含む。
【００２４】さらに、本発明の半導体装置の製造方法
は、前記埋め込み酸化膜の形成されたトレンチの内壁に
容量絶縁膜を形成した後に蓄積電極を埋設する工程と、
トランスファゲートトランジスタのソース・ドレイン拡
散層と前記蓄積電極とを接続するように前記埋め込み酸
化膜上を跨ってシリサイド層をブリッジ形成する工程と
を含む。
は、前記埋め込み酸化膜の形成されたトレンチの内壁に
容量絶縁膜を形成した後に蓄積電極を埋設する工程と、
トランスファゲートトランジスタのソース・ドレイン拡
散層と前記蓄積電極とを接続するように前記埋め込み酸
化膜上を跨ってシリサイド層をブリッジ形成する工程と
を含む。
【００２５】また、本発明の半導体装置の製造方法は、
半導体基板上に形成される１個のトランスファゲートト
ランジスタと１個の基板プレート型のトレンチキャパシ
タとで構成されるメモリセルの製造方法であって、半導
体基板上に所定の開口を有するマスク絶縁膜を形成する
工程と、前記マスク絶縁膜をエッチングマスクにして前
記開口部の半導体基板表面に浅いトレンチを形成する工
程と、前記トレンチの側壁に耐酸化性のある第１のサイ
ドウォール絶縁膜を形成する工程と、再度、前記マスク
絶縁膜をエッチングマスクにして前記トレンチの底部を
ドライエッチングし更に深くする工程と、前記第１のサ
イドウォール絶縁膜を酸化マスクにして前記トレンチの
内壁を熱酸化し熱酸化膜を形成する工程と、前記トレン
チの底部に形成された熱酸化膜をドライエッチングして
埋め込み酸化膜を形成する工程と、前記第１のサイドウ
ォール絶縁膜および前記埋め込み酸化膜膜上に耐酸化性
のある第２のサイドウォール絶縁膜を形成する工程と、
ドライエッチングで前記トレンチを更に深く工程とを含
む。
半導体基板上に形成される１個のトランスファゲートト
ランジスタと１個の基板プレート型のトレンチキャパシ
タとで構成されるメモリセルの製造方法であって、半導
体基板上に所定の開口を有するマスク絶縁膜を形成する
工程と、前記マスク絶縁膜をエッチングマスクにして前
記開口部の半導体基板表面に浅いトレンチを形成する工
程と、前記トレンチの側壁に耐酸化性のある第１のサイ
ドウォール絶縁膜を形成する工程と、再度、前記マスク
絶縁膜をエッチングマスクにして前記トレンチの底部を
ドライエッチングし更に深くする工程と、前記第１のサ
イドウォール絶縁膜を酸化マスクにして前記トレンチの
内壁を熱酸化し熱酸化膜を形成する工程と、前記トレン
チの底部に形成された熱酸化膜をドライエッチングして
埋め込み酸化膜を形成する工程と、前記第１のサイドウ
ォール絶縁膜および前記埋め込み酸化膜膜上に耐酸化性
のある第２のサイドウォール絶縁膜を形成する工程と、
ドライエッチングで前記トレンチを更に深く工程とを含
む。
【００２６】ここで、前記第２のサイドウォール絶縁膜
を形成する工程とドライエッチングで前記トレンチを更
に深く工程の後に、前記第２のサイドウォール絶縁膜を
マスクにして前記トレンチの内壁にリン不純物が熱拡散
される。
を形成する工程とドライエッチングで前記トレンチを更
に深く工程の後に、前記第２のサイドウォール絶縁膜を
マスクにして前記トレンチの内壁にリン不純物が熱拡散
される。
【００２７】さらに、前記埋め込み酸化膜の形成された
トレンチの内壁に容量絶縁膜を形成した後に蓄積電極を
埋設する工程と、トランスファゲートトランジスタのソ
ース・ドレイン拡散層と前記蓄積電極とを接続するよう
に前記埋め込み酸化膜上を跨ってシリサイド層をブリッ
ジ形成する工程とを含む。
トレンチの内壁に容量絶縁膜を形成した後に蓄積電極を
埋設する工程と、トランスファゲートトランジスタのソ
ース・ドレイン拡散層と前記蓄積電極とを接続するよう
に前記埋め込み酸化膜上を跨ってシリサイド層をブリッ
ジ形成する工程とを含む。
【００２８】以上のようなトランスファゲートトランジ
スタのソース・ドレイン拡散層と蓄積電極とを接続する
シリサイド層はサリサイド技術でもってセルフアライン
に形成できる。このために、メモリセルを構成するトラ
ンスファゲートトランジスタのソース・ドレイン拡散層
とキャパシタの蓄積電極との間が容易に縮小化され、メ
モリセルの大幅な微細化が可能になる。
スタのソース・ドレイン拡散層と蓄積電極とを接続する
シリサイド層はサリサイド技術でもってセルフアライン
に形成できる。このために、メモリセルを構成するトラ
ンスファゲートトランジスタのソース・ドレイン拡散層
とキャパシタの蓄積電極との間が容易に縮小化され、メ
モリセルの大幅な微細化が可能になる。
【００２９】
【発明の実施の形態】次に、図面に基づいて本発明を以
下に説明していく。図１は、本発明の第１の実施の形態
に係わるメモリセル構造を示す断面図である。図１に示
すように、導電型がＰ型のシリコン基板１の内部に導電
型がＮ型の基板プレート電極２が形成されている。
下に説明していく。図１は、本発明の第１の実施の形態
に係わるメモリセル構造を示す断面図である。図１に示
すように、導電型がＰ型のシリコン基板１の内部に導電
型がＮ型の基板プレート電極２が形成されている。
【００３０】そして、このシリコン基板１表面部にフィ
ールド酸化膜３が形成され、このフィールド酸化膜３で
囲われる領域にトランスファゲートトランジスタと基板
プレート型のトレンチキャパシタとが形成されている。
ールド酸化膜３が形成され、このフィールド酸化膜３で
囲われる領域にトランスファゲートトランジスタと基板
プレート型のトレンチキャパシタとが形成されている。
【００３１】ここで、シリコン基板１表面にゲート絶縁
膜４が形成され、このゲート絶縁膜４上にゲートポリシ
リコン５が形成されている。そして、ゲートポリシリコ
ン５の側面に側壁スペーサ６が形成されている。さら
に、上記のゲートポリシリコン５を挟んでソース・ドレ
イン拡散層７および８が形成されている。ここで、ソー
ス・ドレイン拡散層７，８の導電型はＮ型である。この
ようにして、トランスファゲートトランジスタが構成さ
れる。
膜４が形成され、このゲート絶縁膜４上にゲートポリシ
リコン５が形成されている。そして、ゲートポリシリコ
ン５の側面に側壁スペーサ６が形成されている。さら
に、上記のゲートポリシリコン５を挟んでソース・ドレ
イン拡散層７および８が形成されている。ここで、ソー
ス・ドレイン拡散層７，８の導電型はＮ型である。この
ようにして、トランスファゲートトランジスタが構成さ
れる。
【００３２】また、シリコン基板１にトレンチ９が形成
され、このトレンチ９の上部側面に埋め込み酸化膜１０
が形成されている。ここで、この埋め込み酸化膜１０
は、シリコン基板１の主表面から５０ｎｍ〜１５０ｎｍ
シリコン基板内部に埋め込まれるように形成されるもの
である。なお、この埋め込み酸化膜１０の厚さは２０ｎ
ｍ〜１００ｎｍ程度の範囲に設定される。
され、このトレンチ９の上部側面に埋め込み酸化膜１０
が形成されている。ここで、この埋め込み酸化膜１０
は、シリコン基板１の主表面から５０ｎｍ〜１５０ｎｍ
シリコン基板内部に埋め込まれるように形成されるもの
である。なお、この埋め込み酸化膜１０の厚さは２０ｎ
ｍ〜１００ｎｍ程度の範囲に設定される。
【００３３】そして、それより下部のトレンチ内壁に沿
って容量絶縁膜１１が形成され、このトレンチ９内に蓄
積電極１２が埋め込まれている。さらに、トレンチ９下
部の外周部に基板側の容量電極１３が設けられている。
ここで、基板側の容量電極１３の導電型はＮ型であり、
上記の基板プレート電極２と共にメモりセルのセルプレ
ート電極を構成するようになる。このようにして、基板
プレート型のトレンチキャパシタが形成される。
って容量絶縁膜１１が形成され、このトレンチ９内に蓄
積電極１２が埋め込まれている。さらに、トレンチ９下
部の外周部に基板側の容量電極１３が設けられている。
ここで、基板側の容量電極１３の導電型はＮ型であり、
上記の基板プレート電極２と共にメモりセルのセルプレ
ート電極を構成するようになる。このようにして、基板
プレート型のトレンチキャパシタが形成される。
【００３４】なお、蓄積電極１２上には、分離絶縁膜１
４を介してゲートポリシリコン５ａが形成され、ゲート
ポリシリコン５ａの側面にも側壁スペーサ６が形成され
ている。
４を介してゲートポリシリコン５ａが形成され、ゲート
ポリシリコン５ａの側面にも側壁スペーサ６が形成され
ている。
【００３５】そして、本発明では、ソース・ドレイン拡
散層８と蓄積電極１２とがシリサイド層１５で電気接続
されるようになる。また、ゲートポリシリコン５および
５ａ上にもシリサイド層１６および１６ａが形成されて
いる。ここで、このシリサイド層１５あるいは１６，１
６ａはチタンシリサイドまたはコバルトシリサイドのサ
リサイド技術で形成されるとよい。
散層８と蓄積電極１２とがシリサイド層１５で電気接続
されるようになる。また、ゲートポリシリコン５および
５ａ上にもシリサイド層１６および１６ａが形成されて
いる。ここで、このシリサイド層１５あるいは１６，１
６ａはチタンシリサイドまたはコバルトシリサイドのサ
リサイド技術で形成されるとよい。
【００３６】この電気接続用のシリサイド層１５は、側
壁スペーサ６間で自己整合（セルフアライン）に形成さ
れる。また、図１に示しているように、埋め込み酸化膜
１０の上部に容量絶縁膜１１が形成されている場合で
も、シリサイド層１５はこの容量絶縁膜１１上にブリッ
ジ形成されるようになる。これは、容量絶縁膜１１の膜
厚が１０ｎｍ以下であるためにチタン金属等のシリサイ
ド化が容量絶縁膜１１上でも容易に生じるからである。
ここで、埋め込み酸化膜１０の上部に容量絶縁膜１１が
形成されない場合には、シリサイド層１５の形成は容易
になされる。
壁スペーサ６間で自己整合（セルフアライン）に形成さ
れる。また、図１に示しているように、埋め込み酸化膜
１０の上部に容量絶縁膜１１が形成されている場合で
も、シリサイド層１５はこの容量絶縁膜１１上にブリッ
ジ形成されるようになる。これは、容量絶縁膜１１の膜
厚が１０ｎｍ以下であるためにチタン金属等のシリサイ
ド化が容量絶縁膜１１上でも容易に生じるからである。
ここで、埋め込み酸化膜１０の上部に容量絶縁膜１１が
形成されない場合には、シリサイド層１５の形成は容易
になされる。
【００３７】次に、第２の実施の形態として本発明のメ
モリセルの第１の製造方法を図２乃至図４に基づいて説
明する。Ｐ型のシリコン基板１表面からのリンイオンの
５００ｋｅＶ〜１ＭｅＶ程度の高エネルギー注入と熱処
理とで、図２（ａ）に示すように、基板プレート電極２
が形成される。ここで、基板プレート電極２内のリン不
純物の濃度は１０18〜１０19原子／ｃｍ3 である。な
お、シリコン基板１の表面全面にボロンイオンが注入さ
れ熱処理が施されて、シリコン基板１表面のボロン不純
物濃度が１０17〜１０18程度になるようにされてもよ
い。
モリセルの第１の製造方法を図２乃至図４に基づいて説
明する。Ｐ型のシリコン基板１表面からのリンイオンの
５００ｋｅＶ〜１ＭｅＶ程度の高エネルギー注入と熱処
理とで、図２（ａ）に示すように、基板プレート電極２
が形成される。ここで、基板プレート電極２内のリン不
純物の濃度は１０18〜１０19原子／ｃｍ3 である。な
お、シリコン基板１の表面全面にボロンイオンが注入さ
れ熱処理が施されて、シリコン基板１表面のボロン不純
物濃度が１０17〜１０18程度になるようにされてもよ
い。
【００３８】そして、シリコン基板１表面に選択的に膜
厚２５０ｎｍ程度のシリコン酸化膜からなるフィールド
酸化膜３が形成される。次に、膜厚２０ｎｍのシリコン
酸化膜１７、膜厚５０ｎｍのシリコン窒化膜１８および
膜厚５００ｎｍ程度のマスク酸化膜１９が積層して形成
され、図２（ａ）に示すようにパターニングされる。そ
して、反応性イオンエッチング（ＲＩＥ）でもってシリ
コン基板１表面に第１のトレンチ２０が形成される。こ
こで、第１のトレンチ７の深さは５０ｎｍ〜１５０ｎｍ
である。
厚２５０ｎｍ程度のシリコン酸化膜からなるフィールド
酸化膜３が形成される。次に、膜厚２０ｎｍのシリコン
酸化膜１７、膜厚５０ｎｍのシリコン窒化膜１８および
膜厚５００ｎｍ程度のマスク酸化膜１９が積層して形成
され、図２（ａ）に示すようにパターニングされる。そ
して、反応性イオンエッチング（ＲＩＥ）でもってシリ
コン基板１表面に第１のトレンチ２０が形成される。こ
こで、第１のトレンチ７の深さは５０ｎｍ〜１５０ｎｍ
である。
【００３９】次に、図２（ｂ）に示すように、第１のト
レンチ２０、シリコン酸化膜１７、シリコン窒化膜１８
およびマスク酸化膜１９の側壁に第１のサイドウォール
絶縁膜２１が形成される。ここで、第１のサイドウォー
ル絶縁膜２１は膜厚５０ｎｍ程度のシリコン窒化膜であ
る。そして、再度、ＲＩＥによるドライエッチングがな
され、上記の第１のトレンチ２０の底部がさらにエッチ
ングされる。このようにして、図２（ｃ）に示すよう
に、深さが０．５μｍ〜１．５μｍの第２のトレンチ２
２が形成されるようになる。
レンチ２０、シリコン酸化膜１７、シリコン窒化膜１８
およびマスク酸化膜１９の側壁に第１のサイドウォール
絶縁膜２１が形成される。ここで、第１のサイドウォー
ル絶縁膜２１は膜厚５０ｎｍ程度のシリコン窒化膜であ
る。そして、再度、ＲＩＥによるドライエッチングがな
され、上記の第１のトレンチ２０の底部がさらにエッチ
ングされる。このようにして、図２（ｃ）に示すよう
に、深さが０．５μｍ〜１．５μｍの第２のトレンチ２
２が形成されるようになる。
【００４０】次に、図２（ｄ）に示すように、熱酸化が
施され第２のトレンチ２２の内壁に熱酸化膜２３が形成
される。ここで、熱酸化膜２３の膜厚は２０ｎｍ〜１０
０ｎｍ程度に設定される。この熱酸化の工程で、第２の
トレンチ２２の上部側面は第１のサイドウォール絶縁膜
２１でマスクされ、この上部側面領域には熱酸化膜２３
は形成されない。
施され第２のトレンチ２２の内壁に熱酸化膜２３が形成
される。ここで、熱酸化膜２３の膜厚は２０ｎｍ〜１０
０ｎｍ程度に設定される。この熱酸化の工程で、第２の
トレンチ２２の上部側面は第１のサイドウォール絶縁膜
２１でマスクされ、この上部側面領域には熱酸化膜２３
は形成されない。
【００４１】そして、異方性のドライエッチングによる
エッチバックが施されて、図２（ｄ）で説明した熱酸化
膜２３の底部のみエッチング除去される。次に、再度、
ＲＩＥによるシリコン基板１のドライエッチングが施さ
れ、図３（ａ）に示すように、トレンチ９が形成され
る。ここで、トレンチ９の深さは５μｍ程度に設定され
る。また、トレンチ９の上部側面に埋め込み酸化膜１０
が形成される。
エッチバックが施されて、図２（ｄ）で説明した熱酸化
膜２３の底部のみエッチング除去される。次に、再度、
ＲＩＥによるシリコン基板１のドライエッチングが施さ
れ、図３（ａ）に示すように、トレンチ９が形成され
る。ここで、トレンチ９の深さは５μｍ程度に設定され
る。また、トレンチ９の上部側面に埋め込み酸化膜１０
が形成される。
【００４２】次に、ヒ素イオンの回転斜めイオン注入が
なされる。ここで、ドーズ量は１０14〜１０15／ｃｍ2
である。そして、熱処理が施されてトレンチ９の内壁部
に基板側の容量電極１３が形成される。次に、第１のサ
イドウォール絶縁膜２１はホット燐酸溶液で除去され
る。そして、図３（ｃ）に示すように、トレンチ９の内
壁に沿って容量絶縁膜１１が形成される。ここで、容量
絶縁膜１１は１０ｎｍ程度のシリコン窒化膜である。
なされる。ここで、ドーズ量は１０14〜１０15／ｃｍ2
である。そして、熱処理が施されてトレンチ９の内壁部
に基板側の容量電極１３が形成される。次に、第１のサ
イドウォール絶縁膜２１はホット燐酸溶液で除去され
る。そして、図３（ｃ）に示すように、トレンチ９の内
壁に沿って容量絶縁膜１１が形成される。ここで、容量
絶縁膜１１は１０ｎｍ程度のシリコン窒化膜である。
【００４３】次に、全面にリン不純物を含有する多結晶
シリコン膜が堆積される。ここで、リン不純物の濃度は
１０20原子／ｃｍ3程度に設定される。そして、この多
結晶シリコン膜のエッチバックあるいは化学機械研磨
（ＣＭＰ）法でトレンチ９外の多結晶シリコン膜が除去
される。このようにして、図４（ａ）に示すように、ト
レンチ９内に多結晶シリコン膜が充填されて蓄積電極１
２が形成されるようになる。さらに、熱酸化が施されて
多結晶シリコン膜からなる蓄積電極１２の表面が熱酸化
され、蓄積電極１２表面に選択的に膜厚が５０ｎｍ程度
の分離絶縁膜１４が形成される。ここで、シリコン窒化
膜１８はシリコン基板１の表面の熱酸化のマスクとなっ
ている。そして、シリコン窒化膜１８はホット燐酸溶液
で除去される。また、シリコン酸化膜１７もフッ酸溶液
で除去される。
シリコン膜が堆積される。ここで、リン不純物の濃度は
１０20原子／ｃｍ3程度に設定される。そして、この多
結晶シリコン膜のエッチバックあるいは化学機械研磨
（ＣＭＰ）法でトレンチ９外の多結晶シリコン膜が除去
される。このようにして、図４（ａ）に示すように、ト
レンチ９内に多結晶シリコン膜が充填されて蓄積電極１
２が形成されるようになる。さらに、熱酸化が施されて
多結晶シリコン膜からなる蓄積電極１２の表面が熱酸化
され、蓄積電極１２表面に選択的に膜厚が５０ｎｍ程度
の分離絶縁膜１４が形成される。ここで、シリコン窒化
膜１８はシリコン基板１の表面の熱酸化のマスクとなっ
ている。そして、シリコン窒化膜１８はホット燐酸溶液
で除去される。また、シリコン酸化膜１７もフッ酸溶液
で除去される。
【００４４】次に、図４（ｂ）に示すように、トランス
ファゲートトランジスタのゲート絶縁膜４が形成され
る。このゲート絶縁膜４は熱酸化で形成される膜厚が６
ｎｍ程度のシリコン酸化膜である。そして、このゲート
絶縁膜４上にゲートポリシリコン５が形成される。ま
た、フィールド酸化膜３上にも同様にゲートポリシリコ
ン５ａが形成される。そして、ＣＶＤ法でのシリコン酸
化膜の堆積と異方性のドライエッチングによるエッチバ
ックで、側壁スペーサ６がゲートポリシリコンの側壁に
形成される。なお、このエッチバックの工程で分離絶縁
膜１４が開口され蓄積電極１２の一部が露出するように
なる。
ファゲートトランジスタのゲート絶縁膜４が形成され
る。このゲート絶縁膜４は熱酸化で形成される膜厚が６
ｎｍ程度のシリコン酸化膜である。そして、このゲート
絶縁膜４上にゲートポリシリコン５が形成される。ま
た、フィールド酸化膜３上にも同様にゲートポリシリコ
ン５ａが形成される。そして、ＣＶＤ法でのシリコン酸
化膜の堆積と異方性のドライエッチングによるエッチバ
ックで、側壁スペーサ６がゲートポリシリコンの側壁に
形成される。なお、このエッチバックの工程で分離絶縁
膜１４が開口され蓄積電極１２の一部が露出するように
なる。
【００４５】次に、ヒ素のイオン注入とその熱処理でト
ランスファゲートトランジスタのソース・ドレイン拡散
層７，８が形成される。
ランスファゲートトランジスタのソース・ドレイン拡散
層７，８が形成される。
【００４６】次に、全面にチタン薄膜がスパッタ法で堆
積され、熱処理によるチタン薄膜のシリサイド化がなさ
れる。この熱処理で、図４（ｃ）に示すように、ゲート
ポリシリコン５，５ａ上にシリサイド層１６，１６ａが
形成されると共に、ソース・ドレイン拡散層８および蓄
積電極１２の開口部にシリサイド層１５が選択的に形成
される。すなわち、サリサイド化がなされるようにな
る。ここで、ソース・ドレイン拡散層８と蓄積電極１２
との間には、埋め込み酸化膜１０上部に形成された容量
絶縁膜１１が存在する。しかし、このシリサイド層１５
の形成では、蓄積電極１２中のシリコン原子が容量絶縁
膜１１上にも拡散するようになり、容量絶縁膜１１上の
チタン薄膜とシリサイド反応する。このようにして、シ
リサイド層１５は、ソース・ドレイン拡散層８と蓄積電
極１２との間でブリッジ形成されるようになる。
積され、熱処理によるチタン薄膜のシリサイド化がなさ
れる。この熱処理で、図４（ｃ）に示すように、ゲート
ポリシリコン５，５ａ上にシリサイド層１６，１６ａが
形成されると共に、ソース・ドレイン拡散層８および蓄
積電極１２の開口部にシリサイド層１５が選択的に形成
される。すなわち、サリサイド化がなされるようにな
る。ここで、ソース・ドレイン拡散層８と蓄積電極１２
との間には、埋め込み酸化膜１０上部に形成された容量
絶縁膜１１が存在する。しかし、このシリサイド層１５
の形成では、蓄積電極１２中のシリコン原子が容量絶縁
膜１１上にも拡散するようになり、容量絶縁膜１１上の
チタン薄膜とシリサイド反応する。このようにして、シ
リサイド層１５は、ソース・ドレイン拡散層８と蓄積電
極１２との間でブリッジ形成されるようになる。
【００４７】以上のようにして、トランスファゲートト
ランジスタのソース・ドレイン領域と基板プレート型の
トレンチキャパシタの蓄積電極とが、側壁スペーサに対
してセルフアラインに形成されるシリサイド層１５で電
気接続されるようになる。
ランジスタのソース・ドレイン領域と基板プレート型の
トレンチキャパシタの蓄積電極とが、側壁スペーサに対
してセルフアラインに形成されるシリサイド層１５で電
気接続されるようになる。
【００４８】このように、本発明の製造法では、第１の
トレンチ２０形成後に設けられる第１のサイドウォール
絶縁膜２１を熱酸化マスクにして埋め込み酸化膜１０が
形成される。このために、本発明の埋め込み酸化膜の製
造工程は簡単となり、その製造の信頼性が優れたものと
なる。また、ソース・ドレイン拡散層８と蓄積電極１２
との間を電気接続するシリサイド層１５は、サリサイド
化でセルフアラインにブリッジ形成される。このため
に、トランスファゲートトランジスタと基板プレート型
のトレンチキャパシタとの間の離間距離が微細にでき、
メモリセルの微細化が容易になる。
トレンチ２０形成後に設けられる第１のサイドウォール
絶縁膜２１を熱酸化マスクにして埋め込み酸化膜１０が
形成される。このために、本発明の埋め込み酸化膜の製
造工程は簡単となり、その製造の信頼性が優れたものと
なる。また、ソース・ドレイン拡散層８と蓄積電極１２
との間を電気接続するシリサイド層１５は、サリサイド
化でセルフアラインにブリッジ形成される。このため
に、トランスファゲートトランジスタと基板プレート型
のトレンチキャパシタとの間の離間距離が微細にでき、
メモリセルの微細化が容易になる。
【００４９】次に、第３の実施の形態として本発明のメ
モリセルの第２の製造方法を図５と図６に基づいて説明
する。この場合は、埋め込み酸化膜１０の形成方法が第
２の実施の形態と異なる。それ以外はほぼ同様に形成さ
れるのでその説明は概略される。
モリセルの第２の製造方法を図５と図６に基づいて説明
する。この場合は、埋め込み酸化膜１０の形成方法が第
２の実施の形態と異なる。それ以外はほぼ同様に形成さ
れるのでその説明は概略される。
【００５０】第２の実施の形態と同様に、シリコン基板
１内部すなわちその表面から０．６μｍの深さの領域に
基板プレート電極２が形成される。そして、シリコン基
板１表面にフィールド酸化膜３が形成される。次に、膜
厚２０ｎｍのシリコン酸化膜１７、膜厚５０ｎｍのシリ
コン窒化膜１８および膜厚８００ｎｍ程度のマスク酸化
膜１９ａが積層して形成され、図５（ａ）に示すように
パターニングされる。そして、マスク酸化膜１９ａをエ
ッチングマスクにドライエッチングがなされ、図５
（ｂ）に示すように、シリコン基板１に第２のトレンチ
２２が形成される。ここで、第２のトレンチ２２の深さ
は０，６μｍ程度である。
１内部すなわちその表面から０．６μｍの深さの領域に
基板プレート電極２が形成される。そして、シリコン基
板１表面にフィールド酸化膜３が形成される。次に、膜
厚２０ｎｍのシリコン酸化膜１７、膜厚５０ｎｍのシリ
コン窒化膜１８および膜厚８００ｎｍ程度のマスク酸化
膜１９ａが積層して形成され、図５（ａ）に示すように
パターニングされる。そして、マスク酸化膜１９ａをエ
ッチングマスクにドライエッチングがなされ、図５
（ｂ）に示すように、シリコン基板１に第２のトレンチ
２２が形成される。ここで、第２のトレンチ２２の深さ
は０，６μｍ程度である。
【００５１】次に、図５（ｃ）に示すように、全面にＣ
ＶＤ法でシリコン酸化膜が堆積される。このようにし
て、膜厚が１００ｎｍ程度のサイドウォール用酸化膜２
４が形成される。そして、異方性ドライエッチングによ
るエッチバックがなされて、図５（ｄ）に示すサイドウ
ォール酸化膜２４ａが形成される。ここで、第２のトレ
ンチ２２の底部に堆積していたサイドウォール用酸化膜
２４は除去される。
ＶＤ法でシリコン酸化膜が堆積される。このようにし
て、膜厚が１００ｎｍ程度のサイドウォール用酸化膜２
４が形成される。そして、異方性ドライエッチングによ
るエッチバックがなされて、図５（ｄ）に示すサイドウ
ォール酸化膜２４ａが形成される。ここで、第２のトレ
ンチ２２の底部に堆積していたサイドウォール用酸化膜
２４は除去される。
【００５２】そして、このサイドウォール酸化膜２４ａ
の上部が厚さ１００ｎｍ程度ドライエッチングで除去さ
れ、図６（ａ）に示すように、第２のトレンチ２２の側
壁に埋め込み酸化膜１０が形成される。
の上部が厚さ１００ｎｍ程度ドライエッチングで除去さ
れ、図６（ａ）に示すように、第２のトレンチ２２の側
壁に埋め込み酸化膜１０が形成される。
【００５３】次に、再度、マスク酸化膜１９ａをエッチ
ングマスクに用いたＲＩＥによるシリコン基板１のドラ
イエッチングが施され、図６（ｂ）に示すように、トレ
ンチ９が形成される。ここで、トレンチ９の深さは１０
μｍ程度に設定される。
ングマスクに用いたＲＩＥによるシリコン基板１のドラ
イエッチングが施され、図６（ｂ）に示すように、トレ
ンチ９が形成される。ここで、トレンチ９の深さは１０
μｍ程度に設定される。
【００５４】次に、リン不純物の熱拡散がなされて、ト
レンチ９の内壁部に基板側の容量電極１３が形成され
る。以後の工程は、第２の実施の形態での図３（ｃ）以
下で説明したのと同様になる。
レンチ９の内壁部に基板側の容量電極１３が形成され
る。以後の工程は、第２の実施の形態での図３（ｃ）以
下で説明したのと同様になる。
【００５５】この実施の形態では、第３の実施の形態の
場合よりも埋め込み酸化膜１０の膜厚が厚くなるように
形成できる。第３の実施の形態で膜厚を厚くしようとす
ると、その形成方法が熱酸化であるために第２のトレン
チ２２の側壁に結晶欠陥が発生するようになる。このよ
うに埋め込み酸化膜１０の膜厚が厚くなると、先述した
寄生ＭＯＳトランジスタ動作が完全に防止され、ソース
・ドレイン拡散層８と基板プレート電極２間のリーク電
流がなくなる。そしてメモリセルの情報蓄積時間が長く
なる。
場合よりも埋め込み酸化膜１０の膜厚が厚くなるように
形成できる。第３の実施の形態で膜厚を厚くしようとす
ると、その形成方法が熱酸化であるために第２のトレン
チ２２の側壁に結晶欠陥が発生するようになる。このよ
うに埋め込み酸化膜１０の膜厚が厚くなると、先述した
寄生ＭＯＳトランジスタ動作が完全に防止され、ソース
・ドレイン拡散層８と基板プレート電極２間のリーク電
流がなくなる。そしてメモリセルの情報蓄積時間が長く
なる。
【００５６】次に、第４の実施の形態として本発明のメ
モリセルの第３の製造方法を図７と図８に基づいて説明
する。この場合は、埋め込み酸化膜１０の形成方法が第
２および第３の実施の形態と異なる。それ以外はほぼ同
様に形成される。
モリセルの第３の製造方法を図７と図８に基づいて説明
する。この場合は、埋め込み酸化膜１０の形成方法が第
２および第３の実施の形態と異なる。それ以外はほぼ同
様に形成される。
【００５７】第２の実施の形態と同様に、シリコン基板
１内部すなわちその表面から０．５μｍの深さの領域に
基板プレート電極２が形成される。そして、シリコン基
板１表面にフィールド酸化膜３が形成される。次に、膜
厚５ｎｍ程度のシリコン酸化膜１７ａ、膜厚１００ｎｍ
程度のシリコン窒化膜１８ａおよび膜厚５００ｎｍ程度
のマスク酸化膜１９が積層して形成され、図７（ａ）に
示すようにパターニングされる。そして、マスク酸化膜
１９をエッチングマスクにドライエッチングがなされ、
図７（ｂ）に示すように、シリコン基板１に第２のトレ
ンチ２２が形成される。ここで、第２のトレンチ２２の
深さは０，５μｍ程度である。
１内部すなわちその表面から０．５μｍの深さの領域に
基板プレート電極２が形成される。そして、シリコン基
板１表面にフィールド酸化膜３が形成される。次に、膜
厚５ｎｍ程度のシリコン酸化膜１７ａ、膜厚１００ｎｍ
程度のシリコン窒化膜１８ａおよび膜厚５００ｎｍ程度
のマスク酸化膜１９が積層して形成され、図７（ａ）に
示すようにパターニングされる。そして、マスク酸化膜
１９をエッチングマスクにドライエッチングがなされ、
図７（ｂ）に示すように、シリコン基板１に第２のトレ
ンチ２２が形成される。ここで、第２のトレンチ２２の
深さは０，５μｍ程度である。
【００５８】次に、図７（ｃ）に示すように、熱酸化が
施される。この熱酸化で膜厚５０ｎｍ程度の熱酸化膜２
３ａが第２のトレンチ２２の側壁に形成されるようにな
る。ここで、シリコン酸化膜１７ａの膜厚が小さくシリ
コン窒化膜１８ａの膜厚が大きくなるように形成されて
いるために、この領域には大きな応力が発生するように
なる。そして、この領域に長いバーズビーク２５が形成
されるようになる。ここで、バーズビーク２５の長さは
５０ｎｍ程度である。
施される。この熱酸化で膜厚５０ｎｍ程度の熱酸化膜２
３ａが第２のトレンチ２２の側壁に形成されるようにな
る。ここで、シリコン酸化膜１７ａの膜厚が小さくシリ
コン窒化膜１８ａの膜厚が大きくなるように形成されて
いるために、この領域には大きな応力が発生するように
なる。そして、この領域に長いバーズビーク２５が形成
されるようになる。ここで、バーズビーク２５の長さは
５０ｎｍ程度である。
【００５９】次に、異方性ドライエッチングによるエッ
チバックがなされて、第２のトレンチ２２の底部にある
熱酸化膜２３ａは除去される。このようにして、図７
（ｄ）に示すように埋め込み酸化膜１０が形成される。
ここで、埋め込み酸化膜１０はシリコン基板の主表面か
ら５０ｎｍの深さのところにその上部が位置するように
埋められる。
チバックがなされて、第２のトレンチ２２の底部にある
熱酸化膜２３ａは除去される。このようにして、図７
（ｄ）に示すように埋め込み酸化膜１０が形成される。
ここで、埋め込み酸化膜１０はシリコン基板の主表面か
ら５０ｎｍの深さのところにその上部が位置するように
埋められる。
【００６０】次に、再度、マスク酸化膜１９をエッチン
グマスクに用いたＲＩＥによるシリコン基板１のドライ
エッチングが施され、図８（ａ）に示すように、トレン
チ９が形成される。ここで、トレンチ９の深さは５μｍ
程度に設定される。
グマスクに用いたＲＩＥによるシリコン基板１のドライ
エッチングが施され、図８（ａ）に示すように、トレン
チ９が形成される。ここで、トレンチ９の深さは５μｍ
程度に設定される。
【００６１】次に、リン不純物のイオン注入あるいは熱
拡散でもって、トレンチ９の内壁部に基板側の容量電極
１３が形成される。以後の工程は、第２の実施の形態で
の図３（ｃ）以下で説明したのと同様になる。
拡散でもって、トレンチ９の内壁部に基板側の容量電極
１３が形成される。以後の工程は、第２の実施の形態で
の図３（ｃ）以下で説明したのと同様になる。
【００６２】この第４の実施の形態では、バーズビーク
の形成を利用して埋め込み酸化膜１０が形成される。こ
のために、本発明の埋め込み酸化膜の製造工程は第２の
実施の形態より更に簡単となり、その製造の信頼性は更
に優れたものとなる。
の形成を利用して埋め込み酸化膜１０が形成される。こ
のために、本発明の埋め込み酸化膜の製造工程は第２の
実施の形態より更に簡単となり、その製造の信頼性は更
に優れたものとなる。
【００６３】次に、第５の実施の形態として本発明のメ
モリセルの第４の製造方法を図９に基づいて説明する。
この場合は、基板側の容量電極１３が低抵抗にできるよ
うにするものである。それ以外はほぼ第２の実施の形態
と同様に形成される。
モリセルの第４の製造方法を図９に基づいて説明する。
この場合は、基板側の容量電極１３が低抵抗にできるよ
うにするものである。それ以外はほぼ第２の実施の形態
と同様に形成される。
【００６４】図２（ｄ）に示すような構造の後、第２の
トレンチ２２底部の熱酸化膜２３が除去される。そし
て、図９（ａ）に示すように、第１のサイドウォール絶
縁膜２１および埋め込み酸化膜１０の側面に第２のサイ
ドウォール絶縁膜２６が形成される。ここで、第２のサ
イドウォール絶縁膜２６は、膜厚５０ｎｍ程度のシリコ
ン窒化膜の全面堆積とエッチバックで形成されるもので
ある。
トレンチ２２底部の熱酸化膜２３が除去される。そし
て、図９（ａ）に示すように、第１のサイドウォール絶
縁膜２１および埋め込み酸化膜１０の側面に第２のサイ
ドウォール絶縁膜２６が形成される。ここで、第２のサ
イドウォール絶縁膜２６は、膜厚５０ｎｍ程度のシリコ
ン窒化膜の全面堆積とエッチバックで形成されるもので
ある。
【００６５】次に、マスク酸化膜１９をエッチングマス
クにシリコン基板１が更にエッチングされ、図９（ｂ）
に示すようにトレンチ９が形成される。
クにシリコン基板１が更にエッチングされ、図９（ｂ）
に示すようにトレンチ９が形成される。
【００６６】次に、マスク酸化膜１９と第２のサイドウ
ォール絶縁膜２６とが拡散マスクとなり、高濃度のリン
拡散が施される。このリン拡散は９００℃程度の高温で
しかも比較的に長時間にわたって行われる。このように
して、比較的に深い拡散層が形成される。そして、図９
（ｂ）に示すように、低抵抗となる基板側の容量電極１
３ａが形成される。第２のサイドウォール絶縁膜２６
は、このリン拡散工程で埋め込み酸化膜１０表面がリン
ガラスに変換するのを防止するものである。埋め込み酸
化膜１０表面がリンガラスになると、その後の製造工程
におけるフッ酸溶液での処理工程で除去されてしまい、
埋め込み酸化膜１０の膜厚が非常に薄くなる。そして、
先述したように寄生ＭＯＳトランジスタによるリーク電
流が増大し情報蓄積時間が短縮される。この第２のサイ
ドウォール絶縁膜２６の形成で、上記のことは全て防止
されるようになる。
ォール絶縁膜２６とが拡散マスクとなり、高濃度のリン
拡散が施される。このリン拡散は９００℃程度の高温で
しかも比較的に長時間にわたって行われる。このように
して、比較的に深い拡散層が形成される。そして、図９
（ｂ）に示すように、低抵抗となる基板側の容量電極１
３ａが形成される。第２のサイドウォール絶縁膜２６
は、このリン拡散工程で埋め込み酸化膜１０表面がリン
ガラスに変換するのを防止するものである。埋め込み酸
化膜１０表面がリンガラスになると、その後の製造工程
におけるフッ酸溶液での処理工程で除去されてしまい、
埋め込み酸化膜１０の膜厚が非常に薄くなる。そして、
先述したように寄生ＭＯＳトランジスタによるリーク電
流が増大し情報蓄積時間が短縮される。この第２のサイ
ドウォール絶縁膜２６の形成で、上記のことは全て防止
されるようになる。
【００６７】以後の工程は、第２の実施の形態で説明し
た図３（ｃ）以後の工程とほぼ同じであるので、その説
明は省略される。
た図３（ｃ）以後の工程とほぼ同じであるので、その説
明は省略される。
【００６８】以上の実施の形態では、トランスファゲー
トトランジスタのサリサイド化の前のゲートがゲートポ
リシリコンで形成されていた。このゲートはタングステ
ポリサイドでも、本発明は同様に適用できるものであ
る。また、シリサイド層はチタンシリサイドの代わりに
その他の高融点金属のシリサイド例えばコバルトシリサ
イドで形成されてもよいことに言及しておく。
トトランジスタのサリサイド化の前のゲートがゲートポ
リシリコンで形成されていた。このゲートはタングステ
ポリサイドでも、本発明は同様に適用できるものであ
る。また、シリサイド層はチタンシリサイドの代わりに
その他の高融点金属のシリサイド例えばコバルトシリサ
イドで形成されてもよいことに言及しておく。
【００６９】
【発明の効果】本発明では、半導体基板上に形成される
１個のトランスファゲートトランジスタと１個の基板プ
レート型のトレンチキャパシタとで構成されるメモリセ
ル構造において、トランスファゲートトランジスタのソ
ース・ドレイン拡散層と基板プレート型のトレンチキャ
パシタのトレンチ内に埋め込まれる蓄積電極との間であ
ってトレンチの上部側壁に、キャパシタ用の容量絶縁膜
よりも膜厚の厚い絶縁膜が埋め込まれるように形成され
る。そして、ソース・ドレイン拡散層と蓄積電極とを電
気接続するようにシリサイド層が形成される。あるい
は、上記の埋め込まれた絶縁膜の上部であってトレンチ
の側壁に形成される容量絶縁膜上を跨るようにして、ソ
ース・ドレイン拡散層と蓄積電極とを電気接続するシリ
サイド層がブリッジ形成される。
１個のトランスファゲートトランジスタと１個の基板プ
レート型のトレンチキャパシタとで構成されるメモリセ
ル構造において、トランスファゲートトランジスタのソ
ース・ドレイン拡散層と基板プレート型のトレンチキャ
パシタのトレンチ内に埋め込まれる蓄積電極との間であ
ってトレンチの上部側壁に、キャパシタ用の容量絶縁膜
よりも膜厚の厚い絶縁膜が埋め込まれるように形成され
る。そして、ソース・ドレイン拡散層と蓄積電極とを電
気接続するようにシリサイド層が形成される。あるい
は、上記の埋め込まれた絶縁膜の上部であってトレンチ
の側壁に形成される容量絶縁膜上を跨るようにして、ソ
ース・ドレイン拡散層と蓄積電極とを電気接続するシリ
サイド層がブリッジ形成される。
【００７０】このために、メモリセルのトランスファゲ
ートトランジスタと基板プレート型のトレンチキャパシ
タとの間の離間距離が微細にでき、メモリセルの大幅な
縮小化が容易になると共にその信頼性が大幅に向上する
ようになる。
ートトランジスタと基板プレート型のトレンチキャパシ
タとの間の離間距離が微細にでき、メモリセルの大幅な
縮小化が容易になると共にその信頼性が大幅に向上する
ようになる。
【００７１】さらに、本発明の埋め込み酸化膜の製造工
程は簡便であり、その製造の信頼性が優れたものとなる
と共に製造コストも低減するようになる。
程は簡便であり、その製造の信頼性が優れたものとなる
と共に製造コストも低減するようになる。
【００７２】このようにして、本発明はＤＲＡＭの超高
集積化および高密度化をさらに促進するようになる。
集積化および高密度化をさらに促進するようになる。
【図１】本発明の第１の実施の形態でメモリセル部を説
明するための断面図である。
明するための断面図である。
【図２】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図３】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図４】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図５】本発明の第３の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図６】本発明の第３の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図７】本発明の第４の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図８】本発明の第４の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図９】本発明の第５の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図１０】第１の従来例を説明するためのメモリセル部
の断面図である。
の断面図である。
【図１１】第２の従来例を説明するためのメモリセル部
の断面図である。
の断面図である。
１ シリコン基板 ２ 基板プレート電極 ３，１０３，２０３ フィールド酸化膜 ４，１０４，２０４ ゲート絶縁膜 ５，５ａ，１０５ ゲートポリシリコン ６，１０６，２０６ 側壁スペーサ ７，８，１０７，１０８，２０８，２０９ ソース・
ドレイン拡散層 ９，１０９，２１０ トレンチ １０ 埋め込み酸化膜 １１，１１０，２１２ 容量絶縁膜 １２，２１３ 蓄積電極 １３ 基板側の容量電極 １４ 分離絶縁膜 １５，１６，１６ａ シリサイド層 １７，１７ａ シリコン酸化膜 １８，１８ａ シリコン窒化膜 １９，１９ａ マスク酸化膜 ２０ 第１のトレンチ ２１ 第１のサイドウォール絶縁膜 ２２ 第２のトレンチ ２３，２３ａ 熱酸化膜 ２４ サイドウォール用酸化膜 ２４ａ サイドウォール酸化膜 ２５ バーズビーク ２６ 第２のサイドウォール絶縁膜 １０１ 単結晶シリコン基板 １０２ Ｎウェル １０５ ゲート多結晶シリコン １１１ Ｐ型ドーピング多結晶シリコン １１２ 選択的シリコン ２０１ Ｎ型シリコン基板 ２０２ Ｐウェル ２０５ ゲート電極 ２０７ 保護絶縁膜 ２１１ 厚い絶縁膜 ２１４ Ｎ＋ 型拡散層 ２１５ Ｐ＋ 型拡散層 ２１６ 接続電極 ２１７ ビット線
ドレイン拡散層 ９，１０９，２１０ トレンチ １０ 埋め込み酸化膜 １１，１１０，２１２ 容量絶縁膜 １２，２１３ 蓄積電極 １３ 基板側の容量電極 １４ 分離絶縁膜 １５，１６，１６ａ シリサイド層 １７，１７ａ シリコン酸化膜 １８，１８ａ シリコン窒化膜 １９，１９ａ マスク酸化膜 ２０ 第１のトレンチ ２１ 第１のサイドウォール絶縁膜 ２２ 第２のトレンチ ２３，２３ａ 熱酸化膜 ２４ サイドウォール用酸化膜 ２４ａ サイドウォール酸化膜 ２５ バーズビーク ２６ 第２のサイドウォール絶縁膜 １０１ 単結晶シリコン基板 １０２ Ｎウェル １０５ ゲート多結晶シリコン １１１ Ｐ型ドーピング多結晶シリコン １１２ 選択的シリコン ２０１ Ｎ型シリコン基板 ２０２ Ｐウェル ２０５ ゲート電極 ２０７ 保護絶縁膜 ２１１ 厚い絶縁膜 ２１４ Ｎ＋ 型拡散層 ２１５ Ｐ＋ 型拡散層 ２１６ 接続電極 ２１７ ビット線
Claims (9)
- 【請求項１】 半導体基板上に形成される１個のトラン
スファゲートトランジスタと１個の基板プレート型のト
レンチキャパシタとで構成されるメモリセル構造におい
て、前記トランスファゲートトランジスタのソース・ド
レイン拡散層と前記基板プレート型のトレンチキャパシ
タのトレンチ内に埋め込まれた蓄積電極との間であって
前記トレンチの上部側壁に、前記キャパシタの容量絶縁
膜より膜厚の厚い絶縁膜が埋め込まれるように形成さ
れ、前記ソース・ドレイン拡散層と前記蓄積電極とを電
気接続するシリサイド層が形成されていることを特徴と
する半導体装置。 - 【請求項２】 前記絶縁膜の上部であって前記トレンチ
の側壁に形成された容量絶縁膜上を跨って前記ソース・
ドレイン拡散層と前記蓄積電極とを電気接続するシリサ
イド層がブリッジ形成されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記シリサイド層がトランスファゲート
トランジスタのソース・ドレイン拡散層上とゲートポリ
シリコン上とに形成されるサリサイド層の形成工程で同
時に形成されることを特徴とする請求項１、請求項２ま
たは請求項３記載の半導体装置。 - 【請求項４】 前記シリサイド層がチタンシリサイドで
形成されることを特徴とする請求項１または請求項２記
載の半導体装置。 - 【請求項５】 半導体基板上に形成される１個のトラン
スファゲートトランジスタと１個の基板プレート型のト
レンチキャパシタとで構成されるメモリセルの製造方法
であって、半導体基板上に所定の開口を有するマスク絶
縁膜を形成する工程と、前記マスク絶縁膜をエッチング
マスクにして前記開口部の半導体基板表面に浅いトレン
チを形成する工程と、前記トレンチの側壁に耐酸化性の
ある第１のサイドウォール絶縁膜を形成する工程と、再
度、前記マスク絶縁膜をエッチングマスクにして前記ト
レンチの底部をドライエッチングし更に深くする工程
と、前記第１のサイドウォール絶縁膜を酸化マスクにし
て前記トレンチの内壁を熱酸化し熱酸化膜を形成する工
程と、前記トレンチの底部に形成された熱酸化膜をドラ
イエッチングしさらにその下の半導体基板をエッチング
して前記トレンチを更に深くし前記トレンチの上部側壁
に埋め込み酸化膜を形成する工程と、を含むことを特徴
とする半導体装置の製造方法。 - 【請求項６】 半導体基板上に形成される１個のトラン
スファゲートトランジスタと１個の基板プレート型のト
レンチキャパシタとで構成されるメモリセルの製造方法
であって、半導体基板上に所定の開口を有する耐酸化性
のあるマスク絶縁膜を形成する工程と、前記マスク絶縁
膜をエッチングマスクにして前記開口部の半導体基板表
面にトレンチを形成する工程と、前記耐酸化性のあるマ
スク絶縁膜を酸化マスクにして前記トレンチの内壁を熱
酸化し熱酸化膜を形成し前記マスク絶縁膜と前記熱酸化
膜との間にバーズビークを形成する工程と、前記トレン
チの底部に形成された熱酸化膜をドライエッチングしさ
らにその下の半導体基板をエッチングして前記トレンチ
を更に深くして前記トレンチの上部側壁に埋め込み酸化
膜を形成する工程と、を含むことを特徴とする半導体装
置の製造方法。 - 【請求項７】 前記埋め込み酸化膜の形成されたトレン
チの内壁に容量絶縁膜を形成した後に蓄積電極を埋設す
る工程と、トランスファゲートトランジスタのソース・
ドレイン拡散層と前記蓄積電極とを接続するように前記
埋め込み酸化膜上を跨ってシリサイド層をブリッジ形成
する工程とを含むことを特徴とする請求項５または請求
項６記載の半導体装置の製造方法。 - 【請求項８】 半導体基板上に形成される１個のトラン
スファゲートトランジスタと１個の基板プレート型のト
レンチキャパシタとで構成されるメモリセルの製造方法
であって、半導体基板上に所定の開口を有するマスク絶
縁膜を形成する工程と、前記マスク絶縁膜をエッチング
マスクにして前記開口部の半導体基板表面に浅いトレン
チを形成する工程と、前記トレンチの側壁に耐酸化性の
ある第１のサイドウォール絶縁膜を形成する工程と、再
度、前記マスク絶縁膜をエッチングマスクにして前記ト
レンチの底部をドライエッチングし更に深くする工程
と、前記第１のサイドウォール絶縁膜を酸化マスクにし
て前記トレンチの内壁を熱酸化し熱酸化膜を形成する工
程と、前記トレンチの底部に形成された熱酸化膜をドラ
イエッチングして埋め込み酸化膜を形成する工程と、前
記第１のサイドウォール絶縁膜および前記埋め込み酸化
膜膜上に耐酸化性のある第２のサイドウォール絶縁膜を
形成する工程と、ドライエッチングで前記トレンチを更
に深く工程と、を含むことを特徴とする半導体装置の製
造方法。 - 【請求項９】 前記第２のサイドウォール絶縁膜を形成
する工程とドライエッチングで前記トレンチを更に深く
工程の後に、前記第２のサイドウォール絶縁膜をマスク
にして前記トレンチの内壁にリン不純物が熱拡散される
ことを特徴とする請求項７記載の半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09256990A JP3132435B2 (ja) | 1997-09-22 | 1997-09-22 | 半導体装置の製造方法 |
| US09/157,537 US6249017B1 (en) | 1997-09-22 | 1998-09-21 | Highly reliable trench capacitor type memory cell |
| KR1019980039191A KR100303965B1 (ko) | 1997-09-22 | 1998-09-22 | 고신뢰성트렌치커패시터형메모리셀 |
| CN98120023A CN1212454A (zh) | 1997-09-22 | 1998-09-22 | 高可靠性的槽式电容器型存储器单元 |
| US09/633,344 US6300211B1 (en) | 1997-09-22 | 2000-08-04 | Highly reliable trench capacitor type memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09256990A JP3132435B2 (ja) | 1997-09-22 | 1997-09-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197629A true JPH1197629A (ja) | 1999-04-09 |
| JP3132435B2 JP3132435B2 (ja) | 2001-02-05 |
Family
ID=17300199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09256990A Expired - Fee Related JP3132435B2 (ja) | 1997-09-22 | 1997-09-22 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6249017B1 (ja) |
| JP (1) | JP3132435B2 (ja) |
| KR (1) | KR100303965B1 (ja) |
| CN (1) | CN1212454A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005465A (ja) * | 2003-06-11 | 2005-01-06 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2006114686A (ja) * | 2004-10-14 | 2006-04-27 | Sony Corp | 半導体装置およびその製造方法 |
| JP2019029537A (ja) * | 2017-07-31 | 2019-02-21 | 株式会社村田製作所 | キャパシタ |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19752968C1 (de) * | 1997-11-28 | 1999-06-24 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US6599798B2 (en) * | 2001-07-24 | 2003-07-29 | Infineon Technologies Ag | Method of preparing buried LOCOS collar in trench DRAMS |
| US6506654B1 (en) * | 2002-03-26 | 2003-01-14 | Advanced Micro Devices, Inc. | Source-side stacking fault body-tie for partially-depleted SOI MOSFET hysteresis control |
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