JPH09232534A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH09232534A
JPH09232534A JP8036443A JP3644396A JPH09232534A JP H09232534 A JPH09232534 A JP H09232534A JP 8036443 A JP8036443 A JP 8036443A JP 3644396 A JP3644396 A JP 3644396A JP H09232534 A JPH09232534 A JP H09232534A
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Abstract

(57)【要約】 【課題】キャパシタ絶縁膜として高誘電体膜を使用しト
レンチ型キャパシタ構造を有する高集積化された半導体
記憶装置およびその製造方法を提供する。 【解決手段】半導体基板上１に形成されたＭＯＳ型トラ
ンジスタＴ１とこのＭＯＳ型トランジスタＴ１に隣接し
て半導体基板中１に形成されている開口部の内部に形成
されたキャパシタとから構成される半導体素子を集積し
てなり、キャパシタのキャパシタ絶縁膜１６は高誘電体
膜により構成され、ＭＯＳ型トランジスタＴ１の各ゲー
ト電極６は開口部が形成されている領域上に存在しない
ように島状に分離されて構成され、この分離されている
各ゲート電極６を接続するゲート電極６とは異なる階層
の導電層により構成される配線層５を具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板に形成された
溝の内部に蓄積電極を構成するメモリーセルを用いた半
導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】近年の半導体集積回路、特にＤＲＡＭ
（ダイナミックランダムアクセスメモリ）等の半導体記
憶装置における高集積化に伴い、メモリーセルの面積は
ますます減少する傾向にある。このため、半導体基板に
開口部を形成し、この開口部の内部に蓄積電極を構成す
ることにより、蓄積電極と対向電極により構成されるキ
ャパシタ面積を増大させることが可能なトレンチキャパ
シタ構造のメモリーセルを用いた半導体記憶装置が開発
され実用化されている。また、蓄積電極の対向電極であ
るプレート電極を半導体基板により構成する基板プレー
ト型トレンチキャパシタ構造のメモリーセルは、蓄積電
極を開口部の内部に構成するため、隣り合うメモリーセ
ルの間における蓄積電荷のリークを低減することができ
る。これにより、メモリーセルの間の距離を短縮するこ
とが可能であり、半導体記憶装置の高集積化に適した構
造となっている。
【０００３】図３３および図３４に、従来の基板プレー
ト型トレンチキャパシタ構造のメモリーセルの上面図お
よび断面図を示す。図３４の（ａ）は、図３３のＡ−Ａ
´断面図、図３４の（ｂ）は、図３３のＢ−Ｂ´断面図
である。この図に示すメモリ−セルは、１つのトランジ
スタと１つのキャパシタとにより構成される。このトラ
ンジスタＴ１は、例えばＮ型半導体基板２の表面領域に
形成された例えばＰウェル１上にゲート絶縁膜３を介し
て形成され、ワード線を構成するゲート電極５と、ゲー
ト電極５に隣接するようにＰウェル１内部に形成される
ソースおよびドレイン領域１９ａ、１９ｂとを具備して
いる。また、キャパシタは、半導体基板中に形成された
開口部１３の内部に構成されている。開口部１３の上部
内壁面に素子分離用の厚い絶縁膜１４が形成されてお
り、この絶縁膜１４をマスクとしてさらに開口された開
口部の内壁にキャパシタ絶縁膜１６が形成されている。
蓄積電極は、このキャパシタ絶縁膜１６と絶縁膜１４と
を介して開口部１３の内部に埋め込まれており、プレー
ト電極は半導体基板２により構成されている。すなわ
ち、キャパシタは、半導体基板２と、開口部１３の内壁
面に形成されているキャパシタ絶縁膜１６と、開口部１
３の内部に埋め込まれている蓄積電極８とにより構成さ
れる。開口部１３の内部に埋め込まれた蓄積電極８は、
トランジスタＴ１の一方のソースまたはドレイン領域１
９ａと接続電極１０を介して接続されている。また、図
３３には図示していないが、ビット線２８はワード線５
と直行するように形成されている。このビット線２８
は、トランジスタの他方のソースまたはドレイン領域１
９ｂと接続孔２９を介して接続されている。また、この
図３３に示すような配置のメモリーセル構造では、ある
メモリーセルを通過してゲート電極としては機能しない
通過ワード線５の下方にキャパシタ７が構成されてい
る。
【０００４】このように、従来の基板プレート型トレン
チキャパシタ構造のメモリーセルでは、開口部１３の内
部に蓄積電極８を構成するため、蓄積電極８と半導体基
板２とにより構成されるキャパシタの面積を増大させる
ことができる。また、蓄積電極８はキャパシタ絶縁膜１
６、または素子分離絶縁膜４、１４により覆われる構造
となっているため、蓄積された電荷のリークを抑制する
ことができる。このように、メモリーセルを微細化し、
メモリーセルの間の間隔を短縮することができるため、
半導体記憶装置を高集積化することが可能である。
【０００５】しかし、メモリーセルの面積の縮小に伴
い、開口部１３の開口部の面積も縮小されるため、キャ
パシタ容量を確保するためには、開口部１３の深さを深
くする必要がある。一般に、このようなアスペクト比の
大きい開口部を均一に形成することは非常に困難であ
る。
【０００６】アスペクト比の増加を抑制し、かつキャパ
シタ面積を確保するために、例えばＴａ2 Ｏ5 等の比誘
電率の大きい絶縁膜をキャパシタ絶縁膜として用いると
いう方法がある。しかし、図３３または図３４に示すよ
うに、トレンチ型キャパシタ構造を用いたメモリーセル
構造では、以下の理由により、高誘電体膜をキャパシタ
絶縁膜として用いることが困難であった。
【０００７】すなわち、一般に高誘電体膜は、例えば７
５０℃乃至８００℃程度の熱工程を経ると、膜の組成が
変化して誘電率が低下するという性質を有する。例えば
Ｔａ2 Ｏ5 等の酸素を含有する絶縁膜では、この熱工程
により例えば酸素が離脱する等、組成が変化する可能性
がある。また、例えば７５０℃乃至８００℃程度の熱工
程により、半導体基板２または蓄積電極８を構成する金
属と反応する可能性がある。
【０００８】一方、図３３または図３４に示すようなト
レンチ型キャパシタ構造を有するメモリーセルは、ゲー
ト電極５と同一の層により構成されている通過ワード線
５の下方にキャパシタ７が構成されているため、このよ
うな構造のメモリーセルを製造するためには、開口部１
３の内部にキャパシタ７を形成した後に、ゲート電極５
を形成する必要がある。このため、例えばゲート電極５
の下に構成されているゲート絶縁膜３を形成する時の熱
工程により、高誘電体膜の膜質が変化したり、蓄積電極
８を構成する金属と反応する可能性がある。しかしなが
ら、例えばゲート絶縁膜３として酸化膜（ＳｉＯ2 ）等
を用いた場合、その形成温度は高い方がゲート絶縁膜３
の膜質が良くなる傾向にあるため、高温の熱処理が要求
される。
【０００９】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置では、特に、通過ワード線の下方にキャパ
シタが構成される構造のトレンチ型キャパシタ構造のメ
モリーセルを用いた場合、ワード線と同一の層で構成さ
れるゲート電極をキャパシタより後に形成していた。ま
た、キャパシタ絶縁膜を高誘電体膜により形成した場合
には、この後の熱工程により高誘電体膜の膜質が変化し
てしまうため、キャパシタ絶縁膜を形成した後にゲート
絶縁膜を形成する等の熱工程を行うことができなかっ
た。このため、上記のような構造のメモリーセルを有す
る半導体記憶装置では、キャパシタ絶縁膜として高誘電
体膜を用いることが困難であった。
【００１０】本発明の目的は、キャパシタ絶縁膜として
高誘電体膜を使用することができるトレンチ型キャパシ
タ構造を有する高集積化された半導体記憶装置およびそ
の製造方法を提供することである。
【００１１】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体記憶装置は、半導
体基板上に形成されたＭＯＳ型トランジスタとこのＭＯ
Ｓ型トランジスタに隣接して前記半導体基板中に形成さ
れている開口部の内部に形成されたキャパシタとから構
成される半導体素子を集積してなる半導体記憶装置にお
いて、前記キャパシタのキャパシタ絶縁膜は高誘電体膜
により構成され、前記ＭＯＳ型トランジスタの各ゲート
電極は前記開口部が形成されている領域上に存在しない
ように島状に分離されて構成され、この分離されている
各前記ゲート電極を接続する前記ゲート電極とは異なる
階層の導電層により構成される配線層を具備することを
特徴とする。
【００１２】また、上記の半導体記憶装置において、前
記配線層は前記ゲート電極の表面上に直接接触するよう
に構成されていることも可能である。
【００１３】また、前述の半導体記憶装置において、前
記配線層がワード線を構成することも可能である。
【００１４】また、前述の半導体記憶装置において、前
記配線層が前記開口部の上方を通過して形成されている
ことも可能である。
【００１５】さらに、前述の半導体記憶装置において、
前記ＭＯＳ型トランジスタと前記キャパシタとを接続す
る接続手段が、前記ＭＯＳ型トランジスタのソースまた
はドレイン拡散層の表面と前記蓄積電極の表面とに接触
するように形成された導電膜により構成され、この導電
膜上を通過するように前記配線層が構成されていること
も可能である。
【００１６】また、前述の半導体記憶装置において、前
記接続手段は、前記ソースまたはドレイン拡散層と接続
され前記開口部の上部側壁面において前記蓄積電極と接
続するように形成されている拡散層により構成されるこ
とも可能である。
【００１７】また、前述の半導体記憶装置において、前
記プレート電極は前記半導体基板により構成されること
も可能である。
【００１８】また、前述の半導体記憶装置において、前
記プレート電極は前記開口部の内壁面に形成されている
絶縁膜により前記半導体基板と電気的に分離された導電
膜により構成されることも可能である。
【００１９】さらに、前述の半導体記憶装置において、
前記蓄積電極または前記プレート電極のうち少なくとも
一方は前記キャパシタ絶縁膜に接触している界面が金属
層により構成されることも可能である。
【００２０】また、本発明による半導体記憶装置の製造
方法は、半導体基板上にゲート絶縁膜を介してゲート電
極を構成する導電層を形成する工程と、前記導電層と前
記半導体基板との一部領域をエッチングして開口部を形
成する工程と、前記開口部の内部に蓄積電極とキャパシ
タ絶縁膜とプレート電極とを具備するキャパシタを形成
する工程と、前記導電層をエッチングしてゲート電極を
形成する工程と、このゲート電極を覆うように層間絶縁
膜を形成する工程と、前記層間絶縁膜の一部を除去して
前記ゲート電極の表面を露出する工程と、露出された前
記ゲート電極に接続する配線層を形成する工程とを具備
することを特徴とする。
【００２１】また、本発明による半導体記憶装置の製造
方法は、第１の導電型を有する半導体基板の表面の一部
領域に素子分離層を形成する工程と、この素子分離層が
形成されていない領域の前記半導体基板上にゲート絶縁
膜を形成する工程と、このゲート絶縁膜および前記素子
分離層上にゲート電極を構成する第１の導電層を形成す
る工程と、この第１の導電層上に一部領域が開口された
絶縁膜を形成する工程と、この絶縁膜をマスクとして前
記第１の導電層と前記半導体基板とをエッチングして前
記半導体基板中に開口部を形成する工程と、前記開口部
の内壁面にキャパシタ絶縁膜を形成する工程と、前記開
口部の内部を蓄積電極層により充填する工程と、前記第
１の導電層をエッチングしてゲート電極を形成する工程
と、このゲート電極の両側の前記半導体基板中に第２の
導電型を有する拡散層を形成する工程と、この拡散層と
前記蓄積電極層とを接続する接続電極を形成する工程
と、この接続電極と前記ゲート電極とを覆うように層間
絶縁膜を形成する工程と、この層間絶縁膜の一部領域を
除去して前記ゲート電極の表面を露出するように溝を形
成する工程と、この溝の内部に配線層を構成する第２の
導電層を充填する工程とを具備することを特徴とする。
【００２２】また、前述の半導体記憶装置の製造方法に
おいて、前記ゲート電極を形成する工程において、第１
の導電層を島状に分離されたパターンを有するマスク層
を用いてエッチングすることも可能である。
【００２３】また、前述の半導体記憶装置の製造方法に
おいて、前記開口部の内部に蓄積電極層を充填した後
に、前記開口部を形成するために前記第１の導電層が除
去されている領域に絶縁層を充填してこの絶縁層の表面
と前記第１の導電層上の前記絶縁膜の表面とが単一の平
面を構成するように前記絶縁層を平坦化する工程と、帯
状のパターンを有するマスク層を用いて前記第１の導電
層並びに前記充填した絶縁層および前記第１の導電層上
の前記絶縁膜をエッチングして前記ゲート電極を形成し
前記半導体基板の表面と前記蓄積電極の表面とを露出す
る工程と、露出される前記半導体基板中に第２の導電型
を有する拡散層を形成する工程と、残存する前記絶縁層
および前記ゲート電極をマスクとして露出されている前
記拡散層および前記蓄積電極上に選択的に導電膜を形成
して前記拡散層と前記蓄積電極とを接続する工程とを具
備することも可能である。
【００２４】また、本発明による半導体記憶装置の製造
方法は、第１の導電型を有する半導体基板の表面の一部
領域に素子分離層を形成する工程と、この素子分離層が
形成されていない領域の前記半導体基板上にゲート絶縁
膜を形成する工程と、このゲート絶縁膜および前記素子
分離層上にゲート電極を構成する第１の導電層を形成す
る工程と、この第１の導電層上に一部領域が開口された
絶縁膜を形成する工程と、この絶縁膜をマスクとして前
記第１の導電層と前記半導体基板とをエッチングして前
記半導体基板中に開口部を形成する工程と、前記開口部
の内壁面にキャパシタ絶縁膜を形成する工程と、前記開
口部の内部を蓄積電極層により充填する工程と、前記開
口部の上部領域において前記開口部の側壁面と前記蓄積
電極層とを接触させて前記側壁面に第２の導電型を有す
る拡散層を形成する工程と、前記第１の導電層をエッチ
ングしてゲート電極を形成する工程と、このゲート電極
の両側の前記半導体基板中に第２の導電型を有するソー
スまたはドレイン拡散層を形成し前記拡散層と接続する
工程と、前記ゲート電極とを覆うように層間絶縁膜を形
成する工程と、この層間絶縁膜の一部領域を除去して前
記ゲート電極の表面を露出するように溝を形成する工程
と、この溝の内部に配線層を構成する第２の導電層を充
填する工程とを具備することを特徴とする。
【００２５】また、前述の半導体記憶装置の製造方法に
おいて、前記層間絶縁膜を形成した後に、前記半導体基
板の一部領域を露出する接続孔を開口する工程と、露出
された前記半導体基板の一部領域と前記ゲート電極とを
前記接続孔を介して前記配線層により接続する工程とを
具備することも可能である。
【００２６】このように、本発明による半導体記憶装置
は、トランジスタとキャパシタとから構成され、トラン
ジスタのゲート電極は、キャパシタを構成するために半
導体基板中に形成されている開口部以外の領域に島状に
分離されるように構成されているため、半導体基板上に
ゲート絶縁膜とゲート電極とを形成した後に、半導体基
板中に開口部を形成して、キャパシタを形成することが
できる。このため、高誘電体膜を用いてキャパシタ絶縁
膜を形成した後に、ゲート絶縁膜を形成する等の熱処理
を行う必要がなくなり、キャパシタ絶縁膜の膜質が変化
することを防止することができる。このようにして、キ
ャパシタ絶縁膜として、高誘電体膜を使用することが可
能となる。また、本発明による半導体記憶装置は、島状
に分離されているゲート電極を接続する配線層を具備
し、この配線層がゲート電極と異なる導電層により構成
されているため、キャパシタを形成した後に配線層を形
成し、ゲート電極を接続することができる。
【００２７】また、配線層がゲート電極の表面上に直接
接触するように構成されている本発明による半導体記憶
装置では、島状に分離されたゲート電極とこのゲート電
極を接続する配線層とを異なる導電層により構成するこ
とに起因して段差が増大することを防止することができ
る。
【００２８】さらに、配線層がワード線を構成する本発
明による半導体記憶装置では、このワード線を介して各
ゲート電極に信号を伝達し、半導体記憶装置を駆動する
ことができる。
【００２９】また、配線層が開口部の上方を通過するよ
うに構成されている本発明による半導体記憶装置では、
半導体記憶装置を高集積化することができる。
【００３０】また、トランジスタのソースまたはドレイ
ン拡散層の表面と蓄積電極の表面とに接触するように形
成された導電膜により構成される接続手段を具備する本
発明による半導体記憶装置では、この導電膜によりトラ
ンジスタのソースまたはドレイン拡散層とキャパシタの
蓄積電極とを接続することができる。また、ゲート電極
と配線層とが同一の導電層により構成されていた従来の
半導体記憶装置では、ゲート電極と配線層との間の非常
に狭い空間領域に、この接続手段である導電膜を形成す
る必要があり、この導電膜と拡散層または蓄積電極との
間の十分な接触面積を確保することが困難であった。こ
れに対して、本発明の半導体記憶装置では、ゲート電極
と配線層とが異なる導電層により構成されているため、
配線層を接続手段である導電膜の上方に形成することが
できる。これにより、導電膜を形成するための十分に広
い領域を確保することが可能となり、半導体記憶装置を
高集積化した場合にも接続抵抗を低減することができ
る。
【００３１】また、ソースまたはドレイン拡散層と蓄積
電極とを接続する接続手段が、ソースまたはドレイン拡
散層に接続され開口部の上部側壁面において蓄積電極に
接続するように形成されている拡散層により構成される
本発明による半導体記憶装置では、この拡散層を介して
ソースまたはドレイン拡散層と蓄積電極とを接続するこ
とができる。また、接続手段を開口部の側壁面に形成さ
れた拡散層により構成するため、前述のようにソースま
たはドレイン拡散層の表面に形成された導電膜により接
続手段を構成する場合に比べて、接続手段と配線層との
間の距離を離すことができ、接続手段と配線層との短絡
を防止することができる。
【００３２】さらに、プレート電極が半導体基板により
構成される本発明による半導体記憶装置では、開口部の
内部にキャパシタ絶縁膜を介して蓄積電極が構成される
ため、蓄積電極から電流がリークすることを防止するこ
とができる。また、半導体基板によりプレート電極が構
成されているため、プレート電極を形成する工程を省略
することができ、製造工程を簡略化することができる。
【００３３】また、プレート電極が開口部の内壁面に形
成されている絶縁膜により半導体基板と電気的に分離さ
れた導電膜により構成される本発明による半導体記憶装
置では、プレート電極が絶縁膜により半導体基板と分離
されて開口部の内部に構成されているため、例えば蓄積
電極に接続されているソースまたはドレイン拡散層等の
他の電極とプレート電極との間において電流がリークす
る可能性を低減することができる。また、キャパシタ絶
縁膜として高誘電体膜を使用する場合に、プレート電極
においてキャパシタ絶縁膜と接触している界面が金属層
により構成されていることが望ましいが、この時、この
金属層と半導体基板とが絶縁膜により分離されて直接接
触することを防止することができるため、この金属層に
起因してリーク電流が増大する可能性を抑制することが
できる。
【００３４】さらに、蓄積電極またはプレート電極のう
ち少なくとも一方はキャパシタ絶縁膜に接触している界
面が金属層により構成される本発明による半導体記憶装
置では、キャパシタ絶縁膜を構成する高誘電体膜と蓄積
電極またはプレート電極とが反応して新たな絶縁層を形
成して実効的にキャパシタ絶縁膜が増大することを防止
することができる。
【００３５】また、本発明の半導体記憶装置の製造方法
では、半導体基板上にゲート絶縁膜を介してゲート電極
を構成する導電層を形成した後に、導電層と半導体基板
との一部領域をエッチングして開口部を形成し、この開
口部の内部にキャパシタを形成するため、キャパシタ絶
縁膜を形成する前に、ゲート絶縁膜を形成し、キャパシ
タ絶縁膜を形成した後には熱工程を行わないようにする
ことができる。このため、キャパシタ絶縁膜を高誘電体
膜により構成した場合にも、キャパシタ絶縁膜を形成し
た後の熱工程により、キャパシタ絶縁膜の膜質が変化す
ることを防止することができる。また、キャパシタを形
成した後に、導電層をエッチングしてゲート電極を形成
し、さらに、このゲート電極を接続する配線層を形成す
るため、開口部の形成工程等において分離されたゲート
電極を配線層により接続することができる。
【００３６】また、本発明による半導体記憶装置の製造
方法では、半導体基板上にゲート絶縁膜を形成し、ゲー
ト絶縁膜および素子分離層上にゲート電極を構成する第
１の導電層を形成した後に、第１の導電層上に一部領域
が開口された絶縁膜を形成し、この絶縁膜をマスクとし
て導電層と半導体基板とをエッチングして半導体基板中
に開口部を形成し、開口部の内壁面にキャパシタ絶縁膜
を形成するため、前述の製造方法と同様に、キャパシタ
絶縁膜を形成した後に熱工程を行うことを防止すること
ができる。このため、キャパシタ絶縁膜として高誘電体
膜を使用した場合に、熱工程によりこのキャパシタ絶縁
膜の膜質が変化することを防止することができる。
【００３７】さらに、開口部の内部を蓄積電極層により
充填し、第１の導電層をエッチングしてゲート電極を形
成し、このゲート電極の両側の半導体基板中に第２の導
電型を有するソースまたはドレイン拡散層を形成した後
に、この拡散層と蓄積電極層とを接続する接続電極を形
成するため、拡散層と蓄積電極とを接続電極により接続
することができる。
【００３８】また、この接続電極とゲート電極とを覆う
ように層間絶縁膜を形成し、この層間絶縁膜の一部領域
を除去してゲート電極の表面を露出するように溝を形成
し、この溝の内部に配線層を構成する第２の導電層を充
填するため、前述の開口部の形成工程において分離され
たゲート電極を配線層を用いて接続することができる。
また、この配線層を層間絶縁膜に形成された溝の内部に
導電層を充填することにより形成するため、配線層の形
成により段差が増大することを防止することができる。
さらに、ゲート電極の表面を露出するように層間絶縁膜
に溝を形成し、露出された表面においてゲート電極と接
触するように配線層を形成するため、配線層とゲート電
極とを接続するための接続孔を形成する必要がない。こ
れにより、接続孔とゲート電極との間のパターニングの
合わせ余裕を確保する必要がないため、半導体記憶装置
を微細化することができる。また、接続孔を形成する必
要がないため、工程を簡略化することができる。
【００３９】さらに、ゲート電極を形成する工程におい
て、第１の導電層を島状に分離されたパターンを有する
マスク層を用いてエッチングする本発明による半導体記
憶装置の製造方法では、トランジスタ領域のみに第１に
導電層を残存させてゲート電極を形成し、これ以外の領
域の第１の導電層を除去するため、例えば接続電極のよ
うに、第１の導電層が除去された領域に形成される電極
の確保できる面積を増大させることができる。これによ
り、設計の自由度が増大し、半導体記憶装置の高密度化
を図ることができる。
【００４０】また、開口部の内部に蓄積電極層を充填し
た後に、開口部を形成するために第１の導電層が除去さ
れている領域に絶縁層を充填してこの絶縁層の表面と第
１の導電層上の絶縁膜の表面とが単一の平面を構成する
ように絶縁層を平坦化する本発明の半導体記憶装置の製
造方法では、第１の導電層をパターニングしてゲート電
極を加工する時に、表面が平坦化されているため、リソ
グラフィー工程およびエッチング工程が容易になる。
【００４１】さらに、帯状のパターンを有するマスク層
を用いて第１の導電層および絶縁層の一部をエッチング
してゲート電極を形成し、残存する絶縁層およびゲート
電極をマスクとして拡散層および蓄積電極上に選択的に
導電層を形成して拡散層と蓄積電極とを接続する本発明
の半導体記憶装置の製造方法では、ゲート電極を形成す
る時のパターニングにより残存した絶縁層およびゲート
電極に対して自己整合的に接続電極を形成するため、リ
ソグラフィー工程を省略することができ、工程を簡略化
することができる。
【００４２】また、本発明の半導体記憶装置の製造方法
では、開口部の内部を蓄積電極層により充填し、開口部
の上部領域において開口部の側壁面と蓄積電極層とを接
触させて側壁面に第２の導電型を有する拡散層を形成
し、ゲート電極を形成した後にソースまたはドレイン拡
散層を形成しこの拡散層と接続するため、ソースまたは
ドレイン拡散層と蓄積電極とを開口部の上部側壁面に形
成された拡散層により接続することができる。この時、
例えばエッチバック等の技術を用いて開口部の上部の導
電膜を除去し、さらに開口部の側壁に形成されている絶
縁膜を除去した後に、再び導電膜を充填することによ
り、開口部の上部側壁面と蓄積電極層とを接触させるこ
とができ、リソグラフィー工程を行う必要がない。この
ため、ソースまたはドレイン拡散層の表面と蓄積電極の
表面上に接続電極を形成する方法に比べて、工程を簡略
化することができる。
【００４３】また、ゲート電極を覆うように層間絶縁膜
を形成した後に、半導体基板の一部領域を露出する接続
孔を開口し、露出された半導体基板の一部領域とゲート
電極とを接続孔を介して配線層により接続する本発明に
よる半導体記憶装置の製造方法では、ゲート電極を接続
する配線層を用いて、ゲート電極と半導体基板の例えば
拡散層とを接続することができるため、設計の自由度が
増大し、半導体記憶装置をより高集積化することができ
る。
【００４４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００４５】図１は、本発明の第１の実施の形態による
半導体記憶装置の構造を示す上面図、図２は、その断面
図である。図２の（ａ）は、図１のＡ−Ａ´断面図、図
２の（ｂ）は、図１のＢ−Ｂ´断面図を示している。
【００４６】従来と同様に、本実施の形態による半導体
記憶装置は、トランジスタＴ１とキャパシタとにより構
成される。このトランジスタＴ１は、例えばｎ型半導体
基板２の表面領域に形成された例えばｐウェル１上にゲ
ート絶縁膜３を介して形成されたゲート電極６と、ゲー
ト電極６に隣接するようにｐウェル１内部に形成される
ソースおよびドレイン領域１９ａ、１９ｂとを具備す
る。また、キャパシタは、半導体基板中に形成された開
口部１３の内部に構成されている。開口部１３の上部内
壁面に素子分離用の厚い絶縁膜１４が形成されており、
この絶縁膜１４をマスクとしてさらに開口された開口部
の内壁にキャパシタ絶縁膜１６が形成されている。蓄積
電極は、このキャパシタ絶縁膜１６と絶縁膜１４とを介
して開口部１３の内部に埋め込まれており、プレート電
極は半導体基板２により構成されている。すなわち、キ
ャパシタは、半導体基板２と、開口部１３の内壁面に形
成されているキャパシタ絶縁膜１６と、開口部１３の内
部に埋め込まれている蓄積電極８とにより構成される。
開口部１３の内部に埋め込まれた蓄積電極８は、トラン
ジスタＴ１の一方のソースまたはドレイン領域１９ａと
接続電極１０を介して接続されている。また、図１には
図示していないが、ビット線２８はワード線５と直行す
るように形成されている。このビット線２８は、トラン
ジスタの他方のソースまたはドレイン領域１９ｂと接続
孔２９を介して接続されている。
【００４７】さらに、本実施の形態による半導体記憶装
置では、ゲート電極とワード線とが同一の層により構成
されていた従来の半導体記憶装置と異なり、ゲート電極
６は島状に分離して形成され、このゲート電極６とは異
なる層により構成されるワード線５により接続されてい
る。すなわち、図２の（ａ）に示すように、通過ワード
線５は、ゲート電極６と異なる層により構成されている
ことが本実施の形態の特徴である。
【００４８】このような構造にすることにより、ゲート
電極６を形成した後に、開口部１３を形成し、この後に
ゲート電極６を接続するようにワード線５を形成するこ
とができる。
【００４９】次に、図３乃至図１２を用いて、上記の本
発明の第１の実施の形態による半導体記憶装置を製造す
る方法について、説明する。図３乃至図１２において、
それぞれ図中の（ａ）は、図１のＡ−Ａ´断面図、図中
の（ｂ）は、図１のＢ−Ｂ´断面図を示している。
【００５０】まず、図３に示すように、例えばｎ型Ｓｉ
等の半導体基板２の表面領域に形成されたｐウェル１の
表面領域に素子分離領域４を形成する。この図では、半
導体基板に開口部を設けて、この開口部の中に絶縁膜を
埋め込むいわゆるトレンチ素子分離技術を用いている
が、例えば選択酸化法等の他の素子分離方法を用いるこ
とも可能である。次に、例えば酸化膜（ＳｉＯ2 ）等の
ゲート絶縁膜３を形成し、このゲート絶縁膜３上に、例
えば膜厚が１００〜１５０ｎｍ程度の多結晶シリコン膜
等導電膜６をゲート電極材料として形成する。さらに、
この導電膜６上に例えば厚さが１００〜１５０ｎｍ程度
の例えばＳｉＮ等の絶縁膜１２を形成する。
【００５１】次に、図４に示すように、例えば通常のリ
ソグラフィー法とエッチング技術を用いて、キャパシタ
が形成される領域の絶縁膜１２が除去されるように絶縁
膜１２をエッチングする。次に、このエッチングにより
除去されずに残存する絶縁膜１２をマスクに、導電膜６
とゲート絶縁膜３とをエッチングする。さらに、例えば
残存する絶縁膜１２をマスクに、半導体基板をエッチン
グして、ｐウェル１より深い第１の開口部１３を形成す
る。この開口部の深さは、例えば０．５〜１．０μｍ程
度とする。この後、第１の開口部１３の側壁に絶縁膜１
４を形成する。この絶縁膜１４は、例えばＣＶＤ（気相
化学成長）法により、例えば膜厚２５〜５０ｎｍの例え
ば酸化膜（ＳｉＯ2 ）等の絶縁膜を第１の開口部１３の
内部と絶縁膜１２上に堆積し、例えばＲＩＥ（反応性イ
オンエッチング）法等の異方性エッチングを行うことに
より、第１の開口部１３の底面の絶縁膜１４を除去する
ことにより、形成することができる。
【００５２】次に、図５に示すように、絶縁膜１２およ
び１４をマスクに、半導体基板２をさらにエッチングし
て第２の開口部１５を形成する。ここで、開口部１３と
開口部１５を合わせた合計の深さは、例えば３〜５μｍ
程度とする。この後、例えば固相拡散法またはイオン注
入技術等を用いて、第２の開口部１５の内壁面にｎ型の
不純物を拡散して、ｎ型半導体基板よりも高濃度の拡散
層領域を形成することも可能である。次に、少なくとも
第２の開口部１５の内壁面に、例えばＴａ2 Ｏ2 等のキ
ャパシタ絶縁膜１６を実効膜厚が例えば０．８〜２．５
μｍとなるように形成する。さらに、蓄積電極となる例
えばＴｉＮ等の導電膜８により、第１の開口部１３およ
び第２の開口部１５を、図５に示すように、完全に埋め
込む。このために、例えば、第１および第２の開口部１
５の内壁面および絶縁膜１２上に、キャパシタ絶縁膜１
６を形成し、さらに、第１の開口部１３および第２の開
口部１５が完全に埋め込まれるような膜厚の導電膜８を
形成する。この時に、絶縁膜１２の上にも導電膜８が形
成されるため、この絶縁膜１２上の導電膜８およびキャ
パシタ絶縁膜１６を、例えばエッチバック法またはＣＭ
Ｐ（化学機械的研磨）法等を用いて、除去することによ
り、図５に示すようなキャパシタ構造が完成する。
【００５３】この後、図６に示すように、開口部の内部
に埋め込まれている導電膜８の表面の高さと半導体基板
の表面がほぼ一致するまで、導電膜８およびキャパシタ
絶縁膜１６の一部を例えばエッチンバック法を用いて除
去する。さらに、このエッチバックにより導電膜８が除
去された開口部１３の上部の空間部分に、たとえば酸化
膜（ＳｉＯ2 ）等の絶縁膜１８を埋め込み、埋め込まれ
た絶縁膜１８の表面と絶縁膜１２および１４の表面と
が、同一の平面を構成するようにする。これには、例え
ばＣＶＤ法を用いて、絶縁膜１８を開口部１３の上部の
空間部分および絶縁膜１２上に堆積した後に、例えばＣ
ＭＰ法等を用いて、絶縁膜１２上の絶縁膜１８を除去す
ることにより、このように構成することができる。
【００５４】次に、例えば図１に６で示すような、島状
に分離されたパターンを有するレジスト膜を形成し、こ
のレジスト膜をマスクに例えばＲＩＥ等のエッチング技
術を用いて、絶縁膜１２と導電膜６と絶縁膜１４と絶縁
膜１８とを除去して、図７に示すようにゲート電極６を
形成する。ここで、導電膜６と絶縁膜１２、１４、１８
とのエッチング速度が等しくなるようにエッチング条件
を設定することにより、導電膜６と絶縁膜１２、１４、
１６とを同時にエッチングすることが可能である。
【００５５】または、レジスト膜をマスクに、まず絶縁
膜１２と導電膜６とをエッチングした後に、このレジス
ト膜を除去し、絶縁膜１４および１８を除去することも
可能である。この場合、絶縁膜１４および１８のエッチ
ング速度に対して、絶縁膜１２および導電膜６のエッチ
ング速度が十分に遅くなるようにエッチング条件を設定
する必要がある。
【００５６】また、先に絶縁膜１２と導電膜６とをエッ
チングし、レジスト膜を除去した後に、絶縁膜１４およ
び１８を除去する方法では、第１の開口部１３を形成す
る時に、この領域の導電膜６はすでに除去されているた
め、島状のパターンを有するレジスト膜を第１の開口部
１３上に重なるように形成した場合にも、第１の開口部
１３上に導電膜６が残存することはない。
【００５７】さらに、例えば図１に５で示すような帯状
のパターンを有するレジスト膜を形成し、このレジスト
膜をマスクに絶縁膜１２と導電膜６とをエッチングし、
このレジスト膜を除去した後に、絶縁膜１４および１８
を除去することも可能である。
【００５８】このようにゲート電極を加工する時、通常
のリソグラフィー法では、表面に大きい段差が存在する
と、解像度が劣化するという問題がある。しかし、本実
施の形態では、開口部１３の上部の空間部分に絶縁膜１
８を埋め込み、埋め込まれた絶縁膜１８の表面と絶縁膜
１２および１４の表面とにより同一の平面を構成するこ
とにより、通常のリソグラフィー法を用いて微細なパタ
ーンを形成することが可能となる。
【００５９】このようにしてゲート電極６を加工した後
に、例えばイオン注入法によりｎ型の不純物をｐウェル
１の表面に注入して、ｎ型ソースおよびドレイン拡散層
１９ａおよび１９ｂを形成する。
【００６０】次に、図８に示すように、ゲート電極６お
よびゲート上の絶縁膜１２の側壁に側壁絶縁膜２０を形
成する。この側壁絶縁膜２０は、例えばシリコン窒化膜
等の絶縁膜を、例えばＣＶＤ法を用いてゲート電極６お
よび絶縁膜１２の側壁と絶縁膜１２上と半導体基板上に
形成し、例えばＲＩＥ等の異方性エッチング技術を用い
てエッチングすることにより、形成することができる。
この後、島状に形成されているゲート電極６および絶縁
膜１２の間の空間が完全に充填されるように層間絶縁膜
２１を形成し、例えばＣＭＰ法等を用いて、ゲート電極
６上の絶縁膜１２が露出するまで、この層間絶縁膜２１
を除去することにより、ゲート電極６の間の空間に層間
絶縁膜２１が埋め込まれた状態とする。さらに、通常の
リソグラフィー法とエッチング技術を用いて、ｎ型拡散
層１９ａの一部領域と開口部１３の内部に埋め込まれて
いる蓄積電極８の一部領域が露出するように、層間絶縁
膜２１を除去して開口部を形成する。この時、絶縁膜１
２および２０のエッチング速度が、層間絶縁膜２１のエ
ッチング速度に対して十分遅くなるようにエッチング条
件を設定することにより、この開口部をゲート電極６に
対して自己整合的に形成することができる。この後に、
この開口部の内部が完全に充填されるように、開口部の
内部および絶縁膜１２および２１の上に、例えばＣＶＤ
法により、例えばＷ等の導電膜１０を形成する。さら
に、例えばエッチバック法またはＣＭＰ法等を用いて、
絶縁膜１２および２１が露出されるまで絶縁膜１２およ
び２１上の導電膜１０を除去して、拡散層１９ａと蓄積
電極８とを接続する接続電極１０を形成する。
【００６１】この後、図９に示すように、接続電極１０
の表面の高さがゲート電極６の表面の高さに比べて低く
なるように、例えばエッチバック法を用いて、接続電極
１０の表面を後退させる。この時、接続電極１０の厚さ
は、例えば２５〜５０μｍ程度とする。さらに、接続電
極１０のエッチバックにより形成された開口部の上部の
空間領域が完全に充填されるように、例えばＣＶＤ法を
用いて例えばシリコン窒化膜等の絶縁膜２２を形成した
後、例えばエッチバック法により、この絶縁膜２２の表
面を後退させる。
【００６２】次に、接続電極１０上の空間部分が完全に
充填されるように層間絶縁膜２３を形成する。この後、
図１０に示すように、例えばＣＭＰ法等を用いて、例え
ば絶縁膜１２が露出するまで層間絶縁膜２１および２３
を除去することにより、層間絶縁膜２１および２３の表
面を平坦化する。
【００６３】さらに、通常のリソグラフィー法とエッチ
ング技術とを用いて、例えば図１１に示すように、ゲー
ト電極６の表面を露出するように、層間絶縁膜２１およ
び２３の一部を除去して、例えば深さ５０〜１００ｎｍ
程度の溝２４を形成する。この時、溝２４は、図１にワ
ード線５として示すような、帯状のパターンにより構成
される。
【００６４】次に、図１２に示すように、溝２４の側壁
に、例えばＳｉＮ等の絶縁膜により、例えば厚さが２５
〜１００ｎｍの側壁絶縁膜２５を形成する。さらに、側
壁に絶縁膜２５が形成されている溝２４の内部が完全に
充填されるように、例えばＷ等の導電膜５を溝２４の内
部に埋め込み、この導電膜５とゲート電極６とを接続す
る。この時、導電膜５の表面と側壁絶縁膜２５の表面と
が層間絶縁膜２３の表面に比べて低くなるように、導電
膜５および側壁絶縁膜２５の表面を、例えばエッチバッ
ク法により、後退させる。さらに、この後退により形成
された溝２４の上部の空間部分に絶縁膜２７を埋め込
み、ワード線５が完成する。ここで、ここには図示して
いないが、例えばワード線５を直接拡散層等に接続する
可能性もある。このため、例えばワード線５を構成する
Ｗ等の金属が、拡散層に拡散することを防止するため
に、例えばワード線５を形成する前に、例えばＴｉＮ等
によりバリアメタルを形成することも可能である。
【００６５】この後、層間絶縁膜２３および絶縁膜２７
上に、図２に示されている層間絶縁膜２３´を形成す
る。さらに、通常のリソグラフィー法とエッチング技術
を用いて、拡散層１９ｂが露出されるまで、層間絶縁膜
２３´および２３をエッチングし、接続孔２９を形成す
る。この時、層間絶縁膜２３´および２３のエッチング
速度が、絶縁膜２７、２５、２０のエッチング速度に比
べて十分に速くなるように、エッチング条件を設定する
ことにより、接続孔２９をゲート電極６に対して自己整
合的に形成することができる。次に、ワード線５の形成
工程と同様にして、層間絶縁膜２３´に例えば深さが５
０〜１００ｎｍ程度の帯状の溝を例えばワード線５に直
行するような方向に形成し、この溝の内部に例えばＷ等
の導電膜を埋め込むことにより、ビット線２８を形成す
る。ここで、ビット線２８を形成する前に、例えばＴｉ
Ｎ等によりバリアメタルを形成することも可能である。
このようにして、図２に示すような半導体記憶装置が完
成する。
【００６６】このように、本実施の形態では、ゲート電
極６とワード線５とを別の導電層により構成し、ゲート
電極６を形成した後に、開口部１５および開口部１５の
内部に構成されるキャパシタを形成し、さらにこの後に
ワード線を形成することが特徴である。
【００６７】このようにすることにより、キャパシタ絶
縁膜１６を形成する前に、ゲート絶縁膜３を形成するこ
とができるため、キャパシタ絶縁膜１６として高誘電体
膜を用いた場合にも、ゲート絶縁膜３を形成する時の熱
工程により、キャパシタ絶縁膜１６の特性が劣化するこ
とを防止することができる。
【００６８】また、ゲート電極６とワード線５とを別の
導電層により構成し、開口部１３、１５を形成した後
に、ワード線５を形成するため、ワード線５が開口部１
３の上方を通過するような構成とすることができる。
【００６９】また、トランジスタのソースまたはドレイ
ン拡散層１９ａと蓄積電極８とを接続する接続電極１０
を形成した後に、ワード線５を形成するため、この接続
電極１０の上方を通過するようにワード線５を構成する
ことができる。従来は、ゲート電極とワード線とが同一
の導電層により構成されており、拡散層１９ａをゲート
電極に対して自己整合的に形成するために、ゲート電極
およびワード線を形成した後に、拡散層１９ａを形成し
ていた。このため、この拡散層１９ａに接続される接続
電極１０は、図３４に示すように、ゲート電極と通過ワ
ード線との間の非常に狭い領域に形成される必要があ
る。特に、半導体記憶装置の高集積化によりワード線５
の間隔が短縮され、接続電極１０と蓄積電極８との間の
接触面積が低減し接続抵抗が増大するという問題があっ
た。
【００７０】これに対して、本実施の形態では、ゲート
電極６とワード線５とは異なる導電層により構成される
ため、ゲート電極６を形成した後に、このゲート電極６
に自己整合的に拡散層１９ａを形成し、この拡散層１９
ａに接続するように接続電極１０を形成した後に、ワー
ド線５を形成することができる。このため、図２に示す
ように、接続電極１０の上方にワード線５を構成するこ
とが可能となり、接続電極１０と蓄積電極８との間の接
触面積を確保することができる。このように、本実施の
形態では、拡散層１９ａと蓄積電極８との間の接続抵抗
を低減することができる。
【００７１】また、本実施の形態による製造方法では、
層間絶縁膜２３にゲート電極６の表面を露出するように
溝２４を形成し、この溝２４の中に導電膜を埋め込むこ
とにより、ゲート電極６に接続するようにワード線５を
形成するため、ワード線５を形成した後の層間絶縁膜２
３および絶縁膜２７の表面は、全く平坦化されている。
また、ゲート電極６とワード線５とを接続孔を介して接
続するのではなく、直接接触させて接続する。このた
め、ゲート電極６とワード線５とを異なる導電層により
構成したことに起因して、段差が増大することを防止す
ることができる。
【００７２】次に、本発明による半導体記憶装置の製造
方法の第２の実施の形態として、接続電極１０をゲート
電極６に対して自己整合的に形成する方法について、図
１３乃至図１６を用いて説明する。
【００７３】図１３は、本実施の形態の半導体記憶装置
の上面図、図１４乃至図１６は、本実施の形態による半
導体記憶装置の製造方法を示す断面図である。図中、そ
れぞれ（ａ）は図１３のＡ−Ａ´断面図、（ｂ）は図１
３のＢ−Ｂ´断面図である。
【００７４】図６に示すような構造を得るまでは、前述
の第１の実施の形態と同様にして製造する。この後、ゲ
ート電極６を形成する時に、半導体基板上の絶縁膜１４
および１８をすべて除去した前述の第１の実施の形態と
異なり、本実施の形態では、図１４に示すように、島状
に分離されたゲート電極６の間の空間を帯状に充填する
絶縁膜１４および１８を残存させる。このため、図１３
に６で示すような帯状のパターンを有するレジスト膜を
形成し、このレジスト膜をマスクとして、絶縁膜１２と
導電膜６と絶縁膜１４と絶縁膜１８とキャパシタ絶縁膜
１６とをエッチングする。この時、前述の第１の実施の
形態と同様に、これらすべての被エッチング膜が同様の
エッチング速度を有するようにエッチング条件を設定し
て、すべての被エッチング膜を同時にエッチングするこ
とも、それぞれの被エッチング膜を別個にエッチングす
ることも可能である。
【００７５】次に、図１５に示すように、加工されたゲ
ート電極６および絶縁膜１２と、絶縁膜１８の側壁に、
前述の第１の実施の形態と同様にして、側壁絶縁膜２０
を形成し、拡散層１９ａ、１９ｂと蓄積電極８の表面と
を露出する。この後、例えば選択ＣＶＤ法等の成膜技術
を用いて、露出された拡散層１９ａ、１９ｂ上と蓄積電
極８の表面上に、例えばＷ等の導電膜を選択的に成長さ
せて、接続電極１０を形成する。
【００７６】この後は、前述の第１の実施の形態と同様
にして、図１６に示すように、ゲート電極６および絶縁
膜１２と絶縁膜１８との間の空間に充填されるように、
層間絶縁膜２３を形成し、この層間絶縁膜２３中に溝２
４を形成して、この溝に導電膜を埋め込むことにより、
ゲート電極５を形成する。
【００７７】さらに、前述の第１の実施の形態と同様に
して、ビット線を形成し、半導体記憶装置が完成する。
【００７８】このように、本実施の形態では、ゲート電
極６を加工する時のレジスト膜のパターンを島状ではな
く帯状に形成し、このレジスト膜により加工されたゲー
ト電極６および絶縁膜１８をマスクとして、露出された
拡散層１９ａ、１９ｂおよび蓄積電極８上に選択的に接
続電極１０を形成することが特徴である。このようにす
ることにより、前述の第１の実施の形態のように、接続
電極１０を形成するために、リソグラフィー法等を用い
て、層間絶縁膜２１を加工する必要がなくなり、製造工
程を簡略化することができる。
【００７９】また、島状に分離されたゲート電極６の間
の空間を帯状に充填するように残存された絶縁膜１４お
よび１８により、蓄積電極８と蓄積電極８のワード線方
向に隣合うメモリーセルのゲート電極６とが短絡するこ
とを防止することができる。
【００８０】次に、本発明の第３の実施の形態につい
て、図１７乃至図２４を用いて説明する。図１７の
（ａ）は、本実施の形態による半導体記憶装置の上面
図、図１７の（ｂ）は、本実施の形態による半導体記憶
装置の製造途中における上面図、図１８乃至図２４は、
図１７の（ａ）におけるＡ−Ａ´断面図である。
【００８１】前述の第１または第２の実施の形態では、
トランジスタのソースまたはドレイン拡散層１９ａと蓄
積電極８とを接続電極１０を用いて接続したが、本実施
の形態では、この接続電極１０の替わりに、開口部１３
の上部の側壁面に形成された拡散層１９ｃにより、拡散
層１９ａと蓄積電極８とを接続することが特徴である。
【００８２】図１７の（ａ）および図１８に示すよう
に、本実施の形態による半導体記憶装置では、前述の第
１および第２の実施の形態と同様に、ゲート電極６とワ
ード線５とが異なる導電層により構成され、各メモリー
セルのゲート電極６は、ワード線５により接続されてい
る。また、開口部１３が形成されている領域ではゲート
電極６を構成する導電層が除去されており、ゲート電極
６とは異なるワード線５が開口部１３の上部を通過して
いる。
【００８３】ここで、本実施の形態では、図１８の断面
図に示すように、前述の第１および第２の実施の形態と
異なり、蓄積電極８は、開口部１３の途中まで埋め込ま
れた例えばＴｉＮ等の金属膜により構成され、この蓄積
電極８上に例えば多結晶シリコン膜等の導電膜８´、８
´´が絶縁膜１４を介して開口部１３の内部に埋め込ま
れている。また、開口部１３の上部において側壁絶縁膜
１４の一部が除去されており、露出された開口部１３の
側壁面において導電膜８´´と拡散層１９ｃとが接触し
ている。このように、トランジスタのソースまたはドレ
イン拡散層１９ａと蓄積電極８とが、開口部１３の側壁
面に形成されている拡散層１９ｃと開口部１３の上部領
域に埋め込まれている導電膜８´´を介して接続されて
いる。また、この拡散層１９ｃは、例えば導電膜８´ま
たは８´´に添加されているｎ型の不純物を開口部１３
の側壁面からｐウェル１内に拡散させることにより形成
することができる。
【００８４】以下、このような構造の半導体記憶装置を
製造する方法について、図１７乃至図２４を用いて説明
する。
【００８５】まず、前述の第１乃至第２の実施の形態と
同様に、半導体基板に形成されている例えばｐウェル１
上にゲート絶縁膜３とゲート電極となる導電層６と絶縁
膜１２とを形成する。この後、例えば通常のリソグラフ
ィー法とエッチング技術を用いて開口部１３を形成す
る。ここで、第１の開口部１３と第２の溝１５との２回
に分けて溝を形成した前述の第１の実施の形態と異な
り、本実施の形態では、例えば１回のエッチングによ
り、例えば３〜５μｍ程度の所望の深さの開口部１３を
形成する。
【００８６】次に、図１９に示すように、開口部１３の
内壁面に例えばＴａ2 Ｏ5 等のキャパシタ絶縁膜１６を
形成し、蓄積電極となる例えばＴｉＮ等の導電膜８を、
開口部１３の内部が完全に充填されるように、開口部１
３の内部および絶縁膜１２の上部に形成する。さらに、
例えばエッチバック法等を用いて、開口部１３の上部領
域の導電膜８を除去し、さらにこの領域のキャパシタ絶
縁膜１６を除去する。
【００８７】この後、図２０に示すように、開口部１３
の上部の側壁面と開口部１３の内部の蓄積電極の表面上
と絶縁膜１２上に、例えば酸化膜（ＳｉＯ2 ）等の絶縁
膜１４を、例えばＣＶＤ法を用いて形成する。次に、例
えばＲＩＥ等の異方性エッチング技術を用いて、蓄積電
極の表面上の絶縁膜１４を除去し、開口部１３の上部の
側壁面に絶縁膜１４を残存させる。次に、蓄積電極８と
トランジスタのソースまたはドレイン領域とを接続する
電極を形成するために、例えば第１の多結晶シリコン膜
として導電膜８´を開口部１３の内部が完全に充填され
るように形成する。ここで、この第１の多結晶シリコン
膜８´に、例えばイオン注入法等の技術を用いて、例え
ばヒ素等のｎ型の不純物を添加する次に、図２１に示す
ように、例えばエッチバック技術を用いて、導電膜８´
の一部を除去して、開口部１３の上部領域の側壁絶縁膜
１４の一部を露出する。さらに、この側壁絶縁膜１４の
露出された部分を除去して、開口部１３の側壁面を露出
する。
【００８８】この後、図２２に示すように、側壁面が露
出されている開口部１３の上部領域が完全に充填される
ように、例えば第２の多結晶シリコン膜として導電膜８
´´を形成する。
【００８９】さらに、図２３に示すように、例えばエッ
チバック法等を用いてこの第２の多結晶シリコン膜８´
´を半導体基板の表面とほぼ等しい高さまで除去し、開
口部１３の上部に第２の多結晶シリコン膜８´´を埋め
込む。この時、第１の多結晶シリコン膜８´に添加され
ている例えばヒ素等の不純物が、第２の多結晶シリコン
膜８´´中を拡散し、開口部１３の側面に拡散層１９ｃ
を形成する。ここで、第２の多結晶シリコン膜８´´に
例えばヒ素等のｎ型の不純物を添加し、この第２の多結
晶シリコン膜８´´から不純物を開口部１３の側壁面に
拡散させて拡散層１９ｃを形成することも可能である
が、この場合には、拡散層１９ｃの濃度が高くなり、リ
ーク電流が増大する可能性がある。このため、本実施の
形態のように、第２の多結晶シリコン膜８´´には不純
物を添加せず、第１の多結晶シリコン膜８´に添加され
ている不純物を第２の多結晶シリコン膜８´´中を拡散
させて拡散層１９ｃを形成することにより、拡散層１９
ｃの濃度を低減し、拡散層１９ｃからＰウェル１中への
リーク電流を抑制することができる。
【００９０】この後、絶縁膜１２と導電膜６とを、例え
ばリソグラフィー法と例えばＲＩＥ等の異方性エッチン
グ技術を用いてエッチングし、トランジスタのゲート電
極６を形成する。ここで、ゲート電極６は、前述の第１
または第２の実施の形態と同様に、例えば図１７の
（ｂ）に示すような、島状に分離されたパターンを用い
て、加工する。さらに、図２４に示すように、例えばイ
オン注入法により、例えばｎ型の拡散層１９ａおよび１
９ｂを形成し、この拡散層１９ａと開口部１３の側壁面
に形成されている拡散層１９ｃとを接続する。次に、前
述の第１または第２の実施の形態と同様にして、ゲート
電極６および絶縁膜１２の側壁に側壁絶縁膜２０を形成
する。さらに、ゲート電極６の間の空間領域が完全に充
填されるように、層間絶縁膜２１を形成し、例えばＣＭ
Ｐ法等の平坦化技術を用いて、ゲート絶縁膜の表面が露
出するまで、層間絶縁膜２１を除去する。
【００９１】ここで、前述の第１および第２の実施の形
態では、拡散層１９ａと蓄積電極８とを接続するため
に、接続電極１０を形成したが、本実施の形態では、拡
散層１９ａと蓄積電極８とはすでに拡散層１９ｃを介し
て接続されているため、接続電極１０を形成する必要は
ない。すなわち、この後は、前述の第１または第２の実
施の形態と同様にして、ワード線５を例えば埋め込み技
術を用いて形成し、さらに、ビット線も同様に例えば埋
め込み技術を用いて形成して、図１８に示すような半導
体記憶装置が完成する。
【００９２】このように、本実施の形態では、蓄積電極
８とトランジスタのソースまたはドレイン拡散層１９ｃ
とを、開口部１３の側壁面に形成された拡散層１９ｃに
より、接続することが特徴である。また、この拡散層１
９ｃは、例えば開口部１３の上部領域の絶縁膜１４を除
去することにより露出された側壁面に接触するように、
例えば第２の多結晶シリコン膜８´´を形成し、この第
２の多結晶シリコン膜８´´から不純物を拡散させるこ
とにより、形成することが特徴である。
【００９３】このようにすることにより、半導体基板上
に接続電極１０を形成していた前述の第１または第２の
実施の形態に比べて、ワード線５と蓄積電極８との短絡
を防止することができる。すなわち、前述の第１または
第２の実施の形態では、半導体基板上に接続電極１０が
形成されるため、接続電極１０とワード線との間の層間
絶縁膜２１が薄く、これらが短絡したり、ワード線５の
電位が蓄積電極８に影響を与えることを防止するため
に、例えば層間絶縁膜２１の膜質を向上させる等の工夫
が必要である。これに対して、本実施の形態では、蓄積
電極８は半導体基板中の開口部１３の側壁面に形成され
た拡散層１９ｃを介してトランジスタのソースまたはド
レイン拡散層１９ａと接続されるため、蓄積電極８とワ
ード線５との間の距離を確保することができ、これらの
短絡を防止することができる。
【００９４】また、前述の第１または第２の実施の形態
では、ゲート電極６の表面に直接接触するようにワード
線５を形成するため、このワード線５と接続電極１０と
の短絡を防止するために、接続電極１０の表面の高さ
は、ゲート電極の表面の高さに比べて低く形成される必
要があった。ここで、接続電極１０を例えばエッチバッ
ク等の埋め込み技術により形成する場合、表面の高さを
厳密に制御する必要がある。これに対して、本実施の形
態では、拡散層１９ａを形成するために、開口部１３の
側壁絶縁膜１４を除去する必要があり、このために、開
口部１３の上部の第１の多結晶シリコン膜８´をエッチ
バックを用いて除去するが、このエッチバック工程は接
続電極１０のエッチバックに比べて、厳密に制御する必
要がない。このように、本実施の形態によれば、厳密な
制御性を必要とせず、ワード線５と蓄積電極８との短絡
を容易に防止することができる。
【００９５】さらに、前述の第１または第２の実施の形
態では、接続電極１０を形成する時に、拡散層１９ａと
蓄積電極８とを露出するために、例えば図１に１０で示
すようなパターニングを行う必要がある。これに対し
て、本実施の形態では、拡散層１９ａと蓄積電極８とを
接続する拡散層１９ｃを形成する時に、第１の多結晶シ
リコン膜８´をエッチバックを用いて除去することによ
り、開口部１３の側壁面を露出するため、パターニング
を行う必要はない。このため、製造工程を大幅に短縮す
ることができる。
【００９６】また、本実施の形態では、例えば金属膜に
より構成される蓄積電極８が開口部１３の途中まで埋め
込まれており、開口部１３の上部には例えば多結晶シリ
コン膜等の導電膜８´、８´´が形成されている。前述
のように高誘電体膜により構成されるキャパシタ絶縁膜
を薄膜化するためには、蓄積電極８は多結晶シリコン膜
ではなく、例えばＴｉＮ等の金属膜により形成されるこ
とが望ましい。ここで、例えばこのような金属膜と拡散
層１９ｃとが直接接触するように蓄積電極８を形成した
場合に、金属膜中の金属が半導体基板中へ拡散すること
により、拡散層１９ｃからのリーク電流が増大する可能
性がある。このため、例えばバリアメタル等を形成する
必要が生じる等、製造工程が複雑になる。このため、本
実施の形態のように、蓄積電極８上に多結晶シリコン膜
を埋め込み、拡散層１９ｃと金属膜８との間の距離を確
保することにより、拡散層１９ｃからのリーク電流を低
減することができる。
【００９７】また、蓄積電極に接続されている例えばｎ
型の拡散層１９ａとｎウェルと蓄積電極とは、蓄積電極
をゲート電極とする寄生トランジスタを構成している。
このため、蓄積電極の電位によりｐウェル１中の開口部
１３の側面において蓄積電極に対向する半導体基板が反
転層を形成して、このトランジスタがオン状態となり、
蓄積電極から電流がリークする可能性がある。このよう
な問題を防止するために、開口部１３の上部の側壁に厚
い絶縁膜１４が形成されている。
【００９８】次に、本発明の第４の実施の形態として、
キャパシタ構造の異なる半導体記憶装置について図２５
および図２６を用いて説明する。図２５は、本実施の形
態の半導体記憶装置の構造を示す断面図、図２６は、図
２５の領域Ａの拡大図である。また、上面図は図１７に
示すものと同様であり、図２５は、図１７のＡ−Ａ´断
面に対応する図である。
【００９９】プレート電極が例えばｎ型の半導体基板２
により構成されていた前述の第１乃至第３の実施の形態
と異なり、本実施の形態では、プレート電極が、開口部
１３の内部に例えば酸化膜（ＳｉＯ2 ）等の絶縁膜３０
を介して形成された例えばルテニウム（Ｒｕ）等の金属
膜３１により構成されている。また、この金属膜３１に
内側には、前述の第１乃至第３の実施の形態と同様に、
キャパシタ絶縁膜１６を介して蓄積電極８が形成されて
おり、この金属膜３１と蓄積電極８とはキャパシタを構
成している。
【０１００】また、この金属膜３１に電位を印加するた
めに、金属膜３１は、開口部１３の底面領域に形成され
た例えばｎ型の拡散層３２に、開口部１３の底面におい
て例えばＴｉ等のバリアメタル３１´を介して接続さ
れ、さらに、各メモリーセルの拡散層３２は互いに重な
るように形成され、電気的に接続されている。また、こ
の図には示していないが、互いに電気的に接続された拡
散層３２は、例えばメモリーセルが集積されているセル
領域の端において半導体基板の表面に形成された電極と
接続され、この電極を介してプレート電位を印加するこ
とができる。
【０１０１】さらに、前述の第１乃至第３の実施の形態
では、プレート電極の電位とトランジスタの基板バイア
スとを分離するために、プレート電極は例えばｎ型半導
体基板またはｎウェル２により構成され、トランジスタ
はｐウェル１内に形成されていたが、本実施の形態で
は、例えばｐウェル１中にトランジスタおよび開口部１
３、１５を形成し、溝の底面領域のみにｎ型拡散層３２
を構成することにより、プレート電位とトランジスタの
基板バイアスとを分離することができる。なお、プレー
ト電極を構成する金属膜３１と溝の底面において接続さ
れるように構成されていれば、ｎ型拡散層３２をｎウェ
ルで代用することも可能である。
【０１０２】このように、本実施の形態では、プレート
電極が金属膜３１、３１´により構成されていることが
特徴である。前述の第１乃至第３の実施の形態では、プ
レート電極が半導体基板により構成されているため、キ
ャパシタ絶縁膜１６を例えばＴａ2 Ｏ5 等の高誘電体膜
により構成した場合に、このキャパシタ絶縁膜１６中の
酸素が半導体基板と反応してキャパシタ絶縁膜１６と半
導体基板との間に酸化膜が形成される。これにより、キ
ャパシタ絶縁膜１６の膜厚が厚くなり、キャパシタ容量
が低減する。このため、高誘電体膜をキャパシタ絶縁膜
１６として使用する効果が十分に得ることができないと
いう可能性がある。これに対して、本実施の形態では、
プレート電極を、その酸化物が金属導電性を示す金属
膜、例えばＲｕ膜、により構成するため、キャパシタ絶
縁膜１６とプレート電極との間に絶縁酸化膜が形成され
ることを防止し、十分なキャパシタ容量を得ることが可
能となる。
【０１０３】また、前述の第１乃至第３の実施の形態に
おいて、開口部１３の側壁面上に例えば選択的にＷ等の
金属膜を形成して、キャパシタ容量を確保することも可
能である。しかし、この場合には、金属膜が半導体基板
に接触するため、金属が半導体基板中に拡散して、例え
ばリーク電流が増大する等の可能性がある。このため、
例えばバリアメタル等を形成して、このような可能性を
抑制する必要がある。
【０１０４】これに対して、本実施の形態では、プレー
ト電極を構成する金属膜３１、３１´が、絶縁膜３０を
介して開口部１３の内部に形成されており、開口部１３
の底部においてのみ半導体基板と接触している。このた
め、上述のようなリーク電流が発生する可能性を低減す
ることができる。
【０１０５】さらに、前述の第１乃至第３の実施の形態
では、拡散層１９ｃとプレート電極を構成するｎウェル
２との間において、蓄積電極８をゲート電極とする寄生
トランジスタにより拡散層１９ｃからｎウェル２へ電流
がリークする可能性があり、これを防止するために、厚
い側壁酸化膜１４を形成する必要がある。これに対し
て、本実施の形態では、プレート電極３１、３１´は開
口部１３の内部に絶縁膜３０を介して形成されており、
プレート電極と同電位になるように構成されている拡散
層３２と、拡散層１９ｃとの間の距離が大きいため、拡
散層１９ｃからプレート電極へ電流がリークする可能性
をほとんど無視することが可能となる。
【０１０６】なお、前述の第１乃至第４の実施の形態で
は、第１の開口部１３を形成する時に、半導体基板上に
ゲート絶縁膜３とゲート電極となる導電膜６とゲート電
極上の例えばシリコン窒化膜等の絶縁膜１２とを形成
し、この絶縁膜１２をマスクとして、第１の開口部１３
を形成したが、例えば絶縁膜１２上にさらに例えばシリ
コン酸化膜等の絶縁膜を形成し、このシリコン酸化膜を
マスクとして、第１の開口部１３を形成することも可能
である。このように、半導体基板中に溝を形成する工程
において、ゲート電極となる導電膜６上に形成される例
えば絶縁膜１２等のマスク層は、溝の開口面積、深さ、
形状等により、最適な材質と膜厚を設定することができ
る。
【０１０７】また、前述の第１乃至第４の実施の形態で
は、１つのセルにつき２本のワード線が通過するメモリ
ーセル構造について示した。この場合には、最小加工寸
法をＦとした場合に、１つのメモリーセルの面積が約８
×Ｆ2 となるが、例えば図２７または図２８に示すよう
に、メモリーセルの面積が約６×Ｆ2 となるような配置
のメモリーセルに本発明を適用することも可能である。
この場合には、１つのセルにつき１．５本のワード線が
通過する。図２７および図２８は、６×Ｆ2 のメモリー
セル面積を有する本発明による半導体記憶装置の上面図
であり、図１に示すような、前述の第１の実施の形態に
対応する構造となっている。すなわち、ゲート電極６と
ワード線５とが異なる導電層により構成され、開口部１
３の内部に蓄積電極８が形成され、この蓄積電極８とト
ランジスタのソースまたはドレイン拡散層１９ａとは接
続電極１０により接続されている。トランジスタと接続
電極１０とキャパシタとがビット線方向に直線的に配置
されていた前述の実施の形態に対して、本実施の形態で
は、接続電極１０がビット線に対して直角に配置されて
いる。
【０１０８】また、図２８は、図２７に対して、開口部
１３の開口径を縮小した構造となっている。キャパシタ
絶縁膜を高誘電体膜により構成することにより、十分な
キャパシタ容量を確保することができる場合には、開口
部１３の開口径を縮小することが可能である。これによ
り、ゲート電極６を形成した後に、キャパシタを形成し
た場合にも、ゲート電極６を島状に孤立させずに連続し
て形成することができる。このため、このような配置で
は、ゲート電極６とは異なる導電層により構成されるワ
ード線５は必ずしも必要ない。
【０１０９】さらに、前述の第１乃至第４の実施の形態
によるメモリーセルでは、ゲート電極６とワード線５と
が２つの異なる導電膜により構成されているが、例えば
これらのメモリーセルを駆動する周辺回路において、ワ
ード線５を構成する導電層を用いて配線層とすることが
可能である。次に、本発明の第５の実施の形態として、
フリップフロップ回路において、導電層５を配線層とし
て用いた場合について、図２９乃至図３２を用いて説明
する。図２９は、本発明の第５の実施の形態による回路
の上面図、図３０は図２９のＡ−Ａ´断面図である。
【０１１０】本実施の形態では、例えば図２９において
二点鎖線により囲まれた領域に、トランジスタＴ２が形
成されている。これらの図に示すように、ゲート電極６
と拡散層１９とを接続するための配線層を、導電層５に
より構成することが特徴である。ここで、導電層５の例
えば一方の端は、ゲート電極６の表面上に直接接触する
ように形成され、例えば他方の端は、接続孔２９´を介
して拡散層１９に接続されている。
【０１１１】次に、図３１および図３２に示す断面図を
用いて、このような構造を製造する方法について説明す
る。前述の第１乃至第４の実施の形態と同様にして、半
導体基板１上にゲート電極６を形成し、半導体基板１の
表面領域に拡散層１９を形成する。この後、ゲート電極
６の間の空間領域に層間絶縁膜２１を埋め込み、さら
に、層間絶縁膜２３を形成する。
【０１１２】ここで、前述の第１乃至第４の実施の形態
とは異なり、図３１に示すように、ワード線５を形成す
るための溝２４を形成する前に、拡散層１９を露出する
ように層間絶縁膜２３および２１の一部を開口し、接続
孔２９´を形成する。
【０１１３】次に、前述の第１乃至第４の実施の形態と
同様にして、図３２に示すように、例えば層間絶縁膜２
３をゲート電極６の表面が露出するまで除去して、溝２
４を形成する。さらに、溝２４および接続孔２９´の側
壁に側壁絶縁膜２５を形成する。
【０１１４】次に、メモリーセルのワード線を構成する
導電膜５が接続孔２９´の内部および溝２４の内部に充
填されるように形成し、この後は前述の第１乃至第４の
実施の形態と同様にして、例えばＣＭＰ法またはエッチ
バック等の方法を用いて、接続孔２９および溝２４の内
部に導電層５を埋め込み、図３０に示すような構造が完
成する。
【０１１５】このように、本実施の形態では、メモリー
セルにおいてワード線を構成する導電層５を、ゲート電
極６と例えば拡散層１９とを接続する配線層として構成
することが特徴である。
【０１１６】従来は、ゲート電極６と拡散層１９とを接
続する場合には、例えばビット線２８または上層のＡｌ
配線等を介して接続する必要があった。さらに、これら
の配線層は層間絶縁膜を介して上層に配置されているた
め、接続孔の深さが非常に深くなり、特に高集積化に伴
い接続孔の開口径が縮小されると、微細な接続孔の内部
に十分に導電膜を充填できずに、接続抵抗が増大すると
いう問題があった。しかし、本実施の形態によれば、導
電層５は、ゲート電極６の表面に接触するような高さに
形成されている。このため、この導電層５と拡散層１９
とを接続するような接続孔の深さを従来に比べて浅くす
ることができる。このようにして、導電膜を接続孔の内
部に十分に充填することが可能となり、接続抵抗を低減
することができる。
【０１１７】なお、前述の実施の形態では、ゲート電極
６として例えば多結晶シリコン膜を用いたが、これに限
らず、多結晶シリコン膜と、例えばＷＳｉ、ＴＳｉ等の
シリサイド膜またはＷ、ＴｉＮ等の導電膜との積層膜を
用いることも可能である。ここで、多結晶シリコン層と
して、例えばリン等のｎ型の不純物が添加されたｎ+多
結晶シリコン膜、またはボロン等の不純物が添加された
ｐ+ 多結晶シリコン膜を用いることが可能である。さら
に、例えばｎ型トランジスタのゲート電極にはｎ+ 多結
晶シリコン膜を、ｐ型トランジスタのゲート電極にはｐ
+ 多結晶シリコン膜を用いる等、トランジスタの型に応
じて異なる型を有する多結晶シリコン膜を用いることが
できる。
【０１１８】また、ワード線５としては、例えばＷまた
はＡｌ等の金属膜を用いることが可能である。また、例
えばＴｉＮ等の他の金属膜またはＷＳｉ等のシリサイド
膜等の導電膜を用いることも可能である。ただし、配線
抵抗を低減するために、ワード線５を構成する導電膜は
抵抗の小さいものが好ましい。
【０１１９】さらに、ビット線２８としては、ワード線
と同様に、抵抗の小さい導電膜であれば、例えばＷまた
はＡｌ等種々の膜を用いることが可能である。
【０１２０】また、前述の第１および第２の実施の形態
では、接続電極１０としてＷを用いたが、Ｗに限らず、
例えばＷＳｉ、ＴｉＮ、ＴｉＳｉ、または非結晶シリコ
ン等の他の導電膜を用いることが可能である。さらに、
接続電極１０は、前述の第１の実施の形態のように、例
えばエッチバック法を用いて形成することも、前述の第
２の実施の形態に示すように、選択成長法を用いて形成
することも可能である。選択成長法としては、Ｗの選択
ＣＶＤ法の他に、シリコンの選択エピタキシャル成長法
を用いることが可能である。
【０１２１】さらに、キャパシタ絶縁膜１６を構成する
高誘電体膜として、例えばＴａ2 Ｏ5 を用いた場合に
は、実効膜厚として例えば０．８ｎｍ乃至２．５ｎｍの
キャパシタ絶縁膜１６を形成することができる。また、
この時には、プレート電極として半導体基板を、蓄積電
極として例えばＴｉＮまたはＷ等の導電膜を用いること
ができる。
【０１２２】また、キャパシタ絶縁膜１６を構成する高
誘電体膜として、例えばＢＳＴＯ（Ｓｒ1-x Ｂａx Ｔｉ
Ｏ3 、バリウムストロンチウムチタンオキサイド）を用
いた場合には、実効膜厚として例えば０．１ｎｍ乃至
０．５ｎｍのキャパシタ絶縁膜を形成することができ
る。また、この時、プレート電極および蓄積電極とし
て、Ｒｕ、Ｐｔ、ＲｕＯ2 、ＷＮ、Ｗ、ＴｉＮ等の導電
膜を使用することができる。
【０１２３】
【発明の効果】本発明による半導体記憶装置では、トレ
ンチ型キャパシタ構造を有し、キャパシタ絶縁膜として
高誘電体膜を使用し、高集積化することができる。ま
た、本発明による半導体記憶装置の製造方法では、キャ
パシタ絶縁膜として高誘電体膜を使用しトレンチ型キャ
パシタ構造を有する高集積化された半導体記憶装置を簡
単に製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体記憶装
置の構造を示す上面図。
【図２】本発明の第１の実施の形態による半導体記憶装
置の構造を示す断面図。
【図３】本発明の第１の実施の形態による半導体記憶装
置の製造方法を示す断面図。
【図４】本発明の第１の実施の形態による半導体記憶装
置の製造方法を示す断面図。
【図５】本発明の第１の実施の形態による半導体記憶装
置の製造方法を示す断面図。
【図６】本発明の第１の実施の形態による半導体記憶装
置の製造方法を示す断面図。
【図７】本発明の第１の実施の形態による半導体記憶装
置の製造方法を示す断面図。
【図８】本発明の第１の実施の形態による半導体記憶装
置の製造方法を示す断面図。
【図９】本発明の第１の実施の形態による半導体記憶装
置の製造方法を示す断面図。
【図１０】本発明の第１の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図１１】本発明の第１の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図１２】本発明の第１の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図１３】本発明の第２の実施の形態による半導体記憶
装置の構造を示す上面図。
【図１４】本発明の第２の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図１５】本発明の第２の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図１６】本発明の第２の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図１７】本発明の第３の実施の形態による半導体記憶
装置の構造を示す上面図。
【図１８】本発明の第３の実施の形態による半導体記憶
装置の構造を示す断面図。
【図１９】本発明の第３の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図２０】本発明の第３の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図２１】本発明の第３の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図２２】本発明の第３の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図２３】本発明の第３の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図２４】本発明の第３の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図２５】本発明の第４の実施の形態による半導体記憶
装置の構造を示す断面図。
【図２６】本発明の第４の実施の形態による半導体記憶
装置の構造を示す拡大断面図。
【図２７】本発明による半導体記憶装置の他の構造を示
す上面図。
【図２８】本発明による半導体記憶装置の他の構造を示
す上面図。
【図２９】本発明の第５の実施の形態による半導体記憶
装置の構造を示す上面図。
【図３０】本発明の第５の実施の形態による半導体記憶
装置の構造を示す断面図。
【図３１】本発明の第３の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図３２】本発明の第３の実施の形態による半導体記憶
装置の製造方法を示す断面図。
【図３３】従来の半導体記憶装置の構造を示す上面図。
【図３４】従来の半導体記憶装置の構造を示す断面図。
【符号の説明】
１…ｐウェル、 ２…ｎ型半導体基板、 ３…ゲート絶縁膜、 ４…素子分離絶縁膜、 ５…ワード線、 ６…ゲート電極、 ８…蓄積電極 １０…接続電極、 １２、１４、１８、２０、２１、２２、２５、２７、３
０…絶縁膜、 １３、１５、２４…開口部、 １６…キャパシタ絶縁膜、 １９、３２…拡散層、 ２１、２３…層間絶縁膜、 ２８…ビット線、 ２９…接続孔、 ３１、３１´…プレート電極

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたＭＯＳ型トラ
    ンジスタとこのＭＯＳ型トランジスタに隣接して前記半
    導体基板中に形成されている開口部の内部に形成された
    キャパシタとから構成される半導体素子を集積してなる
    半導体記憶装置において、前記キャパシタのキャパシタ
    絶縁膜は高誘電体膜により構成され、前記ＭＯＳ型トラ
    ンジスタの各ゲート電極は前記開口部が形成されている
    領域上に存在しないように島状に分離されて構成され、
    この分離されている各前記ゲート電極を接続する前記ゲ
    ート電極とは異なる階層の導電層により構成される配線
    層を具備することを特徴とする半導体記憶装置。
  2. 【請求項２】 前記配線層がワード線を構成する請求項
    １記載の半導体記憶装置。
  3. 【請求項３】 前記配線層が前記開口部の上方を通過し
    て形成されている請求項１または２記載の半導体記憶装
    置。
  4. 【請求項４】 前記蓄積電極または前記プレート電極の
    うち少なくとも一方は前記キャパシタ絶縁膜に接触して
    いる界面が金属層により構成される請求項１乃至３記載
    の半導体記憶装置。
  5. 【請求項５】 半導体基板上にゲート絶縁膜を介してゲ
    ート電極を構成する導電層を形成する工程と、前記導電
    層と前記半導体基板との一部領域をエッチングして開口
    部を形成する工程と、前記開口部の内部に蓄積電極とキ
    ャパシタ絶縁膜とプレート電極とを具備するキャパシタ
    を形成する工程と、前記導電層をエッチングしてゲート
    電極を形成する工程と、このゲート電極を覆うように層
    間絶縁膜を形成する工程と、前記層間絶縁膜の一部を除
    去して前記ゲート電極の表面を露出する工程と、露出さ
    れた前記ゲート電極に接続する配線層を形成する工程と
    を具備することを特徴とする半導体記憶装置の製造方
    法。
  6. 【請求項６】 第１の導電型を有する半導体基板の表面
    の一部領域に素子分離層を形成する工程と、この素子分
    離層が形成されていない領域の前記半導体基板上にゲー
    ト絶縁膜を形成する工程と、このゲート絶縁膜および前
    記素子分離層上にゲート電極を構成する第１の導電層を
    形成する工程と、この第１の導電層上に一部領域が開口
    された絶縁膜を形成する工程と、この絶縁膜をマスクと
    して前記第１の導電層と前記半導体基板とをエッチング
    して前記半導体基板中に開口部を形成する工程と、前記
    開口部の内壁面にキャパシタ絶縁膜を形成する工程と、
    前記開口部の内部を蓄積電極層により充填する工程と、
    前記第１の導電層をエッチングしてゲート電極を形成す
    る工程と、このゲート電極の両側の前記半導体基板中に
    第２の導電型を有する拡散層を形成する工程と、この拡
    散層と前記蓄積電極層とを接続する接続電極を形成する
    工程と、この接続電極と前記ゲート電極とを覆うように
    層間絶縁膜を形成する工程と、この層間絶縁膜の一部領
    域を除去して前記ゲート電極の表面を露出するように溝
    を形成する工程と、この溝の内部に配線層を構成する第
    ２の導電層を充填する工程とを具備することを特徴とす
    る半導体記憶装置の製造方法。
  7. 【請求項７】 前記ゲート電極を形成する工程におい
    て、第１の導電層を島状に分離されたパターンを有する
    マスク層を用いてエッチングする請求項６記載の半導体
    記憶装置の製造方法。
  8. 【請求項８】 前記開口部の内部に蓄積電極層を充填し
    た後に、前記開口部を形成するために前記第１の導電層
    が除去されている領域に絶縁層を充填してこの絶縁層の
    表面と前記第１の導電層上の前記絶縁膜の表面とが単一
    の平面を構成するように前記絶縁層を平坦化する工程
    と、帯状のパターンを有するマスク層を用いて前記第１
    の導電層並びに前記充填した絶縁層および前記第１の導
    電層上の絶縁膜をエッチングして前記ゲート電極を形成
    し前記半導体基板の表面と前記蓄積電極の表面とを露出
    する工程と、露出される前記半導体基板中に第２の導電
    型を有する拡散層を形成する工程と、残存する前記絶縁
    層および前記ゲート電極をマスクとして露出されている
    前記拡散層および前記蓄積電極上に選択的に導電膜を形
    成して前記拡散層と前記蓄積電極とを接続する工程とを
    具備する請求項６記載の半導体記憶装置の製造方法。
  9. 【請求項９】 第１の導電型を有する半導体基板の表面
    の一部領域に素子分離層を形成する工程と、この素子分
    離層が形成されていない領域の前記半導体基板上にゲー
    ト絶縁膜を形成する工程と、このゲート絶縁膜および前
    記素子分離層上にゲート電極を構成する第１の導電層を
    形成する工程と、この第１の導電層上に一部領域が開口
    された絶縁膜を形成する工程と、この絶縁膜をマスクと
    して前記第１の導電層と前記半導体基板とをエッチング
    して前記半導体基板中に開口部を形成する工程と、前記
    開口部の内壁面にキャパシタ絶縁膜を形成する工程と、
    前記開口部の内部を蓄積電極層により充填する工程と、
    前記開口部の上部領域において前記開口部の側壁面と前
    記蓄積電極層とを接触させて前記側壁面に第２の導電型
    を有する拡散層を形成する工程と、前記第１の導電層を
    エッチングしてゲート電極を形成する工程と、このゲー
    ト電極の両側の前記半導体基板中に第２の導電型を有す
    るソースまたはドレイン拡散層を形成し前記拡散層と接
    続する工程と、前記ゲート電極とを覆うように層間絶縁
    膜を形成する工程と、この層間絶縁膜の一部領域を除去
    して前記ゲート電極の表面を露出するように溝を形成す
    る工程と、この溝の内部に配線層を構成する第２の導電
    層を充填する工程とを具備することを特徴とする半導体
    記憶装置の製造方法。
  10. 【請求項１０】 前記層間絶縁膜を形成した後に、前記
    半導体基板の一部領域を露出する接続孔を開口する工程
    と、露出された前記半導体基板の一部領域と前記ゲート
    電極とを前記接続孔を介して前記配線層により接続する
    工程とを具備する請求項５乃至９記載の半導体記憶装置
    の製造方法。
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