JP3107691B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Description
【０００１】
【産業上の利用分野】この発明は特にトレンチキャパシ
タ、側壁コンタクトを有する高密度のダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）で構成される半導体記
憶装置及びその製造方法に関する。
タ、側壁コンタクトを有する高密度のダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）で構成される半導体記
憶装置及びその製造方法に関する。
【０００２】
【従来の技術】特公平３−６９１８５に開示されている
技術を図１８、図１９を用いて説明する。図１８は従来
のＤＲＡＭのトレンチキャパシタセル部分を示すパター
ン平面図、図１９（ａ），（ｂ）はそれぞれ図１８の１
９Ａ−１９Ａ，１９Ｂ−１９Ｂ線に沿う断面図である。
技術を図１８、図１９を用いて説明する。図１８は従来
のＤＲＡＭのトレンチキャパシタセル部分を示すパター
ン平面図、図１９（ａ），（ｂ）はそれぞれ図１８の１
９Ａ−１９Ａ，１９Ｂ−１９Ｂ線に沿う断面図である。
【０００３】Ｐ型シリコン基板201 にトレンチ202 が形
成され、トレンチ202 の内壁に絶縁膜203 が形成されて
いる。トレンチ202 内にはリンがドープされた多結晶シ
リコン204 が埋め込まれ、多結晶シリコン上には酸化膜
206 が形成されている。トレンチ上縁部の絶縁膜203 の
一部を除去するためレジスト開孔（215 ）して窓205を
形成し、この窓を介して基板側に多結晶シリコン204 か
らのリンを拡散させることによって、Ｎ型拡散層207 が
形成されている。基板上にはゲート絶縁膜208a，208b、
ゲート電極209a，209b（ワード線）、ソース／ドレイン
拡散層210a，210bが形成され、Ｎ型拡散層207 はソース
／ドレイン拡散層210aと接続している。また、211 はビ
ット線コンタクトである。
成され、トレンチ202 の内壁に絶縁膜203 が形成されて
いる。トレンチ202 内にはリンがドープされた多結晶シ
リコン204 が埋め込まれ、多結晶シリコン上には酸化膜
206 が形成されている。トレンチ上縁部の絶縁膜203 の
一部を除去するためレジスト開孔（215 ）して窓205を
形成し、この窓を介して基板側に多結晶シリコン204 か
らのリンを拡散させることによって、Ｎ型拡散層207 が
形成されている。基板上にはゲート絶縁膜208a，208b、
ゲート電極209a，209b（ワード線）、ソース／ドレイン
拡散層210a，210bが形成され、Ｎ型拡散層207 はソース
／ドレイン拡散層210aと接続している。また、211 はビ
ット線コンタクトである。
【０００４】上記構成では、次のような問題がある。第
１に、トレンチ内の多結晶シリコン204 、トレンチ内壁
の絶縁膜203 、Ｎ型拡散層207 並びに基板201 を含む領
域はゲートコントロールダイオード構造になっており、
多結晶シリコン204 に電位が与えられることでトレンチ
内壁の絶縁膜203 周辺に空乏層が広がり、Ｎ型拡散層20
7 からトレンチの外側に沿って反転層が連続して形成さ
れ多結晶シリコン204と接するＮ型拡散層207 と基板間
のジャンクションリーク電流が大きくなる。
１に、トレンチ内の多結晶シリコン204 、トレンチ内壁
の絶縁膜203 、Ｎ型拡散層207 並びに基板201 を含む領
域はゲートコントロールダイオード構造になっており、
多結晶シリコン204 に電位が与えられることでトレンチ
内壁の絶縁膜203 周辺に空乏層が広がり、Ｎ型拡散層20
7 からトレンチの外側に沿って反転層が連続して形成さ
れ多結晶シリコン204と接するＮ型拡散層207 と基板間
のジャンクションリーク電流が大きくなる。
【０００５】ジャンクションリーク電流を避けるために
キャパシタの容量をある程度減少させることになるがト
レンチ内壁の絶縁膜203 の膜厚を厚く形成して対処して
おり、容量の拡大を犠牲にしている。
キャパシタの容量をある程度減少させることになるがト
レンチ内壁の絶縁膜203 の膜厚を厚く形成して対処して
おり、容量の拡大を犠牲にしている。
【０００６】第２に、トレンチ上部周辺のＮ型拡散層20
7 は隣接する他のセルのソース／ドレイン領域210bとの
距離が近いことによりパンチスルーが生じる恐れがあ
る。よって、パンチスルーが起こらないような距離を保
つことになり、微細化の妨げとなる。
7 は隣接する他のセルのソース／ドレイン領域210bとの
距離が近いことによりパンチスルーが生じる恐れがあ
る。よって、パンチスルーが起こらないような距離を保
つことになり、微細化の妨げとなる。
【０００７】第３に、上記構成では、他のセルトランジ
スタのゲート電極209bは酸化膜206上に形成され、この
酸化膜206 で多結晶シリコン204 と電気的に分離される
ようになっている。酸化膜206 は数千オングストローム
あり、この酸化工程により基板にストレスが与えられ、
トレンチの上部周辺に結晶欠陥216 が誘発される。
スタのゲート電極209bは酸化膜206上に形成され、この
酸化膜206 で多結晶シリコン204 と電気的に分離される
ようになっている。酸化膜206 は数千オングストローム
あり、この酸化工程により基板にストレスが与えられ、
トレンチの上部周辺に結晶欠陥216 が誘発される。
【０００８】上記結晶欠陥216 が形成されると上記第１
の問題にあげたジャンクションリーク電流の問題を促進
させてしまう。そこで、結晶欠陥が発生しないように酸
化膜206 の薄膜化を考える。しかしながら、多結晶シリ
コン204 に対する絶縁耐圧を考えると現状より薄く形成
することは困難である。
の問題にあげたジャンクションリーク電流の問題を促進
させてしまう。そこで、結晶欠陥が発生しないように酸
化膜206 の薄膜化を考える。しかしながら、多結晶シリ
コン204 に対する絶縁耐圧を考えると現状より薄く形成
することは困難である。
【０００９】
【発明が解決しようとする課題】従来では、トレンチ内
に充填された多結晶シリコンに与える電位の影響によっ
て、隣接する他のセルのソース／ドレイン領域とパンチ
スルーを起こしたり、多結晶シリコンに接する拡散層と
基板とのジャンクションリーク電流が発生する恐れがあ
った。特にこのジャンクションリーク電流はトレンチの
上部周辺に形成される結晶欠陥によって、より顕著にな
る。この結晶欠陥はトレンチ上の他のゲート電極（多結
晶シリコン）と絶縁分離するための酸化膜を厚く形成す
るため必然的に起こる。
に充填された多結晶シリコンに与える電位の影響によっ
て、隣接する他のセルのソース／ドレイン領域とパンチ
スルーを起こしたり、多結晶シリコンに接する拡散層と
基板とのジャンクションリーク電流が発生する恐れがあ
った。特にこのジャンクションリーク電流はトレンチの
上部周辺に形成される結晶欠陥によって、より顕著にな
る。この結晶欠陥はトレンチ上の他のゲート電極（多結
晶シリコン）と絶縁分離するための酸化膜を厚く形成す
るため必然的に起こる。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、微細化に寄与しトレン
チ容量を減少させることなくジャンクションリーク電流
を低減できる高信頼性の半導体記憶装置およびその製造
方法を提供することにある。
されたものであり、その目的は、微細化に寄与しトレン
チ容量を減少させることなくジャンクションリーク電流
を低減できる高信頼性の半導体記憶装置およびその製造
方法を提供することにある。
【００１１】
【課題を解決するための手段】この発明の半導体記憶装
置は、第１導電型の半導体基体と、この半導体基体表面
に形成された第２導電型の導電領域と、この導電領域に
隣接して前記半導体基体に開孔されたトレンチと、この
トレンチに形成されたキャパシタ絶縁膜と、前記トレン
チを埋めるように形成され、少なくともそのトレンチ内
上部が単結晶質であるキャパシタ電極と、このキャパシ
タ電極上の絶縁膜とを具備し、前記半導体基体内に前記
導電領域及び前記キャパシタ電極の前記単結晶質に接触
する、前記半導体基体よりも高濃度の第１導電型の第１
半導体領域と、前記キャパシタ電極の前記単結晶質内に
前記第１半導体領域と接触する第１導電型の第２半導体
領域とを具備している。
置は、第１導電型の半導体基体と、この半導体基体表面
に形成された第２導電型の導電領域と、この導電領域に
隣接して前記半導体基体に開孔されたトレンチと、この
トレンチに形成されたキャパシタ絶縁膜と、前記トレン
チを埋めるように形成され、少なくともそのトレンチ内
上部が単結晶質であるキャパシタ電極と、このキャパシ
タ電極上の絶縁膜とを具備し、前記半導体基体内に前記
導電領域及び前記キャパシタ電極の前記単結晶質に接触
する、前記半導体基体よりも高濃度の第１導電型の第１
半導体領域と、前記キャパシタ電極の前記単結晶質内に
前記第１半導体領域と接触する第１導電型の第２半導体
領域とを具備している。
【００１２】この発明の半導体記憶装置の製造方法は、
単結晶半導体基板にトレンチを形成する工程と、前記ト
レンチ側壁の少なくとも上部に第１絶縁膜を形成する工
程と、前記トレンチの内側にキャパシタ絶縁膜を被覆す
る工程と、前記トレンチ内にキャパシタ電極となる第１
導電型の第１導電層を形成する工程と、前記トレンチ上
部周辺の基板との接触部分に不純物を導入する工程と、
前記トレンチ内上部を前記第１導電型の単結晶の導電層
で形成する工程と、前記単結晶の導電層上に第２絶縁膜
を形成する工程と、前記第２絶縁膜上にメモリセルトラ
ンジスタのゲート電極及びこのゲート電極の両側の基板
表面において一方が前記不純物と接触するソース／ドレ
イン領域を形成する工程とを具備したことを特徴とす
る。
単結晶半導体基板にトレンチを形成する工程と、前記ト
レンチ側壁の少なくとも上部に第１絶縁膜を形成する工
程と、前記トレンチの内側にキャパシタ絶縁膜を被覆す
る工程と、前記トレンチ内にキャパシタ電極となる第１
導電型の第１導電層を形成する工程と、前記トレンチ上
部周辺の基板との接触部分に不純物を導入する工程と、
前記トレンチ内上部を前記第１導電型の単結晶の導電層
で形成する工程と、前記単結晶の導電層上に第２絶縁膜
を形成する工程と、前記第２絶縁膜上にメモリセルトラ
ンジスタのゲート電極及びこのゲート電極の両側の基板
表面において一方が前記不純物と接触するソース／ドレ
イン領域を形成する工程とを具備したことを特徴とす
る。
【００１３】
【作用】この発明では、トレンチ上部が単結晶質のキャ
パシタ電極により、トレンチ上の絶縁膜は膜質が良くゲ
ート絶縁膜ほどに薄くても十分な耐圧が得られる。従っ
てジャンクションリークを促進させるトレンチ上部周辺
の基板内の結晶欠陥の発生が抑えられる。
パシタ電極により、トレンチ上の絶縁膜は膜質が良くゲ
ート絶縁膜ほどに薄くても十分な耐圧が得られる。従っ
てジャンクションリークを促進させるトレンチ上部周辺
の基板内の結晶欠陥の発生が抑えられる。
【００１４】さらにキャパシタ電極上部から基板につな
がる第２導電型の導電領域に接触する第１導電型の半導
体領域により、隣接するセル間のパンチスルーを防ぐと
共に、ゲートコントロールダイオードの構造が生じるこ
とを回避し、ジャンクションリークを低減させる。
がる第２導電型の導電領域に接触する第１導電型の半導
体領域により、隣接するセル間のパンチスルーを防ぐと
共に、ゲートコントロールダイオードの構造が生じるこ
とを回避し、ジャンクションリークを低減させる。
【００１５】
【実施例】図１は第１の実施例を示すＤＲＡＭのトレン
チキャパシタセルの要部の構成を示す断面図である。単
結晶シリコン基板101 におけるＰ型の領域の表面に選択
的にＮ型領域102 ，103 が形成され、このうちの一つの
Ｎ型領域103 に隣接してトレンチ104 が形成されてい
る。このトレンチ104 の側壁には絶縁膜（ＳｉＯ2 膜）
105 が形成されている。この絶縁膜105 はトレンチ上部
周辺の一部分だけ除去されており、基板のＮ型領域106
とトレンチ104 が接触する窓部107 が形成されている。
チキャパシタセルの要部の構成を示す断面図である。単
結晶シリコン基板101 におけるＰ型の領域の表面に選択
的にＮ型領域102 ，103 が形成され、このうちの一つの
Ｎ型領域103 に隣接してトレンチ104 が形成されてい
る。このトレンチ104 の側壁には絶縁膜（ＳｉＯ2 膜）
105 が形成されている。この絶縁膜105 はトレンチ上部
周辺の一部分だけ除去されており、基板のＮ型領域106
とトレンチ104 が接触する窓部107 が形成されている。
【００１６】基板101 が露出しているトレンチ104 の底
部から絶縁膜105 上にかけてキャパシタ下部電極となる
Ｎ型の多結晶シリコン膜108 が被覆されている。この多
結晶シリコン膜108 の上縁部はＮ型領域103 ，106 より
下方に位置する。この多結晶シリコン膜108 上にキャパ
シタ絶縁膜（ＳｉＮ膜）109 が形成されている。このキ
ャパシタ絶縁膜109 上には第１のキャパシタ上部電極と
なる多結晶シリコン膜110 がトレンチ内において窓部10
7 下縁まで充填されている。この多結晶シリコン膜110
上にＮ型領域106 と接触するように第２のキャパシタ上
部電極となる単結晶シリコン膜111 がトレンチ内上部を
埋めている。
部から絶縁膜105 上にかけてキャパシタ下部電極となる
Ｎ型の多結晶シリコン膜108 が被覆されている。この多
結晶シリコン膜108 の上縁部はＮ型領域103 ，106 より
下方に位置する。この多結晶シリコン膜108 上にキャパ
シタ絶縁膜（ＳｉＮ膜）109 が形成されている。このキ
ャパシタ絶縁膜109 上には第１のキャパシタ上部電極と
なる多結晶シリコン膜110 がトレンチ内において窓部10
7 下縁まで充填されている。この多結晶シリコン膜110
上にＮ型領域106 と接触するように第２のキャパシタ上
部電極となる単結晶シリコン膜111 がトレンチ内上部を
埋めている。
【００１７】この単結晶シリコン膜111 上には、基板上
のゲート絶縁膜112 と同様の絶縁膜113 が形成され、ゲ
ート絶縁膜112 上には上記Ｎ型領域102 ，103 をソース
／ドレイン領域とするセルトランジスタのゲート電極11
4 が形成され、トレンチ104上の絶縁膜113 上には隣接
する他のメモリセルトランジスタのゲート電極115 が形
成されている。
のゲート絶縁膜112 と同様の絶縁膜113 が形成され、ゲ
ート絶縁膜112 上には上記Ｎ型領域102 ，103 をソース
／ドレイン領域とするセルトランジスタのゲート電極11
4 が形成され、トレンチ104上の絶縁膜113 上には隣接
する他のメモリセルトランジスタのゲート電極115 が形
成されている。
【００１８】図２〜図７は図１の構成の製造方法を工程
順に示す断面図である。まず、図２に示されるように、
ＳｉＮ膜等をマスクにして、シリコン基板101 表面から
深さ５μｍ、穴径０．５μｍ程度のトレンチ104 を形成
する。次に、トレンチ内壁に膜厚略２０ｎｍのＳｉＯ2
膜105 を高温熱酸化により被覆する。そして、異方性エ
ッチング技術によりトレンチ底部のＳｉＯ2 膜105 を選
択的にエッチングする。
順に示す断面図である。まず、図２に示されるように、
ＳｉＮ膜等をマスクにして、シリコン基板101 表面から
深さ５μｍ、穴径０．５μｍ程度のトレンチ104 を形成
する。次に、トレンチ内壁に膜厚略２０ｎｍのＳｉＯ2
膜105 を高温熱酸化により被覆する。そして、異方性エ
ッチング技術によりトレンチ底部のＳｉＯ2 膜105 を選
択的にエッチングする。
【００１９】次に、図３に示すように、５０ｎｍ程度の
多結晶シリコン膜108 を堆積させる。ここで、キャパシ
タ下部電極となる多結晶シリコン膜108 は成膜時また
は、成膜後に高濃度のリン（例えば１×１０19〜５×１
０20／ｃｍ3 ）をドーピングする。次に、トレンチ底か
ら３μｍ程度埋め込んだレジスト21をマスクとして、等
方性ドライエッチング技術により、露出している多結晶
シリコン膜108 を剥離する。その後、図４に示すように
レジスト21を除去する。
多結晶シリコン膜108 を堆積させる。ここで、キャパシ
タ下部電極となる多結晶シリコン膜108 は成膜時また
は、成膜後に高濃度のリン（例えば１×１０19〜５×１
０20／ｃｍ3 ）をドーピングする。次に、トレンチ底か
ら３μｍ程度埋め込んだレジスト21をマスクとして、等
方性ドライエッチング技術により、露出している多結晶
シリコン膜108 を剥離する。その後、図４に示すように
レジスト21を除去する。
【００２０】次に、図５に示すように、多結晶シリコン
膜108 、ＳｉＯ2 膜105 上に５ｎｍ程度のＳｉＮ膜109
をＣＶＤ技術により堆積させる。次に、第１のキャパシ
タ上部電極となる、高濃度のリンが導入された多結晶シ
リコン膜110 をＣＶＤ技術（減圧ＣＶＤ）によりトレン
チ内に堆積し、等方性ドライエッチング技術により選択
的に多結晶シリコン膜110 をエッチバックする。これに
より、多結晶シリコン膜110 はトレンチ底から４μｍ程
度埋め込んだ構成にする。その後、多結晶シリコン膜11
0 をマスクに、露出しているＳｉＮ膜109 を熱Ｈ3 ＰＯ
4 水溶液により剥離する。次に、基板上にトレンチ上部
周辺の一部を露出させたレジスト22を形成し、これをマ
スクに露出したＳｉＯ2 膜105 をバッファＨＦ水溶液に
より剥離する。続いて、露出した基板にリンを１×１０
19／ｃｍ3 の濃度で斜めイオン注入し窓部107 にＮ型領
域を106 を形成する。
膜108 、ＳｉＯ2 膜105 上に５ｎｍ程度のＳｉＮ膜109
をＣＶＤ技術により堆積させる。次に、第１のキャパシ
タ上部電極となる、高濃度のリンが導入された多結晶シ
リコン膜110 をＣＶＤ技術（減圧ＣＶＤ）によりトレン
チ内に堆積し、等方性ドライエッチング技術により選択
的に多結晶シリコン膜110 をエッチバックする。これに
より、多結晶シリコン膜110 はトレンチ底から４μｍ程
度埋め込んだ構成にする。その後、多結晶シリコン膜11
0 をマスクに、露出しているＳｉＮ膜109 を熱Ｈ3 ＰＯ
4 水溶液により剥離する。次に、基板上にトレンチ上部
周辺の一部を露出させたレジスト22を形成し、これをマ
スクに露出したＳｉＯ2 膜105 をバッファＨＦ水溶液に
より剥離する。続いて、露出した基板にリンを１×１０
19／ｃｍ3 の濃度で斜めイオン注入し窓部107 にＮ型領
域を106 を形成する。
【００２１】次に図６に示すように、レジスト22を除去
した後、ＳｉＣｌ4 ＋Ｈ2 ガス雰囲気中で窓部107 に露
出した基板を種結晶として多結晶シリコン膜110 上に第
２のキャパシタ上部電極となるＮ型の単結晶シリコン膜
111 を成長させトレンチ内上部を埋める。ここで、単結
晶シリコン膜111 への不純物導入は成膜後に行ってもよ
い。このＮ型の単結晶シリコン膜111 の不純物濃度は１
×１０18／ｃｍ3 程度にする。
した後、ＳｉＣｌ4 ＋Ｈ2 ガス雰囲気中で窓部107 に露
出した基板を種結晶として多結晶シリコン膜110 上に第
２のキャパシタ上部電極となるＮ型の単結晶シリコン膜
111 を成長させトレンチ内上部を埋める。ここで、単結
晶シリコン膜111 への不純物導入は成膜後に行ってもよ
い。このＮ型の単結晶シリコン膜111 の不純物濃度は１
×１０18／ｃｍ3 程度にする。
【００２２】次に、図７に示すように、基板上のＳｉＯ
2 膜105 を含んでエッチバックし、ゲート絶縁膜112 ，
113 、すなわちＳｉＯ2 膜を同一工程で形成する。その
後、周知の技術によってＤＲＡＭのメモリセルトランジ
スタを形成する。すなわち、ＳｉＯ2 膜（112 ，113 ）
上にゲート電極114 ，115 がパターニング形成され、こ
れをマスクにソース／ドレイン領域となるＮ型領域102
，103 を形成する。これにより、図１の構成を得る。
2 膜105 を含んでエッチバックし、ゲート絶縁膜112 ，
113 、すなわちＳｉＯ2 膜を同一工程で形成する。その
後、周知の技術によってＤＲＡＭのメモリセルトランジ
スタを形成する。すなわち、ＳｉＯ2 膜（112 ，113 ）
上にゲート電極114 ，115 がパターニング形成され、こ
れをマスクにソース／ドレイン領域となるＮ型領域102
，103 を形成する。これにより、図１の構成を得る。
【００２３】上記第１の実施例によれば、トレンチ内上
部は単結晶シリコン膜111 で充填されるのでトレンチ上
の絶縁膜113 はゲート絶縁膜112 と同質で膜質が良く、
薄くても十分な耐圧が得られる。従ってジャンクション
リークを促進させるトレンチ上部周辺の基板内の結晶欠
陥の発生が抑えられる。
部は単結晶シリコン膜111 で充填されるのでトレンチ上
の絶縁膜113 はゲート絶縁膜112 と同質で膜質が良く、
薄くても十分な耐圧が得られる。従ってジャンクション
リークを促進させるトレンチ上部周辺の基板内の結晶欠
陥の発生が抑えられる。
【００２４】図８は第２の実施例を示すＤＲＡＭのトレ
ンチキャパシタセルの要部の構成を示す断面図である。
図８において図１と比べて異なる箇所は窓部107 から基
板に導入されている不純物がＰ型とＮ型の２種類であ
り、Ｎ型領域103 ，106 に接触して下方にＰ型領域116
が形成されている。
ンチキャパシタセルの要部の構成を示す断面図である。
図８において図１と比べて異なる箇所は窓部107 から基
板に導入されている不純物がＰ型とＮ型の２種類であ
り、Ｎ型領域103 ，106 に接触して下方にＰ型領域116
が形成されている。
【００２５】図９は図８の構成の製造方法の要部を示す
断面図である。図８の製造工程順序は前記図４に示す工
程まで同様である。次の前記図５に示す工程において、
まず、加速電圧を高めにしてボロンをイオン注入してＰ
型領域（116 ）を形成する。続いて、図５と同様の加速
電圧でリンをイオン注入する。ＳｉＯ2 膜105 、レジス
ト22を除去した後、図９に示すように窓部107 から基板
にＮ型領域106 及びＮ型領域106 の周囲にＰ型領域116
が形成される。その後、前記図６、図７に示すような工
程を経て、図８の構成を得る。
断面図である。図８の製造工程順序は前記図４に示す工
程まで同様である。次の前記図５に示す工程において、
まず、加速電圧を高めにしてボロンをイオン注入してＰ
型領域（116 ）を形成する。続いて、図５と同様の加速
電圧でリンをイオン注入する。ＳｉＯ2 膜105 、レジス
ト22を除去した後、図９に示すように窓部107 から基板
にＮ型領域106 及びＮ型領域106 の周囲にＰ型領域116
が形成される。その後、前記図６、図７に示すような工
程を経て、図８の構成を得る。
【００２６】上記第２の実施例によれば、ジャンクショ
ンリークの根本となるゲートコントロールダイオード構
造を回避することができる。すなわち、第２のキャパシ
タ上部電極（単結晶シリコン111 ）が窓部107 を介し基
板101 とつながる部分のすぐ下近傍にＰ型領域116 を設
けたことにより、その部分でトレンチの外側に沿う反転
層及び空乏層が形成されにくくなる。つまり、キャパシ
タ電極に与える電位の影響でトレンチの外側に沿う反転
層がＮ型領域106 から連続してしまうのを、このＰ型領
域116 で防止する。
ンリークの根本となるゲートコントロールダイオード構
造を回避することができる。すなわち、第２のキャパシ
タ上部電極（単結晶シリコン111 ）が窓部107 を介し基
板101 とつながる部分のすぐ下近傍にＰ型領域116 を設
けたことにより、その部分でトレンチの外側に沿う反転
層及び空乏層が形成されにくくなる。つまり、キャパシ
タ電極に与える電位の影響でトレンチの外側に沿う反転
層がＮ型領域106 から連続してしまうのを、このＰ型領
域116 で防止する。
【００２７】図１０は第３の実施例を示すＤＲＡＭのト
レンチキャパシタセルの要部の構成を示す断面図であ
る。図１０において図１と比べて異なる箇所は窓部107
から基板に導入されている不純物がＰ型であり、ソース
／ドレイン領域としてのＮ型領域103 に接触して下方に
Ｐ型領域117 が形成されている。さらに、トレンチを埋
めている単結晶シリコン111 内に窓部107 を介してＰ型
領域118 が設けられ、上記Ｐ型領域117 に接触してい
る。Ｐ型領域118 は窓部107 下端の絶縁膜105 の縁部周
辺を覆うように構成されている。
レンチキャパシタセルの要部の構成を示す断面図であ
る。図１０において図１と比べて異なる箇所は窓部107
から基板に導入されている不純物がＰ型であり、ソース
／ドレイン領域としてのＮ型領域103 に接触して下方に
Ｐ型領域117 が形成されている。さらに、トレンチを埋
めている単結晶シリコン111 内に窓部107 を介してＰ型
領域118 が設けられ、上記Ｐ型領域117 に接触してい
る。Ｐ型領域118 は窓部107 下端の絶縁膜105 の縁部周
辺を覆うように構成されている。
【００２８】図１１〜図１５は図１０の構成の製造方法
を工程順に示す断面図である。まず、シリコン基板101
表面から深さ５μｍ、穴径０．５μｍ程度のトレンチ10
4 を形成する。次に、トレンチ内壁に２０ｎｍ程度のＳ
ｉＯ2 膜105 を高温熱酸化によって被覆し、異方性エッ
チング技術により、トレンチ底部の基板を露出させる。
次に、５０ｎｍ程度の多結晶シリコン膜108 をトレンチ
内に形成する。ここで、キャパシタ下部電極となる多結
晶シリコン膜108 は成膜時または、成膜後に高濃度のリ
ンをドーピングする。次に、トレンチ底から３μｍ程度
レジスト21を埋め込む（図１１）。
を工程順に示す断面図である。まず、シリコン基板101
表面から深さ５μｍ、穴径０．５μｍ程度のトレンチ10
4 を形成する。次に、トレンチ内壁に２０ｎｍ程度のＳ
ｉＯ2 膜105 を高温熱酸化によって被覆し、異方性エッ
チング技術により、トレンチ底部の基板を露出させる。
次に、５０ｎｍ程度の多結晶シリコン膜108 をトレンチ
内に形成する。ここで、キャパシタ下部電極となる多結
晶シリコン膜108 は成膜時または、成膜後に高濃度のリ
ンをドーピングする。次に、トレンチ底から３μｍ程度
レジスト21を埋め込む（図１１）。
【００２９】レジスト21をマスクに等方性ドライエッチ
ング技術により、露出している多結晶シリコン膜108 を
剥離する。埋め込んだレジスト21を除去し、多結晶シリ
コン膜108 、ＳｉＯ2 膜105 上に５ｎｍ程度のＳｉＮ膜
109 をＣＶＤ技術により堆積させる。次に、ＣＶＤ技術
により第１のキャパシタ上部電極となる、高濃度のリン
を導入した多結晶シリコン膜110 をトレンチ内に堆積
し、等方性ドライエッチング技術により選択的に多結晶
シリコン膜110 のエッチバックを行なう。これにより、
多結晶シリコン膜110 はトレンチ底から３．５μｍ程度
埋め込んだ構成にする。その後、多結晶シリコン膜110
をマスクに、露出しているＳｉＮ膜109 を熱Ｈ3 ＰＯ4
水溶液により剥離する（図１２）。
ング技術により、露出している多結晶シリコン膜108 を
剥離する。埋め込んだレジスト21を除去し、多結晶シリ
コン膜108 、ＳｉＯ2 膜105 上に５ｎｍ程度のＳｉＮ膜
109 をＣＶＤ技術により堆積させる。次に、ＣＶＤ技術
により第１のキャパシタ上部電極となる、高濃度のリン
を導入した多結晶シリコン膜110 をトレンチ内に堆積
し、等方性ドライエッチング技術により選択的に多結晶
シリコン膜110 のエッチバックを行なう。これにより、
多結晶シリコン膜110 はトレンチ底から３．５μｍ程度
埋め込んだ構成にする。その後、多結晶シリコン膜110
をマスクに、露出しているＳｉＮ膜109 を熱Ｈ3 ＰＯ4
水溶液により剥離する（図１２）。
【００３０】次に、基板上にトレンチ上部周辺の一部を
露出させたレジスト25を形成し、これをマスクに露出し
たＳｉＯ2 膜105 をバッファＨＦ水溶液により剥離す
る。続いて露出した基板にボロンを１×１０19／ｃｍ3
の濃度で斜めイオン注入し窓部107 にＰ型領域117 を形
成する（図１３）。
露出させたレジスト25を形成し、これをマスクに露出し
たＳｉＯ2 膜105 をバッファＨＦ水溶液により剥離す
る。続いて露出した基板にボロンを１×１０19／ｃｍ3
の濃度で斜めイオン注入し窓部107 にＰ型領域117 を形
成する（図１３）。
【００３１】次に、レジスト25を除去した後、ＳｉＣｌ
4 ＋Ｈ2 ガス雰囲気中で窓部107 に露出した基板を種結
晶として多結晶シリコン膜110 上に第２のキャパシタ上
部電極となるＮ型の単結晶シリコン膜111 を成長させ、
トレンチ内上部を埋める。ここで、単結晶シリコン膜11
1 への不純物導入は成膜後に行ってもよい。このＮ型の
単結晶シリコン膜111 の不純物濃度は例えば１×１０18
／ｃｍ3 程度にする（図１４）。
4 ＋Ｈ2 ガス雰囲気中で窓部107 に露出した基板を種結
晶として多結晶シリコン膜110 上に第２のキャパシタ上
部電極となるＮ型の単結晶シリコン膜111 を成長させ、
トレンチ内上部を埋める。ここで、単結晶シリコン膜11
1 への不純物導入は成膜後に行ってもよい。このＮ型の
単結晶シリコン膜111 の不純物濃度は例えば１×１０18
／ｃｍ3 程度にする（図１４）。
【００３２】次に、基板上のＳｉＯ2 膜105 を含んでエ
ッチバックし、ゲート絶縁膜112 ，113 、すなわちＳｉ
Ｏ2 膜を同一工程で形成する（図１５）。その後、周知
の技術によりＤＲＡＭのメモリセルトランジスタを形成
する。すなわち、ＳｉＯ2 膜（112 ，113 ）上にゲート
電極114 ，115 がパターニング形成され、これをマスク
としてソース／ドレイン領域となるＮ型領域102 ，103
を形成する。これらの工程を経る途中で熱工程が設けら
れ、Ｐ型領域117 の不純物が窓部107 を介して単結晶シ
リコン膜111 内に熱拡散されＰ型領域118 が形成され
る。これにより、図１０の構成を得る。
ッチバックし、ゲート絶縁膜112 ，113 、すなわちＳｉ
Ｏ2 膜を同一工程で形成する（図１５）。その後、周知
の技術によりＤＲＡＭのメモリセルトランジスタを形成
する。すなわち、ＳｉＯ2 膜（112 ，113 ）上にゲート
電極114 ，115 がパターニング形成され、これをマスク
としてソース／ドレイン領域となるＮ型領域102 ，103
を形成する。これらの工程を経る途中で熱工程が設けら
れ、Ｐ型領域117 の不純物が窓部107 を介して単結晶シ
リコン膜111 内に熱拡散されＰ型領域118 が形成され
る。これにより、図１０の構成を得る。
【００３３】上記第３の実施例によれば、Ｐ型領域117
，118 により、トレンチの基板側の側面に沿って形成
される反転層あるいは空乏層によって基板側にリーク電
流が発生する経路を防ぐことができる。
，118 により、トレンチの基板側の側面に沿って形成
される反転層あるいは空乏層によって基板側にリーク電
流が発生する経路を防ぐことができる。
【００３４】上記各実施例によれば、トレンチ内上部は
単結晶シリコン膜で充填される。これにより、トレンチ
上のゲート電極115 との絶縁膜としての単結晶シリコン
膜上の酸化膜（113 ）は、トランジスタのゲート酸化膜
程度の厚さでも上層の多結晶シリコン膜に対して十分な
耐圧が得られる。例えば、図１６は単結晶シリコン基板
上の酸化膜に多結晶シリコンゲートを形成したときの酸
化膜の耐圧データを示す特性図である。酸化膜厚は２種
類（oxide-1 ，oxide-2 ）とも１９．８ｎｍであり、そ
の耐圧は実使用の３ＭＶ／ｃｍでは全く問題ない。
単結晶シリコン膜で充填される。これにより、トレンチ
上のゲート電極115 との絶縁膜としての単結晶シリコン
膜上の酸化膜（113 ）は、トランジスタのゲート酸化膜
程度の厚さでも上層の多結晶シリコン膜に対して十分な
耐圧が得られる。例えば、図１６は単結晶シリコン基板
上の酸化膜に多結晶シリコンゲートを形成したときの酸
化膜の耐圧データを示す特性図である。酸化膜厚は２種
類（oxide-1 ，oxide-2 ）とも１９．８ｎｍであり、そ
の耐圧は実使用の３ＭＶ／ｃｍでは全く問題ない。
【００３５】このような薄い絶縁膜113 をトレンチ上に
形成すればよく、厚く形成する必要がないので、トレン
チ上部周辺の基板内の結晶欠陥はほとんど発生しない。
従って、ジャンクションリークを促進させることもな
い。また、ゲートコントロールダイオード構造を回避す
る構造、すなわちＰ型領域（116 ，117 ，118 ）を形成
する。これにより、下方のキャパシタの実質的な面積は
ほとんど変わらず、従って、トレンチキャパシタの容量
を減少させることなくジャンクションリーク電流を低減
できることになる。
形成すればよく、厚く形成する必要がないので、トレン
チ上部周辺の基板内の結晶欠陥はほとんど発生しない。
従って、ジャンクションリークを促進させることもな
い。また、ゲートコントロールダイオード構造を回避す
る構造、すなわちＰ型領域（116 ，117 ，118 ）を形成
する。これにより、下方のキャパシタの実質的な面積は
ほとんど変わらず、従って、トレンチキャパシタの容量
を減少させることなくジャンクションリーク電流を低減
できることになる。
【００３６】この発明は上記各実施例に限定されるもの
ではなく、種々の構成が考えられる。例えば、図１７は
第４の実施例を示しており、基板に直接キャパシタ絶縁
膜を設けるタイプの基板プレート型セルのキャパシタ部
分の構成を示す断面図である。
ではなく、種々の構成が考えられる。例えば、図１７は
第４の実施例を示しており、基板に直接キャパシタ絶縁
膜を設けるタイプの基板プレート型セルのキャパシタ部
分の構成を示す断面図である。
【００３７】単結晶シリコン基板121 におけるＰ型の領
域の表面にトレンチ122 が形成されている。トレンチ12
2 は基板上の素子分離酸化膜123 に隣接して形成されて
いる。このトレンチ122 の側壁にはキャパシタ絶縁膜
（ＮＯ膜）124 が被覆されている。トレンチ上部周辺の
側壁は厚い酸化膜125 で被覆される。酸化膜125 被覆さ
れた領域のうち、その一部分だけ除去された窓部126 が
形成されている。
域の表面にトレンチ122 が形成されている。トレンチ12
2 は基板上の素子分離酸化膜123 に隣接して形成されて
いる。このトレンチ122 の側壁にはキャパシタ絶縁膜
（ＮＯ膜）124 が被覆されている。トレンチ上部周辺の
側壁は厚い酸化膜125 で被覆される。酸化膜125 被覆さ
れた領域のうち、その一部分だけ除去された窓部126 が
形成されている。
【００３８】トレンチ122 内のキャパシタ絶縁膜124 、
酸化膜125 を覆うようにＮ型のキャパシタ電極127 が充
填されている。このキャパシタ電極127 のうち酸化膜12
5 の位置から下方は多結晶シリコン膜128 で、窓部126
と接する上部は単結晶シリコン膜129 になっている。窓
部126 の近傍の基板にはＮ型領域130 が形成されてい
る。単結晶シリコン膜129 上には基板上のゲート絶縁膜
131 と同様の絶縁膜132が形成されている。
酸化膜125 を覆うようにＮ型のキャパシタ電極127 が充
填されている。このキャパシタ電極127 のうち酸化膜12
5 の位置から下方は多結晶シリコン膜128 で、窓部126
と接する上部は単結晶シリコン膜129 になっている。窓
部126 の近傍の基板にはＮ型領域130 が形成されてい
る。単結晶シリコン膜129 上には基板上のゲート絶縁膜
131 と同様の絶縁膜132が形成されている。
【００３９】図１７の製造方法は、まず、素子分離酸化
膜123 に隣接して形成したトレンチ122 内壁にキャパシ
タ絶縁膜124 を被覆する。次に、トレンチ内に多結晶シ
リコン膜（128 ）をＣＶＤ技術により形成し、矢印ｄ1
の位置までエッチバックする。その後、多結晶シリコン
膜（128 ）をマスクにＣＶＤ技術により酸化膜（125）
を形成する。さらに、多結晶シリコン膜（128 ）をＣＶ
Ｄ技術により形成し、矢印ｄ2 の位置までエッチバック
する。この多結晶シリコン膜128 をマスクにしてＲＩＥ
技術により酸化膜125 を図のように残す。その後、露出
したキャパシタ絶縁膜を除去する。
膜123 に隣接して形成したトレンチ122 内壁にキャパシ
タ絶縁膜124 を被覆する。次に、トレンチ内に多結晶シ
リコン膜（128 ）をＣＶＤ技術により形成し、矢印ｄ1
の位置までエッチバックする。その後、多結晶シリコン
膜（128 ）をマスクにＣＶＤ技術により酸化膜（125）
を形成する。さらに、多結晶シリコン膜（128 ）をＣＶ
Ｄ技術により形成し、矢印ｄ2 の位置までエッチバック
する。この多結晶シリコン膜128 をマスクにしてＲＩＥ
技術により酸化膜125 を図のように残す。その後、露出
したキャパシタ絶縁膜を除去する。
【００４０】次に、所望のレジストを形成して、窓部12
6 に露出した基板にＮ型の不純物を導入する。その後、
上記レジストを除去し、窓部126 に露出した基板を種結
晶として多結晶シリコン膜128 上にＮ型の単結晶シリコ
ン膜129 を成長させトレンチ内上部を埋める。基板上を
エッチバックし、ゲート絶縁膜131 と同様の膜厚の絶縁
膜132 を形成し、図示しないが、周知の技術によってＤ
ＲＡＭのメモリセルトランジスタを形成する。
6 に露出した基板にＮ型の不純物を導入する。その後、
上記レジストを除去し、窓部126 に露出した基板を種結
晶として多結晶シリコン膜128 上にＮ型の単結晶シリコ
ン膜129 を成長させトレンチ内上部を埋める。基板上を
エッチバックし、ゲート絶縁膜131 と同様の膜厚の絶縁
膜132 を形成し、図示しないが、周知の技術によってＤ
ＲＡＭのメモリセルトランジスタを形成する。
【００４１】上記実施例においても、前記第２、第３の
実施例に示すように、Ｎ型領域130の下方にＰ型領域、
あるいは窓部126 を介して単結晶シリコン膜129 内に及
ぶＰ型領域を形成するとよい。
実施例に示すように、Ｎ型領域130の下方にＰ型領域、
あるいは窓部126 を介して単結晶シリコン膜129 内に及
ぶＰ型領域を形成するとよい。
【００４２】
【発明の効果】以上説明したようにこの発明によれば、
トレンチ容量を減少させることなく、結晶欠陥、ゲート
コントロールダイオード構造の発生を回避するので、ジ
ャンクションリーク電流を低減でき、微細化、大容量化
に寄与し、高信頼性の半導体記憶装置およびその製造方
法を提供することができる。
トレンチ容量を減少させることなく、結晶欠陥、ゲート
コントロールダイオード構造の発生を回避するので、ジ
ャンクションリーク電流を低減でき、微細化、大容量化
に寄与し、高信頼性の半導体記憶装置およびその製造方
法を提供することができる。
【図１】この発明の第１の実施例を示すＤＲＡＭのトレ
ンチキャパシタセルの要部の構成を示す断面図。
ンチキャパシタセルの要部の構成を示す断面図。
【図２】図１の構成の製造方法を工程順に示す第１の断
面図。
面図。
【図３】図１の構成の製造方法を工程順に示す第２の断
面図。
面図。
【図４】図１の構成の製造方法を工程順に示す第３の断
面図。
面図。
【図５】図１の構成の製造方法を工程順に示す第４の断
面図。
面図。
【図６】図１の構成の製造方法を工程順に示す第５の断
面図。
面図。
【図７】図１の構成の製造方法を工程順に示す第６の断
面図。
面図。
【図８】この発明の第２の実施例を示すＤＲＡＭのトレ
ンチキャパシタセルの要部の構成を示す断面図。
ンチキャパシタセルの要部の構成を示す断面図。
【図９】図８の構成の製造方法の要部を示す断面図。
【図１０】この発明の第３の実施例を示すＤＲＡＭのト
レンチキャパシタセルの要部の構成を示す断面図。
レンチキャパシタセルの要部の構成を示す断面図。
【図１１】図１０の構成の製造方法を工程順に示す第１
の断面図。
の断面図。
【図１２】図１０の構成の製造方法を工程順に示す第２
の断面図。
の断面図。
【図１３】図１０の構成の製造方法を工程順に示す第３
の断面図。
の断面図。
【図１４】図１０の構成の製造方法を工程順に示す第４
の断面図。
の断面図。
【図１５】図１０の構成の製造方法を工程順に示す第５
の断面図。
の断面図。
【図１６】単結晶シリコン上の酸化膜の耐圧データを示
す特性図。
す特性図。
【図１７】この発明の第４の実施例を示すＤＲＡＭのト
レンチキャパシタセルの要部の構成を示す断面図。
レンチキャパシタセルの要部の構成を示す断面図。
【図１８】従来のＤＲＡＭのトレンチキャパシタセル部
分を示すパターン平面図。
分を示すパターン平面図。
【図１９】図１７に示す各線に沿う断面図。
101 …シリコン基板、102 ，103 ，106 …Ｎ型領域、10
4 …トレンチ、105 ，113 …絶縁膜、107 …窓部、108
，110 …多結晶シリコン膜、112 …ゲート絶縁膜、109
…キャパシタ絶縁膜、111 …単結晶シリコン膜、114
，115 …ゲート電極、116 ，117 ，118 …Ｐ型領域。
4 …トレンチ、105 ，113 …絶縁膜、107 …窓部、108
，110 …多結晶シリコン膜、112 …ゲート絶縁膜、109
…キャパシタ絶縁膜、111 …単結晶シリコン膜、114
，115 …ゲート電極、116 ，117 ，118 …Ｐ型領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−243160（ＪＰ，Ａ) 特開 昭62−120067（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (12)
- 【請求項１】 第１導電型の半導体基体と、この半導体
基体表面に形成された第２導電型の導電領域と、この導
電領域に隣接して前記半導体基体に開孔されたトレンチ
と、このトレンチに形成されたキャパシタ絶縁膜と、前
記トレンチを埋めるように形成され、少なくともそのト
レンチ内上部が単結晶質であるキャパシタ電極と、この
キャパシタ電極上の絶縁膜とを具備し、 前記半導体基体内に前記導電領域及び前記キャパシタ電
極の前記単結晶質に接触する、前記半導体基体よりも高
濃度の第１導電型の第１半導体領域と、前記キャパシタ
電極の前記単結晶質内に前記第１半導体領域と接触する
第１導電型の第２半導体領域とを具備したことを特徴と
する半導体記憶装置。 - 【請求項２】 前記導電領域は、前記トレンチに保持さ
れた信号を伝達するか否かを決定するメモリセルトラン
ジスタのソース／ドレイン領域であり、前記絶縁膜がこ
のメモリセルトランジスタのゲート絶縁膜とほぼ同じ膜
厚であることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記半導体基体内に前記導電領域に接触
する、前記半導体基体よりも高濃度の第１導電型の半導
体領域を具備したことを特徴とする請求項１または２記
載の半導体記憶装置。 - 【請求項４】 第１導電型の半導体基体と、この半導体
基体表面に形成された第２導電型の導電領域と、この導
電領域に隣接して前記半導体基体に開孔されるトレンチ
と、このトレンチ側壁の少なくとも上部に形成された第
１絶縁膜と、前記トレンチ上部周辺の一部の前記第１絶
縁膜が除去された窓部と、前記トレンチに形成されたキ
ャパシタ絶縁膜と、前記トレンチを埋めるように形成さ
れ、少なくともそのトレンチ内上部が単結晶質であるキ
ャパシタ電極と、このキャパシタ電極上を覆う第２絶縁
膜とを具備したことを特徴とする半導体記憶装置。 - 【請求項５】 前記導電領域は窓部全体近傍の深さ方向
にも伸長していることを特徴とする請求項４記載の半導
体記憶装置。 - 【請求項６】 前記導電領域は、前記トレンチに保持さ
れた信号を伝達するか否かを決定するメモリセルトラン
ジスタのソース／ドレイン領域であり、前記絶縁膜がこ
のメモリセルトランジスタのゲート絶縁膜とほぼ同じ膜
厚であることを特徴とする請求項４記載の半導体記憶装
置。 - 【請求項７】 前記半導体基体内に前記導電領域に接触
する、前記半導体基体よりも高濃度の第１導電型の半導
体領域を具備したことを特徴とする請求項４乃至６のい
ずれかに記載の半導体記憶装置。 - 【請求項８】 前記半導体基体内に前記導電領域及び前
記キャパシタ電極の前記単結晶質に接触する、前記半導
体基体よりも高濃度の第１導電型の第１半導体領域と、
前記キャパシタ電極の前記単結晶質内に前記第１半導体
領域と接触する第１導電型の第２半導体領域とを具備し
たことを特徴とする請求項４または６のいずれかに記載
の半導体記憶装置。 - 【請求項９】 単結晶半導体基板にトレンチを形成する
工程と、 前記トレンチ側壁の少なくとも上部に第１絶縁膜を形成
する工程と、 前記トレンチの内側にキャパシタ絶縁膜を被覆する工程
と、 前記トレンチ内にキャパシタ電極となる第１導電型の第
１導電層を形成する工程と、 前記トレンチ上部周辺の基板との接触部分に不純物を導
入する工程と、 前記トレンチ内上部を前記第１導電型の単結晶の導電層
で形成する工程と、 前記単結晶の導電層上に第２絶縁膜を形成する工程と前
記第２絶縁膜上にメモリセルトランジスタのゲート電極
及びこのゲート電極の両側の基板表面において一方が前
記不純物と接触するソース／ドレイン領域を形成する工
程とを具備したことを特徴とする半導体記憶装置の製造
方法。 - 【請求項１０】 単結晶半導体基板にトレンチを形成す
る工程と、 前記トレンチ内側壁に絶縁膜を形成する工程と、 前記トレンチ下部で前記基板に接触するキャパシタ下部
電極となる第１導電型の第１導電層を形成する工程と、 前記第１導電層を含むトレンチ内側をキャパシタ絶縁膜
で覆う工程と、 前記キャパシタ絶縁膜に接触し前記トレンチ内をその上
部を除いてキャパシタ上部電極となる第１導電型の第２
導電層で充填する工程と、 前記トレンチ上部周辺の前記基板と接触する窓部に不純
物を導入する工程と、 前記窓部に露出した基板を種結晶として前記第２導電層
上にキャパシタ上部電極となる第１導電型の単結晶質の
第３導電層を積層し前記トレンチ内上部を埋める工程
と、 前記半導体基板上及びトレンチを埋めた単結晶質の第３
導電層上に一様な膜厚の絶縁膜を形成する工程と、 前記絶縁膜上にメモリセルトランジスタのゲート電極及
びこのゲート電極の両側の基板表面において一方が前記
不純物と接触するソース／ドレイン領域を形成する工程
とを具備したことを特徴とする半導体記憶装置の製造方
法。 - 【請求項１１】 前記不純物は第１導電型、第２導電型
のうちいずれか一方の導電型の不純物であることを特徴
とする請求項９または１０記載の半導体記憶装置の製造
方法。 - 【請求項１２】 前記不純物は第１導電型を前記窓部に
接触させるようにし、この第１導電型の不純物の周囲に
第２導電型を配するように導入されることを特徴とする
請求項９または１０記載の半導体記憶装置の製造方法。
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