KR100372101B1 - 반도체소자형성방법 - Google Patents

Abstract

본 발명은 반도체소자 형성방법에 관한 것으로, 반도체기판 상부에 하부절연 층을 형성하고 제1다결정실리콘막, 제1산화막, 제2다결정실리콘막 및 제2산화막을 순차적으로 형성한 다음, 저장전극마스크를 사용하여 제2산화막과 제2다결정실리콘막의 소정부분을 식각하여 제1산화막이 노출시키고 제3다결정실리콘막을 소정두께 증착하고 이를 이방성식각하여 상기 제2다결정실리콘막과 제2산화막의 측면에 원통형의 제1스페이서막을 형성한 다음, 상기 제1,2산화막을 이방성식각하되, 상기 제1,2다결정은실리콘막이 노출시키는 동시에 제1스페이서막의 일부를 남기고 상기 제1스페이서막을 식각장벽으로하여 제2층간절연막과 제1층간절연막을 이방성식각하되, 질화막과의 식각비 차를 이용하여 실시함으로써 저장전극콘택홀을 형성하는 동시에 상기 노출된 제1산화막도 제1다결정실리콘막이 들어날때까지 식각한 다음, 전체표면상부에 제4다결정실리콘막을 소정두께로 증착하여 저장전극콘택홀을 매립하고 이방성식각공정으로 상기 제4다결정실리콘막과 제1다결정실리콘막을 식각하되, 상기 제2층간 절연막과 제1산화막이 들어날때까지 식각하여 저장전극간의 절연특성을 향상시키고 상기 제1산화막을 제거함으로써 콘택홀과의 오정렬이 방지된 저장전극을 형성하여 신뢰성과 수율을 향상시킬 수 있는 기술이다.

Description

반도체소자 형성방법

본 발명은 저장전극 콘택홀이 형성될 부분에 소자분리막이 형성되어 있지 않은 셀(Cell) 구조에서 저장전극 마스크만을 사용하여 저장전극과 저장전극 콘택홀을 동시에 형성하는 반도체소자 형성방법에 관한 것으로, 특히 저장전극 마스크가 필요 없고 저장전극과 저장전극 콘택홀간의 오배열(Misalign)이 전혀 없는 반도체 소자의 저장전극 및 저장전극 콘택홀 형성방법에 관한 것이다.

일반적으로 디램(Dynamic Random Access Memory: DRAM)을 비롯한 반도체 소자에서 저장전극 콘택홀은 저장전극과 소오스/드레인을 연결하는 중요한 요소로서 저장전극 콘택홀의 크기, 저장전극 콘택홀과 하부의 게이트전극 및 비트라인 전극간의 충분한 절연거리 그리고 저장전극 콘택홀과 저장전극간의 정렬등이 중요한 요인이다.

종래의 반도체 소자는 저장전극과 저장전극 콘택홀을 각각 형성하기 때문에 고집적도의 반도체소자에서 저장전극과 저장전극 콘택홀간의 오배열은 반도체소자의 고집적화를 어렵게 하는 문제점이다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여, 저장전극 마스크를 사용하여 저장전극 형성시 저장전극 콘택홀을 같이 형성하여 저장전극과 저장전극 콘택홀간의 오배열을 방지할 뿐만 아니라 저장전극 콘택홀 마스크를 사용하지 않아 반도체 소자의 제작경비를 줄일 수 있는 반도체소자 형성방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 반도체소자 형성방법의 특징은,

저장전극 콘택홀이 형성될 부분에 소자분리막이 형성되어 있지 않은 셀 구조를 갖는 반도체소자 형성방법에 있어서,

반도체기판 상부에 게이트 전극을 형성하되, 상부에 제1질화막이 구비되고, 측벽에 제1스페이서질화막이 구비된 게이트 전극을 형성하는 단계와,

상기 게이트 전극을 포함한 전면에 비트라인 콘택홀이 구비된 제1층간절연막을 형성하는 단계와,

상기 비트라인 콘택홀을 오버랩하여 비트라인을 형성하되, 상부에 제2질화막이 구비되고, 측벽에 제2스페이서질화막이 구비된 비트라인을 형성하는 단계와,

상기 비트라인을 포함한 전면에 제2층간절연막, 제1다결정실리콘막, 제1산화막, 제2다결정실리콘막 및 제2산화막을 순차적으로 형성하는 단계와,

저장전극마스크를 사용하여 상기 제2산화막과 제2다결정실리콘막의 소정부분을 식각하는 단계와,

상기 제2다결정실리콘막과 제2산화막의 측벽에 도전성의 스페이서를 형성하는 단계와,

상기 도전성의 스페이서를 식각장벽막으로 상기 제1산화막과 제1다결정실리콘막을 비등방성식각하되, 상기 제1산화막 식각 시 노출되어 있는 제2산화막도 식각하고, 상기 제1다결정실리콘막 식각 시 노출되어 있는 제2다결정실리콘막도 식각하는 단계와,

상기 도전성의 스페이서를 식각장벽막으로 사용하며 질화막과 식각선택비 차이를 갖는 비등방성 식각방법으로 상기 제2층간절연막과 제1층간절연막을 식각하여 저장전극 콘택홀을 형성하되, 상기 노출되어 있는 제1산화막도 식각하는 단계와,

전면에 제3다결정실리콘막을 형성하여 상기 저장전극 콘택홀을 채우는 단계와,

상기 제3다결정실리콘막과 제1다결정실리콘막을 비등방성 전면식각방식으로 상기 제2층간절연막과 제1산화막이 들어날 때까지 식각하고, 상기 제1산화막을 제거하여 저장전극을 형성하는 단계를 포함하는데 있다.

이하, 본 발명에 따른 반도체소자의 저장전극 및 저장전극 콘택홀 형성방법에 관하여 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 저장전극 마스크(A)와 소자분리막 마스크(B)를 나타낸 평면도로서, 저장전극 콘택홀이 형성될 부분에 소자분리막이 형성되어 있지 않은 셀(Cell)구조이다. 이러한 셀 구조는 층간절연막의 식각에 의한 저장전극 콘택홀 형성시 소자분리막이 노출되지 않게 하여 소자분리막의 손상이 없게 하기 위한 것이다.

제2A도 내지 제2F도는 본 발명의 실시예에 따른 반도체소자 형성방법에 관한 것으로, 저장전극 및 저장전극 콘택홀 형성공정을 도시한 단면도이다. 그리고, 상기 제2A도 내지 제2F도는 제1도의 X 와 Y 방향의 절단면을 따라 도시된 것이다.

제2A도는 반도체기판(20) 상부에 소자분리막(1), 게이트 산화막(2)과 게이트 전극(3) 그리고 제1질화막(4) 구조의 게이트(2,3,4), 소오스/드레인 영역(5), 게이트(2,3,4)의 측면에 제1스페이서질화막(6), 제1층간절연막(7), 비트라인 콘택홀, 비트라인전극(8)과 제2질화막(9) 구조의 비트라인(8,9), 비트라인(8,9)의 측면에 제2스페이서 질화막(10) 그리고 제2층간절연막(11)을 순차적으로 형성하고 제1다결정실리콘막(12), 제1산화막(13), 제2다결정실리콘막(14) 그리고 제2산화막(15)을 순차적으로 증착한 후, 저장전극마스크를 사용하여 제2산화막(15)과 제2다결정실리콘막(14)의 소정 부분을 제1산화막(13)이 노출될 때 까지 순차적으로 식각한 상태를 나타낸 단면도이다.

제2B도는 상기 제2A도의 구조하에서 전체구조 상부에 제3다결정실리콘막(16)을 증착하고 비등방성 전면식각방법으로 제2산화막(15)과 제1산화막(13)이 노출될 때까지 식각하여 제2다결정실리콘막(14)과 제2산화막(15)의 측면에 원통형의 제1 스페이서막(16)을 형성한 상태를 나타낸 단면도이다. 이때, 제3다결정실리콘막(16)은 저장전극 콘택홀이 형성될 수 있도록 소정두께로 증착되어야 한다.

제2C도는 상기 제2B도의 구조하에서 제1스페이서막(16)을 식각장벽막으로 제1산화막(13)을 제1다결정실리콘막(12)이 들어날 때까지 비등방성 식각한 다음 노출되어 있는 제1다결정실리콘막(12)을 제2층간절연막(11)이 노출될 때까지 비등방성 식각한 상태를 나타낸 단면도이다. 이때 노출되어 있는 제2산화막(15)은 제1산화막(13)이 식각될 때 완전히 제거되면서 하부의 제2다결정실리콘막(14)이 노출되고 노출된 제2다결정실리콘막(14) 역시 제1다결정실리콘막(12)이 식각될 때 하부의 제1산화막(13)이 노출될 때까지 식각되며 제1스페이서막(16)은 제1다결정실리콘막(12)이 식각된 두께만큼 식각되면서 제2산화막(15)의 두께만큼남아 있게 된다.

제2D도는 상기 제2C도의 구조하에서 남아 있는 제1스페이서막(16)을 식각장벽막으로 제2층간절연막(11)과 제1층간절연막(7)을 제2스페이서질화막(10), 제1질화막(4), 제1스페이서질화막(6) 그리고 반도체기판(20)이 노출될 때까지 질화막과도 식각선택비를 갖는 비등방성 식각방법으로 식각하여 저장전극 콘택홀을 형성한 상태를 나타낸 단면도이다. 이때, 노출되어 있는 제1산화막(13)은 제2층간절연막(11)과 제1층간절연막(7)이 식각될 때 하부의 제1다결정실리콘막(5)이 노출될 때까지 식각되어진다.

제2E도는 상기 제2D도의 구조하에서 상기 전체상부에 제4다결정실리콘막(17)을 증착하여 저장전극 콘택홀을 채운 상태를 나타낸 것이다. 이때, 상기 제4다결정실리콘막(17)은 저장전극 콘택홀을 채울 수 있도록 소정두께로 증착되어야 한다.

제2F도는 상기 제2E도의 구조하에서 비등방성 전면식각방식으로 제4다결정 실리콘막(17)과 제1다결정실리콘막(12)을 제2층간절연막(11)과 제1산화막(13)이 들어날 때까지 식각하여 저장전극간의 절연을 시킨 후 제1산화막(13)을 식각하여 완전히 제거하면서 저장전극 및 저장전극 콘택홀이 형성된 상태를 나타낸 단면도이다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자 형성방법은, 하나의 마스크를 이용하여 저장전극과 저장전극 콘택홀을 형성함으로써 이들의 오배열로인한 문제발생을 방지할 수 있어 반도체소자의 신뢰성 및 수율을 향상시킬 수 있는 잇점이 있다.

제 1 도는 저장전극 마스크와 소자분리막 마스크를 나타낸 평면도.

제 2A 도 내지 제 2F 도는 본 발명의 실시예에 따른 반도체소자 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

(A) : 저장전극 마스크 (B) : 소자 분리막 마스크

(1) : 소자분리막 (2) : 게이트산화막

(3) : 게이트전극 (4) : 제1질화막

(5) : 소오스 / 드레인 영역 (6) : 제1스페이서질화막

(7) : 제1층간절연막 (8) : 비트라인전극

(9) : 제2질화막 (10) : 제2스페이서질화막

(11) : 제2층간절연막 (12) : 제1다결정실리콘막

(13) : 제1산화막 (14) : 제2다결정실리콘막

(15) : 제2산화막

(16) : 제3다결정실리콘막, 제1스페이서막

(17) : 제4다결정실리콘막, 제2스페이서막

(20) : 반도체기판

Claims (5)

1. 저장전극 콘택홀이 형성될 부분에 소자분리막이 형성되어 있지 않은 셀 구조를 갖는 반도체소자 형성방법에 있어서,

   반도체기판 상부에 게이트 전극을 형성하되, 상부에 제1질화막이 구비되고, 측벽에 제1스페이서질화막이 구비된 게이트 전극을 형성하는 단계와,

   상기 게이트 전극을 포함한 전면에 비트라인 콘택홀이 구비된 제1층간절연막을 형성하는 단게와,

   상기 비트라인 콘택홀을 오버랩하여 비트라인을 형성하되, 상부에 제2질화막이 구비되고, 측벽에 제2스페이서질화막이 구비된 비트라인을 형성하는 단계와,

   상기 비트라인을 포함한 전면에 제2층간절연막, 제1다결정실리콘막, 제1산화막, 제2다결정실리콘막 및 제2산화막을 순차적으로 형성하는 단계와,

   저장전극마스크를 사용하여 상기 제2산화막과 제2다결정실리콘막의 소정부분을 식각하는 단계와,

   상기 제2다결정실리콘막과 제2산화막의 측벽에 도전성의 스페이서를 형성하는 단계와,

   상기 도전성의 스페이서를 식각장벽막으로 상기 제1산화막과 제1다결정실리콘막을 비등방성식각하되, 상기 제1산화막 식각 시 노출되어 있는 제2산화막도 식각하고, 상기 제1다결정실리콘막 식각 시 노출되어 있는 제2다결정실리콘막도 식각하는 단계와,

   상기 도전성의 스페이서를 식각장벽막으로 사용하며 질화막과 식각선택비 차이를 갖는 비등방성 식각방법으로 상기 제2층간절연막과 제1층간절연막을 식각하여 저장전극 콘택홀을 형성하되, 상기 노출되어 있는 제1산화막도 식각하는 단계와,

   전면에 제3다결정실리콘막을 형성하여 상기 저장전극 콘택홀을 채우는 단계와,

   상기 제3다결정실리콘막과 제1다결정실리콘막을 비등방성 전면식각방식으로 상기 제2층간절연막과 제1산화막이 들어날 때까지 식각하고, 상기 제1산화막을 제거하여 저장전극을 형성하는 단계를 포함하는 반도체소자 형성방법.
2. 제 1 항에 있어서,

   상기 제1산화막 제거공정은 등방성 식각공정이나 비등방성 식각공정으로 실시되는 것을 특징으로 하는 반도체소자 형성방법.
3. 제 1 항에 있어서,

   상기 제1산화막은 CVD 산화막으로 형성되는 것을 특징으로 하는 반도체소자 형성방법.
4. 제 1 항에 있어서,

   상기 제1산화막은 PSG 로 형성되는 것을 특징으로 하는 반도체소자 형성방법.
5. 제 4 항에 있어서,

   상기 제1산화막은 등방성 또는 비등방성 식각방법으로 제거되는 것을 특징으로 하는 반도체소자 형성방법.