KR100487915B1 - 반도체소자의캐패시터형성방법 - Google Patents

반도체소자의캐패시터형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체기판 상부에 게이트전극을 형성하고 상기 반도체기판 상부에 제1평탄화절연막을 형성한 다음, 상기 제1평탄화절연막 상부에 비트라인을 형성하고 상기 제1평탄화절연막을 식각하여 상기 반도체기판의 불순물 접합영역에 접속되는 비트라인 콘택플러그와 저장전극 콘택플러그를 형성한 다음, 전체표면상부에 제2평탄화절연막을 형성하고 상기 비트라인 콘택플러그에 접속되는 비트라인을 형성하되, 상측에 마스크 절연막을 형성하고, 측벽에 절연막 스페이서를 형성한 다음, 상기 마스크 절연막과 절연막 스페이서를 마스크로하여 상기 제2평탄화절연막을 식각하여 상기 저장전극 콘택플러그를 노출시키고 상기 저장전극 콘택플러그에 접속되어 상기 비트라인 및 식각된 제2평탄화절연막 측벽에 형성되는 실린더형 저장전극을 형성함으로써 단순한 공정으로 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하는 동시에 비트라인과 저장전극의 단차를 없애 후속공정을 용이하게 실시할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, (εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.
그러나, 이러한 방법들은 모두 각각의 단점을 가지고 있다.
도시되진 않았으나 종래기술에 따른 반도체소자의 실린더형 저장전극 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리절연막, 게이트산화막, 게이트전극(도시안됨) 또는 비트라인(도시안됨)이 형성하고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 )와 같이 플로우가 잘되는 절연물질로 형성한다. 그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 콘택홀을 형성한다.
그리고, 상기 콘택홀을 통하여 상기 반도체기판의 예정된 부분에 접속되는 제1다결정실리콘막을 소정두께 형성한다. 그리고, 그 상부에 희생산화막(도시안됨)을 소정두께 형성한다.
그 다음에, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 희생산화막과 제1다결정실리콘막을 순차적으로 식각한다. 이때, 상기 식각공정은 하부절연층을 식각장벽으로 하여 실시한다.
그리고, 전체표면상부에 제2다결정실리콘막을 소정두께 형성하고 이를 이방성식각하여 상기 희생산화막과 제1다결정실리콘막의 측벽에 제2다결정실리콘막 스페이서를 형성한다.
그리고, 상기 희생산화막을 제거하여 실린더형 저장전극을 형성한다.
이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성할 수는 있으나 집적도가 높아짐에 따라 셀 크기 및 콘택홀 크기가 작아지게 되고 그에 따른 도전체 증착공정시 낮은 단차피복비로 인하여 콘택홀을 채우지 못하게 되어 콘택저항이 증가되는 문제점이 유발되어 재작업을 하여야 하기 때문에 공정이 어렵고 복잡하여 반도체소자의 특성 및 신뢰성을 저하시키고 생산성을 저하시키며 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 바와 같이 종래기술에 따른 문제점을 해결하기 위하여, 비트라인 및 캐패시터 콘택플러그를 동시에 형성하고 이에 콘택되는 비트라인 및 캐패시터를 형성할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
반도체기판 상부에 게이트전극을 형성하는 공정과,
상기 반도체기판 상부에 제1평탄화절연막을 형성하는 공정과,
상기 제1평탄화절연막 상부에 비트라인을 형성하는 공정과,
상기 제1평탄화절연막을 식각하여 상기 반도체기판의 불순물 접합영역에 접속되는 비트라인 콘택플러그와 저장전극 콘택플러그를 형성하는 공정과,
전체표면상부에 제2평탄화절연막을 형성하는 공정과,
상기 비트라인 콘택플러그에 접속되는 비트라인을 형성하되, 상측에 마스크 절연막을 형성하고, 측벽에 절연막 스페이서를 형성하는 공정과,
상기 마스크 절연막과 절연막 스페이서를 마스크로하여 상기 제2평탄화절연막을 식각함으로써 상기 저장전극 콘택플러그를 노출시키는 공정과,
전체표면상부에 도전체를 증착하고, 이를 평탄화식각하여 상기 저장전극 콘택플러그에 접속되어 상기 비트라인 및 식각된 제2평탄화절연막 측벽에 형성되는 실린더형 저장전극을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 소자분리막(13)을 형성한다. 그리고, 활성영역에 게이트산화막(15) 및 제1도전체(17)의 적층구조로 형성되고 그 측벽에 절연막 제1스페이서(19)가 구비되는 게이트전극을 형성한다. 이때, 상기 제1도전체(17)는 다결정실리콘이나 폴리사이드로 형성한다.
그리고, 전체표면상부를 평탄화시키는 제1평탄화절연막(21)을 형성한다. 이때, 상기 제1평탄화절연막(21)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음에, 상기 반도체기판(11)의 불순물 접합영역을 노출시키는 비트라인 제1콘택홀(23) 및 저장전극 콘택홀(24)을 형성한다.
그리고, 상기 콘택홀(23,24)을 각각 매립하는 비트라인 콘택플러그(25)와 저장전극 콘택플러그(26)를 같은 높이로 형성한다. 이때, 상기 콘택플러그(25,26)는 다결정실리콘이나 금속물질로 형성한다.
그리고, 전체표면상부에 제2평탄화절연막(27)을 형성한다. 이때, 상기 제2평탄화절연막(27)은 BPSG 절연막과 같이 유동성이 우수한 절연물질로 형성한다. (도 1a)
그 다음에, 상기 비트라인 콘택홀(23)을 매립하는 비트라인 콘택플러그(25) 상부를 노출시키는 비트라인 제2콘택홀(29)을 형성한다. 이때, 상기 비트라인 제2콘택홀(29)은 비트라인 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 제2평탄화절연막(27)을 식각하여 형성한다.
그리고, 상기 비트라인 제2콘택홀(29)을 매립하는 제2도전체(31)를 형성한다. 그리고, 상기 제2도전체(31) 상부에 마스크 절연막(33)을 형성한다. 이때, 상기 마스크 절연막(33)은 실리콘질화막으로 형성한다. (도 1b)
그 다음에, 비트라인마스크(도시안됨)를 이용한 식각공정으로 상기 마스크 절연막(33)과 제2도전체(31)를 순차적으로 식각한다. 그리고, 상기 제2도전체(31)와 마스크 절연막(33)의 적층구조 측벽에 절연막 제2스페이서(35)를 형성한다. (도 1c)
그리고, 상기 마스크 절연막(33)과 절연막 제2스페이서(35)를 마스크로 하여 상기 제2평탄화절연막(27)을 식각함으로써 상기 저장전극 콘택플러그(26)를 노출시킨다. (도 1d)
그 다음에, 전체표면상부에 제3도전체(37)를 일정두께 형성하고, 이를 평탄화식각하여 상기 저장전극 콘택플러그(26)에 접속되는 제3도전체(37), 즉 저장전극을 형성한다.
이때, 상기 평탄화식각공정은 상기 마스크 절연막(33)와 절연막 제2스페이서(35)를 식각장벽으로 하여 화학기계연마 방법으로 실시한다. (도 1e, 도 1f)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 단순화된 공정으로 동일한 높이의 비트라인과 실리더형 저장전극을 형성하여 고집적화에 충분한 정전용량을 확보하여 후속공정을 용이하게 하는 캐패시터를 형성할 수 있는 효과가 있다.
도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11 : 반도체기판 13 : 소자분리막
15 : 게이트산화막 17 : 제1도전체
19 : 절연막 제1스페이서 21 : 제1평탄화절연막
23 : 비트라인 제1콘택홀 24 : 저장전극 콘택홀
25 : 비트라인 콘택플러그 26 : 저장전극 콘택플러그
27 : 제2평탄화절연막 29 : 비트라인 제2콘택홀
31 : 제2도전체 33 : 마스크 절연막
35 : 절연막 제2스페이서 37 : 제3도전체

Claims (5)

  1. 반도체기판 상부에 게이트전극을 형성하는 공정과,
    상기 반도체기판 상부에 제1평탄화절연막을 형성하는 공정과,
    상기 제1평탄화절연막 상부에 비트라인을 형성하는 공정과,
    상기 제1평탄화절연막을 식각하여 상기 반도체기판의 불순물 접합영역에 접속되는 비트라인 콘택플러그와 저장전극 콘택플러그를 형성하는 공정과,
    전체표면상부에 제2평탄화절연막을 형성하는 공정과,
    상기 비트라인 콘택플러그에 접속되는 비트라인을 형성하되, 상측에 마스크 절연막을 형성하고, 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 마스크 절연막과 절연막 스페이서를 마스크로 하여 상기 제2평탄화절연막을 식각함으로써 상기 저장전극 콘택플러그를 노출시키는 공정과,
    전체표면상부에 도전체를 증착하고, 이를 평탄화식각하여 상기 저장전극 콘택플러그에 접속되어 상기 비트라인 및 식각된 제2평탄화절연막 측벽에 형성되는 실린더형 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 제1,2 평탄화절연막은 BPSG 와 같이 유동성이 우수한 절연물질로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 마스크 절연막과 절연막 스페이서는 실리콘질화막으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 평탄화식각공정은 화학기계연마 방법으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 평탄화식각공정은 마스크 절연막과 절연막 스페이서를 식각장벽으로 하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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