JP2004530300A - 窪み付きgatdramトランジスタおよび方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 53
- 230000000994 depressogenic effect Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 229920005591 polysilicon Polymers 0.000 claims abstract description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 24
- 239000011241 protective layer Substances 0.000 claims 2
- 125000006850 spacer group Chemical group 0.000 claims 2
- 239000012774 insulation material Substances 0.000 claims 1
- 238000012545 processing Methods 0.000 description 41
- 238000000151 deposition Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 210000004027 cell Anatomy 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical group [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
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- Ceramic Engineering (AREA)
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【0001】
本発明は、DRAM(dynamic random access memory)セルに関し、詳細には、それを形成するための新規なプロセスに関する。
【背景技術】
【0002】
DRAMは、典型的には、アクセスデバイス、例えば、MOSFET(metal-oxide-semiconductor field effect transistor)に結合された電荷蓄積コンデンサ(または、セルコンデンサ)を備えている。このMOSFETは、当該コンデンサに電荷を供給したり、当該コンデンサから電荷を除去したりする機能を有するから、蓄積された電荷によって定義された論理状態に影響を及ぼす。当該コンデンサに蓄積された電荷の量は、電極(または、蓄積ノード)の面積と、電極間の間隔と、によって決定される。DRAMの動作条件、例えば、動作電圧と、漏れ速度と、リフレッシュ速度とにより、一定の最小電荷がコンデンサに蓄積されることが、一般に、規定されることになる。
【0003】
メモリ容量が益々増加していることから、記憶セルをさらに多く詰め込まなければならないが、これら記憶セルにそれぞれ必要なキャパシタンスは、維持されることになる。これは、仮に次世代の拡張されたメモリアレイデバイスの製造を成功させる場合には、DRAM製造技術に対する要求が厳しくなる、ということである。最近、セルコンデンサの充填密度を高め、及び/又は、同時にトランジスタサイズを縮小する試みがなされているが、限られた成果しか得られていない。例えば、1つのアプローチは、基板上に形成されたトランジスタゲート電極と、ソース/ドレイン領域との長さを短くして、集積密度を高めることである。残念ながら、閾値電圧の低下、および/または、いわゆるショートチャネル効果(short channel effect)、例えば、パンチスルー現象(punch through)が現れる可能性が高い。周知のスケーリング方法が、上記の不都合な点を改善するのに効果的である。しかし、このアプローチによれば、基板密度は増大するが、供給電圧を低下させる必要があり、このため、電気ノイズに関するマージンが減少し、閾値電圧が変動することになる。
【発明の開示】
【発明が解決しようとする課題】
【0004】
したがって、IC(integrated circuit)の集積度が向上し、しかもショートチャネル効果を防止することができるMOS半導体デバイスを形成する方法に対するニーズがある。
【課題を解決するための手段】
【0005】
本発明は、メモリデバイス、例えば、窪み付きゲート構造(recessed gate structure)を有するDRAMアクセストランジスタを形成する方法を提供する。半導体基板上に、まず、絶縁用のフィールド酸化物領域が形成され、ついで、トランジスタグループが窒化シリコン層にパターン形成され、エッチングされる。そして、隣接し隆起した窒化シリコン構造に関し、その後にデポジットされたポリシリコンであって、ゲート構造形成のためのポリシリコンを研磨するため、トランジスタトレンチに隣接するフィールド酸化物領域に窪みが設けられる。
【0006】
本発明の上記およびその他の利点は、本発明の例示的な実施形態の詳細な説明および添付の図面からより明らかとなるであろう。
【発明を実施するための最良の形態】
【0007】
以下、本発明の特定の例示的な実施形態を詳細に説明する。これら実施形態については、当業者が本発明を実施できる程度に詳細に説明するが、当然、他の実施形態を利用することができ、構造的、論理的、および電気的な変更を行うことができる。
【0008】
以下の説明で使用する「ウェハ」または「基板」という用語には、露出した半導体表面を有する任意の半導体ベースの構造を含めることができる。ウェハおよび構造には、SOI(silicon-on insulator)と、SOS(silicon-on sapphire)と、ドープド半導体及びアンドープド半導体と、ベース半導体基礎により支持されたシリコンのエピタキシャル層と、その他の半導体構造とが含まれることは、当然のことである。この半導体はシリコンベースである必要はない。この半導体は、シリコンゲルマニウムか、ゲルマニウムか、又はガリウム砒素とすることができる。
【0009】
各図面を説明する。各図において、同様の要素は同様の番号を付してあり、図1〜図22は、本発明の例示的な実施形態に従って形成されたアクセストランジスタを有するDRAMメモリデバイス100(図22)の形成方法を示す。図1の半導体基板10上には、薄い熱成長酸化物層12が、慣用の半導体処理技法に従って、約50Åから約200Åの厚さに形成されている。次に、基板10および酸化物層12の上に、絶縁層14、例えば、約100Åから約1000Åの窒化シリコン(Si3N4)層14(図1)が、デポジットされる。窒化シリコン層14は、周知のポジションプロセス、例えば、とりわけ、CVD(chemical vapor deposition)によるスパッタリングや、電子サイクロトロン共鳴プラズマ強化CVDによる低温デポジションにより、形成することができる。以下、絶縁層14を「窒化シリコン層14」というが、この絶縁層14は例えば酸化シリコンその他の絶縁材料で形成することもできることから、当然、本発明は、窒化シリコンを使用することに限定されるものではない。
【0010】
次に、窒化シリコン層14が、窒化シリコン層14上に約1000Åから約10000Åの厚さに形成されたフォトレジスト層15(図2)を使用して、パターン形成される。フォトレジスト層15はマスク(図示せず)を用いてパターン形成されるが、窒化シリコン層14は、パターン形成されたフォトレジストを介して、異方エッチングされ、これにより、幅Wが約1000Åから約2000Åの複数の窒化シリコン列18と、STI(shallow trenches for isolation)20とが得られる。これを図3に示す。STI20を得るため、窒化シリコン層14と、酸化物層12と、基板10とを、全て、深さ約1000Åから約10000Åまで、好ましくは、約5000Åまで、エッチングする。STI20を形成した後、フォトレジスト層15が、例えば酸素プラズマのような慣用の技法によるか、あるいはUV照射で基板10を照射してフォトレジストを劣化させることによって、除去され、図4の構造が得られる。
【0011】
STI20が形成された(図3〜図4)後、図5に示すように、これらトレンチに、絶縁誘電体21が充填される。トレンチ20を充填するため、絶縁に適した任意の誘電体を採用することができる。例示的な実施形態においては、トレンチ20は、HDP(high density plasma)酸化物、すなわち、狭いトレンチを効率的に充填する高い能力を有する材料で、充填されている。あるいはまた、トレンチ20を絶縁誘電体21で充填する前に、トレンチ底部の隅部を滑らかにし、しかもトレンチ充填用の誘電体における応力を減少させるため、例えば酸化物または窒化シリコンの絶縁層(図示せず)を、これらトレンチの側壁に形成することもできる。
【0012】
図6を説明する。窒化シリコン列18に対して、パターン形成しエッチングして、領域Aを、絶縁誘電体21およびトランジスタトレンチ22に隣接して、形成する。トランジスタトレンチ22を得るため、窒化シリコン層14と、酸化物層12と、基板10とを、全て、リアクティブイオンエッチングにより、例えば深さ約1000Åから約10000Åまでエッチングする。トランジスタトレンチ22には、次に詳細に説明するように、後で、DRAMメモリデバイス100(図22)のゲート構造が形成されることになる。トランジスタトレンチ22を形成するため、基板10を、約500Åから約5000Åの深さλ(図6)まで、エッチングする。
【0013】
トランジスタトレンチ22(図6)を形成し、領域A(図6)を形成した後、窪み構造24を、絶縁領域Bに隣接して得るため、絶縁誘電体21を、図7に示すように、選択性エッチング液を用いて部分的にエッチングする。例えばプラズマエッチングのような方向性エッチングプロセスにより、絶縁誘電体21を、約500Åから約3000Åの深さδ(図7)まで、エッチングする。次に説明するように、その後にデポジットされたポリシリコンであって、窒化シリコン層14からの残留窒化シリコンに関するポリシリコンを、化学機械的に研磨することができるようにするため、絶縁誘電体21に窪みが設けられる。本発明をより良く理解するため、窪み構造24(図7)と、絶縁領域B(図7)との断面図を、トランジスタトレンチ22に関連させて、図8および図9に示す。
【0014】
図10を説明する。図10は、図7の10−10′線断面図であって、領域Aとトランジスタトレンチ22とを示す。この時点においては、トランジスタゲート構造を形成する処理ステップは、慣用の半導体処理技法に従って進行する。であるから、薄いゲート酸化物層29が、まず、図11に示すように、トランジスタトレンチ22の側壁および底部に形成される。薄いゲート酸化物層29を、酸素雰囲気中で、約600℃から約1000℃の間の温度で、約30Åから約100Åの厚さまで、熱成長させることができる。
【0015】
ついで、ポリシリコン層30(図12)が、領域A、B上にともに形成され、同様に、基板10のトランジスタトレンチ22と、窪み構造24内部に形成される。ポリシリコン層30は、LPCVDプロシージャにより、約300℃から約700℃の温度で、薄いゲート酸化物層29上にデポジットさせることができる。ポリシリコン層30をデポジットした後、ポリシリコン層30を、図13に示すように、領域Aの窒化シリコン層14面かその近傍まで平坦化して、ポリシリコンゲート層32を形成する。平坦化するため、CMP(chemical mechanical polishing)を使用することができるが、必要なら、他の適切な方法も使用することができる。ポリシリコンのCMPが、窒化物層14上でどのようにして停止するかをより良く理解するには、図14〜図15を参照されたい。図14〜図15は、図7の14−14′線断面図と、15−15′線断面図であるが、導電層30をデポジットし研磨した後の図である。
【0016】
図16を説明する。図16は、図13の構造において、ポリシリコンゲート層32と薄いゲート酸化物層29の一部とを、約100Åから約500Åだけ、エッチングした後の図である。図16に示したように、窪み領域34とポリシリコンゲート33とを得るため、ポリシリコンゲート層32と、薄いゲート酸化物層29の一部とが、選択的に、領域Aの窒化シリコン14まで、エッチングされる。
【0017】
本発明の例示的な実施形態においては、次に、ポリシリコンゲート33上に、誘電体層35(図17)が形成され、図16の窪み領域34が完全に充填される。誘電体層35は、例えば酸化物材料を含むことができ、例えば慣用の堆積方法と、その後のCMPによる研磨で形成することができる。
【0018】
あるいはまた、シリサイド(図示せず)を形成することができる金属層を、約200Åから約500Åの厚さまで、ポリシリコンゲート33上にデポジットさせることもできる。デポジットするため、RFまたはDCによるスパッタリングを利用することができるが、CVDのような他の同様の方法も使用することができる。シリサイドを形成することができる金属をデポジットした後、ポリシリコンゲート33と直接接触する金属が、そのシリサイドに転化するようにするため、基板10に、典型的には、約10から60秒間、窒素雰囲気中で、約600℃から約850℃で、RTA(rapid thermal anneal)を行う。図18に示すように、シリサイド領域37は、ポリシリコンゲート33上に導電領域を形成する。好ましくは、この難熔性を有する金属は、シリサイドのように、低抵抗で、抵抗率が小さい。しかし、この難熔性の金属シリサイドには、チタン、コバルト、タングステン、タンタル、モリブデン、および白金を含む任意の難熔性金属を備えることができるが、この任意の難熔性金属に含まれるものはこれらに限定されるものではない。
【0019】
選択性エッチング液を用いて任意の未反応金属を除去した後、領域Aの窒化物部分を、例えばエッチングによって除去し(図19)、DRAMメモリデバイス100のゲートスタック90(図20)の形成を完了する。ゲートスタック90を完成させるための次の処理ステップにおいては、ポリシリコンゲート33上に形成されたシリサイド領域37を参照し例示するが、本発明はこの実施形態に限定されるものではないことは当然のことであり、他の実施形態、例えば、誘電材料35(図17)のような誘電材料を含むゲートスタックであって、ポリシリコンゲート上に形成されたゲートスタックを形成する実施形態も、企図されていることは当然のことである。いずれにしろ、キャップ材料を基板10上にデポジットし、基板上を平坦化し、これにより、キャップ領域60(図20)をシリサイド領域37上に形成する。このキャップ材料は、窒化シリコンまたは酸化シリコンのようなシリコン誘電体で形成することができるが、TEOSまたはカーバイドも使用することができる。
【0020】
この時点で、ゲート酸化物層29と、ポリシリコンゲート33と、シリサイド領域37と、窒化物キャップ60とをそれぞれ有する窪みを有するゲートスタック90(図20)が形成される。次に、ゲートスタックで画定される隣接するトランジスタのソース領域92(図21)とドレイン領域94(図21)のドーパント注入から、ゲート構造をマスクする必要がある慣用の注入プロセスで、窪みを有するゲートスタック90を使用することができる。
【0021】
フロープロセスにおける次のステップは、図21に示した窒化物スペーサ95a、95bの形成である。次に、導体および/またはコンデンサ用の接触開口を、例えばBPSGのような酸化物層93を貫いて、半導体基板10内に形成するための慣用の処理ステップを、窒化物スペーサ95a、95bで保護された窪みを有するゲートスタック90に対して、施すことができる。そこで、慣用の処理ステップは、導体96およびコンデンサ97を形成するため実施することができ、同様に、DRAMメモリデバイス100のような半導体デバイスを製造するのに必要な他の相互接続構造を形成するために実施することができる。これら全てを図22に示す。
【0022】
本発明の実施形態に従って形成された窪みを有するゲートスタック90(図20〜22)は、図23に示すように、メモリ回路448、例えばDRAMメモリデバイス100を含むプロセッサベースのシステム400中のような任意のIC構造で使用することができる。コンピュータシステムのようなプロセッサシステムは、一般に、CPU(central processing unit)444、例えば、マイクロプロセッサ、デジタル信号プロセッサその他のプログラマブルデジタルロジックデバイスであって、バス452を介してI/O(input/output)デバイス446と通信するもの、を備えている。メモリ448はバス452を介してシステムと通信する。
【0023】
上記の説明および図面は、本発明の特徴および利点を達成する例示的な実施形態の例示に過ぎない。本発明の精神および範囲から逸脱しない限り、特定のプロセス条件および構造に対して修正および置換を行うことができる。したがって、本発明は、上記の説明および図面によって限定されず、ただ、特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【0024】
【図1】本発明の方法に従ってDRAMアクセストランジスタがその上に形成される半導体デバイスの一部の3次元図を示す図である。
【図2】図1のデバイスの、図1に示す処理ステップに続く処理ステップの3次元図である。
【図3】図1のデバイスの、図2に示す処理ステップに続く処理ステップの3次元図である。
【図4】図1のデバイスの、図3に示す処理ステップに続く処理ステップの3次元図である。
【図5】図1のデバイスの、図4に示す処理ステップに続く処理ステップの3次元図である。
【図6】図1のデバイスの、図5に示す処理ステップに続く処理ステップの3次元図である。
【図7】図1のデバイスの、図6に示す処理ステップに続く処理ステップの3次元図である。
【図8】図7のデバイスの8−8′線断面図である。
【図9】図7のデバイスの9−9′線断面図である。
【図10】図7のデバイスの10−10′線断面図である。
【図11】図10のデバイスの、図10に示す処理ステップに続く処理ステップの断面図である。
【図12】図10のデバイスの、図11に示す処理ステップに続く処理ステップの断面図である。
【図13】図10のデバイスの、図12に示す処理ステップに続く処理ステップの断面図である。
【図14】図7のデバイスの、図12に示す処理ステップに続く処理ステップの14−14′線断面図である。
【図15】図7のデバイスの、図12に示す処理ステップに続く処理ステップの15−15′線断面図である。
【図16】図10のデバイスの、図13に示す処理ステップに続く処理ステップの断面図である。
【図17】図10のデバイスの、図16に示す処理ステップに続く、本発明の第1実施形態による処理ステップの断面図である。
【図18】図10のデバイスの、図16に示す処理ステップに続く、本発明の第2実施形態による処理ステップの断面図である。
【図19】図18のデバイスの、図18に示す処理ステップに続く処理ステップの断面図である。
【図20】図18のデバイスの、図19に示す処理ステップに続く処理ステップの断面図である。
【図21】図18のデバイスの、図20に示す処理ステップに続く処理ステップの断面図である。
【図22】図18のデバイスの、図21に示す処理ステップに続く処理ステップの断面図である。
【図23】本発明の方法に従って形成されたDRAMアクセストランジスタを有するコンピュータシステムの図である。
Claims (35)
- 半導体デバイス用のゲート構造を形成する方法において、
半導体基板上に絶縁層を形成するステップと、
前記半導体基板内に、前記絶縁層を通じて延在させた第1組のトレンチを画定するステップと、
前記第1組のトレンチを絶縁材料で充填して絶縁トレンチを形成するステップと、
前記半導体基板内に、前記第1組のトレンチと直交する方向に前記絶縁層を通じて延在させた第2組のトレンチを画定するステップと、
前記絶縁トレンチの領域をエッチングして、窪み付き絶縁トレンチを、前記第2組のトレンチに隣接して形成するステップと、
前記第2組のトレンチ内にゲート酸化物を形成するステップと、
前記ゲート酸化物上および前記窪み付き絶縁トレンチに導電層を形成するステップと、
前記窪み付き絶縁トレンチに関する前記導電層を研磨して導電性ゲートを形成するステップと
を備えたことを特徴とする方法。 - 請求項1において、前記導電性ゲート上に保護層を形成するステップをさらに備えたことを特徴とする方法。
- 請求項1において、酸化物層を、前記半導体基板と前記絶縁層との間に形成するステップをさらに備えたことを特徴とする方法。
- 請求項1において、前記第1組のトレンチは、約1000Åから約10000Åの深さまでエッチングされることを特徴とする方法。
- 請求項1において、前記第2組のトレンチは、約1000Åから約10000Åの深さまでエッチングされることを特徴とする方法。
- 請求項1において、前記第2組のトレンチは、前記半導体基板を約500Åから約5000Åの深さまでエッチングして形成されることを特徴とする方法。
- 請求項1において、前記絶縁トレンチの領域をエッチングする工程は、前記絶縁材料をプラズマエッチングするステップを含むことを特徴とする方法。
- 請求項7において、前記絶縁材料は、約500Åから約3000Åまでエッチングされることを特徴とする方法。
- 請求項1において、前記導電層は、ポリシリコンで形成されることを特徴とする方法。
- 請求項1において、前記導電層は、デポジションによって形成されることを特徴とする方法。
- 請求項1において、前記導電性ゲートをエッチングして窪み付き導電性ゲートを形成するステップをさらに備えたことを特徴とする方法。
- 請求項11において、前記導電性ゲートは、約100Åから約300Åまでエッチングされることを特徴とする方法。
- 請求項12において、前記窪み付き導電性ゲート上に誘電体層を形成するステップをさらに備えたことを特徴とする方法。
- 請求項12において、前記窪み付き導電性ゲート上にシリサイド層を形成するステップをさらに備えたことを特徴とする方法。
- 請求項1において、前記絶縁層は、窒化シリコンおよび酸化シリコンからなるグループから選択された材料から形成されることを特徴とする方法。
- 請求項1において、前記ゲート構造の側壁に絶縁スペーサを形成するステップをさらに備えたことを特徴とする方法。
- 請求項1において、前記絶縁材料は、酸化物材料を含むことを特徴とする方法。
- メモリセルを形成する方法であって、シリコン基板上に絶縁層を設けるステップと、前記シリコン基板内に作成されたゲート構造と、前記ゲート構造に隣接して配設された前記シリコン基板中のソース/ドレイン領域と、前記ソース/ドレイン領域上に形成されたコンデンサとを含むトランジスタを形成するステップとを備え、前記ゲート構造を形成するステップは、
絶縁材料で充填された絶縁トレンチであって、前記絶縁層を貫通し前記シリコン基板内に延在させた少なくとも1つの絶縁トレンチを形成するステップと、
前記絶縁層を貫通し前記シリコン基板内に、前記絶縁トレンチと直交する方向に延在させた少なくとも1つのトランジスタトレンチを画定するステップと、
前記絶縁トレンチの領域をエッチングして、少なくとも1つの窪み付き絶縁トレンチを、前記トランジスタトレンチに隣接して形成するステップと、
前記トランジスタトレンチにゲート酸化物層を形成するステップと、
前記ゲート酸化物層上および前記窪み付き絶縁トレンチ上に導電層を形成するステップと、
前記窪み付き絶縁トレンチに関する前記導電層を研磨して導電性ゲートを形成するステップと、
前記導電性ゲート上に保護層を形成するステップと
をさらに備えたことを特徴とする方法。 - 請求項18において、前記絶縁トレンチは、約1000Åから約10000Åの深さまでエッチングされることを特徴とする方法。
- 請求項18において、前記トランジスタトレンチは、約1000Åから約10000Åの深さまでエッチングされることを特徴とする方法。
- 請求項18において、前記トランジスタトレンチは、前記シリコン基板を約500Åから約5000Åの深さまでエッチングして形成されることを特徴とする方法。
- 請求項18において、前記絶縁トレンチの領域をエッチングする工程は、前記絶縁材料をプラズマエッチングするステップを備えたことを特徴とする方法。
- 請求項22において、前記絶縁材料は、約500Åから約3000Åまでエッチングされることを特徴とする方法。
- 請求項18において、前記導電層は、ポリシリコンで形成されることを特徴とする方法。
- 請求項18において、前記導電層は、デポジションによって形成されることを特徴とする方法。
- 請求項18において、前記導電性ゲートをエッチングして窪み付き導電性ゲートを形成するステップをさらに備えたことを特徴とする方法。
- 請求項26において、前記導電性ゲートは、約100Åから約300Åまでエッチングされることを特徴とする方法。
- 請求項26において、前記窪み付き導電性ゲート上に誘電体層を形成するステップをさらに備えたことを特徴とする方法。
- 請求項26において、前記窪み付き導電性ゲート上にシリサイド層を形成するステップをさらに備えたことを特徴とする方法。
- 請求項18において、前記絶縁層は、窒化シリコンおよび酸化シリコンからなるグループから選択された材料で形成されることを特徴とする方法。
- 請求項18において、前記絶縁材料は、酸化物材料を含むことを特徴とする方法。
- 請求項18において、絶縁スペーサを前記ゲート構造の側壁に形成するステップをさらに備えたことを特徴とする方法。
- 請求項18において、前記メモリセルは、DRAMメモリセルであることを特徴とする方法。
- 請求項18において、前記メモリセルは、IC(integrated circuit)の一部であることを特徴とする方法。
- 請求項18において、前記メモリセルは、プロセッサに結合されたメモリ回路の一部であり、前記プロセッサと前記メモリ回路の少なくとも一方は、前記ゲート構造を備えたことを特徴とする方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/842,788 US6498062B2 (en) | 2001-04-27 | 2001-04-27 | DRAM access transistor |
US09/842,788 | 2001-04-27 | ||
PCT/US2002/013196 WO2002089182A2 (en) | 2001-04-27 | 2002-04-26 | Recessed gat dram transistor and method |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009211925A Division JP5361626B2 (ja) | 2001-04-27 | 2009-09-14 | 窪み付きゲート構造を有するメモリデバイスの製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004530300A true JP2004530300A (ja) | 2004-09-30 |
JP2004530300A5 JP2004530300A5 (ja) | 2006-01-05 |
JP4907838B2 JP4907838B2 (ja) | 2012-04-04 |
Family
ID=25288239
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002586384A Expired - Fee Related JP4907838B2 (ja) | 2001-04-27 | 2002-04-26 | 窪み付きゲート構造を有するメモリデバイス |
JP2009211925A Expired - Lifetime JP5361626B2 (ja) | 2001-04-27 | 2009-09-14 | 窪み付きゲート構造を有するメモリデバイスの製造方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009211925A Expired - Lifetime JP5361626B2 (ja) | 2001-04-27 | 2009-09-14 | 窪み付きゲート構造を有するメモリデバイスの製造方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US6498062B2 (ja) |
EP (1) | EP1382059A2 (ja) |
JP (2) | JP4907838B2 (ja) |
KR (1) | KR100547227B1 (ja) |
CN (1) | CN100375271C (ja) |
AU (1) | AU2002303494A1 (ja) |
WO (1) | WO2002089182A2 (ja) |
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CN1520610A (zh) | 2004-08-11 |
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JP4907838B2 (ja) | 2012-04-04 |
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JP2010034567A (ja) | 2010-02-12 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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