CN113035872A - 半导体结构及其制作方法 - Google Patents
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Abstract
本发明涉及一种半导体结构及其制作方法。半导体结构的制作方法，包括：提供衬底，衬底包括有源区和隔离区；于衬底上形成第一沟槽结构，第一沟槽结构贯穿有源区和隔离区；于第一沟槽结构内形成位线接触结构，位线接触结构的上表面低于衬底上表面；于位线接触结构上形成位线结构，位线结构至少部分位于第一沟槽结构内；于位线结构上形成位线保护结构，位线保护结构至少覆盖位线结构的上表面，且相邻位线保护结构之间具有第二沟槽结构；形成电容接触结构，电容接触结构包括第一电容接触结构和第二电容接触结构；其中，第二电容接触结构覆盖第一电容接触结构的上表面和部分侧壁。本申请能够有效提高位线的结构稳定性，且降低电容接触电阻。
Description
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体结构及其制作方法。
背景技术
随着半导体技术的发展，存储器器件越来越追求高速度、高集成密度、低功耗等。随着半导体结构尺寸的微缩，尤其是在关键尺寸小于20nm的动态随机存取存储器(DRAM)中，位线的结构稳定性直接决定了DRAM在电性方面的优良与否。
此外，在半导体制造工艺中，随着关键尺寸的缩小，电阻问题是一种亟待解决的问题。
发明内容
基于此，本申请提供一种能够提高位线的结构稳定性，且降低电容接触电阻的半导体结构及其制作方法。
一种半导体结构的制作方法，包括：
提供衬底，所述衬底包括有源区和隔离区；
于所述衬底上形成第一沟槽结构，所述第一沟槽结构贯穿所述有源区和所述隔离区；
于所述第一沟槽结构内形成位线接触结构，所述位线接触结构的上表面低于所述衬底上表面；
于所述位线接触结构上形成位线结构，所述位线接触结构和所述位线结构填充满所述第一沟槽结构，且所述位线结构至少部分位于所述第一沟槽结构内；
于所述位线结构上形成位线保护结构，所述位线保护结构至少覆盖所述位线结构的上表面，且相邻所述位线保护结构之间具有第二沟槽结构；
形成电容接触结构，所述电容接触结构包括第一电容接触结构和第二电容接触结构；其中，所述第一电容接触结构位于所述第二沟槽结构内，所述第二电容接触结构覆盖所述第一电容接触结构的上表面和部分侧壁。
在其中一个实施例中，所述于所述衬底上形成第一沟槽结构，包括：
于所述衬底上形成依次形成应力缓冲材料层、刻蚀阻挡材料层以及第一掩膜材料层；
图形化所述第一掩膜材料层，以形成第一掩膜层；
以所述第一掩膜层为掩膜，刻蚀部分所述刻蚀阻挡材料层、部分所述应力缓冲材料层和部分所述衬底；
其中，剩余的所述刻蚀阻挡材料层构成刻蚀阻挡层，剩余的所述应力缓冲材料层构成应力缓冲层。
在其中一个实施例中，在形成所述第一沟槽结构的步骤之后，在于所述第一沟槽结构内形成位线接触结构的步骤之前，还包括：
去除所述第一掩膜层；
形成所述第一侧壁保护层，所述第一侧壁保护层覆盖所述第一沟槽结构的侧壁。
在其中一个实施例中，所述形成所述第一侧壁保护层包括：
形成第一侧壁材料层，所述第一侧壁材料层覆盖所述刻蚀阻挡层的表面、所述第一沟槽结构的侧壁及底部；
利用刻蚀工艺去除位于所述刻蚀阻挡层表面的所述第一侧壁材料层以及位于所述第一沟槽结构底部的所述第一侧壁材料层。
在其中一个实施例中，所述于所述第一沟槽结构内形成位线接触结构包括：
形成位线接触材料层，所述位线接触材料层填充满所述第一沟槽结构且覆盖所述刻蚀阻挡层的表面；
利用刻蚀工艺去除位于所述刻蚀阻挡层表面的所述位线接触材料层以及部分位于所述第一沟槽结构内的所述位线接触材料层。
在其中一个实施例中，所述于所述位线接触结构上形成位线结构包括：
形成金属阻挡材料层，所述金属阻挡材料层覆盖所述位线接触结构和所述刻蚀阻挡层的表面；
形成第一金属导电材料层，所述第一金属导电材料层覆盖所述金属阻挡材料层的表面；
去除所述刻蚀阻挡层上方的所述金属阻挡材料层和所述第一金属导电材料层，剩余的所述金属阻挡材料层构成金属阻挡层，剩余的述第一金属导电材料层构成第一金属导电层；
其中，所述金属阻挡层和所述第一金属导电层构成所述位线结构。
在其中一个实施例中，所述去除所述刻蚀阻挡层上方的所述金属阻挡材料层和所述第一金属导电材料层包括：
以所述刻蚀阻挡层为停止层，采用化学机械掩膜工艺去除所述刻蚀阻挡层上方的所述金属阻挡材料层和所述第一金属导电材料层。
在其中一个实施例中，于所述位线接触结构上形成位线保护结构包括：
形成第一介质层，所述第一介质层覆盖所述位线结构的上表面；
形成第一绝缘层，所述第一绝缘层覆盖所述第一介质层的表面；
形成第二绝缘层，所述第二绝缘层覆盖所述第一绝缘层的表面；
形成第三绝缘层，所述第三绝缘层覆盖所述第二绝缘层的表面；
其中，所述第一介质层、所述第一绝缘层、所述第二绝缘层和所述第三绝缘层构成所述位线保护结构。
在其中一个实施例中，所述形成第一介质层包括：
形成第一介质材料层，所述第一介质材料层覆盖所述刻蚀阻挡层和所述位线结构；
采用刻蚀工艺去除所述刻蚀阻挡层上方的所述第一介质材料层、所述刻蚀阻挡层，剩余的所述第一介质材料层构成第一介质层。
在其中一个实施例中，形成所述第一电容接触结构的步骤包括：
形成第一多晶硅层，所述第一多晶硅层位于所述第二沟槽结构内且所述第一多晶硅层的上表面低于所述位线保护结构的上表面；
形成第一牺牲层，所述第一牺牲层覆盖所述位线保护结构的上表面和部分侧壁；
形成第二多晶硅层，所述第二多晶硅层、所述第一多晶硅层和所述第一牺牲层填充满所述第二沟槽结构且所述第二多晶硅层的上表面和所述第一牺牲层的上表面齐平；
去除第一牺牲层，形成第三沟槽结构；
其中，所述第一多晶硅层和所述第二多晶硅层构成所述第一电容接触结构。
在其中一个实施例中，形成所述第二电容接触结构的步骤包括：
形成第二金属导电材料层，所述第二金属导电材料层覆盖所述第一电容接触结构以及所述位线保护结构的上表面并且填充满所述第三沟槽结构；
去除部分所述第二金属导电材料层，以形成第四沟槽结构；
其中，剩余的所述第二金属导电材料层构成所述第二电容接触结构，所述第二电容接触结构和所述第四沟槽结构间隔分布且一一对应。
一种半导体结构，包括：
衬底，包括有源区和隔离区；
第一沟槽结构，位于所述衬底内，且贯穿所述有源区和所述隔离区；
位线接触结构，位于所述第一沟槽结构内，且上表面低于所述衬底上表面；
位线结构，位于所述位线接触结构上，且所述位线结构至少部分位于所述第一沟槽结构内，所述位线结构与所述位线接触结构填充满所述第一沟槽结构；
位线保护结构，位于所述位线结构上，所述位线保护结构至少覆盖所述位线结构的表面，且相邻所述位线保护结构之间具有第二沟槽结构；
电容接触结构，包括第一电容接触结构和第二电容接触结构；其中，所述第一电容接触结构位于所述第二沟槽结构内，所述第二电容接触结构覆盖所述第一电容接触结构的上表面和部分侧壁。
在其中一个实施例中，所述半导体结构还包括第一侧壁保护层，所述第一侧壁保护层覆盖所述第一沟槽结构的侧壁。
在其中一个实施例中，所述位线保护结构包括：
第一介质层，覆盖所述位线结构的上表面；
第一绝缘层，覆盖所述第一介质层的表面；
第二绝缘层，覆盖所述第一绝缘层的表面；
第三绝缘层，覆盖所述第二绝缘层的表面。
在其中一个实施例中，所述第一电容接触结构包括第一多晶硅层以及第二多晶硅层，所述第一多晶硅层位于所述第二沟槽结构内，且所述第一多晶硅层上表面低于所述位线保护结构上表面，所述第二多晶硅层位于所述第一多晶硅层上，且与所述位线保护结构间隔设置，所述第二电容接触结构覆盖所述第二多晶硅层的上表面和部分侧壁。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制作方法的流程图；
图2-图22为一实施例中提供的半导体结构的制作过程中所得结构的截面或俯视结构示意图；
图23一实施例中提供的半导体结构示意图。
附图标记说明：
100-衬底；101-半导体基片；101a-浅沟槽结构，100a-第一沟槽结构；110-有源区；120-隔离区；201-位线接触材料层；200-位线接触结构；300-位线结构；311-金属阻挡材料层；310-金属阻挡层；321-第一金属导电材料层；320-第一金属导电层；400-位线保护结构；400a-第二沟槽结构；411-第一介质材料层；410-第一介质层；420-第一绝缘层；430-第二绝缘层；440-第三绝缘层；500-电容接触结构；510-第一电容接触结构；510a-第三沟槽结构；521-第二金属导电材料层；520-第二电容接触结构；520a-第四沟槽结构；601-应力缓冲材料层；600-应力缓冲层；701-刻蚀阻挡材料层；700-刻蚀阻挡层；801-第一掩膜材料层；800-第一掩膜层，901-第一侧壁材料层；900-第一侧壁保护层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。
在一个实施例中，请参阅图1，提供一种半导体结构的制作方法，包括如下步骤：
步骤S100，提供衬底100，衬底包括有源区110和隔离区120，请参阅图3；
步骤S200，于衬底100上形成第一沟槽结构100a，第一沟槽结构100a贯穿有源区110和隔离区120，请参阅图5；
步骤S500，于第一沟槽结构100a内形成位线接触结构200，位线接触结构200的上表面低于衬底100上表面，请参阅图9；
步骤S600，于位线接触结构200上形成位线结构300，位线接触结构200和位线结构300填充满第一沟槽结构100a，且位线结构300至少部分位于第一沟槽结构100a内，请参阅图11；
步骤S700，于位线结构300上形成位线保护结构400，位线保护结构400至少覆盖位线结构300的上表面，且相邻位线保护结构300之间具有第二沟槽结构400a，请参阅图14；
步骤S800，形成电容接触结构500，电容接触结构500包括第一电容接触结构510和第二电容接触结构520；其中，第一电容接触结构510位于第二沟槽结构400a内，第二电容接触结构520覆盖第一电容接触结构510的上表面和部分侧壁，请参阅图23。
在步骤S100中，请参阅图3，衬底100包括有源区110和隔离区120。
衬底100的具体形成过程可以为：首先，在半导体基片101(如硅片等)中形成若干浅沟槽结构101a，请参阅图2。然后再在浅沟槽结构内填充满绝缘介质(如氧化硅等)，从而先形成浅沟槽隔离结构。浅沟槽隔离结构所在的区域即隔离区120；同时，浅沟槽隔离结构将半导体基片隔离出多个间隔排布的有源区110，请参阅图3。
在步骤S200中，第一沟槽结构100a用于形成位线结构300。同一第一沟槽结构100a贯穿有源区110和隔离区120，进而使得同一第一沟槽结构100a内形成的位线结构与位于同一行的各个存储单元中的源极或漏极电连接。
图5为于衬底100上形成第一沟槽结构100a后的一剖面结构示意图。
在步骤S500中，位线接触结构200可以有效的调节最终形成的器件的电性能，从而提高器件的良率。
作为示例，位线接触结构200的材料可以重掺杂的多晶硅等，多晶硅中的掺杂离子可以是磷、硼等离子。可以通过调节多晶硅中掺杂的离子浓度来调节最终形成的器件的电性能，进而满足应用需求。
在步骤S600中，位线结构300全部或者部分位于第一沟槽结构100a内。即位线结构300中至少部分埋入了衬底100内。
作为示例，位线结构300的材料可以包括金属钨(W)等。
在步骤S700中，位线保护结构400与位线结构300以及位线接触结构200相对应设置。相对应的一组位线保护结构400、位线结构300以及位线接触结构200共同形成一条位线。
位线保护结构400可以对相应的位线结构300进行有效的绝缘隔离以及保护。
各个位线保护结构400之间间隔设置，相邻位线保护结构400之间具有第二沟槽结构400a。第二沟槽结构400a用于后续形成电容接触结构500。
在步骤S800中，第一电容接触结构510可以有效降低有源区110与第二电容接触结构520之间的接触电阻。第二电容接触结构520，用于与电容结构电连接。
作为示例，第一电容接触结构510的材料可以重掺杂的多晶硅等。第二电容接触结构520的材料可以为金属钨(W)等。
在本实施例中，位线结构300中至少部分埋入了衬底100内，从而使得第一沟槽结构100a外的位线高度降低，进而有效提高位线整体的结构稳定性。
同时，第一沟槽结构100a外的各位线之间的第二沟槽结构400a用于填充第一电容接触结构510。如果其高度过高，易在填充第一电容接触结构510的过程中形成填充空隙，从而影响电容接触结构的阻值。
而在本实施例中，位线结构300的至少部分埋入了衬底100内，从而使得第一沟槽结构100a外的位线高度降低，进而也使得在第二沟槽结构400a的槽深降低，从而降低在第二沟槽结构400a内填充的第一电容接触结构510的高度。
因此，本实施例也可以有效防止在填充第一电容接触结构510的过程中形成填充空隙，从而提高第一电容接触结构510的填充质量，进而有效降低第一电容接触结构510的阻值。
并且，在本实施例中，电容接触结构500的第二电容接触结构520覆盖第一电容接触结构510的上表面和部分侧壁，,进而有效增加了二者的接触面积，从而有利于实现电容结构与有源区的源极或者漏极之间的电荷转移。
在一个实施例中，步骤S200包括：
步骤S210，于衬底100上形成依次形成应力缓冲材料层601、刻蚀阻挡材料层701以及第一掩膜材料层801，请参阅图4；
步骤S220，图形化第一掩膜材料层801，以形成第一掩膜层800，请参阅图5；
步骤S230，以第一掩膜层800为掩膜，刻蚀部分刻蚀阻挡材料层701、部分应力缓冲材料层601和部分衬底100，请参阅图5。
在步骤S210中，应力缓冲材料层601的材料可以但不限于为氧化硅等。刻蚀阻挡材料层701的材料可以但不限于为氮化硅等。第一掩膜材料层801可以包括一个膜层，亦可以包括多个膜层。作为示例，第一掩膜材料层801可以包括在刻蚀阻挡材料层701上依次形成的多晶硅材料层与氧化硅材料层等。
步骤S220中，可以通过光刻工艺对第一掩膜材料层801进行曝光、显影以及刻蚀等处理，进而形成第一掩膜层800。
步骤S230中，以第一掩膜层800为掩膜，分别选择适合的刻蚀气体，从而对刻蚀阻挡材料层701、应力缓冲材料层601和衬底100依次进行刻蚀。
刻蚀后，剩余的刻蚀阻挡材料层701构成刻蚀阻挡层700，剩余的应力缓冲材料层601构成应力缓冲层600。而衬底100经过刻蚀后，形成了第一沟槽结构100a。
在一个实施例中，在步骤S200之后，且在步骤S500之前，还包括：
步骤S300，请参阅图6，去除第一掩膜层800；
步骤S400，请参阅图7，形成第一侧壁保护层900，第一侧壁保护层900覆盖第一沟槽结构100a的侧壁。
在步骤S300中，去除第一掩膜层800之后，刻蚀阻挡层700暴露出来。
步骤S400中，第一侧壁保护层900用于防止后续形成的位线结构300渗透至隔离区120内的浅沟槽隔离结构，从而导致器件性能下降。
作为示例，第一侧壁保护层900的材料可以为氮化钛。
这里，第一侧壁保护层900在位线接触结构200形成之前形成。当然，本申请并不以此为限制，第一侧壁保护层900也可以在位线接触结构200形成之后，而位线结构300形成之前形成。
在一个实施例中，步骤S400包括：
步骤S410，请参阅图6，形成第一侧壁材料层901，第一侧壁材料层901覆盖刻蚀阻挡层700的表面、第一沟槽结构100a的侧壁及底部；
步骤S420，请参阅图7，利用刻蚀工艺去除位于刻蚀阻挡层700表面的第一侧壁材料层901以及位于第一沟槽结构100a底部的第一侧壁材料层901。
在步骤S410中，第一侧壁材料层901的材料可以为氮化钛等。
在步骤S420中，通过刻蚀工艺去除上述部分第一侧壁材料层901后，剩余的第一侧壁材料层901即为第一侧壁保护层900。
在一个实施例中，步骤S500包括：
步骤S510，请参阅图8，形成位线接触材料层201，位线接触材料层201填充满第一沟槽结构100a且覆盖刻蚀阻挡层700的表面；
步骤S520，请参阅图9，利用刻蚀工艺去除位于刻蚀阻挡层700表面的位线接触材料层201以及部分位于第一沟槽结构100a内的位线接触材料层201。
步骤S520中，刻蚀工艺去除部分位线接触材料层201后，剩余的位线接触材料层201构成位线接触结构200。
在一个实施例中，步骤S600包括：
步骤S610，请参阅图10，形成金属阻挡材料层311，金属阻挡材料层311覆盖位线接触结构200和刻蚀阻挡层700的表面；
步骤S620，请参阅图10，形成第一金属导电材料层321，第一金属导电材料层321覆盖金属阻挡材料层311的表面；
步骤S630，请参阅图11，去除刻蚀阻挡层700上方的金属阻挡材料层311和第一金属导电材料层321，剩余的金属阻挡材料层311构成金属阻挡层310，剩余的述第一金属导电材料层321构成第一金属导电层320；
其中，金属阻挡层310和第一金属导电层320构成位线结构300。
在步骤S610中，金属阻挡材料层311用于防止后续形成的金属阻挡材料层311渗透至位线接触结构200，从而导致器件性能下降。作为示例，金属阻挡材料层311的材料可以为氮化钛。
在步骤S620中，第一金属导电材料层321的材料可以为金属钨等具有良好导电性的材料。
在步骤S630可以通过刻蚀工艺去除部分金属阻挡材料层311以及部分第一金属导电材料层321。
作为示例，步骤S630可以包括：
以刻蚀阻挡层700为停止层，采用化学机械掩膜工艺去除刻蚀阻挡层上方的金属阻挡材料层311和第一金属导电材料层321。
在一个实施例中，步骤S700包括：
步骤S710，请参阅图13，形成第一介质层410，第一介质层410覆盖位线结构300的上表面；
步骤S720，请参阅图14，形成第一绝缘层420，第一绝缘层420覆盖第一介质层410的表面；
步骤S730，请参阅图14，形成第二绝缘层430，第二绝缘层430覆盖第一绝缘层420的表面；
步骤S740，请参阅图14，形成第三绝缘层440，第三绝缘层440覆盖第二绝缘层430的表面；
其中，第一介质层410、第一绝缘层420、第二绝缘层430和第三绝缘层440构成位线保护结构400。
作为示例，在步骤S710可以包括：
步骤S711，请参阅图12，形成第一介质材料层411，第一介质材料层411覆盖刻蚀阻挡层700和位线结构300；
步骤S712，请参阅图13，采用刻蚀工艺去除刻蚀阻挡层700上方的第一介质材料层411、刻蚀阻挡层700，剩余的第一介质材料层411构成第一介质层410。
此时，第一介质材料层411和刻蚀阻挡层700的材料可以均为氮化硅，进而可以在同一工艺过程中去除。
具体地，可以首先在第一介质材料层411上形成第二掩膜材料层1001，请参阅图12。第二掩膜材料层1001具体可以包括一个膜层，也可以包括多个膜层。然后，通过光刻工艺，图形化第二掩膜材料层1001，形成第二掩膜层。之后基于第二掩膜层刻蚀去除刻蚀阻挡层700上方的第一介质材料层411以及刻蚀阻挡层700。
在步骤S720中，第一绝缘层420的材料可以与第一介质层410的材料相同，二者可以均为氮化硅。
在步骤S730中，第二绝缘层430材料可以为氧化硅。
在步骤S740中，第三绝缘层440材料可以为氮化硅。
在一个实施例中，步骤S800中，形成第一电容接触结构510的步骤包括：
步骤S810，请参阅图17，形成第一多晶硅层511，第一多晶硅层511位于第二沟槽结构400a内且第一多晶硅层511的上表面低于位线保护结构400的上表面；
步骤S820，请参阅图17，形成第一牺牲层513，第一牺牲层513覆盖位线保护结构400的上表面和部分侧壁；
步骤S830，请参阅图19，形成第二多晶硅层512，第二多晶硅层512、第一多晶硅层511和第一牺牲层513填充满第二沟槽结构400a且第二多晶硅层512的上表面和第一牺牲层513的上表面齐平；
步骤S840，请参阅图20，去除第一牺牲层513，形成第三沟槽结构510a；
其中，第一多晶硅层511和第二多晶硅层512构成第一电容接触结构510。
可以理解的是，电容接触结构500是用于电连接有源区110与电容结构的。因此，第一电容接触结构510形成之前，还要去除部分应力缓冲层600，请参阅图14以及图15。
在步骤S810中，请参阅图16，可以首先形成第一多晶硅材料层5111，第二多晶硅材料层5111的上表面高于位线保护结构400的上表面。然后，回刻第一多晶硅材料层5111，剩余的第一多晶硅材料层5111构成第一多晶硅层511，请参阅图17。
在步骤S820中，第一牺牲层513的材料可以为氮化钛，第三绝缘层440的材料可以为氮化硅。
此时，步骤S830，形成第二多晶硅层512的过程中，可以首先形成第二多晶硅材料层5121，第二多晶硅材料层513的上表面高于第一牺牲层513的上表面，请参阅图18。然后，以第三绝缘层440为停止层，采用化学机械掩膜工艺去除第三绝缘层440上方的第二多晶硅材料层，剩余的第二多晶硅材料层构成第二多晶硅层512，请参阅图19。
本实施例通过在形成第一多晶硅511之后，形成第二多晶硅512之前，形成第一牺牲层513，并且在形成第二多晶硅512之后将其去除，从而有效地暴露了第一电容接触结构510的侧壁。此时，后续形成的第二电容接触结构520可以同时与第一电容接触结构510的上表面和侧壁同时接触，进而增大接触面积，从降低接触电阻。
在一个实施例中，步骤S800中，形成第二电容接触结构520的步骤包括：
步骤S850，请参阅图21，形成第二金属导电材料层521，第二金属导电材料层521覆盖第一电容接触结构510以及位线保护结构400的上表面并且填充满第三沟槽结构510a；
步骤S860，请参阅图23，去除部分第二金属导电材料层521，以形成第四沟槽结构520a；
其中，剩余的第二金属导电材料层521构成第二电容接触结构510，第二电容接触结构520和第四沟槽结构520a间隔分布且一一对应。
步骤S860中，具体地，首先可以在第二金属导电材料层521形成第三掩膜材料层1011，请参阅图22。第三掩膜材料层1011具体可以包括一个膜层，也可以包括多个膜层。然后通过光刻工艺，图形化三掩膜材料层1011，形成第三掩膜层。之后基于第二掩膜层刻蚀去除部分第二金属导电材料层521，以形成第四沟槽结构520a以及第二电容接触结构520，请参阅图23。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
请继续参阅图23，本发明还提供一种半导体结构，包括衬底100、第一沟槽结构100a、位线接触结构200、位线结构300、位线保护结构400以及电容接触结构500。
衬底100包括有源区110和隔离区120。第一沟槽结构100a位于衬底内，且贯穿有源区110和隔离区120。
位线接触结构200位于第一沟槽结构100a内，且上表面低于衬底100上表面。位线结构300位于位线接触结构200上，且位线结构300至少部分位于第一沟槽结构100a内并且与位线接触结构200一起填充满第一沟槽结构100a。位线保护结构400位于位线结构300上，至少覆盖位线结构300的表面，且相邻位线保护结构400之间具有第二沟槽结构400a。位线保护结构400与位线结构300以及位线接触结构200相对应设置。相对应的一组位线保护结构400、位线结构300以及位线接触结构200共同形成一条位线。
电容接触结构500，包括第一电容接触结构510和第二电容接触结构520。其中，第一电容接触结构510位于第二沟槽结构400a内，第二电容接触结构520覆盖第一电容接触结构510的上表面和部分侧壁。
在本实施例中，位线结构300的至少部分埋入了衬底100内，从而使得第一沟槽结构100a外的位线高度降低，进而有效提高位线整体的结构稳定性。
同时，第一沟槽结构100a外的各位线之间的第二沟槽结构400a用于填充第一电容接触结构510。如果其高度过高，易在填充第一电容接触结构510的过程中形成填充空隙，从而影响接触阻值。
而在本实施例中，位线结构300的至少部分埋入了衬底100内，从而使得第一沟槽结构100a外的位线高度降低，进而也使得在第二沟槽结构400a的槽深降低，从而降低在第二沟槽结构400a内填充的第一电容接触结构510的高度。
因此，本实施例也可以有效防止在填充第一电容接触结构510的过程中形成填充空隙，从而提高第一电容接触结构510的填充质量，进而有效降低第一电容接触结构510的阻值。
并且，在本实施例中，电容接触结构500的第二电容接触结构520覆盖第一电容接触结构510的上表面和部分侧壁，,进而有效增加了二者的接触面积，从而有利于实现电容结构与有源区的源极或者漏极之间的电荷转移。
在一个实施例中，半导体结构还包括第一侧壁保护层900，第一侧壁保护层900覆盖第一沟槽结构100a的侧壁。
第一侧壁保护层900可以有效防止位线结构300渗透至隔离区120内的浅沟槽隔离结构。
在一个实施例中，位线保护结构400包括第一介质层410、第一绝缘层420、第二绝缘层430以及第三绝缘层440。第一介质层410覆盖位线结构300的上表面。第一绝缘层420覆盖第一介质层410的表面。第二绝缘层430覆盖第一绝缘层420的表面。第三绝缘层440覆盖第二绝缘层430的表面。
通过第一介质层410、第一绝缘层420、第二绝缘层430以及第三绝缘层440的设置可以对位线结构300进行有效的绝缘隔离以及保护。其中，第一绝缘层420的材料可以为氮化硅，第一绝缘层420的材料可以为氧化硅，第三绝缘层440的材料可以为氮化硅。通过不同材料的组合设置成位线保护结构400，可以在对位线结构300进行有效的绝缘隔离的同时减小寄生电容，提高半导体器件的性能。
在一个实施例中，第一电容接触结构510包括第一多晶硅层511以及第二多晶硅层512。第一多晶硅层511位于第二沟槽结构400a内，且第一多晶硅层511上表面低于位线保护结构400上表面。第二多晶硅层512位于第一多晶硅层511上，且与位线保护结构400间隔设置。
第二电容接触结构520覆盖第二多晶硅层512的上表面和部分侧壁。
本实施例通过使得第一电容接触结构510包括第一多晶硅层511以及第二多晶硅层512，而第二多晶硅层512与位线保护结构400间隔设置，使得第二电容接触结构520可以覆盖第二多晶硅层512的上表面和部分侧壁，从而实现第二电容接触结构520覆盖第一电容接触结构510的上表面和部分侧壁。因此，本实施例可以有效增加第二电容接触结构520与第一电容接触结构510的接触面积，从而降低接触电阻。
关于半导体结构的具体限定可以参见上文中对于半导体结构制作方法的限定，在此不再赘述。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (15)
1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，所述衬底包括有源区和隔离区；
于所述衬底上形成第一沟槽结构，所述第一沟槽结构贯穿所述有源区和所述隔离区；
于所述第一沟槽结构内形成位线接触结构，所述位线接触结构的上表面低于所述衬底上表面；
于所述位线接触结构上形成位线结构，所述位线接触结构和所述位线结构填充满所述第一沟槽结构，且所述位线结构至少部分位于所述第一沟槽结构内；
于所述位线结构上形成位线保护结构，所述位线保护结构至少覆盖所述位线结构的上表面，且相邻所述位线保护结构之间具有第二沟槽结构；
形成电容接触结构，所述电容接触结构包括第一电容接触结构和第二电容接触结构；其中，所述第一电容接触结构位于所述第二沟槽结构内，所述第二电容接触结构覆盖所述第一电容接触结构的上表面和部分侧壁。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述于所述衬底上形成第一沟槽结构，包括：
于所述衬底上形成依次形成应力缓冲材料层、刻蚀阻挡材料层以及第一掩膜材料层；
图形化所述第一掩膜材料层，以形成第一掩膜层；
以所述第一掩膜层为掩膜，刻蚀部分所述刻蚀阻挡材料层、部分所述应力缓冲材料层和部分所述衬底；
其中，剩余的所述刻蚀阻挡材料层构成刻蚀阻挡层，剩余的所述应力缓冲材料层构成应力缓冲层。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，在形成所述第一沟槽结构的步骤之后，在于所述第一沟槽结构内形成位线接触结构的步骤之前，还包括：
去除所述第一掩膜层；
形成第一侧壁保护层，所述第一侧壁保护层覆盖所述第一沟槽结构的侧壁。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述形成所述第一侧壁保护层包括：
形成第一侧壁材料层，所述第一侧壁材料层覆盖所述刻蚀阻挡层的表面、所述第一沟槽结构的侧壁及底部；
利用刻蚀工艺去除位于所述刻蚀阻挡层表面的所述第一侧壁材料层以及位于所述第一沟槽结构底部的所述第一侧壁材料层。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述于所述第一沟槽结构内形成位线接触结构包括：
形成位线接触材料层，所述位线接触材料层填充满所述第一沟槽结构且覆盖所述刻蚀阻挡层的表面；
利用刻蚀工艺去除位于所述刻蚀阻挡层表面的所述位线接触材料层以及部分位于所述第一沟槽结构内的所述位线接触材料层。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述于所述位线接触结构上形成位线结构包括：
形成金属阻挡材料层，所述金属阻挡材料层覆盖所述位线接触结构和所述刻蚀阻挡层的表面；
形成第一金属导电材料层，所述第一金属导电材料层覆盖所述金属阻挡材料层的表面；
去除所述刻蚀阻挡层上方的所述金属阻挡材料层和所述第一金属导电材料层，剩余的所述金属阻挡材料层构成金属阻挡层，剩余的述第一金属导电材料层构成第一金属导电层；
其中，所述金属阻挡层和所述第一金属导电层构成所述位线结构。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述去除所述刻蚀阻挡层上方的所述金属阻挡材料层和所述第一金属导电材料层包括：
以所述刻蚀阻挡层为停止层，采用化学机械掩膜工艺去除所述刻蚀阻挡层上方的所述金属阻挡材料层和所述第一金属导电材料层。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，于所述位线接触结构上形成位线保护结构包括：
形成第一介质层，所述第一介质层覆盖所述位线结构的上表面；
形成第一绝缘层，所述第一绝缘层覆盖所述第一介质层的表面；
形成第二绝缘层，所述第二绝缘层覆盖所述第一绝缘层的表面；
形成第三绝缘层，所述第三绝缘层覆盖所述第二绝缘层的表面；
其中，所述第一介质层、所述第一绝缘层、所述第二绝缘层和所述第三绝缘层构成所述位线保护结构。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述形成第一介质层包括：
形成第一介质材料层，所述第一介质材料层覆盖所述刻蚀阻挡层和所述位线结构；
采用刻蚀工艺去除所述刻蚀阻挡层上方的所述第一介质材料层、所述刻蚀阻挡层，剩余的所述第一介质材料层构成第一介质层。
10.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第一电容接触结构的步骤包括：
形成第一多晶硅层，所述第一多晶硅层位于所述第二沟槽结构内且所述第一多晶硅层的上表面低于所述位线保护结构的上表面；
形成第一牺牲层，所述第一牺牲层覆盖所述位线保护结构的上表面和部分侧壁；
形成第二多晶硅层，所述第二多晶硅层、所述第一多晶硅层和所述第一牺牲层填充满所述第二沟槽结构且所述第二多晶硅层的上表面和所述第一牺牲层的上表面齐平；
去除第一牺牲层，形成第三沟槽结构；
其中，所述第一多晶硅层和所述第二多晶硅层构成所述第一电容接触结构。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，形成所述第二电容接触结构的步骤包括：
形成第二金属导电材料层，所述第二金属导电材料层覆盖所述第一电容接触结构以及所述位线保护结构的上表面并且填充满所述第三沟槽结构；
去除部分所述第二金属导电材料层，以形成第四沟槽结构；
其中，剩余的所述第二金属导电材料层构成所述第二电容接触结构，所述第二电容接触结构和所述第四沟槽结构间隔分布且一一对应。
12.一种半导体结构，其特征在于，包括：
衬底，包括有源区和隔离区；
第一沟槽结构，位于所述衬底内，且贯穿所述有源区和所述隔离区；
位线接触结构，位于所述第一沟槽结构内，且所述位线接触结构的上表面低于所述衬底上表面；
位线结构，位于所述位线接触结构上，且所述位线结构至少部分位于所述第一沟槽结构内，所述位线结构与所述位线接触结构填充满所述第一沟槽结构；
位线保护结构，位于所述位线结构上，所述位线保护结构至少覆盖所述位线结构的表面，且相邻所述位线保护结构之间具有第二沟槽结构；
电容接触结构，包括第一电容接触结构和第二电容接触结构；其中，所述第一电容接触结构位于所述第二沟槽结构内，所述第二电容接触结构覆盖所述第一电容接触结构的上表面和部分侧壁。
13.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括第一侧壁保护层，所述第一侧壁保护层覆盖所述第一沟槽结构的侧壁。
14.根据权利要求13所述的半导体结构，其特征在于，所述位线保护结构包括：
第一介质层，覆盖所述位线结构的上表面；
第一绝缘层，覆盖所述第一介质层的表面；
第二绝缘层，覆盖所述第一绝缘层的表面；
第三绝缘层，覆盖所述第二绝缘层的表面。
15.根据权利要求12所述的半导体结构，其特征在于，所述第一电容接触结构包括第一多晶硅层以及第二多晶硅层，所述第一多晶硅层位于所述第二沟槽结构内，且所述第一多晶硅层上表面低于所述位线保护结构上表面，所述第二多晶硅层位于所述第一多晶硅层上，且与所述位线保护结构间隔设置，所述第二电容接触结构覆盖所述第二多晶硅层的上表面和部分侧壁。
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