CN1713396A - 垂直晶体管及其制造方法 - Google Patents

垂直晶体管及其制造方法 Download PDF

Info

Publication number
CN1713396A
CN1713396A CN200510077947.3A CN200510077947A CN1713396A CN 1713396 A CN1713396 A CN 1713396A CN 200510077947 A CN200510077947 A CN 200510077947A CN 1713396 A CN1713396 A CN 1713396A
Authority
CN
China
Prior art keywords
substrate
groove
end subarea
vertical transistor
grid conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510077947.3A
Other languages
English (en)
Other versions
CN100550420C (zh
Inventor
程慷果
拉玛查恩德拉·迪瓦卡鲁尼
奥莱格·格鲁斯切恩科夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1713396A publication Critical patent/CN1713396A/zh
Application granted granted Critical
Publication of CN100550420C publication Critical patent/CN100550420C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

本发明提供了一种制作垂直晶体管的结构和方法。本发明的结构包含：其上形成有绝缘层的衬底和形成在其中的沟槽，此沟槽具有通过绝缘层延伸到衬底上表面的上部沟槽区，并具有从上部衬底表面延伸到衬底中的下部沟槽区；形成在上部沟槽侧壁附近的半导体层；形成在半导体层中的上部端子区和下部端子区，其中，沟道区将上部端子区与下部端子区分隔开；从上部端子区延伸到下部端子区并与沟道区接触的栅绝缘体；以及形成在栅绝缘体上的栅导体，此栅绝缘体将栅导体隔离于沟道区。

Description

垂直晶体管及其制造方法
技术领域
本发明涉及到半导体器件及其制造方法，更确切地说是涉及到具有改进了的器件性能、简化了的制造工艺、降低了的背对背埋置带泄漏、亚100nm级按比例缩小能力的沟槽存储器单元及其制造方法。
背景技术
动态随机存取存储器(DRAM)单元典型地包括存取场效应晶体管(FET)和储存电容器。存取FET使数据电荷能够在写入和读出操纵中传送至储存电容器和从储存电容器传送。储存电容器上的数据电荷在刷新操纵中被周期性地刷新。
存储器密度典型地受到制造过程中所用光刻工艺确定的最小光刻特征尺寸(F)的限制。例如，能够储存256Mb数据或以上的目前这一代的高密度动态随机存取存储器(DRAM)，每位数据典型地要求8F2的面积。为了进一步提高数据储存能力和降低制造成本，在本技术中有必要提供甚至密度更高的存储器。提高半导体存储器的数据储存能力，要求减小各个存储器单元的存取FET和储存电容器的尺寸。但诸如亚阈值泄漏电流、寄生泄漏电流(例如结泄漏和背对背埋置带泄漏)、以及α粒子诱发的软误差之类的其它因素，要求使用较大的储存电容器。于是，在本技术领域中就需要提高存储器密度，同时允许使用对泄漏电流和软误差提供足够抗扰性的储存电容器。在用于密集结构的更广的集成电路技术领域和制造技术中，也存在着需求。
为了减小单元所要求的表面面积，某些技术在存储器单元中采用了垂直晶体管。这些技术虽然提出了尺寸比常规单元更小的存储器单元，但未能提供下列情况中的至少一种情况：借助于降低结泄漏和结电容而改进了的器件性能、借助于取消用来形成浅沟槽隔离(STI)的深紫外(DUV)掩模和沟槽填充工艺而简化了的制造工艺、改进了的存取FET驱动电流、降低了的背对背埋置带泄漏、以及在亚100nm尺寸下适当的工作特性。
例如，其公开在此处被列为参考的2003年6月3日授予IBM的美国专利No.6573561(’561专利)，公开了一种是为DRAM单元一部分的垂直晶体管。如’561专利的图1所示，成对的垂直n沟道晶体管(100)被包含在成对的DRAM单元(80)内，并被部分硅晶片(10)分隔开。如’561专利的图1所示，各个垂直FET沿沟槽的侧壁被制作垂直进入到衬底(10)中。如’561专利的图1所示，此垂直FET包括源区(130)、漏区(108)、源区与漏区之间的沟道区(12)、垂直多晶硅栅(140)、以及将垂直多晶硅栅分隔于沟道区的栅介质(120)。成对的垂直晶体管被体硅晶片分隔开，因此，为了DRAM恰当地工作，这些垂直晶体管必需被彼此隔离。
常规地说，为了达到充分的器件隔离，浅沟槽隔离(STI)被形成在相邻晶体管之间。典型地用深紫外(DUV)掩模工艺步骤，随之以STI填充工艺，来形成STI结构，其中STI的深度约为0.5微米。STI加工常常占据垂直存取FET所在的上部沟槽周边的显著部分。直至2/3的上部沟槽周边可能由于STI工艺而被占据。上部沟槽周边2/3的减小可能导致垂直存取FET宽度的2/3减小，从而使存取FET的驱动强度减小直至2/3。驱动强度的这一减小可能使器件的速度严重地下降。此外，若相邻器件的各个埋置带未被彼此隔离，则显著的泄漏可能由于相邻埋置带的外扩散而出现在各个相邻器件之间(背对背泄漏)。用来隔离相邻存取晶体管和相邻埋置带的工艺步骤，增加了工艺的复杂性和成本。没有足够的器件隔离，则由于电容器储存元件的尺寸无法减小，存储器阵列的按比例缩小就被寄生泄漏电流禁止，除非泄漏电流也被减小。
此外，诸如’561专利所述的常规垂直阵列器件也遭受到寄生结泄漏，与存在于常规非绝缘体上硅(SOI)水平晶体管中相同的寄生结泄漏。当晶体管的源区/漏区与体硅晶片(或阱结构)相互作用时，此寄生结泄漏就出现。SOI技术利用埋置氧化物层上的薄的被隔离的硅层，大幅度减小了寄生泄漏，从而借助于将源区/漏区隔离于体硅晶片(或阱结构)而基本上消除了寄生电容。本技术的目前状态缺少具有尽可能小的寄生泄漏和在亚100nm尺寸下具有恰当工作特性的适当的垂直阵列器件。
例如，其公开在此处被列为参考的2003年5月20日授予PromosTechnologies的美国专利No.6566190(’190专利)，公开了一种是为DRAM单元一部分的垂直晶体管结构。如’190专利的图18所示，垂直晶体管沿沟槽的侧壁被制作垂直进入到衬底(10)中。如’190专利的图18所示，此垂直FET包括源区和漏区(111)、源区与漏区之间的由衬底形成的沟道区、垂直多晶硅栅(121)、将垂直多晶硅栅分隔于沟道区的栅介质(120)、以及STI区(160)。此外，如’190专利的图11所示，埋置带结构(100)将垂直晶体管的漏连接到埋置电容器的一个节点(90)。而且，如’190专利的图13所示，由倾斜注入形成的内部热氧化层(72)被提供来将垂直晶体管器件和埋置带结构隔离于衬底。由于用来形成热氧化物隔离层的倾斜注入即使不是在亚100nm尺寸的窄沟槽中无法操作，也非常具有挑战性，故即使不是不可能，也极端难以如’190专利所述将垂直阵列结构按比例缩小到亚100nm尺寸。而且，如’190专利所述的形成垂直阵列结构的方法要求包括严格的掩模步骤的复杂的加工，从而更难以控制，更容易失效，且成本更高。
随着DRAM器件的设计密度要求缩小到低于亚100nm的尺寸，沟槽和颈圈的形成变得极为困难。常规的观点是在亚100nm基本规则下，需要垂直晶体管以克服寄生泄漏效应，且这种垂直晶体管将能够得到亚8F2面积沟槽的DRAM布局。
器件的开发也已经倾向于改善速度和组合抗锁定的全耗尽的器件设计。由于SOI器件基本上无锁定，故利用薄的绝缘体上硅(SOI)结构，能够实现这种器件。大量成功的研究努力已经被专用于形成耐用的SOI应用。但部分地由于工艺集成的复杂性，迄今在具有改进了的器件性能、简化了的制造工艺、改进了的存取FET驱动电流、降低了的背对背埋置带泄漏、以及可按比例缩小到亚100nm尺寸的能力的垂直SOI结构的形成方面，没有取得多大成功。
发明内容
本发明于是提供了一种用于克服现有技术的许多缺点的存储器单元的器件结构和一种制作垂直晶体管的方法。具体地说，此器件结构和方法借助于降低结泄漏和结电容而提供了改进的器件性能。此外，此器件结构和方法借助于取消用来形成浅沟槽隔离(STI)的DUV掩模和沟槽填充加工而提供了简化的制造工艺。而且，此器件结构和方法提供了改进了的存取FET驱动电流。此器件结构和方法还提供了降低了的背对背埋置带泄漏。最后，此器件结构和方法提供了亚100nm尺寸下的适当工作特性。
在第一情况下，本发明是一种垂直晶体管，它包含其上形成有绝缘层的衬底以及形成在绝缘层和衬底中的沟槽，此沟槽具有其侧壁通过绝缘层延伸到衬底的上表面的上部分，并具有其侧壁从上部衬底表面延伸到衬底中的下部分；形成在上部沟槽侧壁附近的外延半导体层；形成在外延半导体层中的上部端子区和下部端子区，其中上部端子区与下部端子区被沟道区分隔开；从上部端子区延伸到下部端子区并与沟道区接触的栅绝缘体；以及形成在栅绝缘体上的栅导体，此栅绝缘体将栅导体与沟道区隔离。
在第二情况下，本发明是一种如前所述的垂直晶体管，它还包含沟槽电容器，其中的沟槽电容器位于下部沟槽区中并被电耦合到垂直晶体管，此沟槽电容器包含安置在衬底中的第一节点；位于下部沟槽区中的第二节点，节点介质将第一节点隔离于第二节点；以及用来将第二节点电耦合到下部端子区的埋置带。
在第三情况下，本发明是一种集成电路，它包含存储器单元的阵列，各个存储器单元包含位于沟槽电容器上方并电耦合到沟槽电容器的垂直晶体管，此垂直晶体管包含其上形成有绝缘层的衬底和形成在绝缘层和衬底中的沟槽，此沟槽具有其侧壁通过绝缘层延伸到衬底的上表面的上部分，并具有其侧壁从上部衬底表面延伸到衬底中的下部分；形成在上部沟槽侧壁附近的外延半导体层；形成在外延半导体层中的上部端子区和下部端子区，其中上部端子区与下部端子区被沟道区分隔；从上部端子区延伸到下部端子区并与沟道区接触的栅绝缘体；以及形成在栅绝缘体上的栅导体，此栅绝缘体将栅导体隔离于沟道区。
在第四情况下，本发明是一种如前所述的集成电路，它具有形成在第一衬底区中的逻辑电路和形成在第二衬底区中的存储器单元。
在第五情况下，本发明是一种制作垂直晶体管的方法，它包含下列步骤：提供其上形成有绝缘层和形成在绝缘层上的阻挡帽层的衬底；在绝缘层中形成上部沟槽区；在上部沟槽区侧壁附近形成牺牲间隔；在衬底中形成下部沟槽区；清除牺牲间隔；在上部沟槽区侧壁附近形成外延半导体区；在外延半导体区的下部中形成下部端子区；在外延半导体区附近形成栅绝缘体；在栅绝缘体上形成栅导体；清除阻挡帽层；以及在外延半导体区的上部中形成上部端子区。
在第六情况下，本发明是一种如前所述的方法，它还包含在下部沟槽区中形成沟槽电容器，沟槽电容器的形成包含下列步骤：在衬底中形成埋置的平板；在埋置的平板附近形成节点介质；在节点介质附近形成内节点，其中，节点介质将内节点隔离于埋置的平板；以及在外延半导体区的下部表面附近形成埋置带，其中，埋置带将下部端子区耦合到内节点。
在第七情况下，本发明是如前所述的一种方法，在形成上部沟槽区之前，还包含：在衬底上形成绝缘层；在绝缘层上形成阻挡帽层；在第一衬底部分上的阻挡帽层上形成氮化物层；以及在第一衬底部分中形成逻辑电路。
从附图所述的本发明优选实施方案的下列更具体的描述中，本发明的上述和其它的优点和特点是显而易见的。
附图说明
以下结合附图来描述本发明的优选示例性实施方案，其中相似的参考号表示相似的元件，且
图1是流程图，示出了本发明的制造方法；
图2-20是本发明的半导体结构实施方案在图1的制造方法中的剖面侧视图。
图21-24是集成到埋置的DRAM中的本发明的半导体结构变通实施方案在图1的制造方法中的剖面侧视图。
具体实施方式
本发明于是提供了一种用于克服现有技术的许多缺点的存储器单元的器件结构和一种制作垂直晶体管的方法。具体地说，此器件结构和方法借助于降低结泄漏和结电容而提供了改进的器件性能。此外，此结构和方法借助于取消用来形成浅沟槽隔离(STI)的深紫外(DUV)掩模和沟槽填充加工而提供了简化的制造工艺。而且，此器件结构和方法提供了改进了的存取FET驱动电流。此器件结构和方法还提供了降低了的背对背埋置带泄漏。最后，此器件结构和方法提供了亚100nm尺寸下的适当工作特性。
接着，参照附图来描述本发明，在所有这些附图中，相同的参考号表示相同的元件。这些附图被认为是说明性的而非限制性的，且被包括来方便本发明工艺和器件的解释。
现在参照图1，示出了用来制作根据本发明的垂直晶体管的示例性方法100。此制造方法100使垂直晶体管能够被制作成具有改进了的性能、简化了的制造工艺、改进了的驱动电流、降低了的背对背埋置带泄漏、以及按比例缩小到亚100nm尺寸的能力。于是，方法100提供了用更可靠和成本－效率更高的制造工艺来生产垂直晶体管的优点。现在按照晶片部分在图2-10的工艺过程中的一个实施方案的例子来详细地描述方法100。
图1的第一步骤102是提供衬底表面上形成有绝缘层且绝缘层上形成有阻挡帽层的适当的半导体衬底。此衬底可以包含任何半导体材料，例如：Si、应变Si、Si1-yCy、Si1-x-yGexCy、Si1-xGex、Si合金、Ge、Ge合金、GaAs、InAs、InP、以及其它III-V和II-VI半导体。绝缘层可以是任何适当的绝缘材料，优选是氧化物。可以用任何常规的热生长或淀积工艺来形成绝缘层。例如可以用低压化学气相淀积(LPCVD)、等离子体增强CVD(PECVD)、或高密度等离子体CVD(HDPCVD)来形成绝缘层。绝缘层的厚度可以约为50nm-1微米，优选是100-500nm，更优选是300-400nm。阻挡帽层在后续加工中保护下方的绝缘层，且可以是碳化硅、氮化物、氮氧化物、TERA(可调抗腐蚀ARC)、或它们的任何组合。阻挡帽层也用作在下方绝缘层和衬底中形成沟槽的硬掩模。此帽层优选包含碳化硅。可以用诸如淀积或热生长之类的常规加工来形成此阻挡帽层。
现在参照图2，示出了一种示例性半导体衬底10，其表面上形成有氧化物层11，并在氧化物层11上形成有碳化硅帽层。
参照图1，方法100的下一步骤104是确定沟槽以及腐蚀阻挡帽层和下方绝缘层，以便形成绝缘层中沟槽的上部分。此上部沟槽区借助于图形化以及腐蚀阻挡帽层和下方绝缘体来形成，此腐蚀停止于衬底上。可以用任何适当的工艺来完成图形化，且此图形化可能典型地牵涉到适当光抗蚀剂的淀积和显影。可以用诸如光刻、电子束光刻、x射线光刻之类的任何适当的工艺或用来显影光抗蚀剂的其它常规方法，来显影此光抗蚀剂。在光抗蚀剂已经被显影之后，则可以用任何常规腐蚀工艺例如反应离子刻蚀(RIE)在对被显影的光抗蚀剂具有选择性的情况下腐蚀阻挡帽层和下方绝缘层。
现在参照图3，示出了碳化硅帽层12和氧化物层11已经被图形化和腐蚀以便形成上部沟槽区11a之后的半导体衬底10。
参照图1，下一步骤106是沿上部沟槽区的侧壁形成牺牲间隔。可以用任何适当的工艺来完成这一点，且可能典型地牵涉到适当材料的淀积(例如用LPCVD)，随之以RIE工艺。此牺牲间隔优选可以是厚度约为5-500nm，优选为20-200nm，更优选为50-100nm的诸如氮化硅之类的氮化物层。如可以看到的那样，牺牲间隔沿上部沟槽区侧壁的形成使得外延硅层能够在其中将要制作本发明的垂直晶体管的上部沟槽侧壁附近产生。
现在参照图4，示出了牺牲氮化硅层间隔13已经沿上部沟槽区11a侧壁被形成之后的半导体衬底10。
参照图1，下一步骤108是借助于在衬底中形成下部沟槽区而完成沟槽结构的形成。借助于腐蚀未被阻挡帽层(碳化硅帽层用作下部沟槽区腐蚀过程中的硬掩模)保护的衬底部分，来在衬底中形成下部沟槽区。一旦在衬底中形成了下部沟槽区，沟槽结构就完成了，且此沟槽结构包含上部沟槽区和下部沟槽区。可以用诸如RIE之类的任何常规腐蚀技术将下部沟槽区腐蚀进入到衬底中。牺牲间隔在此腐蚀过程中保护了上部沟槽区的侧壁。结果是形成于氧化层中的上部沟槽区较下部沟槽区更宽。如可以看到的那样，较宽的上部沟槽区将使外延硅层能够形成在上部沟槽区的侧壁附近。
现在参照图5，示出了已经形成了沟槽14之后的半导体衬底10。沟槽14包含形成在氧化物层11中的上部沟槽区15和形成在衬底10中的下部沟槽区17。如可以看到的那样，沟槽电容器将随后被形成在下部沟槽区中。
参照图1，下一步骤110是在下部沟槽区中形成沟槽电容器。首先形成外电容器节点。此外电容器节点可以由衬底原样形成，或可以在衬底中可选地形成埋置板。此埋置板是重掺杂的衬底部分。可以用诸如本技术众所周知的气相掺杂、液相掺杂、等离子体掺杂、等离子体浸入离子注入、从诸如砷掺杂的硅酸盐玻璃之类的固体膜的外扩散掺杂、或它们的任何组合之类的任何常规工艺，来形成此埋置板。在形成埋置板之前或之后，可以完成沟槽电容的提高。借助于在下部沟槽区中形成瓶状，在下部沟槽区侧壁上形成半球状硅晶粒(HSG)而使其糙化，或利用任何其它适当的常规沟槽电容增强方法，能够提高电容。可以进行这些常规方法中二个或多个的组合，例如瓶状化与HSG的组合。接着，形成电容器节点介质。此节点介质可以是任何适当的介质，例如氮化物、氧化物、氮氧化物、Al2O3、ZrO2、HfO2、或它们的任何适当组合。可以用诸如淀积和/或热生长之类的常规技术来形成节点介质。最后，借助于用诸如掺杂的多晶硅、掺杂的锗、金属、硅化物、金属的氮化物(例如TiN或TaN)之类的适当导电材料填充沟槽，来形成内电容器节点。此导电材料优选是用LPCVD方法形成的掺杂的多晶硅。多晶硅填充的下部沟槽区将构成沟槽电容器的内节点，而埋置板将构成外节点。
现在参照图6，示出了用多晶硅21填充沟槽之后的半导体衬底10。沟槽电容器可以由埋置板19、节点介质20、以及多晶硅21组成。
参照图1，下一步骤112是形成绝缘颈圈，用来将沟槽电容器的内节点隔离于衬底的上侧部分，并最终形成垂直晶体管同时填充沟槽。首先，用RIE工艺使导体填充的沟槽凹陷到衬底表面以下，以便形成沟槽电容器的内节点。接着，在下部沟槽区的上侧壁上以及上部沟槽区的侧壁上形成绝缘颈圈。在形成颈圈之前，可以可选地从下部沟槽区的上侧壁以及从牺牲氮化硅间隔的表面清除电容器节点介质。此颈圈可以包含诸如氧化物的任何适当的绝缘材料，并可以用任何常规淀积工艺(例如LPCVD)随之以RIE工艺来形成。颈圈的厚度可以为10-100nm，优选为20-50nm，最优选为25-30nm。最后，用诸如掺杂的多晶硅、掺杂的锗、金属、硅化物、金属的氮化物(例如TiN或TaN)之类的导电材料填充从内电容器节点向上延伸的沟槽部分。此导电材料优选是用LPCVD方法形成的掺杂的多晶硅。此导电材料被绝缘颈圈隔离于牺牲氮化硅间隔和衬底的上侧表面。可以可选地执行诸如CMP之类的整平工艺。
现在参照图7，示出了已经形成氧化物颈圈22并已经用多晶硅23填充沟槽之后的半导体衬底10。多晶硅23被氧化物颈圈22隔离于牺牲氮化硅间隔13和衬底10的上侧表面。沟槽电容器将由埋置板19、节点介质20、以及内电容器节点21组成。
参照图1，下一步骤114是使多晶硅填充的沟槽凹陷且随后在凹陷的多晶硅上形成绝缘帽，用来防止硅在随后的外延生长工艺中生长在剩余的多晶硅上。首先，用诸如RIE或湿法腐蚀之类的常规腐蚀工艺，使多晶硅填充的沟槽凹陷。此凹陷的多晶硅将用作内电容器节点的端子，并将垂直晶体管的一个节点电耦合到内电容器节点。接着，在凹陷的多晶硅的顶部上形成绝缘帽层。此帽层将在后续的外延生长过程中防止硅生长在凹陷的多晶硅上。优选可以用凹陷多晶硅的氧化或氮化来形成此帽层。或者，可以用任何常规的淀积工艺来形成此帽层。若用淀积方法来形成帽，则能够被生长在颈圈的侧壁上以及凹陷的多晶的顶部上。
现在参照图8，示出了多晶硅填充的沟槽已经被凹陷且绝缘帽层24已经被形成在内电容器节点端子24a上之后的半导体衬底10。
参照图1，下一步骤116是清除牺牲间隔，以便在颈圈与绝缘层之间形成间隙。
现在参照图9，示出了牺牲氮化硅间隔13已经被清除从而在氧化物颈圈22与氧化物层11之间形成间隙之后的半导体衬底10。热磷酸(H3PO4)工艺可以被用来清除此牺牲氮化物间隔。如可以看到的那样，形成在氧化物颈圈22与氧化物层11之间的间隙随后将被从衬底10外延生长的硅层填充。
参照图1，一步骤118是在上部沟槽区的侧壁附近形成外延硅区。此外延硅区可以从衬底形成并填充形成在绝缘颈圈与绝缘层之间的间隙，导致一个垂直的绝缘体上硅(SOI)区。可以用任何适当的常规选择性生长工艺来形成此外延硅区。例如。超高真空化学气相淀积(UHVCVD)可以被用来生长器件质量的外延硅层。也可以采用诸如快速热化学气相淀积(RTCVD)、低压化学气相淀积(LPCVD)、有限反应加工CVD(LRPCVD)、以及分子束外延(MBE)之类的其它常规技术。此外延硅区可以用锗和/或碳掺杂，以便借助于在外延工艺中加入锗和/或碳类剂而形成Si1-xGex和/或Si1-x-yGexCy。Si1-xGex中的x数值优选为0.05-0.8，更优选为0.2-0.5，最优选约为0.35。Si1-x-yGexCy中的y数值优选小于0.02。更优选约为0.005。
现在参照图10，示出了已经在形成于氧化物层11中的上部沟槽区侧壁附近形成了外延硅区25之后的半导体衬底10。形成在内电容器节点端子24a上的氧化物帽层24，在选择性外延SOI的生长过程中防止了硅形成在端子的顶部上。此外，外延硅区25被氧化物层11环绕，因而被充分地隔离于包含在邻近沟槽中的其它垂直外延硅区。于是无需诸如STI加工之类的额外加工来形成器件隔离。
参照图1，下一步骤120是一个可选步骤，此步骤是在外延硅区中形成凹陷以及用绝缘材料填充凹陷(草痕(divot))。可以用诸如RIE或湿法腐蚀之类的任何常规腐蚀工艺来凹陷外延硅层。此外延硅优选被凹陷到或稍许低于绝缘帽12与周围氧化物层11之间的界面。然后用诸如碳化硅、氮化物、TERA、或它们的任何适当组合填充此凹陷。碳化硅草痕将防止垂直SOI在后续工艺中被损伤。现在参照图11，示出了外延硅区25已经被凹陷和被碳化硅草痕26填充之后的半导体衬底10。
参照图1，下一步骤122是清除绝缘帽层和腐蚀部分形成在上部沟槽区中的绝缘颈圈。任何适当的腐蚀工艺都可以被用来清除绝缘帽层和腐蚀绝缘颈圈。例如，包含HF的腐蚀化学剂可以被用来腐蚀形成在上部沟槽区中的绝缘颈圈和清除绝缘帽层。此颈圈被凹陷到内电容器节点端子的表面以下，其深度优选为10-120nm，更优选为30-80nm，最优选为50-60nm，从而在垂直SOI与内电容器节点端子之间形成草痕。可以在后续工艺中用导电材料填充此草痕以形成埋置带。此埋置带将用作后续形成的垂直晶体管的源区/漏区的一个端子，并将经由内电容器节点端子被电耦合到下方沟槽电容器的内节点。
现在参照图12，示出了氧化物颈圈22的上部已经被腐蚀且绝缘帽层24已经被清除之后的半导体衬底10。氧化物颈圈22的下部在腐蚀之后仍然保留。颈圈的这一部分将内电容器节点端子24a隔离于衬底10，还将外延硅区25的下部隔离于内电容器节点端子24a。如可以看到的那样，绝缘帽层24已经被清除，从而方便了存储器件埋置带部分的形成。
参照图1，下一步骤124是形成埋置带区和外扩散区。埋置带区用作后续形成的垂直晶体管的源区/漏区的一个端子，并经由内电容器节点端子被电耦合到下方沟槽电容器的内节点。借助于在凹陷的绝缘颈圈顶部上和凹陷的多晶硅区上表面以下填充草痕，来形成埋置带区。此草痕可以是不掺杂的或掺杂的多晶硅薄层。在后续的热加工过程中，诸如砷之类的掺杂剂外扩散到下部外延硅区中，从而形成垂直晶体管的下部端子区(源/漏)。在一个实施方案中，掺杂剂能够从掺杂的埋置带区外扩散。在埋置带区未被掺杂的另一实施方案中，掺杂剂能够从凹陷的多晶硅层通过埋置带区外扩散。可以利用淀积和腐蚀工艺来形成草痕。例如，用LPCVD工艺淀积的厚度为20nm的多晶硅层足以填充宽约30nm和深60nm的草痕。利用包含氨基化学剂的定时湿法化学腐蚀，来清除形成在垂直SOI侧壁上和内节点多晶顶部上的多晶硅层。或者，可以用诸如等离子体增强CVD(PECVD)、快速热CVD(RTCVD)、原子层淀积(ALD)之类的其它淀积工艺，来淀积多晶硅层。利用诸如包含硝酸(HNO3)和氢氟酸(HF)的定时湿法腐蚀之类的任何其它适当的工艺，能够执行多晶硅的回腐蚀。可以可选地在形成埋置带之前，在凹陷的多晶硅层与外延硅区的界面处形成约为10埃的热氮化物薄层，来防止形成诸如位错之类的缺陷。
现在参照图13，示出了埋置带区27和下部端子区28已经被形成之后的半导体衬底10。埋置带区27将下部端子区28电耦合到内电容器节点端子24a。下部端子区28构成后续要形成在上部沟槽区中的垂直晶体管的源区(或漏区)。
参照图1，下一步骤126是在埋置带区和内电容器节点端子上形成沟槽顶部绝缘层。此绝缘层优选是沟槽顶部氧化物(TTO)层。此沟槽顶部绝缘层可以用淀积和回腐蚀工艺来形成。例如，由于高密度等离子体HDPCVD工艺的各向异性性质(HPD工艺沿垂直方向的淀积速率高于沿横向方向的速率)，故HPD氧化物被形成为在沟槽侧壁上约为25nm，而在埋置带和内电容器节点端子二者上为70nm。然后用包含缓冲HF(BHF)即稀释HF(DHF)的定时湿法腐蚀方法清除沟槽侧壁上的HPD氧化物。此定时湿法腐蚀能够清除埋置带和内电容器节点端子上大致相同量的HPD氧化物。因此，定时湿法腐蚀之后，得到的TTO厚度可以大致约为40nm。在TTO淀积之前，可以可选地形成厚度约为5nm的热氧化物牺牲层，以便在HDPCVD工艺过程中保护外延硅区的暴露表面免受等离子体的攻击。若存在热氧化物的可选牺牲层，则可以用缓冲HF(BHF)即稀释HF(DHF)一起清除牺牲热氧化物层和HPD氧化物。此时可以用气相掺杂(GPD)对外延硅区的垂直沟道进行掺杂。或者，可以采用离子注入、等离子体掺杂、等离子体浸入离子注入、液相掺杂、固相掺杂、或它们的任何适当组合。
现在参照图14，示出了沟槽顶部氧化物(TTO)层29已经被形成之后的半导体衬底10。如可以看到的那样，TTO层29将提供栅导体与垂直晶体管源/漏区以及内电容器节点端子24a二者之间的隔离。
参照图1，下一步骤128是形成栅绝缘体和栅导体。可以用热氧化方法来形成栅绝缘体。或者可以用淀积工艺来形成栅绝缘体。此栅绝缘体可以是任何适当的绝缘体材料。例如，此栅绝缘体可以是氧化物、氮化物、氮氧化物、Al2O3、ZrO2、HfO2、Ta2O3、TiO2、钙钛矿型氧化物、或它们的任何适当组合，包括它们的多层组合。栅绝缘体的厚度可以约为2-10nm，优选为5-6nm。在已经形成栅绝缘体之后，则可以利用诸如化学气相淀积(CVD)、等离子体辅助CVD、高密度等离子体化学气相淀积(HDPCVD)、原子层淀积(ALD)、电镀、溅射、蒸发、或化学溶液淀积之类的常规淀积工艺，用栅导体来填充沟槽。此栅导体优选是掺杂的多晶硅，但也可以包含Ge、SiGe、SiGeC、金属硅化物、金属氮化物、金属(例如W、Re、Ru、Ti、Ta、Hf、Mo、Nb、Ni、Al)、或任何其它适当的导电材料。在淀积栅导体之后，可以用诸如化学机械整平(CMP)之类的常规整平方法来整平此栅导体。
现在参照图15，示出了已经形成栅绝缘体30和栅导体31之后的半导体衬底10。栅绝缘体30被插入在栅导体31与外延硅区25之间，并将栅导体31隔离于外延硅区25。
参照图1，下一步骤130是一个可选步骤，此步骤是在栅导体的上部与外延硅区上部和阻挡帽层二者之间形成沟槽顶部绝缘间隔。虽然栅绝缘体能够单独提供足够的隔离，但可选的沟槽顶部绝缘间隔能够借助于改善栅导体与外延硅区之间的隔离而进一步提高垂直晶体管的可靠性。首先，栅导体被凹陷到周围绝缘层的上表面以下。此时，借助于用诸如离子注入、气相掺杂、液相掺杂、固相掺杂、等离子体掺杂、等离子体浸入离子注入、或它们的任何适当组合之类的任何适当的掺杂工艺对内沟槽的SOI上部分进行掺杂，能够形成垂直晶体管的上部端子区(源/漏)。或者，可以在后续工艺中形成上部端子。接着，例如用LPCVD淀积诸如氮化物的绝缘材料。在淀积绝缘材料之前，可以可选地生长一个薄的热氧化物，以便提高氮化物的粘合性。接着，绝缘材料的内部被腐蚀(例如RIE)，直至达到凹陷栅导体的顶部表面。绝缘材料的剩余部分构成了沟槽顶部绝缘间隔。然后用导体，优选为多晶硅，来填充被腐蚀的绝缘材料部分。可以例如用CMP来整平此栅导体。
现在参照图16，示出了沟槽顶部绝缘间隔32已经被形成之后的半导体衬底10。垂直晶体管的栅导体包含下部栅导体区31和上部栅导体区33。由于形成了沟槽顶部绝缘间隔32，故上部栅导体区33比下部栅导体区31更窄。沟槽顶部绝缘间隔32将上部栅导体区33隔离于外延硅区25的上部。绝缘草痕26在形成间隔的工艺中保护了垂直SOI。
参照图1，下一步骤132是清除阻挡帽层和可选的绝缘草痕。可以用诸如干法腐蚀(例如等离子体腐蚀或RIE)、湿法腐蚀、或它们的任何适当组合之类的任何适当的常规腐蚀工艺来清除阻挡帽层和绝缘草痕。此时，借助于用诸如离子注入、气相掺杂、液相掺杂、固相掺杂、等离子体掺杂、等离子体浸入离子注入、或它们的任何适当组合之类的任何适当的掺杂工艺对垂直SOI上部分进行掺杂，能够形成垂直晶体管的上部端子区(源/漏)。或者，可以在前面沟槽顶部绝缘间隔工艺中如前所述形成上部端子。
现在参照图17，示出了已经清除了碳化硅帽层12和SiC草痕26之后且已经形成了上部端子区34之后的半导体衬底10。如可以看到的那样，上部端子区34和上部栅导体区33将具有形成于其上的接触，从而完成了本发明的垂直晶体管。
参照图1，下一步骤134是借助于形成阵列顶部绝缘层而整平结构的表面。此阵列顶部绝缘层优选是用HDPCVD之类的淀积工艺或任何其它适当的工艺形成的氧化物层。然后可以用诸如CMP的工艺或任何其它适当的整平工艺，来整平阵列顶部绝缘层。现在参照图18，示出了阵列顶部绝缘层35已经被形成之后的半导体衬底10。
参照图1，下一步骤136是形成有源和无源字线接触。各个接触可以包括一个或多个导电层、形成在导电层顶部上的绝缘帽层、以及形成在字线结构侧壁上的绝缘间隔。此导电层优选是其下方具有可选的多晶硅层的钨层。或者，导电层可以包含Ge、SiGe、SiGeC、金属硅化物、金属氮化物、金属(例如W、Re、Ru、Ti、Ta、Hf、Mo、Nb、Ni、Al)、或任何其它适当的导电材料。绝缘帽层优选是氮化物层，但也可以包含氧化物、氮氧化物、碳化硅、或任何其它适当的绝缘材料。可以利用诸如化学气相淀积(CVD)、低压CVD(LPCVD)、快速热CVD(RTCVD)、等离子体增强CVD(PECVD)、原子层淀积(ALD)、电镀、溅射、蒸发、或化学溶液淀积之类的任何适当的工艺，来形成此导电层和绝缘层。绝缘间隔优选包含其下方具有可选氧化物层的氮化物层。无源字线接触被耦合到图19中未示出的下一行沟槽。
现在参照图19，示出了已经形成了有源和无源字线接触之后的半导体衬底10。有源字线接触被形成在上部栅导体区33的顶部上，且包含导电层36、绝缘帽37、以及间隔38。无源字线接触被形成在阵列顶部绝缘层35的顶部上，且包含导电层40、绝缘帽41、以及间隔42。各个字线可以偏离沟槽或可以不偏离沟槽。图19示出了不偏离的情况。
参照图1，下一步骤138是形成位线接触。首先，诸如硼磷硅酸盐玻璃(BPSG)之类的绝缘层被淀积在字线接触上然后被图形化，以便形成接触叠层。接着，阵列顶部绝缘层被腐蚀，以便形成到垂直晶体管上部端子区的接触区。在腐蚀阵列顶部绝缘层之后，用诸如多晶硅或金属之类的导电材料或任何其它适当导电材料填充开放的接触区。最后，可以用诸如CMP之类的工艺或任何其它适当的整平工艺来整平导电材料。
现在参照图20，示出了位线绝缘层43被腐蚀并已经形成了位线接触45之后的半导体衬底10。阵列顶部绝缘层35已经被腐蚀以提供到上部端子区34的接触区。位线接触45被耦合到上部端子区34，从而完成了到本发明垂直存储器阵列的所有接触。沟槽顶部绝缘间隔32将上部栅导体区33隔离于上部端子区34和位线接触45二者。接触间隔38还将字线接触36和40隔离于位线接触45，从而将字线电隔离于位线。本发明的垂直晶体管就已经被制作好了。此垂直晶体管包含上部端子区34、下部端子区28、栅绝缘层30、包含下部栅导体区31和上部栅导体区33的栅导体、以及由垂直插入在上部端子区34与下部端子区28之间的外延硅区25区段组成的沟道区。上部端子区34可以是漏区，而下部端子区28可以是源区。下部端子区28可以通过埋置带27被电耦合到埋置沟槽电容器的内电容器节点端子24a。有源字线36接触到上部栅导体区33，且位线45接触到上部端子区34。由于不需要隔离相邻的垂直器件的STI，故上部沟槽周边不会由于STI加工而被占据。因此，垂直晶体管的整个沟道宽度都得到了利用，存取FET的驱动强度从而不被降低。
在工作过程中，当字线激活时，本发明的垂直晶体管能够对埋置的沟槽电容器进行充电或放电。字线激活了栅导体，从而反转垂直晶体管的沟道区。利用沟道区反转，埋置的沟槽电容器的内节点21能够响应于位线45的状态而被充电或放电。电荷通过下列电流路径从位线45被转移到内电容器节点21：位线45到上部端子区34，上部端子区34通过垂直晶体管的反转沟道到下部端子区28，下部端子区28到埋置带27，埋置带27到内电容器节点端子24a，以及内电容器节点端子24a到内电容器节点21。
本发明于是提供了一种用来制作用于克服现有技术许多缺点的存储器单元的垂直晶体管的器件结构和方法。具体地说，此器件结构和方法借助于降低结泄漏和结电容而提供了改进的器件性能。此外，此结构和方法借助于取消用来形成浅沟槽隔离(STI)的DUV掩模和沟槽填充加工而提供了简化的制造工艺。而且，此器件结构和方法提供了改进了的存取FET驱动电流。此器件结构和方法还提供了降低了的背对背埋置带泄漏。最后，此器件结构和方法提供了亚100nm尺寸下的适当工作特性。
本发明的结构和方法能够可选地用埋置DRAM技术来实现，从而使得能够在同一个衬底上集成逻辑电路和存储电路。如图21所示，在图1的步骤102中，半导体衬底100被提供有形成在衬底表面上的绝缘层110、形成在绝缘层上的阻挡帽层120、以及形成在阻挡帽层上的衬垫材料(例如氮化物)130。如图22所示，在进行图1的步骤104之前，可以用任何适当的工艺对衬垫层进行图形化，典型地可能牵涉到光抗蚀剂140的淀积和显影。可以用诸如光刻、电子束光刻、x-射线光刻、或用来显影光抗蚀剂的其它常规方法，来显影光抗蚀剂。如图23所示，在光抗蚀剂已经被显影之后，可以用例如反应离子刻蚀(RIE)的任何常规腐蚀工艺在对被显影的光抗蚀剂有选择性的条件下腐蚀衬垫氮化物层130。然后可以用任何适当的技术，例如液体抗蚀剂剥离工艺或其中光抗蚀剂被氧化(通常称为烧蚀)的氧等离子体工艺，来清除被显影的光抗蚀剂。于是，根据本发明，如图24所示，被腐蚀的衬垫层130仅仅保留在图1的后续垂直晶体管工艺步骤104-138中待要保护的衬底部分上。未被氮化物衬垫保护的衬底部分则能够根据图1的步骤104-138而被加工，以便形成垂直存储器件。因此，衬底的被保护部分在形成垂直器件的过程中被保留，于是使得能够在同一个衬底上形成埋置的DRAM电路和逻辑电路。可以用任何适当的常规工艺来形成逻辑电路，且逻辑电路可以包含诸如CMOS、双极、BiCMOS、芯片上系统(SoC)、或它们的任何适当组合。
为了最好地解释本发明及其实际应用，从而使本技术领域的一般熟练人员能够利用本发明，提出了此处所述的各个实施方案和例子。但本技术领域的一般熟练人员可以理解的是，上面的描述和例子仅仅是为了说明和举例的目的而提出。所提出的描述不被认为是无遗漏的或是将本发明限制在所公开的准确形式。根据上面的论述，许多修正和变化是可能的而不偏离下列权利要求的构思与范围。因此，除非另有规定，附图或此处指出的本发明的任何组成部分都是以可能的组成部分的例子的形式，而不是以限制的形式被给出。同样，除非另有规定，此处指出的本发明的方法的各个步骤的任何步骤或顺序都以各个步骤的可能步骤或顺序的例子的形式，而不是以限制的形式被给出。

Claims (20)

1.一种垂直晶体管，它包含：
其上形成有绝缘层的衬底以及形成在所述衬底和所述绝缘层中的沟槽，所述沟槽具有其侧壁通过所述绝缘层延伸到所述衬底的上表面的上部分，并具有其侧壁从所述上部衬底表面延伸到所述衬底中的下部分；
形成在至少一个所述上部沟槽侧壁附近的半导体区；
形成在所述半导体区中的上部端子区和下部端子区，其中，所述上部端子区与所述下部端子区被沟道区分隔开；
从所述上部端子区延伸到所述下部端子区并与所述沟道区接触的栅绝缘体；以及
形成在所述栅绝缘体上的栅导体，所述栅绝缘体将所述栅导体与所述沟道区隔离。
2.权利要求1的垂直晶体管，还包含插入在所述栅导体的上侧表面与所述上部端子区之间的沟槽顶部绝缘间隔，其中，所述沟槽顶部绝缘间隔将所述栅导体与所述上部端子区隔离。
3.权利要求1的垂直晶体管，还包含位于所述栅导体下方且与所述栅导体的底部表面接触的沟槽顶部绝缘层，其中，所述沟槽顶部绝缘层将所述栅导体与所述下部端子区隔离。
4.权利要求3的垂直晶体管，还包含沟槽电容器，其中，所述沟槽电容器位于所述下部沟槽区中，并被电耦合到所述下部端子区，所述沟槽电容器包含：
安置在所述衬底中的第一节点；
位于所述沟槽顶部绝缘层下方且被节点介质隔离于所述第一节点的第二节点，所述第二节点填充所述下部沟槽区，并向上延伸到所述沟槽顶部绝缘层的底部表面，其中，所述第二节点被绝缘颈圈隔离于所述衬底，并被所述沟槽顶部绝缘层隔离于所述栅导体；以及
插入在所述第二节点的上侧表面与所述下部端子区之间且插入在所述绝缘颈圈的顶部表面与所述沟槽顶部绝缘层的底部表面之间的埋置带，其中，所述埋置带将所述第二节点电耦合到所述下部端子区，被所述沟槽顶部绝缘层隔离于所述栅导体，并被所述绝缘颈圈隔离于所述衬底。
5.权利要求1的垂直晶体管，其中，所述上部端子区与所述下部端子区之间的距离小于100nm。
6.权利要求1的垂直晶体管，还包含：
位于所述上部端子区上方且与所述上部端子区接触的导体；以及
位于所述栅导体上方且与所述栅导体接触的接触叠层。
7.权利要求6的垂直晶体管，其中，所述接触叠层包含：
与所述栅导体接触的钨栓塞；
位于所述钨栓塞上的氮化硅层；
位于所述氮化硅层上的BPSG层；以及
从所述氮化硅层的顶侧表面延伸到所述钨栓塞的底侧表面的绝缘接触间隔，其中，所述绝缘接触间隔将所述钨栓塞隔离于所述导体。
8.权利要求1的垂直晶体管，其中，所述绝缘层的厚度约为50nm-1微米。
9.权利要求1的垂直晶体管，其中，所述衬底选自Si、应变Si、Si1-yCy、Si1-x-yGexCy、Si1-xGex、Si合金、Ge、Ge合金、GaAs、InAs、以及InP。
10.权利要求1的垂直晶体管，其中，所述半导体区选自Si1-xGex和Si1-x-yGexCy。
11.权利要求10的垂直晶体管，其中，x约为0.05-0.8，y大约小于0.02。
12.权利要求1的垂直晶体管，其中，用选自锗和碳的掺杂剂对所述半导体区进行注入。
13.一种集成电路，它包含存储器单元的阵列，各个存储器单元包含位于沟槽电容器上并电耦合到所述沟槽电容器的垂直晶体管，所述垂直晶体管包含：
其上形成有绝缘层的衬底以及形成在所述衬底和所述绝缘层中的沟槽，所述沟槽具有其侧壁通过所述绝缘层延伸到所述衬底的上表面的上部分，并具有其侧壁从所述上部衬底表面延伸到所述衬底中的下部分；
形成在至少一个所述上部沟槽区侧壁附近的半导体区；
形成在所述半导体区中的上部端子区和下部端子区，其中，所述上部端子区与所述下部端子区被沟道区分隔开；
从所述源区延伸到所述漏区且与所述沟道区接触的栅绝缘体；以及
形成在所述栅绝缘体上的栅导体，所述栅绝缘体将所述栅导体与所述沟道区隔离开。
14.权利要求13的集成电路，除了所述存储器单元之外，还包含逻辑电路。
15.权利要求14的集成电路，其中，所述逻辑电路选自：CMOS电路、双极电路、BiCMOS电路、以及芯片上系统电路。
16.一种制作垂直晶体管的方法，它包含下列步骤：
提供其上形成有绝缘层的衬底；
在所述绝缘层中形成上部沟槽区；
在至少一个所述上部沟槽区侧壁附近形成牺牲间隔；
在所述衬底中形成下部沟槽区，其中，所述上部沟槽区与下部沟槽区对准，并构成一个沟槽；
在至少一个所述上部沟槽区侧壁附近形成半导体区；
在所述半导体区的下部中形成下部端子区；
在所述半导体区的沟道区附近形成栅绝缘体；
在所述栅绝缘体上形成栅导体；以及
在所述半导体区的上部中形成上部端子区。
17.权利要求16的方法，还包含在所述下部沟槽区中形成沟槽电容器，包含下列步骤：
在所述衬底中形成第一节点；
在所述第一节点附近形成节点介质；
在所述节点介质附近形成第二节点，其中，所述节点介质将所述第二节点隔离于所述第一节点；以及
在所述下部端子区附近形成埋置带，其中，所述埋置带将所述下部端子区耦合到所述第二节点。
18.权利要求16的方法，其中，形成所述下部端子区的步骤包含掺杂剂从所述埋置带外扩散到所述半导体区的所述下部中。
19.权利要求16的方法，在形成所述上部沟槽区之前，还包含：
在所述绝缘层上形成阻挡帽层；以及
在所述衬底第一部分上的所述阻挡帽层上形成衬垫层，其中，形成所述上部沟槽区的步骤包含在所述阻挡帽层和所述绝缘层中形成所述上部沟槽区。
20.权利要求19的方法，还包含在所述第一衬底部分中形成逻辑电路。
CNB2005100779473A 2004-06-23 2005-06-15 垂直晶体管的制造方法 Expired - Fee Related CN100550420C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/710,166 2004-06-23
US10/710,166 US20050285175A1 (en) 2004-06-23 2004-06-23 Vertical SOI Device

Publications (2)

Publication Number Publication Date
CN1713396A true CN1713396A (zh) 2005-12-28
CN100550420C CN100550420C (zh) 2009-10-14

Family

ID=35504702

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100779473A Expired - Fee Related CN100550420C (zh) 2004-06-23 2005-06-15 垂直晶体管的制造方法

Country Status (2)

Country Link
US (1) US20050285175A1 (zh)
CN (1) CN100550420C (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101123275B (zh) * 2006-08-07 2011-02-23 三星电子株式会社 垂直双沟道晶体管及其制造方法
CN102738162A (zh) * 2012-07-16 2012-10-17 西安电子科技大学 一种基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件及制备方法
WO2013006991A1 (zh) * 2011-07-14 2013-01-17 中国科学院微电子研究所 半导体器件及其制造方法
WO2013044612A1 (en) * 2011-09-29 2013-04-04 Tsinghua University Vertical selection transistor, memory cell, and three-dimensional memory array structure and method for fabricating the same
US8431485B2 (en) 2010-07-14 2013-04-30 Taiwan Memory Company Manufacturing method for a buried circuit structure
CN107464757A (zh) * 2016-06-02 2017-12-12 格罗方德半导体公司 形成垂直晶体管器件的方法
WO2024060541A1 (zh) * 2022-09-21 2024-03-28 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7294879B2 (en) * 2003-07-18 2007-11-13 International Business Machines Corporation Vertical MOSFET with dual work function materials
US7132324B2 (en) * 2004-12-09 2006-11-07 International Business Machines Corporation SOI device with different crystallographic orientations
TWI269434B (en) * 2005-02-05 2006-12-21 Nanya Technology Corp Memory device with vertical transistor and trench capacitor and fabrication method thereof
US7232719B2 (en) * 2005-03-28 2007-06-19 Promos Technologies Inc. Memories having a charge storage node at least partially located in a trench in a semiconductor substrate and electrically coupled to a source/drain region formed in the substrate
US7378707B2 (en) * 2005-05-26 2008-05-27 Micron Technology, Inc. Scalable high density non-volatile memory cells in a contactless memory array
TWI278068B (en) * 2005-11-03 2007-04-01 Nanya Technology Corp Growth controlled vertical transistor
US8193580B2 (en) * 2009-08-14 2012-06-05 Alpha And Omega Semiconductor, Inc. Shielded gate trench MOSFET device and fabrication
US8618601B2 (en) 2009-08-14 2013-12-31 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET with increased source-metal contact
US7709320B2 (en) * 2006-06-28 2010-05-04 International Business Machines Corporation Method of fabricating trench capacitors and memory cells using trench capacitors
US7560360B2 (en) * 2006-08-30 2009-07-14 International Business Machines Corporation Methods for enhancing trench capacitance and trench capacitor
DE102007035832B4 (de) * 2007-07-31 2012-03-29 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines SOI-Halbleiterbauelements und Halbleiterbauelement mit Grabenkondensator
US7777266B2 (en) * 2007-11-29 2010-08-17 Qimonda Ag Conductive line comprising a capping layer
WO2009114818A2 (en) * 2008-03-13 2009-09-17 University Of Utah Research Foundation Methods of forming an embedded cavity for sensors
JP2010050133A (ja) * 2008-08-19 2010-03-04 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US8492817B2 (en) * 2009-02-13 2013-07-23 International Business Machines Corporation Highly scalable trench capacitor
TWI404171B (zh) * 2009-11-19 2013-08-01 Taiwan Memory Company 製作埋藏式位元線與單側位元線接觸窗之方法及結構
US8236710B2 (en) * 2010-10-07 2012-08-07 International Business Machines Corporation Technique to create a buried plate in embedded dynamic random access memory device
US8318576B2 (en) * 2011-04-21 2012-11-27 Freescale Semiconductor, Inc. Decoupling capacitors recessed in shallow trench isolation
US8569816B2 (en) 2011-04-21 2013-10-29 Freescale Semiconductor, Inc. Isolated capacitors within shallow trench isolation
US9099384B2 (en) 2012-02-15 2015-08-04 Drexel University Charge ordered vertical transistors
CN102593064B (zh) * 2012-03-11 2014-01-22 复旦大学 一种栅控二极管半导体存储器器件的制造方法
US9437503B1 (en) 2015-12-22 2016-09-06 International Business Machines Corporation Vertical FETs with variable bottom spacer recess
US9761694B2 (en) 2016-01-27 2017-09-12 International Business Machines Corporation Vertical FET with selective atomic layer deposition gate
US10141426B2 (en) 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
US9472471B1 (en) * 2016-03-01 2016-10-18 International Business Machines Corporation Hybrid orientation vertically stacked III-V and Ge gate-all-around CMOS
US10755924B2 (en) * 2016-06-01 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Material having single crystal perovskite, device including the same, and manufacturing method thereof
US11069688B2 (en) 2018-05-22 2021-07-20 International Business Machines Corporation Vertical transistor with eDRAM
US10541242B2 (en) 2018-05-22 2020-01-21 International Business Machines Corporation Vertical transistor with eDRAM
US11195753B2 (en) * 2018-09-18 2021-12-07 International Business Machines Corporation Tiered-profile contact for semiconductor
US11615992B2 (en) 2020-01-15 2023-03-28 International Business Machines Corporation Substrate isolated VTFET devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04212450A (ja) * 1990-04-11 1992-08-04 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5909044A (en) * 1997-07-18 1999-06-01 International Business Machines Corporation Process for forming a high density semiconductor device
US6566177B1 (en) * 1999-10-25 2003-05-20 International Business Machines Corporation Silicon-on-insulator vertical array device trench capacitor DRAM
TW457643B (en) * 2000-05-16 2001-10-01 Nanya Technology Corp Manufacturing method of semiconductor memory unit transistor
DE10027913A1 (de) * 2000-05-31 2001-12-13 Infineon Technologies Ag Speicherzelle mit einem Grabenkondensator
CN1155999C (zh) * 2000-06-22 2004-06-30 国际商业机器公司 具有垂直晶体管和对准掩埋条的栅导体的5f2单元的制作
US6339241B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
US6261894B1 (en) * 2000-11-03 2001-07-17 International Business Machines Corporation Method for forming dual workfunction high-performance support MOSFETs in EDRAM arrays
US6368912B1 (en) * 2000-12-08 2002-04-09 Nanya Technology Corporation Method of fabricating an isolation structure between a vertical transistor and a deep trench capacitor
US6440793B1 (en) * 2001-01-10 2002-08-27 International Business Machines Corporation Vertical MOSFET
US6566190B2 (en) * 2001-08-30 2003-05-20 Promos Technologies, Inc. Vertical internally-connected trench cell (V-ICTC) and formation method for semiconductor memory devices
US6573561B1 (en) * 2002-03-11 2003-06-03 International Business Machines Corporation Vertical MOSFET with asymmetrically graded channel doping
DE10233916C1 (de) * 2002-07-25 2003-08-21 Infineon Technologies Ag Verfahren zur Herstellung eines vertikalen Transistors sowie Halbleiterspeicherzelle mit einem Grabenkondensator und einem zugehörigen vertikalen Auswahltransistor
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101123275B (zh) * 2006-08-07 2011-02-23 三星电子株式会社 垂直双沟道晶体管及其制造方法
US8431485B2 (en) 2010-07-14 2013-04-30 Taiwan Memory Company Manufacturing method for a buried circuit structure
TWI403235B (zh) * 2010-07-14 2013-07-21 Taiwan Memory Company 埋藏式電路結構之製作方法
WO2013006991A1 (zh) * 2011-07-14 2013-01-17 中国科学院微电子研究所 半导体器件及其制造方法
US8975700B2 (en) 2011-07-14 2015-03-10 Institute Microelectronics, Chinese Academy of Sciences Semiconductor device having a trench isolation structure
WO2013044612A1 (en) * 2011-09-29 2013-04-04 Tsinghua University Vertical selection transistor, memory cell, and three-dimensional memory array structure and method for fabricating the same
CN102738162A (zh) * 2012-07-16 2012-10-17 西安电子科技大学 一种基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件及制备方法
CN102738162B (zh) * 2012-07-16 2015-06-24 西安电子科技大学 一种基于自对准工艺的混合晶面双多晶应变BiCMOS集成器件及制备方法
CN107464757A (zh) * 2016-06-02 2017-12-12 格罗方德半导体公司 形成垂直晶体管器件的方法
CN107464757B (zh) * 2016-06-02 2019-05-21 格罗方德半导体公司 形成垂直晶体管器件的方法
WO2024060541A1 (zh) * 2022-09-21 2024-03-28 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

Also Published As

Publication number Publication date
US20050285175A1 (en) 2005-12-29
CN100550420C (zh) 2009-10-14

Similar Documents

Publication Publication Date Title
CN100550420C (zh) 垂直晶体管的制造方法
KR100881825B1 (ko) 반도체 소자 및 그 제조 방법
JP4074451B2 (ja) 半導体装置の製造方法
US6806137B2 (en) Trench buried bit line memory devices and methods thereof
US7935998B2 (en) Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same
KR100399269B1 (ko) 절연 칼라를 가진 트렌치 커패시터 및 그 제조 방법
JP2673952B2 (ja) メモリセル製造方法
CN113035872B (zh) 半导体结构及其制作方法
US6297088B1 (en) Method for forming a deep trench capacitor of a dram cell
KR19980063505A (ko) 트렌치 캐패시터 및 그의 형성 방법과, 디램 저장 셀 형성 방법
US20130026564A1 (en) Methods of Fabricating Semiconductor Devices
US6664167B2 (en) Memory with trench capacitor and selection transistor and method for fabricating it
CN113644072B (zh) 半导体元件结构及其制备方法
JP2004530300A (ja) 窪み付きｇａｔｄｒａｍトランジスタおよび方法
KR100562235B1 (ko) 실리콘-온-절연체에 동적 랜덤 액세스 메모리 어레이를포함하는 집적 회로 형성 방법 및 그 집적 회로
US6828191B1 (en) Trench capacitor with an insulation collar and method for producing a trench capacitor
US10424586B2 (en) Memory device including a trench isolation structure between buried word lines and manufacturing method thereof
US8492833B2 (en) Semiconductor device having a buried gate
US5674769A (en) Process for forming deep trench DRAMs with sub-groundrule gates
US6355518B1 (en) Method for making a DRAM cell with deep-trench capacitors and overlying vertical transistors
US5795804A (en) Method of fabricating a stack/trench capacitor for a dynamic random access memory (DRAM)
US6620675B2 (en) Increased capacitance trench capacitor
US5807782A (en) Method of manufacturing a stacked capacitor having a fin-shaped storage electrode on a dynamic random access memory cell
US20100213523A1 (en) eDRAM MEMORY CELL STRUCTURE AND METHOD OF FABRICATING
US7205208B2 (en) Method of manufacturing a semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091014

Termination date: 20120615