CN113644072B - 半导体元件结构及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体元件结构及其制备方法。该半导体元件结构包含半导体基底，具有图案密集区以及图案稀疏区；绝缘组件，界定出第一主动区以及第二主动区在图案密集区中；第一掺杂区以及第二掺杂区，位在第一主动区与第二主动区中；第一金属栓塞以及第二金属栓塞，第一金属栓塞设置在第一掺杂区上，第二金属栓塞设置在第二主动区中的第一掺杂区上；第三金属栓塞以及第四金属栓塞，设置在半导体基底的图案稀疏区上；以及介电层，设置在半导体基底的图案密集区与图案稀疏区上，介电层位在第一金属栓塞与第二金属栓塞之间的第一部分通过第一气隙与半导体基底分开设置，以及介电层位在第三金属栓塞与第四金属栓塞之间的第二部分直接接触半导体基底。

Description

半导体元件结构及其制备方法
技术领域
本申请案主张2020年5月11日申请的美国正式申请案第16/871,923号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件结构及其制备方法。特别是有涉及一种具有气隙结构以降低在多个导电特征之间的电容耦合的半导体元件结构及其制备方法。
背景技术
对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步，半导体元件的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。由于半导体元件的规格小型化，实现不同功能的半导体元件的不同型态与尺寸规模，是整合(integrated)并封装(packaged)在一单一模块中。再者，许多制造步骤执行于各式不同型态的半导体装置的整合(integration)。
然而，半导体元件的制造与整合包含许多复杂步骤与操作。在半导体元件中的整合是变得越加复杂。半导体元件的制造与整合的复杂度中的增加可造成多个缺陷，例如相邻导电零件之间的寄生电容，其是导致增加功耗及未预期的(unwanted)电阻-电容(resistive-capacitive，RC)延迟(例如信号延迟)。据此，有持续改善半导体元件的制造流程的需要，以便对付所述缺陷。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一半导体基底，具有一图案密集区以及一图案稀疏区；一绝缘组件，界定出一第一主动区以及一第二主动区在该图案密集区中；一第一掺杂区以及一第二掺杂区，位在该第一主动区与该第二主动区中；一第一金属栓塞以及一第二金属栓塞，该第一金属栓塞设置在该第一掺杂区上，该第二金属栓塞设置在该第二主动区中的该第一掺杂区上；一第三金属栓塞以及一第四金属栓塞，设置在该半导体基底的该图案稀疏区上；以及一介电层，设置在该半导体基底的该图案密集区与该图案稀疏区上，其中该介电层位在该第一金属栓塞与该第二金属栓塞之间的一第一部分是通过一第一气隙而与该半导体基底分开设置，以及该介电层位在该第三金属栓塞与该第四金属栓塞之间的一第二部分是直接接触该半导体基底。
在一实施例中，该第二部分的一高度是大于该第一部分的一高度。
在一实施例中，该第二部分的该高度是大致相同于该第三金属栓塞的一高度。
在一实施例中，该介电层的该第二部分的一宽度是大于该介电层的该第一部分的一宽度。
在一实施例中，一衬垫层是包围该第一气隙设置。
在一实施例中，该第一金属栓塞与该第二金属栓塞分开设置一第一距离，该第三金属栓塞与该第四金属栓塞分开设置一第二距离，而该第二距离是大于该第一距离。
在一实施例中，该介电层是覆盖该第一金属栓塞、该第二金属栓塞、该第三金属栓塞以及该第四金属栓塞，且该第一金属栓塞的一上表面是高于该介电层的该第一部分的一下表面。
在一实施例中，该半导体元件结构还包括：一第一字元线，埋置在一第一沟槽中，该第一沟槽是邻近该第一掺杂区设置；一高位面位元线接触点，位在该第一掺杂区上；以及一第二气隙，围绕该高位面位元线接触点设置；其中该第一字元线包括一下电极结构以及一上电极结构，该上电极结构位在该下电极结构上；以及其中该上电极结构包括一源极层、一导电层以及一功函数调整层，该源极层大致覆盖该第一沟槽的一侧壁，该导电层设置在该源极层上，该功函数调整层设置在该源极层与该导电层之间。
在一实施例中，该半导体元件结构还包括：一第二字元线，埋置在一第二沟槽中，该第二沟槽是位在该半导体基底的该第二主动区中，该第二主动区是通过该绝缘组件而与该第一主动区分开设置，且该第二掺杂区位在邻近该第二字元线处；一低位面位元线，位在该第二掺杂区上；以及一第三气隙，位在邻近该低位面位元线处。
在一实施例中，该半导体元件结构还包括：一高位面位元线，位在该高位面位元线接触点上；以及一低位面位元线接触点，位在该低位面位元线与该第二掺杂区之间；其中该低位面位元线接触点的一高度是小于该高位面位元线接触点的一高度。
在一实施例中，该低位面位元线的一宽度是大于该低位面位元线接触点的一宽度。
在一实施例中，该高位面位元线的一宽度是大于该高位面位元线接触点的一宽度。
在一实施例中，该高位面位元线接触点的一高度是大致相同于该低位面位元线接触点与该低位面位元线的一总高度。
在一实施例中，该高位面位元线接触点的一上表面以及该低位面位元线的一上表面是大致在相同位面。
在一实施例中，该高位面位元线非对称地位在该高位面位元线接触点上。
在一实施例中，该下电极结构的一功函数是高于该上电极结构的一功函数。
在一实施例中，该功函数调整层共形地覆盖该源极层的一内侧壁。
在一实施例中，该源极层延伸在该下电极结构与该导电层之间，以覆盖该下电极结构的一上表面。
在一实施例中，该功函数调整层包含一金属或一金属氮化物，且其中该功函数调整元素包含镧(lanthanum，La)。
本公开的另一实施例提供一种半导体元件结构的制备方法。该方法包括形成一第一金属栓塞、一第二金属栓塞、一第三金属栓塞以及一第四金属栓塞在一半导体基底上，其中该第一金属栓塞与该第二金属栓塞形成在该半导体基底的一图案密集区上，而该第三金属栓塞与该第四金属栓塞是在该半导体基底的一图案稀疏区上；形成一能量可移除层，以覆盖该第一金属栓塞、该第二金属栓塞、该第三金属栓塞以及该第四金属栓塞；执行一蚀刻制程，以从该基底移除该能量可移除层，同时余留一能量可移除区块在该单元区的该第一金属栓塞与该第二金属栓塞之间；形成一介电层，以覆盖该能量可移除区块以及该第一金属栓塞、该第二金属栓塞、该第三金属栓塞与该第四金属栓塞；以及执行一热处理制程，以转换该能量可移除层成为一气隙结构，该气隙结构包括一气隙，该气隙是被衬垫层所包围；其中该介电层的一第一部分延伸在该第一金属栓塞与该第二金属栓塞之间，以使该介电层的该第一部分与该半导体基底通过该气隙而分开设置，同时该介电层的一第二部分延伸在该第三金属栓塞与该第四金属栓塞之间，以使该介电层的该第二部分直接接触该半导体基底。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的集成电路(例如一存储器元件)的顶视示意图。
图2为依据本公开一些实施例的半导体元件结构的制备方法的流程示意图。
图3为在图1的半导体元件结构中周围区的布局的顶视示意图。
图4为在图1的半导体元件结构中单元区的布局的顶视示意图。
图5为依据本公开一些实施例在如图2所示的制备方法的一中间阶段的剖视示意图。
图6为依据一些实施例在如图2所示的制备方法，形成多个导电组件在基底上的剖视示意图。
图7为依据一些实施例如图2所示的制备方法，形成一能量可移除层以覆盖所述导电组件与基底的剖视示意图。
图8为依据一些实施例如图2所示的制备方法，执行一蚀刻制程以从基底移除能量可移除层的一部分的剖视示意图。
图9为依据一些实施例如图2所示的制备方法，形成一介电层在基底上的剖视示意图。
图10为依据一些实施例如图2所示的制备方法，执行一热处理制程以形成一气隙结构在第一金属栓塞与第二金属栓塞之间的剖视示意图。
图11到图23为依据一些实施例如图2的制备方法，形成一高位面位元线以及一低位面位元线在基底上的剖视示意图。
其中，附图标记说明如下：
101：基底
103：绝缘组件
109A：第一掺杂区
109B：第二掺杂区
201：字元线
203：字元线隔离层
205：下电极结构
209：字元线沟槽
211：初始源极层(能量可移除层)
211B：衬垫
211C：气隙
211A：能量可移除区块
212：能量可移除层
213：介电层
214：气隙结构
217：导电层
219：上电极结构
221：字元线
223：第一罩盖图案
252：导电层
301：高位面位元线
303：高位面位元线下接触点
305：高位面位元线接触点
307：较高的高位面位元线接触点开口
309：较低的高位面位元线接触点开口
311：高位面位元线沟槽
313：高位面位元线接触点开口
335a：第一金属栓塞
335b：第二金属栓塞
350：空间
350A：凹陷
401：低位面位元线
403：低位面位元线接触点
405：低位面位元线沟槽
405a：掺杂区
405b：掺杂区
407：低位面位元线接触点开口
435a：第三金属栓塞
435b：第四金属栓塞
450：空间
501：第一间隙子层
503：第一间隙子
505：第二间隙子层
507：第二间隙子
509：衬垫层
511：第一气隙
513：第二气隙
515：第一衬垫
517：第二衬垫
519：第三衬垫
601：第一隔离膜
603：第二隔离膜
605：第三隔离膜
607：第四隔离膜
701：第一遮罩
703：第二遮罩
1000：存储器元件
1000A：周围电路区
1000B：单元区
30：存储器胞
31：场效晶体管
33：电容器
35：漏极
37：源极
39：栅极
A1：第一主动区
A2：第二主动区
BL：位元线
WL：字元线
M10：方法
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的图式，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
应当理解，以下公开内容提供用于实作本发明的不同特征的诸多不同的实施例或实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。当然，该些仅为实例且不旨在进行限制。举例而言，元件的尺寸并非仅限于所公开范围或值，而是可相依于制程条件及/或装置的所期望性质。此外，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。为简洁及清晰起见，可按不同比例任意绘制各种特征。在附图中，为简化起见，可省略一些层/特征。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1为依据本公开一些实施例例如一存储器元件1000的集成电路(例如一存储器元件1000)的顶视示意图。在一些实施例中，存储器元件1000包括在一单元区1000B与一周围电路区1000A中的多个存储器胞30的一阵列，而周围电路区1000A是邻近单元区1000B设置。在一些实施例中，存储器元件1000具有一动态随机存取存储器(DRAM)元件。在一些实施例中，存储器元件1000包括许多存储器胞30，配置成一栅格图案(grid pattern)，并具有多个行(rows)及列(columns)。多个存储器胞30可依据系统需求(system requirements)以及制造技术(fabrication technology)而改变。在一些实施例中，单元区1000B可视为一图案密集(pattern-dense)区，同时周围电路区1000A是视为一图案稀疏(pattern-loose)区。
在一些实施例中，每一存储器胞30包括一存取元件以及一记忆元件。存取元件经配置以提供控制存取到存储元件。特别是，依据一些实施例，存取元件为一场效晶体管(FET)31，且存储元件为一电容器33。在每一存储器胞30中，场效晶体管31具有一漏极35、一源极37以及一栅极39。电容器33的一端子(terminal)电性连接到场效晶体管31的源极37，而电容器33的另一端子可电性连接到接地(ground)。此外，在每一存储器胞30中，场效晶体管31的栅极39电性连接到一字元线WL，且场效晶体管31的漏极35电性连接到一位元线BL。
以上的描述是提及场效晶体管31电性连接到电容器33的端子为源极37，且场效晶体管31电性连接到位元线BL的端子为漏极35。然而，在读取(read)与写入(write)操作期间，场效晶体管31电性连接到电容器33的端子可为漏极，且场效晶体管31电性连接到位元线BL的端子可为源极。意即，场效晶体管31的任一端子可为一源极或一漏极，其是取决于场效晶体管31被施加到源极、漏极与栅极的电压所控制的方式。
通过控制经由字元线WL施加到栅极39的电压，一电压电位(voltage potential)可跨经场效晶体管31而产生，以使电荷(electrical charge)可从源极35流向电容器33。因此，存储在电容器33中的电荷可表示成在存储器胞30中的一二位元资料。举例来说，存储在电容器33中的一临界电压上的一正电荷表示成二位元的“1”。若是在电容器33中的电荷在临界值下的话，一二位元“0”可称为被存储在存储器胞30中。
所述位元线BL经配置以从所述存储器胞30读取或写入资料，以及将资料读取或写入到所述存储器胞30。所述字元线WL经配置以致动(activate)场效晶体管31，进行存取所述存储器胞30的一特定列。据此，存储器元件1000亦具有一周围电路区1000A，其是可包括一地址缓冲器(address buffer)、一行解码器(row decoder)以及一列解码器(columndecoder)。行解码器与列解码器选择地存取所述存储器胞30以响应多个地址信号，而在读取、写入与刷新(refresh)操作期间，所述地址信号是提供给地址缓冲器。所述地址信号典型地通过一外部控制器所提供，而外部控制器是例如一微处理器或其他类型的存储器控制器。
图2为依据本公开一些实施例的半导体元件结构100的制备方法M10的流程示意图。在一些实施例中，制备方法M10具有步骤S11、S13、S15、S17、S19、S21以及S23；图2中的步骤S11到S21是结合下列图式进行详细说明。
图3为在图1的半导体元件结构1000中周围区1000A的布局的顶视示意图；图4为在图1的半导体元件结构1000中单元区1000B的布局的顶视示意图。图5为依据本公开一些实施例在如图2所示的制备方法M10的一中间阶段的剖视示意图。应当理解，图5为沿图4的剖线C-C'与剖线D-D'的剖视示意图。在一些实施例中，执行多个制造程序以形成一绝缘组件103，以在一基底101中界定出一第一主动区A1以及一第二主动区A2。第一主动区A1与第二主动区A2可相互邻近设置。举例来说，绝缘组件103可使用一浅沟隔离(STI)方法所形成。绝缘组件103可包括以下至少其一：一氮化硅层、一氧化硅层或一氮氧化硅层。绝缘组件103可延伸进入基底101。
在一些实施例中，基底101可为一半导体晶圆，例如硅晶圆。另外或是此外，半导体基底101可包含元素(elementary)半导体材料、化合物(compound)半导体材料及/或合金半导体材料。元素半导体材料的例子可包括结晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗及钻石，但并不以此为限。化合物半导体材料的例子可包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)以及锑化铟(indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)以及磷砷化镓铟(GaInAsP)，但并不以此为限。
在一些实施例中，半导体基底101包括一外延层(epitaxial layer)。举例来说，半导体基底101具有一外延层，是覆盖一块状(bulk)半导体。在一些实施例中，半导体基底101为一绝缘体上覆半导体(semiconductor-on-insulator)基底，其是可包括一基底、一埋入氧化物层(buried oxide layer)以及一半导体层，而埋入氧化物层位在基底上，半导体层位在埋入氧化物层上，而绝缘体上覆半导体基底是例如一绝缘体上覆硅(silicon-on-insulator，SOI)基底、一绝缘体上覆硅锗(silicon germanium-on-insulator，SGOI)基底或一绝缘体上覆锗(germanium-on-insulator，GOI)基底。绝缘体上覆半导体基底可使用氧离子布植分离(separation by implanted oxygen，SIMOX)、晶圆接合(wafer bonding)及/或其他适合的方法制造。
在一些实施例中，基底101可为各式不同材料，包括蓝宝石(sapphire)、硅、氮化锗(GaN)、锗或碳化硅，但并不以此为限。基底101可为绝缘体上覆硅(SOI)。在本公开的一些实施例中，基底101为硅。一大致单晶硅基底101的晶格方向(crystallographicorientation)可为以下米勒指数(Miller Indices)上的任何一个：(100)、(111)或(110)。亦可能为其他的晶格方向。基底101的晶格方向可为偏切(offcut)。在本公开的一些实施例中，基底101为(100)硅，其是具有晶体基底表面区，而晶体基底表面区具有立方体结晶度(cubic crystallinity)。在其他实施例中，对于一(100)硅基底101而言，半导体表面可为斜切(miscut)或偏切，举例来说，即朝向(110)的2～10度角。在其他实施例中，基底101为(111)，其是具有晶体基底表面区，而晶体基底表面区具有六角形结晶度。
在一些实施例中，仍请参考图5，多个第一掺杂区109A以及第二掺杂区109B可形成在基底101的第一主动区A1的一上部中以及在基底101的第二主动区A2的一上部中。多个第一掺杂区109A与第二掺杂区109B可掺杂有一掺杂物，例如磷、砷或锑。所述第一掺杂区109A与所述第二掺杂区109B可使用一离子植入制程所形成。
在一些实施例中，多个字元线沟槽209可朝内分别形成在第一主动区A1的上部中以及在第二主动区A2的上部中。多个字元线沟槽209的底部可位在一垂直位面，是较低于多个第一掺杂区109A的底部的一垂直位面。
在一些实施例中，仍请参考图5，依据一些实施例，执行多个制造程序以形成一下电极结构，是大致充填所述字元线沟槽209的一下部。在一些实施例中，多个字元线隔离层203可分别对应形成在多个字元线沟槽209中，且多个下电极结构205可形成在每一字元线沟槽209的一下部中，而隔离层203是已形成在该下部中。
在一些实施例中，仍请参考图5，隔离层203可使用一热氧化制程、一原子层沉积(ALD)制程及/或一化学气相沉积(CVD)制程所形成。举例来说，隔离层203可包括一氧化硅层。在一些实施例中，一导电材料可沉积在基底101具有隔离层203的大致的一整体上表面上。在此时，导电材料可大致填满所述沟槽209。导电材料的沉积可使用一CVD制程所执行。导电材料可包括以下至少其一：一掺杂半导体材料(意即掺杂硅或掺杂锗)、一导电金属氮化物(意即氮化钛或氮化钽)、一金属(意即钨、钛或钽)或一金属半导体化合物(意即硅化钨、硅化钴或硅化钛)。接下来，可蚀刻掺杂导电材料，以形成下电极结构205。蚀刻制程可连续执行，直到导电材料在所述沟槽209中余留有一所欲厚度为止。
在一些实施例中，仍请参考图5，执行多个制造程序，以形成一初始源极层211以及一第一扩散层在每一沟槽209的一侧壁以及一下表面上，其中初始源极层211可包含一功函数调整元素(element)。在一些实施例中，可形成初始源极层211以共形地覆盖下电极结构205与隔离层203的上表面。初始源极层211可使用一CVD制程所形成。初始源极层211可包含一功函数调整元素或功函数调整元素的一化合物。举例来说，功函数调整元素可包含一金属，例如镧(lanthanum)、锶(strontium)、锑(antimony)、钇(yttrium)、铝、钽、铪(hafnium)、铱(iridium)、锆(zirconium)或镁(magnesium)。
在一些实施例中，仍请参考图5，可形成第一扩散层，以共形地覆盖初始源极层211。第一扩散层可使用一化学气相沉积(CVD)制程所形成。第一扩散层可包含一金属材料或金属材料的一氮化物。金属材料可包含一金属元素，其是不同于功函数调整元素。举例来说，金属材料可包含一金属元素，例如钛或钨。
在一些实施例中，仍请参考图5，依据一些实施例，执行多个制造程序以形成一功函数调整层215。在一些实施例中，功函数调整层215的形成，是通过从初始源极层211掺杂具有功函数调整元素的第一扩散层所形成。功函数调整层215可具有一有效功函数，是较低于第一扩散层的有效功函数。举例来说，初始源极层211的功函数调整元素可扩散进入第一扩散层，以形成功函数调整层215。功函数调整元素的扩散可通过一热处理制程(意即一退火(annealing)制程)。初始源极层211的功函数调整元素可通过热处理制程而扩散进入第一扩散层。在此时，大致整个第一扩散层可掺杂有功函数调整元素，也因此第一扩散层可完全形成或转变成功函数调整层215。因此，在初始源极层211的功函数调整元素扩散进入第一扩散层之后，无须保留第一扩散层。由于初始源极层213的功函数调整元素扩散进入第一扩散层，所以可缩减初始源极层211的一厚度。
在本公开的一例示实施例中，由分解功函数调整元件的化合物所产生的氧或氮可朝向下电极结构205扩散。如一实施例，由热处理制程的分解所产生的功函数调整元素可扩散进入第一扩散层，且余留的氧或氮可朝向下电极结构205扩散。在一些实施例中，在扩散制程(亦即热处理制程)之后，大致整个第一扩散层可掺杂有功函数调整元素，且可不保留第一扩散层。然而，本公开的例示实施例并不以此为限。在本公开的一例示实施例中，第一扩散层邻近导电层252的一部分无须掺杂有功函数调整元素，但可保留。
在一些实施例中，仍请参考图5，依据一些实施例，执行多个制造程序，以形成一导电层217在第一扩散层上。在一些实施例中，导电层217可填满所述沟槽209的余留部分，并可覆盖基底101具有第一扩散层的大致整个上表面。举例来说，导电层217可覆盖第一扩散层相对初始源极层211的大致整个表面。导电层216可包含一低电阻材料，其电阻是较低于第一扩散层。举例来说，导电层217可包含一金属，例如钨、钛或钽。包含一导电材料的导电层217可形成在包含金属或金属氮化物的第一扩散层上。
在一些实施例中，仍请参考图5，依据一些实施例，执行多个制造程序，以形成多个字元线在所述沟槽209中。在一些实施例中，可蚀刻导电层217、功函数调整层215以及初始源极层211，以形成一上电极结构219在每一沟槽209中。蚀刻制程可连续执行，直到初始源极层211、功函数调整层215与导电层217维持在所述沟槽209中有所欲的厚度为止。由蚀刻制程所形成的初始源极层211、功函数调整层215与导电层217的上表面是可设置在相同位面。
接下来，可移除未被上电极结构219覆盖但有暴露的隔离层203。因此，多个栅极图案可形成在主动区A1、A2与电极结构205、219之间，及/或在绝缘组件103与电极结构205、219之间。此外，绝缘组件103与主动区A1、A2的上表面可通过蚀刻制程而暴露。
在一些实施例中，仍请参考图5，依据一些实施例，执行多个制造程序，以形成一第二掺杂区109B在相互邻近的二字元线221之间的主动区A1、A2中。在一些实施例中，一离子植入制程可执行在基底101上，以形成第二掺杂区109B在相互邻近的字元线221之间的主动区A1、A2中。第二掺杂区109B可具有如第一掺杂区109A相同的导电类型。举例来说，第二掺杂区109B可掺杂有N型掺杂物。在一些实施例中，第二掺杂区109B可较深于在基底101中的第一掺杂区109A。
在一些实施例中，仍请参考图5，多个第一罩盖图案223可分别形成在所述沟槽209中。举例来说，一罩盖层可形成在基底101的大致整个上表面上，然后一平坦化制程可执行在罩盖层上，以形成所述第一罩盖图案223。所述第一罩盖图案223可包含以下至少其一：一氮化硅层、一氧化硅层或一氮氧化硅层。
图6为依据一些实施例在如图2所示的制备方法M10中的步骤S13形成在多个导电组件在基底上的剖视示意图。如图6所示，例如一第一金属栓塞335a以及一第二金属栓塞335b的所述导电组件形成在单元区1000B中的所述掺杂区109B上，且例如一第三金属栓塞435a以及一第四金属栓塞435b的所述导电组件形成在周围电路区1000A中的掺杂区405a与405b上。在一些实施例中，在单元区1000B中的导电组件335a、335b之间的空间350是相对小的；反之，在周围电路区1000A中的导电组件435a、435b之间的空间450是相对大的。因此，单元区1000B被视为一图案密集区，同时周围电路区1000A被视为一图案稀疏区。
图7为依据一些实施例如图2所示的制备方法M10中的步骤S15，形成一能量可移除层212以覆盖所述导电组件与基底的剖视示意图。如图7所示，能量可移除层212覆盖导电组件335a、335b、435a、435b以及基底101。在一些实施例中，因为空间350是小的，所以能量可移除层212填满在单元区1000B中的导电组件335a、335b之间的空间350；反的，因为导电组件435a、435b之间的空间450是相对大的，所以能量可移除层212无法填满空间450。在一些实施例中，能量可移除层212包含一热可分解材料。在一些其他实施例中，能量可移除层212包含一光可分解材料、一电子束可分解材料或其他可应用的能量可分解材料。尤其是，在一些实施例中，能量可移除层212包括一基础材料以及一可分解成孔剂材料，而该可分解成孔剂材料是在暴露在一能量源(意即热源)时而被大致地移除。
在一些实施例中，基础材料包含氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)、甲基硅酸盐(methylsilsesquioxane，MSQ)、多孔聚芳醚(porous polyarylether，PAE)、多孔SiLK(porous SiLK)或多孔氧化硅(porous SiO2)，而可分解成孔剂材料包含一成孔剂有机化合物(porogen organic compound)，其是可提供孔隙率给原本被在接下来的制程的能量可移除层212所占用的空间。
图8为依据一些实施例如图2所示在制备方法M10的步骤S17，执行一蚀刻制程以从基底101移除能量可移除层212的一部分的剖视示意图。如图8所示，在一些实施例中，执行一蚀刻制程，以从基底101移除能量可移除层212的一部份，同时余留一能量可移除区块211A在单元区1000B中的第一金属栓塞335a与第二金属栓塞335b之间。由于在单元区1000B的第一金属栓塞335a与第二金属栓塞335b之间的空间350是小于在周围电路区1000A的第三金属栓塞435a与第四金属栓塞435b之间的空间450，所以在蚀刻制程之后，能量可移除层212的一下部可保留在第一金属栓塞335a与第二金属栓塞335b之间；反之，在周围电路区1000A的第三金属栓塞435a与第四金属栓塞435b之间的能量可移除层212可完全从基底101移除。因此，能量可移除区块211A可在单元区1000B的第一金属栓塞335a与第二金属栓塞335b之间所获得，同时第三金属栓塞435a与第四金属栓塞435b可通过空间450而相互分开设置。换言之，蚀刻制程是通过移除能量可移除层212的一上部而形成一凹陷350A在单元区1000B的第一金属栓塞335a与第二金属栓塞335b之间。蚀刻制程可为一湿蚀刻制程、一干蚀刻制程或其组合。
图9为依据一些实施例如图2所示的制备方法M10的步骤S19，形成一介电层在基底上的剖视示意图。如图9所示，在一些实施例中，形成一介电层213以覆盖半导体基底101、所述导电组件335a、335b、435a、435b以及余留的能量可移除区块211A。应当理解，空间350与空间450是被介电层213所填满，且在单元区1000B中的结构以及在周围电路区1000A中的结构是整个被介电层213所覆盖。
图10为依据一些实施例如图2所示的制备方法M10的步骤S21，执行一热处理制程以形成一气隙结构在第一金属栓塞与第二金属栓塞之间的剖视示意图。如图10所示，在介电层213形成之后，是执行一热处理制程。在一些实施例中，在热处理制程期间，余留的能量可移除区块211A是转变成一气隙结构214，而气隙结构214包括一气隙211C，气隙211C是被一衬垫211B所覆盖。
在一些实施例中，气隙结构214是被介电层213所密封，且依据一些实施例，介电层213的一部分延伸进入在所述导电组件335a、335b之间的空间中。换言之，气隙结构214的上表面是较低于所述导电组件335a、335b的上表面。
应当理解，一气隙结构(意即气隙结构214)形成在单元区1000B的半导体元件结构中，同时没有气隙结构存在半导体元件结构的周围电路区1000A中。通过利用在单元区1000B与周围电路区1000A中的所述导电栓塞之间的不同空间，气隙结构是可选择地形成在单元区1000B(意即图案密集区)中。
图11到图23为依据一些实施例如图2的制备方法M10的步骤S23，形成一高位面位元线以及一低位面位元线在基底上的剖视示意图。应当理解，图11到图23为沿着图4的剖线C-C'与D-D'的剖视示意图。请参考图11及图12，一第一隔离膜601可形成在介电层213上，以及一第二隔离膜603可形成在第一隔离膜601上。可使用一第一遮罩701执行一第一微影制程，以界定出高位面位元线下接触点303以及低位面位元线401在第二隔离膜603上的位置。
请参考图12，在第一微影制程之后，可执行一第一蚀刻制程，例如一非等向性干蚀刻制程，以形成一较高的高位面位元线接触点开口307以及一低位面位元线沟槽405在第二隔离层603中。
请参考图13，可使用一第二遮罩703执行一第二微影制程，以界定出高位面位元线下接触点303的位置以及低位面位元线接触点403在第一隔离膜601中的一位置。
请参考图14，在第二微影制程之后，可执行一第二蚀刻制程，例如一非等向性干蚀刻制程，以形成一较低的高位面位元线接触点开口309以及一低位面位元线接触点开口407在第一隔离膜601中。设置在第一主动区A1中相邻对的字元线201之间以及位在第二主动区A2中相邻对的字元线201之间的所述金属栓塞335a、335b，是可分别经由较低的高位面位元线接触点开口309以及低位面位元线接触点开口407而暴露。
请参考图15，可形成一第一间隙子层501，以覆盖第二隔离膜603的各上表面、较高的高位面位元线接触点开口307的各侧壁、较低的高位面位元线接触点开口309的各侧壁与底部、低位面位元线沟槽405的各侧壁与底部以及低位面位元线接触点开口407的各侧壁与底部。第一间隙子层501可由掺杂氧化物所制，例如硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)、氟硅酸盐玻璃(fluoride silicate glass)、掺杂有碳的氧化硅(carbon doped siliconoxide)或类似物。或者是，在其他实施例中，第一间隙子层501可由一热可分解聚合物或一热可降解聚合物所制。
请参考图16，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个第一间隙子503，而所述第一间隙子503是贴合到较高的高位面位元线接触点开口307的各侧壁、较低的高位面位元线接触点开口309的各侧壁、低位面位元线沟槽405的各侧壁以及低位面位元线接触点开口407的各侧壁。
请参考图17，可形成一第二间隙子层505，以覆盖第二隔离膜603的各上表面、低位面位元线沟槽405的各底部、低位面位元线接触点开口407的底部以及多个第一间隙子503的各表面。举例来说，第二间隙子层505是不同于第一间隙子层501，并可由氮化硅所制。
请参考图18，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个第二间隙子507，所述第二间隙子507是贴合到多个第一间隙子503的各表面。
请参考图19，形成一衬垫层509，以覆盖第二隔离膜603的各上表面、多个第二间隙子507的各表面、低位面位元线沟槽405的各底部以及低位面位元线接触点开口407的底部。举例来说，衬垫层509可由下列材料所制：钛、氮化钛、氮化钛硅(titanium siliconnitride)、钽、氮化钽、氮化钽硅(tantalum silicon nitride)或其组合。
请参考图20，举例来说，掺杂有多晶硅、金属、金属氮化物或金属硅化物的一导电材料，是可通过一金属化制程而沉积进入较高的高位面位元线接触点开口307、较低的高位面位元线接触点开口309、低位面位元线沟槽405以及低位面位元线接触点开口407中。在所述的实施例中，导电材料可为钨。在金属化制程之后，可执行一平坦化制程，例如化学机械研磨，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，并共形地形成高位面位元线下接触点303、低位面位元线接触点403以及低位面位元线401。在一些实施例中，低位面位元线接触点403、低位面位元线401以及高位面位元线下接触点303是通过相同制造程序而一起形成，且可具有类似的物理特性以及化学特性，物理特性是例如硬度，化学特性是例如蚀刻率。
图21及图22为依据一些实施例形成多个气隙在基底上的剖视示意图。请参考图21，可执行一平坦化制程，例如化学机械研磨，以移除部分的衬垫层509。在平坦化制程之后，衬垫层509可转变成为一第一衬垫515以及一第二衬垫517，第一衬垫515是邻近高位面位元线下接触点303设置，而第二衬垫517设置在低位面位元线401的各侧壁、低位面位元线接触点403的各侧壁、低位面位元线接触电403的一底部以及第一隔离膜601的一上表面的一部分上，并贴合到低位面位元线401的各侧壁、低位面位元线接触点403的各侧壁、低位面位元线接触电403的一底部以及第一隔离膜601的一上表面的该部分。在平坦化制程之后，可暴露多个第一间隙子503设置在邻近高位面位元线下接触点303的各上表面，以及多个第一间隙子503设置在邻近低位面位元线401处的各上表面。
请参考图21，在一些实施例中，低位面位元线接触点403的高度是小于高位面位元线下接触点303的高度。在一些实施例中，低位面位元线401的宽度是大于低位面位元线接触点403的宽度。在一些实施例中，由于平坦化制程，所以高位面位元线下接触点303的上表面以及低位面位元线401的上表面是大致位在相同的位面，且高位面位元线下接触点303的高度是大致相同于低位面位元线接触点403与低位面位元线401的一总高度。
请参考图22，可选择地移除设置在邻近高位面位元线下接触点303处的多个第一间隙子503，以及设置在邻近低位面位元线401处的多个第一间隙子503，以形成多个气隙。在一些实施例中，可引入一气态氟化氢(vapor hydrogen fluoride)，并可选择地蚀刻掺杂氧化物并设置在邻近高位面位元线下接触点303处的多个第一间隙子503，以及设置在邻近低位面位元线401处的多个第一间隙子503。在由掺杂氧化物所制的多个第一间隙子503上，气态氟化氢具有一较高的蚀刻率；因此，可移除设置在邻近高位面位元线下接触点303处的多个第一间隙子503以及设置在邻近低位面位元线401处的多个第一间隙子503，并可保留由氮化硅所制的多个第二间隙子507。在接下来的处理步骤期间，例如热处理期间，多个第二间隙子507可避免高位面位元线下接触点303、低位面位元线401或低位面位元线接触点403的材料流进入多个气隙中。多个气隙可包括多个第一气隙511以及多个第二气隙513。所述第一气隙511可设置在邻近低位面位元线401处。所述第二气隙513可设置在邻近高位面位元线下接触点303处。
在一些实施例中，通过选择地蚀刻掺杂氧化物的所述第一间隙子503，以一起形成气隙513以及气隙511。在一些实施例中，气隙513围绕高位面位元线下接触点303(圆柱或栓塞)，其是以第一衬垫515以及所述第二间隙子507而分开高位面位元线下接触点303与气隙513；以及气隙511形成在低位面位元线401的两侧，其是以第二衬垫517以及所述第二间隙子507分开低位面位元线401与气隙511。在一些实施例中，在低位面位元线接触点403处的所述第一间隙子401并未被移除，且气隙511选择地形成在低位面位元线401的各侧边处，而不是在低位面位元线接触点403的各侧边处。
请参考图22，或者是，在其他实施例中，多个第一间隙子503是由热可分解聚合物或热可降解聚合物所制，且执行一热制程以移除热可分解聚合物或热可降解聚合物。热制程的一温度可介于大约300℃到大约450℃之间。较佳者，热处理的温度可介于大约350℃到大约420℃之间。
请参考图23，依据一些实施例，一高位面位元线接触点以及一高位面位元线是形成在基底上。在一些实施例中，一高位面位元线接触点305以及一高位面位元线301可形成在基底101上。请参考图23，一第三隔离膜605可形成在第二隔离膜603上，举例来说，其是通过玻璃上旋涂无气隙充填沉积(spin-on-glass non-gap fills deposition)所实现。应当理解，在第三隔离膜605形成之后，所述第一气隙511以及所述第二气隙513并未被填满。一第四隔离膜607可形成在第三隔离膜605上。可执行一第一微影制程以界定出高位面位元线301在第四隔离膜607上的一位置。在第一微影制程之后，可执行一第一蚀刻制程，例如一非等向性干蚀刻制程，以形成一高位面位元线沟槽311在第四隔离膜607中。可执行一第二微影制程以界定出高位面位元线305在第三隔离膜605上的位置。
请参考图23，在第二微影制程之后，可执行一第二蚀刻制程，以形成一高位面位元线接触点开口313在第三隔离膜605中。高位面位元线接触点开口313的一下开口的一宽度可小于高位面位元线接触点开口313的一上开口的一宽度；换言之，高位面位元线接触点开口313的一轮廓可从上到下渐缩。亦可说是，高位面位元线接触点开口313的各侧壁可朝向互相向倾斜。高位面位元线接触点开口313的下开口的宽度可大约相同于高位面位元线下接触点303的一上表面的一宽度。高位面位元线下接触点303的上表面可经由高位面位元线接触点开口313以及高位面位元线沟槽311而暴露。可选择地执行使用一还原剂(reducingagent)的一清洗制程，以移除由包含钨所制的高位面位元线下接触点303的上表面上的所述缺陷。还原剂可为四氯化钛、四氯化钽或其组合。
请参考图23，举例来说，掺杂多晶硅、金属、金属氮化物或金属硅化物的一导电材料，可通过一金属化制程而沉积进入高位面位元线沟槽311以及高位面位元线接触点开口313中。在金属化制程之后，可执行一平坦化制程之后，例如化学机械研磨，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，且共形地形成高位面位元线301与高位面位元线接触点305。此外，在形成高位面位元线301与高位面位元线接触点605之前，一第三衬垫519可形成在高位面位元线沟槽311的各侧壁、高位面位元线沟槽311的一底部的一部分、高位面位元线接触点开口313的各侧壁以及高位面位元线接触点开口313的底部上，以及贴合到高位面位元线沟槽311的各侧壁、高位面位元线沟槽311的一底部的一部分、高位面位元线接触点开口313的各侧壁以及高位面位元线接触点开口313的底部。
请参考图23，在一些实施例中，高位面位元线301的宽度是大于高位面位元线接触点305以及高位面位元线下接触点303的宽度。在一些实施例中，高位面位元线301是非对称地位在高位面位元线接触点305与高位面位元线接触俺303上。
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一半导体基底，具有一图案密集区以及一图案稀疏区；一绝缘组件，界定出一第一主动区以及一第二主动区在该图案密集区中；一第一掺杂区以及一第二掺杂区，位在该第一主动区与该第二主动区中；一第一金属栓塞以及一第二金属栓塞，该第一金属栓塞设置在该第一掺杂区上，该第二金属栓塞设置在该第二主动区中的该第一掺杂区上；一第三金属栓塞以及一第四金属栓塞，设置在该半导体基底的该图案稀疏区上；以及一介电层，设置在该半导体基底的该图案密集区与该图案稀疏区上，其中该介电层位在该第一金属栓塞与该第二金属栓塞之间的一第一部分是通过一第一气隙而与该半导体基底分开设置，以及该介电层位在该第三金属栓塞与该第四金属栓塞之间的一第二部分是直接接触该半导体基底。
本公开的另一实施例提供一种半导体元件结构的制备方法。该方法包括形成一第一金属栓塞、一第二金属栓塞、一第三金属栓塞以及一第四金属栓塞在一半导体基底上，其中该第一金属栓塞与该第二金属栓塞形成在该半导体基底的一图案密集区上，而该第三金属栓塞与该第四金属栓塞是在该半导体基底的一图案稀疏区上；形成一能量可移除层，以覆盖该第一金属栓塞、该第二金属栓塞、该第三金属栓塞以及该第四金属栓塞；执行一蚀刻制程，以从该基底移除该能量可移除层，同时余留一能量可移除区块在该单元区的该第一金属栓塞与该第二金属栓塞之间；形成一介电层，以覆盖该能量可移除区块以及该第一金属栓塞、该第二金属栓塞、该第三金属栓塞与该第四金属栓塞；以及执行一热处理制程，以转换该能量可移除层成为一气隙结构，该气隙结构包括一气隙，该气隙是被衬垫层所包围；其中该介电层的一第一部分延伸在该第一金属栓塞与该第二金属栓塞之间，以使该介电层的该第一部分与该半导体基底通过该气隙而分开设置，同时该介电层的一第二部分延伸在该第三金属栓塞与该第四金属栓塞之间，以使该介电层的该第二部分直接接触该半导体基底。
本公开的所述实施例是具有一些有益的特征。通过形成多个气隙结构在相邻的金属栓塞之间，可降低在多个导电接触点之间的寄生电容。再者，由于所述气隙结构通过一介电层而相互分开设置，所以介电层可提供额外的结构支撑给半导体元件。这些是大大地改善整体元件效能并提升良率。
再者，半导体记忆元件包括多个气隙，且例如高位面位元线以及低位面位元线的多个导电特征，是通过所述气隙而相互分开设置。因此，可降低在所述导电接触点之间的寄生电容。因此，可改善整体元件效能(意即降低功耗与电阻-电容(RC)延迟)，且可提升半导体元件的良率。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种半导体元件结构，包括：
一半导体基底，具有一图案密集区以及一图案稀疏区；
一绝缘组件，界定出一第一主动区以及一第二主动区在该图案密集区中；
一第一掺杂区以及一第二掺杂区，位在该第一主动区与该第二主动区中；
一第一金属栓塞以及一第二金属栓塞，该第一金属栓塞设置在该第一掺杂区上，该第二金属栓塞设置在该第二主动区中的该第一掺杂区上；
一第三金属栓塞以及一第四金属栓塞，设置在该半导体基底的该图案稀疏区上；以及
一介电层，设置在该半导体基底的该图案密集区与该图案稀疏区上，其中该介电层位在该第一金属栓塞与该第二金属栓塞之间的一第一部分是通过一第一气隙而与该半导体基底分开设置，以及该介电层位在该第三金属栓塞与该第四金属栓塞之间的一第二部分是直接接触该半导体基底。
2.如权利要求1所述的半导体元件结构，其中，该第二部分的一高度是大于该第一部分的一高度。
3.如权利要求2所述的半导体元件结构，其中，该第二部分的该高度是相同于该第三金属栓塞的一高度。
4.如权利要求1所述的半导体元件结构，其中，该介电层的该第二部分的一宽度是大于该介电层的该第一部分的一宽度。
5.如权利要求1所述的半导体元件结构，其中，一衬垫层是包围该第一气隙设置。
6.如权利要求1所述的半导体元件结构，其中，该第一金属栓塞与该第二金属栓塞分开设置一第一距离，该第三金属栓塞与该第四金属栓塞分开设置一第二距离，而该第二距离是大于该第一距离。
7.如权利要求1所述的半导体元件结构，其中，该介电层是覆盖该第一金属栓塞、该第二金属栓塞、该第三金属栓塞以及该第四金属栓塞，且该第一金属栓塞的一上表面是高于该介电层的该第一部分的一下表面。
8.如权利要求1所述的半导体元件结构，还包括：
一第一字元线，埋置在一第一沟槽中，该第一沟槽是邻近该第一掺杂区设置；
一高位面位元线接触点，位在该第一掺杂区上；以及
一第二气隙，围绕该高位面位元线接触点设置；
其中该第一字元线包括一下电极结构以及一上电极结构，该上电极结构位在该下电极结构上；以及
其中该上电极结构包括一源极层、一导电层以及一功函数调整层，该源极层覆盖该第一沟槽的一侧壁，该导电层设置在该源极层上，该功函数调整层设置在该源极层与该导电层之间。
9.如权利要求8所述的半导体元件结构，还包括：
一第二字元线，埋置在一第二沟槽中，该第二沟槽是位在该半导体基底的该第二主动区中，该第二主动区是通过该绝缘组件而与该第一主动区分开设置，且该第二掺杂区位在邻近该第二字元线处；
一低位面位元线，位在该第二掺杂区上；以及
一第三气隙，位在邻近该低位面位元线处。
10.如权利要求9所述的半导体元件结构，还包括：
一高位面位元线，位在该高位面位元线接触点上；以及
一低位面位元线接触点，位在该低位面位元线与该第二掺杂区之间；
其中该低位面位元线接触点的一高度是小于该高位面位元线接触点的一高度。
11.如权利要求10所述的半导体元件结构，其中，该低位面位元线的一宽度是大于该低位面位元线接触点的一宽度。
12.如权利要求10所述的半导体元件结构，其中，该高位面位元线的一宽度是大于该高位面位元线接触点的一宽度。
13.如权利要求10所述的半导体元件结构，其中，该高位面位元线接触点的一高度是相同于该低位面位元线接触点与该低位面位元线的一总高度。
14.如权利要求10所述的半导体元件结构，其中，该高位面位元线接触点的一上表面以及该低位面位元线的一上表面是在相同位面。
15.如权利要求10所述的半导体元件结构，其中，该高位面位元线非对称地位在该高位面位元线接触点上。
16.如权利要求8所述的半导体元件结构，其中，该下电极结构的一功函数是高于该上电极结构的一功函数。
17.如权利要求8所述的半导体元件结构，其中，该功函数调整层共形地覆盖该源极层的一内侧壁。
18.如权利要求8所述的半导体元件结构，其中，该源极层延伸在该下电极结构与该导电层之间，以覆盖该下电极结构的一上表面。
19.如权利要求8所述的半导体元件结构，其中，该功函数调整层包含一金属或一金属氮化物，且其中该功函数调整元素包含镧。
20.一种半导体元件结构的制备方法，包括：
形成一第一金属栓塞、一第二金属栓塞、一第三金属栓塞以及一第四金属栓塞在一半导体基底上，其中该第一金属栓塞与该第二金属栓塞形成在该半导体基底的一图案密集区上，而该第三金属栓塞与该第四金属栓塞是在该半导体基底的一图案稀疏区上；
形成一能量可移除层，以覆盖该第一金属栓塞、该第二金属栓塞、该第三金属栓塞以及该第四金属栓塞；
执行一蚀刻制程，以从该基底移除该能量可移除层，同时余留一能量可移除区块在一单元区的该第一金属栓塞与该第二金属栓塞之间；
形成一介电层，以覆盖该能量可移除区块以及该第一金属栓塞、该第二金属栓塞、该第三金属栓塞与该第四金属栓塞；以及
执行一热处理制程，以转换该能量可移除层成为一气隙结构，该气隙结构包括一气隙，该气隙是被衬垫层所包围；
其中该介电层的一第一部分延伸在该第一金属栓塞与该第二金属栓塞之间，以使该介电层的该第一部分与该半导体基底通过该气隙而分开设置，同时该介电层的一第二部分延伸在该第三金属栓塞与该第四金属栓塞之间，以使该介电层的该第二部分直接接触该半导体基底。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309263B2 (en) * 2020-05-11 2022-04-19 Nanya Technology Corporation Semiconductor device structure with air gap structure and method for preparing the same
US11830767B2 (en) * 2021-08-16 2023-11-28 Micron Technology, Inc. Data lines in three-dimensional memory devices
US11937420B2 (en) 2022-01-19 2024-03-19 Nanya Technology Corporation Memory device having word line with improved adhesion between work function member and conductive layer
TWI833235B (zh) * 2022-01-19 2024-02-21 南亞科技股份有限公司 具有字元線之記憶體元件的製備方法
US11895820B2 (en) 2022-01-19 2024-02-06 Nanya Technology Corporation Method of manufacturing memory device having word line with improved adhesion between work function member and conductive layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060031490A (ko) * 2004-10-08 2006-04-12 삼성전자주식회사 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는피이. 램들 및 그 형성방법들.
CN101009266A (zh) * 2006-01-27 2007-08-01 台湾积体电路制造股份有限公司 半导体结构及其形成方法
KR20130110819A (ko) * 2012-03-30 2013-10-10 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100372113C (zh) * 2002-11-15 2008-02-27 联华电子股份有限公司 一种具有空气间隔的集成电路结构及其制作方法
JP5204370B2 (ja) * 2005-03-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101162480B1 (ko) * 2008-12-16 2012-07-03 에스케이하이닉스 주식회사 절연막 형성방법 및 이를 이용한 반도체 장치 제조방법
TW201123346A (en) * 2009-12-24 2011-07-01 Taiwan Memory Company Interconnect structure having air gap and manufacturing method thereof
TWI463663B (zh) * 2011-12-30 2014-12-01 Ind Tech Res Inst 半導體元件及其製造方法
KR20140030483A (ko) * 2012-08-30 2014-03-12 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9991249B2 (en) * 2016-02-11 2018-06-05 Samsung Electronics Co., Ltd. Integrated circuit and computer-implemented method of manufacturing the same
US11309186B2 (en) * 2020-04-24 2022-04-19 Nanya Technology Corporation Semiconductor device with air gap in pattern-dense region and method for forming the same
US11309263B2 (en) * 2020-05-11 2022-04-19 Nanya Technology Corporation Semiconductor device structure with air gap structure and method for preparing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060031490A (ko) * 2004-10-08 2006-04-12 삼성전자주식회사 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는피이. 램들 및 그 형성방법들.
CN101009266A (zh) * 2006-01-27 2007-08-01 台湾积体电路制造股份有限公司 半导体结构及其形成方法
KR20130110819A (ko) * 2012-03-30 2013-10-10 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법

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