TW202143391A - 具有氣隙結構的半導體元件結構及其製備方法 - Google Patents

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Abstract

本揭露提供一種具有氣隙結構之半導體元件結構及其製備方法。該半導體元件結構包含一半導體基底，具有一圖案密集區以及一圖案稀疏區；一絕緣組件，界定出一第一主動區以及一第二主動區在該圖案密集區中；一第一摻雜區以及一第二摻雜區，位在該第一主動區與該第二主動區中；一第一金屬栓塞以及一第二金屬栓塞，該第一金屬栓塞設置在該第一摻雜區上，該第二金屬栓塞設置在該第二主動區中的該第一摻雜區上；一第三金屬栓塞以及一第四金屬栓塞，設置在該半導體基底的該圖案稀疏區上；以及一介電層，設置在該半導體基底的該圖案密集區與該圖案稀疏區上，其中該介電層位在該第一金屬栓塞與該第二金屬栓塞之間的一第一部分係藉由一第一氣隙而與該半導體基底分開設置，以及該介電層位在該第三金屬栓塞與該第四金屬栓塞之間的一第二部分係直接接觸該半導體基底。

Description

具有氣隙結構的半導體元件結構及其製備方法
本申請案主張2020年5月11日申請之美國正式申請案第16/871,923號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件結構及其製備方法。特別是有關於一種具有氣隙結構以降低在多個導電特徵之間的電容耦合之半導體元件結構及其製備方法。
對於許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體元件的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體元件的規格小型化，實現不同功能的半導體元件之不同型態與尺寸規模，係整合(integrated)並封裝(packaged)在一單一模組中。再者，許多製造步驟執行於各式不同型態之半導體裝置的整合(integration)。
然而，半導體元件的製造與整合包含許多複雜步驟與操作。在半導體元件中的整合係變得越加複雜。半導體元件之製造與整合的複雜度中的增加可造成多個缺陷，例如相鄰導電零件之間的寄生電容，其係導致增加功耗及未預期的(unwanted)電阻-電容(resistive-capacitive，RC)延遲(例如訊號延遲)。據此，有持續改善半導體元件之製造流程的需要，以便對付該等缺陷。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一半導體基底，具有一圖案密集區以及一圖案稀疏區；一絕緣組件，界定出一第一主動區以及一第二主動區在該圖案密集區中；一第一摻雜區以及一第二摻雜區，位在該第一主動區與該第二主動區中；一第一金屬栓塞以及一第二金屬栓塞，該第一金屬栓塞設置在該第一摻雜區上，該第二金屬栓塞設置在該第二主動區中的該第一摻雜區上；一第三金屬栓塞以及一第四金屬栓塞，設置在該半導體基底的該圖案稀疏區上；以及一介電層，設置在該半導體基底的該圖案密集區與該圖案稀疏區上，其中該介電層位在該第一金屬栓塞與該第二金屬栓塞之間的一第一部分係藉由一第一氣隙而與該半導體基底分開設置，以及該介電層位在該第三金屬栓塞與該第四金屬栓塞之間的一第二部分係直接接觸該半導體基底。
在一實施例中，該第二部分的一高度係大於該第一部分的一高度。
在一實施例中，該第二部分的該高度係大致相同於該第三金屬栓塞的一高度。
在一實施例中，該介電層之該第二部分的一寬度係大於該介電層之該第一部分的一寬度。
在一實施例中，一襯墊層係包圍該第一氣隙設置。
在一實施例中，該第一金屬栓塞與該第二金屬栓塞分開設置一第一距離，該第三金屬栓塞與該第四金屬栓塞分開設置一第二距離，而該第二距離係大於該第一距離。
在一實施例中，該介電層係覆蓋該第一金屬栓塞、該第二金屬栓塞、該第三金屬栓塞以及該第四金屬栓塞，且該第一金屬栓塞的一上表面係高於該介電層之該第一部分的一下表面。
在一實施例中，該半導體元件結構還包括：一第一字元線，埋置在一第一溝槽中，該第一溝槽係鄰近該第一摻雜區設置；一高位面位元線接觸點，位在該第一摻雜區上；以及一第二氣隙，圍繞該高位面位元線接觸點設置；其中該第一字元線包括一下電極結構以及一上電極結構，該上電極結構位在該下電極結構上；以及其中該上電極結構包括一源極層、一導電層以及一功函數調整層，該源極層大致覆蓋該第一溝槽的一側壁，該導電層設置在該源極層上，該功函數調整層設置在該源極層與該導電層之間。
在一實施例中，該半導體元件結構還包括：一第二字元線，埋置在一第二溝槽中，該第二溝槽係位在該半導體基底的該第二主動區中，該第二主動區係藉由該絕緣組件而與該第一主動區分開設置，且該第二摻雜區位在鄰近該第二字元線處；一低位面位元線，位在該第二摻雜區上；以及一第三氣隙，位在鄰近該低位面位元線處。
在一實施例中，該半導體元件結構還包括：一高位面位元線，位在該高位面位元線接觸點上；以及一低位面位元線接觸點，位在該低位面位元線與該第二摻雜區之間；其中該低位面位元線接觸點的一高度係小於該高位面位元線接觸點的一高度。
在一實施例中，該低位面位元線的一寬度係大於該低位面位元線接觸點的一寬度。
在一實施例中，該高位面位元線的一寬度係大於該高位面位元線接觸點的一寬度。
在一實施例中，該高位面位元線接觸點的一高度係大致相同於該低位面位元線接觸點與該低位面位元線的一總高度。
在一實施例中，該高位面位元線接觸點的一上表面以及該低位面位元線的一上表面係大致在相同位面。
在一實施例中，該高位面位元線非對稱地位在該高位面位元線接觸點上。
在一實施例中，該下電極結構的一功函數係高於該上電極結構的一功函數。
在一實施例中，該功函數調整層共形地覆蓋該源極層的一內側壁。
在一實施例中，該源極層延伸在該下電極結構與該導電層之間，以覆蓋該下電極結構的一上表面。
在一實施例中，該功函數調整層包含一金屬或一金屬氮化物，且其中該功函數調整元素包含鑭(lanthanum，La)。
本揭露之另一實施例提供一種半導體元件結構的製備方法。該方法包括形成一第一金屬栓塞、一第二金屬栓塞、一第三金屬栓塞以及一第四金屬栓塞在一半導體基底上，其中該第一金屬栓塞與該第二金屬栓塞形成在該半導體基底的一圖案密集區上，而該第三金屬栓塞與該第四金屬栓塞係在該半導體基底的一圖案稀疏區上；形成一能量可移除層，以覆蓋該第一金屬栓塞、該第二金屬栓塞、該第三金屬栓塞以及該第四金屬栓塞；執行一蝕刻製程，以從該基底移除該能量可移除層，同時餘留一能量可移除區塊在該單元區的該第一金屬栓塞與該第二金屬栓塞之間；形成一介電層，以覆蓋該能量可移除區塊以及該第一金屬栓塞、該第二金屬栓塞、該第三金屬栓塞與該第四金屬栓塞；以及執行一熱處理製程，以轉換該能量可移除層成為一氣隙結構，該氣隙結構包括一氣隙，該氣隙係被襯墊層所包圍；其中該介電層的一第一部分延伸在該第一金屬栓塞與該第二金屬栓塞之間，以使該介電層的該第一部分與該半導體基底藉由該氣隙而分開設置，同時該介電層的一第二部分延伸在該第三金屬栓塞與該第四金屬栓塞之間，以使該介電層的該第二部分直接接觸該半導體基底。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
應當理解，以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝置的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可省略一些層/特徵。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1為依據本揭露一些實施例例如一記憶體元件1000之積體電路（例如一記憶體元件1000）的頂視示意圖。在一些實施例中，記憶體元件1000包括在一單元區1000B與一周圍電路區1000A中之多個記憶體胞30的一陣列，而周圍電路區1000A係鄰近單元區1000B設置。在一些實施例中，記憶體元件1000具有一動態隨機存取記憶體(DRAM)元件。在一些實施例中，記憶體元件1000包括許多記憶體胞30，配置成一柵格圖案(grid pattern)，並具有多個列(rows)及行(columns)。多個記憶體胞30可依據系統需求(system requirements)以及製造技術(fabrication technology)而改變。在一些實施例中，單元區1000B可視為一圖案密集(pattern-dense)區，同時周圍電路區1000A係視為一圖案稀疏(pattern-loose)區。
在一些實施例中，每一記憶體胞30包括一存取元件以及一記憶元件。存取元件經配置以提供控制存取到儲存元件。特別是，依據一些實施例，存取元件為一場效電晶體(FET)31，且儲存元件為一電容器33。在每一記憶體胞30中，場效電晶體31具有一汲極35、一源極37以及一閘極39。電容器33的一端子(terminal)電性連接到場效電晶體31的源極37，而電容器33的另一端子可電性連接到接地(ground)。此外，在每一記憶體胞30中，場效電晶體31的閘極39電性連接到一字元線WL，且場效電晶體31的汲極35電性連接到一位元線BL。
以上的描述係提及場效電晶體31電性連接到電容器33的端子為源極37，且場效電晶體31電性連接到位元線BL的端子為汲極35。然而，在讀取(read)與寫入(write)操作期間，場效電晶體31電性連接到電容器33的端子可為汲極，且場效電晶體31電性連接到位元線BL的端子可為源極。意即，場效電晶體31的任一端子可為一源極或一汲極，其係取決於場效電晶體31被施加到源極、汲極與閘極的電壓所控制的方式。
藉由控制經由字元線WL施加到閘極39的電壓，一電壓電位(voltage potential)可跨經場效電晶體31而產生，以使電荷(electrical charge)可從源極35流向電容器33。因此，儲存在電容器33中的電荷可表示成在記憶體胞30中的一二位元資料。舉例來說，儲存在電容器33中之一臨界電壓上的一正電荷表示成二位元的「1」。若是在電容器33中的電荷在臨界值下的話，一二位元「0」可稱為被儲存在記憶體胞30中。
該等位元線BL經配置以從該等記憶體胞30讀取或寫入資料，以及將資料讀取或寫入到該等記憶體胞30。該等字元線WL經配置以致動(activate)場效電晶體31，進行存取該等記憶體胞30的一特定列。據此，記憶體元件1000亦具有一周圍電路區1000A，其係可包括一位址緩衝器(address buffer)、一行解碼器(row decoder)以及一列解碼器(column decoder)。行解碼器與列解碼器選擇地存取該等記憶體胞30以響應多個位址訊號，而在讀取、寫入與刷新(refresh)操作期間，該等位址訊號係提供給位址緩衝器。該等位址訊號典型地藉由一外部控制器所提供，而外部控制器係例如一微處理器或其他類型的記憶體控制器。
圖2為依據本揭露一些實施例之半導體元件結構100之製備方法M10的流程示意圖。在一些實施例中，製備方法M10具有步驟S11、S13、S15、S17、S19、S21以及S23；圖2中的步驟S11到S21係結合下列圖式進行詳細說明。
圖3為在圖1之半導體元件結構1000中周圍區1000A之佈局的頂視示意圖；圖4為在圖1之半導體元件結構1000中單元區1000B之佈局的頂視示意圖。圖5為依據本揭露一些實施例在如圖2所示的製備方法M10的一中間階段之剖視示意圖。應當理解，圖5為沿圖4之剖線C-C'與剖線D-D'的剖視示意圖。在一些實施例中，執行多個製造程序以形成一絕緣組件103，以在一基底101中界定出一第一主動區A1以及一第二主動區A2。第一主動區A1與第二主動區A2可相互鄰近設置。舉例來說，絕緣組件103可使用一淺溝隔離(STI)方法所形成。絕緣組件103可包括以下至少其一：一氮化矽層、一氧化矽層或一氮氧化矽層。絕緣組件103可延伸進入基底101。
在一些實施例中，基底101可為一半導體晶圓，例如矽晶圓。另外或是此外，半導體基底101可包含元素(elementary)半導體材料、化合物(compound)半導體材料及/或合金半導體材料。元素半導體材料的例子可包括結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺及鑽石，但並不以此為限。化合物半導體材料的例子可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)以及銻化銦(indium antimonide)，但並不以此為限。合金半導體材料的例子可包括矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)以及磷砷化鎵銦(GaInAsP)，但並不以此為限。
在一些實施例中，半導體基底101包括一磊晶層(epitaxial layer)。舉例來說，半導體基底101具有一磊晶層，係覆蓋一塊狀(bulk)半導體。在一些實施例中，半導體基底101為一絕緣體上覆半導體(semiconductor-on-insulator)基底，其係可包括一基底、一埋入氧化物層(buried oxide layer)以及一半導體層，而埋入氧化物層位在基底上，半導體層位在埋入氧化物層上，而絕緣體上覆半導體基底係例如一絕緣體上覆矽(silicon-on-insulator，SOI)基底、一絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或一絕緣體上覆鍺(germanium-on-insulator，GOI)基底。絕緣體上覆半導體基底可使用氧離子佈植分離(separation by implanted oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他適合的方法製造。
在一些實施例中，基底101可為各式不同材料，包括藍寶石(sapphire)、矽、氮化鍺(GaN)、鍺或碳化矽，但並不以此為限。基底101可為絕緣體上覆矽(SOI)。在本揭露的一些實施例中，基底101為矽。一大致單晶矽基底101的晶格方向(crystallographic orientation)可為以下米勒指數(Miller Indices)上的任何一個：(100)、(111)或(110)。亦可能為其他的晶格方向。基底101的晶格方向可為偏切(offcut)。在本揭露的一些實施例中，基底101為(100)矽，其係具有晶體基底表面區，而晶體基底表面區具有立方體結晶度(cubic crystallinity)。在其他實施例中，對於一(100)矽基底101而言，半導體表面可為斜切(miscut)或偏切，舉例來說，即朝向(110)之2~10度角。在其他實施例中，基底101為(111)，其係具有晶體基底表面區，而晶體基底表面區具有六角形結晶度。
在一些實施例中，仍請參考圖5，複數個第一摻雜區109A以及第二摻雜區109B可形成在基底101之第一主動區A1的一上部中以及在基底101之第二主動區A2的一上部中。複數個第一摻雜區109A與第二摻雜區109B可摻雜有一摻雜物，例如磷、砷或銻。該等第一摻雜區109A與該等第二摻雜區109B可使用一離子植入製程所形成。
在一些實施例中，複數個字元線溝槽209可朝內分別形成在第一主動區A1的上部中以及在第二主動區A2的上部中。複數個字元線溝槽209的底部可位在一垂直位面，係較低於複數個第一摻雜區109A之底部的一垂直位面。
在一些實施例中，仍請參考圖5，依據一些實施例，執行多個製造程序以形成一下電極結構，係大致充填該等字元線溝槽209的一下部。在一些實施例中，複數個字元線隔離層203可分別對應形成在複數個字元線溝槽209中，且複數個下電極結構205可形成在每一字元線溝槽209的一下部中，而隔離層203係已形成在該下部中。
在一些實施例中，仍請參考圖5，隔離層203可使用一熱氧化製程、一原子層沉積(ALD)製程及/或一化學氣相沉積(CVD)製程所形成。舉例來說，隔離層203可包括一氧化矽層。在一些實施例中，一導電材料可沉積在基底101具有隔離層203之大致的一整體上表面上。在此時，導電材料可大致填滿該等溝槽209。導電材料的沉積可使用一CVD製程所執行。導電材料可包括以下至少其一：一摻雜半導體材料(意即摻雜矽或摻雜鍺)、一導電金屬氮化物(意即氮化鈦或氮化鉭)、一金屬(意即鎢、鈦或鉭)或一金屬半導體化合物(意即矽化鎢、矽化鈷或矽化鈦)。接下來，可蝕刻摻雜導電材料，以形成下電極結構205。蝕刻製程可連續執行，直到導電材料在該等溝槽209中餘留有一所欲厚度為止。
在一些實施例中，仍請參考圖5，執行多個製造程序，以形成一初始源極層211以及一第一擴散層在每一溝槽209的一側壁以及一下表面上，其中初始源極層211可包含一功函數調整元素(element)。在一些實施例中，可形成初始源極層211以共形地覆蓋下電極結構205與隔離層203的上表面。初始源極層211可使用一CVD製程所形成。初始源極層211可包含一功函數調整元素或功函數調整元素的一化合物。舉例來說，功函數調整元素可包含一金屬，例如鑭(lanthanum)、鍶(strontium)、銻(antimony)、釔(yttrium)、鋁、鉭、鉿(hafnium)、銥(iridium)、鋯(zirconium)或鎂(magnesium)。
在一些實施例中，仍請參考圖5，可形成第一擴散層，以共形地覆蓋初始源極層211。第一擴散層可使用一化學氣相沉積(CVD)製程所形成。第一擴散層可包含一金屬材料或金屬材料的一氮化物。金屬材料可包含一金屬元素，其係不同於功函數調整元素。舉例來說，金屬材料可包含一金屬元素，例如鈦或鎢。
在一些實施例中，仍請參考圖5，依據一些實施例，執行多個製造程序以形成一功函數調整層215。在一些實施例中，功函數調整層215的形成，係藉由從初始源極層211摻雜具有功函數調整元素之第一擴散層所形成。功函數調整層215可具有一有效功函數，係較低於第一擴散層的有效功函數。舉例來說，初始源極層211的功函數調整元素可擴散進入第一擴散層，以形成功函數調整層215。功函數調整元素的擴散可藉由一熱處理製程(意即一退火(annealing)製程)。初始源極層211的功函數調整元素可藉由熱處理製程而擴散進入第一擴散層。在此時，大致整個第一擴散層可摻雜有功函數調整元素，也因此第一擴散層可完全形成或轉變成功函數調整層215。因此，在初始源極層211之功函數調整元素擴散進入第一擴散層之後，無須保留第一擴散層。由於初始源極層213的功函數調整元素擴散進入第一擴散層，所以可縮減初始源極層211的一厚度。
在本揭露的一例示實施例中，由分解功函數調整元件之化合物所產生的氧或氮可朝向下電極結構205擴散。如一實施例，由熱處理製程的分解所產生的功函數調整元素可擴散進入第一擴散層，且餘留的氧或氮可朝向下電極結構205擴散。在一些實施例中，在擴散製程(意即熱處理製程)之後，大致整個第一擴散層可摻雜有功函數調整元素，且可不保留第一擴散層。然而，本揭露的例示實施例並不以此為限。在本揭露的一例示實施例中，第一擴散層鄰近導電層252的一部分無須摻雜有功函數調整元素，但可保留。
在一些實施例中，仍請參考圖5，依據一些實施例，執行多個製造程序，以形成一導電層217在第一擴散層上。在一些實施例中，導電層217可填滿該等溝槽209的餘留部分，並可覆蓋基底101具有第一擴散層之大致整個上表面。舉例來說，導電層217可覆蓋第一擴散層相對初始源極層211之大致整個表面。導電層216可包含一低電阻材料，其電阻係較低於第一擴散層。舉例來說，導電層217可包含一金屬，例如鎢、鈦或鉭。包含一導電材料的導電層217可形成在包含金屬或金屬屬氮化物的第一擴散層上。
在一些實施例中，仍請參考圖5，依據一些實施例，執行多個製造程序，以形成複數個字元線在該等溝槽209中。在一些實施例中，可蝕刻導電層217、功函數調整層215以及初始源極層211，以形成一上電極結構219在每一溝槽209中。蝕刻製程可連續執行，直到初始源極層211、功函數調整層215與導電層217維持在該等溝槽209中有所欲的厚度為止。由蝕刻製程所形成之初始源極層211、功函數調整層215與導電層217的上表面係可設置在相同位面。
接下來，可移除未被上電極結構219覆蓋但有暴露的隔離層203。因此，多個閘極圖案可形成在主動區A1、A2與電極結構205、219之間，及/或在絕緣組件103與電極結構205、219之間。此外，絕緣組件103與主動區A1、A2的上表面可藉由蝕刻製程而暴露。
在一些實施例中，仍請參考圖5，依據一些實施例，執行多個製造程序，以形成一第二摻雜區109B在相互鄰近的二字元線221之間的主動區A1、A2中。在一些實施例中，一離子植入製程可執行在基底101上，以形成第二摻雜區109B在相互鄰近的字元線221之間的主動區A1、A2中。第二摻雜區109B可具有如第一摻雜區109A相同的導電類型。舉例來說，第二摻雜區109B可摻雜有N型摻雜物。在一些實施例中，第二摻雜區109B可較深於在基底101中的第一摻雜區109A。
在一些實施例中，仍請參考圖5，多個第一罩蓋圖案223可分別形成在該等溝槽209中。舉例來說，一罩蓋層可形成在基底101的大致整個上表面上，然後一平坦化製程可執行在罩蓋層上，以形成該等第一罩蓋圖案223。該等第一罩蓋圖案223可包含以下至少其一：一氮化矽層、一氧化矽層或一氮氧化矽層。
圖6為依據一些實施例在如圖2所示的製備方法M10中的步驟S13形成在多個導電組件在基底上的剖視示意圖。如圖6所示，例如一第一金屬栓塞335a以及一第二金屬栓塞335b的該等導電組件形成在單元區1000B中的該等摻雜區109B上，且例如一第三金屬栓塞435a以及一第四金屬栓塞435b的該等導電組件形成在周圍電路區1000A中的摻雜區405a與405b上。在一些實施例中，在單元區1000B中的導電組件335a、335b之間的空間350係相對小的；反之，在周圍電路區1000A中的導電組件435a、435b之間的空間450係相對大的。因此，單元區1000B被視為一圖案密集區，同時周圍電路區1000A被視為一圖案稀疏區。
圖7為依據一些實施例如圖2所示的製備方法M10中的步驟S15，形成一能量可移除層212以覆蓋該等導電組件與基底的剖視示意圖。如圖7所示，能量可移除層212覆蓋導電組件335a、335b、435a、435b以及基底101。在一些實施例中，因為空間350是小的，所以能量可移除層212填滿在單元區1000B中之導電組件335a、335b之間的空間350；反之，因為導電組件435a、435b之間的空間450是相對大的，所以能量可移除層212無法填滿空間450。在一些實施例中，能量可移除層212包含一熱可分解材料。在一些其他實施例中，能量可移除層212包含一光可分解材料、一電子束可分解材料或其他可應用的能量可分解材料。尤其是，在一些實施例中，能量可移除層212包括一基礎材料以及一可分解成孔劑材料，而該可分解成孔劑材料係在暴露在一能量源(意即熱源)時而被大致地移除。
在一些實施例中，基礎材料包含氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、甲基矽酸鹽(methylsilsesquioxane，MSQ)、多孔聚芳醚(porous polyarylether，PAE)、多孔SiLK(porous SiLK)或多孔氧化矽(porous SiO2)，而可分解成孔劑材料包含一成孔劑有機化合物(porogen organic compound)，其係可提供孔隙率給原本被在接下來的製程之能量可移除層212所佔用的空間。
圖8為依據一些實施例如圖2所示在製備方法M10的步驟S17，執行一蝕刻製程以從基底101移除能量可移除層212的一部分的剖視示意圖。如圖8所示，在一些實施例中，執行一蝕刻製程，以從基底101移除能量可移除層212的一部份，同時餘留一能量可移除區塊211A在單元區1000B中的第一金屬栓塞335a與第二金屬栓塞335b之間。由於在單元區1000B的第一金屬栓塞335a與第二金屬栓塞335b之間的空間350係小於在周圍電路區1000A的第三金屬栓塞435a與第四金屬栓塞435b之間的空間450，所以在蝕刻製程之後，能量可移除層212的一下部可保留在第一金屬栓塞335a與第二金屬栓塞335b之間；反之，在周圍電路區1000A的第三金屬栓塞435a與第四金屬栓塞435b之間的能量可移除層212可完全從基底101移除。因此，能量可移除區塊211A可在單元區1000B的第一金屬栓塞335a與第二金屬栓塞335b之間所獲得，同時第三金屬栓塞435a與第四金屬栓塞435b可藉由空間450而相互分開設置。換言之，蝕刻製程係藉由移除能量可移除層212的一上部而形成一凹陷350A在單元區1000B的第一金屬栓塞335a與第二金屬栓塞335b之間。蝕刻製程可為一濕蝕刻製程、一乾蝕刻製程或其組合。
圖9為依據一些實施例如圖2所示的製備方法M10的步驟S17，形成一介電層在基底上的剖視示意圖。如圖9所示，在一些實施例中，形成一介電層213以覆蓋半導體基底101、該等導電組件335a、335b、435a、435b以及餘留的能量可移除區塊211A。應當理解，空間350與空間450係被介電層213所填滿，且在單元區1000B中的結構以及在周圍電路區1000A中的結構係整個被介電層213所覆蓋。
圖10為依據一些實施例如圖2所示的製備方法M10的步驟S21，執行一熱處理製程以形成一氣隙結構在第一金屬栓塞與第二金屬栓塞之間的剖視示意圖。如圖10所示，在介電層213形成之後，係執行一熱處理製程。在一些實施例中，在熱處理製程期間，餘留的能量可移除區塊211A係轉變成一氣隙結構214，而氣隙結構214包括一氣隙211C，氣隙211C係被一襯墊211B所覆蓋。
在一些實施例中，氣隙結構214係被介電層213所密封，且依據一些實施例，介電層213的一部分延伸進入在該等導電組件335a、335b之間的空間中。換言之，氣隙結構214的上表面係較低於該等導電組件335a、335b的上表面。
應當理解，一氣隙結構(意即氣隙結構214)形成在單元區1000B的半導體元件結構中，同時沒有氣隙結構存在半導體元件結構的周圍電路區1000A中。藉由利用在單元區1000B與周圍電路區1000A中的該等導電栓塞之間的不同空間，氣隙結構係可選擇地形成在單元區1000B(意即圖案密集區)中。
圖11到圖23為依據一些實施例如圖2的製備方法M10的步驟S23，形成一高位面位元線以及一低位面位元線在基底上的剖視示意圖。應當理解，圖11到圖23為沿著圖4的剖線C-C'與D-D'的剖視示意圖。請參考圖11及圖12，一第一隔離膜601可形成在介電層213上，以及一第二隔離膜603可形成在第一隔離膜601上。可使用一第一遮罩701執行一第一微影製程，以界定出高位面位元線下接觸點303以及低位面位元線401在第二隔離膜603上的位置。
請參考圖12，在第一微影製程之後，可執行一第一蝕刻製程，例如一非等向性乾蝕刻製程，以形成一較高的高位面位元線接觸點開口307以及一低位面位元線溝槽405在第二隔離層603中。
請參考圖13，可使用一第二遮罩703執行一第二微影製程，以界定出高位面位元線下接觸點303的位置以及低位面位元線接觸點403在第一隔離膜601中的一位置。
請參考圖14，在第二微影製程之後，可執行一第二蝕刻製程，例如一非等向性乾蝕刻製程，以形成一較低的高位面位元線接觸點開口309以及一低位面位元線接觸點開口407在第一隔離膜601中。設置在第一主動區A1中相鄰對的字元線201之間以及位在第二主動區A2中相鄰對的字元線201之間的該等金屬栓塞335a、335b，係可分別經由較低的高位面位元線接觸點開口309以及低位面位元線接觸點開口407而暴露。
請參考圖15，可形成一第一間隙子層501，以覆蓋第二隔離膜603的各上表面、較高的高位面位元線接觸點開口307的各側壁、較低的高位面位元線接觸點開口309的各側壁與底部、低位面位元線溝槽405的各側壁與底部以及低位面位元線接觸點開口407的各側壁與底部。第一間隙子層501可由摻雜氧化物所製，例如硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)、氟矽酸鹽玻璃(fluoride silicate glass)、摻雜有碳的氧化矽(carbon doped silicon oxide)或類似物。或者是，在其他實施例中，第一間隙子層501可由一熱可分解聚合物或一熱可降解聚合物所製。
請參考圖16，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個第一間隙子503，而該等第一間隙子503係貼合到較高的高位面位元線接觸點開口307的各側壁、較低的高位面位元線接觸點開口309的各側壁、低位面位元線溝槽405的各側壁以及低位面位元線接觸點開口407的各側壁。
請參考圖17，可形成一第二間隙子層505，以覆蓋第二隔離膜603的各上表面、低位面位元線溝槽405的各底部、低位面位元線接觸點開口407的底部以及複數個第一間隙子503的各表面。舉例來說，第二間隙子層505係不同於第一間隙子層501，並可由氮化矽所製。
請參考圖18，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個第二間隙子507，該等第二間隙子507係貼合到複數個第一間隙子503的各表面。
請參考圖19，形成一襯墊層509，以覆蓋第二隔離膜603的各上表面、複數個第二間隙子507的各表面、低位面位元線溝槽405的各底部以及低位面位元線接觸點開口407的底部。舉例來說，襯墊層509可由下列材料所製：鈦、氮化鈦、氮化鈦矽(titanium silicon nitride)、鉭、氮化鉭、氮化鉭矽(tantalum silicon nitride)或其組合。
請參考圖20，舉例來說，摻雜有多晶矽、金屬、金屬氮化物或金屬矽化物的一導電材料，係可藉由一金屬化製程而沉積進入較高的高位面位元線接觸點開口307、較低的高位面位元線接觸點開口309、低位面位元線溝槽405以及低位面位元線接觸點開口407中。在所述的實施例中，導電材料可為鎢。在金屬化製程之後，可執行一平坦化製程，例如化學機械研磨，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，並共形地形成高位面位元線下接觸點303、低位面位元線接觸點403以及低位面位元線401。在一些實施例中，低位面位元線接觸點403、低位面位元線401以及高位面位元線下接觸點303係藉由相同製造程序而一起形成，且可具有類似的物理特性以及化學特性，物理特性係例如硬度，化學特性係例如蝕刻率。
圖21及圖22為依據一些實施例形成複數個氣隙在基底上的剖視示意圖。請參考圖21，可執行一平坦化製程，例如化學機械研磨，以移除部分的襯墊層509。在平坦化製程之後，襯墊層509可轉變成為一第一襯墊515以及一第二襯墊517，第一襯墊515係鄰近高位面位元線下接觸點303設置，而第二襯墊517設置在低位面位元線401的各側壁、低位面位元線接觸點403的各側壁、低位面位元線接觸電403的一底部以及第一隔離膜601之一上表面的一部分上，並貼合到低位面位元線401的各側壁、低位面位元線接觸點403的各側壁、低位面位元線接觸電403的一底部以及第一隔離膜601之一上表面的該部分。在平坦化製程之後，可暴露複數個第一間隙子503設置在鄰近高位面位元線下接觸點303的各上表面，以及複數個第一間隙子503設置在鄰近低位面位元線401處的各上表面。
請參考圖21，在一些實施例中，低位面位元線接觸點403的高度係小於高位面位元線下接觸點303的高度。在一些實施例中，低位面位元線401的寬度係大於低位面位元線接觸點403的寬度。在一些實施例中，由於平坦化製程，所以高位面位元線下接觸點303的上表面以及低位面位元線401的上表面係大致位在相同的位面，且高位面位元線下接觸點303的高度係大致相同於低位面位元線接觸點403與低位面位元線401的一總高度。
請參考圖22，可選擇地移除設置在鄰近高位面位元線下接觸點303處的複數個第一間隙子503，以及設置在鄰近低位面位元線401處的複數個第一間隙子503，以形成複數個氣隙。在一些實施例中，可引入一氣態氟化氫(vapor hydrogen fluoride)，並可選擇地蝕刻摻雜氧化物並設置在鄰近高位面位元線下接觸點303處的複數個第一間隙子503，以及設置在鄰近低位面位元線401處的複數個第一間隙子503。在由摻雜氧化物所製之複數個第一間隙子503上，氣態氟化氫具有一較高的蝕刻率；因此，可移除設置在鄰近高位面位元線下接觸點303處的複數個第一間隙子503以及設置在鄰近低位面位元線401處的複數個第一間隙子503，並可保留由氮化矽所製的複數個第二間隙子507。在接下來的處理步驟期間，例如熱處理期間，複數個第二間隙子507可避免高位面位元線下接觸點303、低位面位元線401或低位面位元線接觸點403的材料流進入複數個氣隙中。複數個氣隙可包括多個第一氣隙511以及多個第二氣隙513。該等第一氣隙511可設置在鄰近低位面位元線401處。該等第二氣隙513可設置在鄰近高位面位元線下接觸點303處。
在一些實施例中，藉由選擇地蝕刻摻雜氧化物的該等第一間隙子503，以一起形成氣隙513以及氣隙511。在一些實施例中，氣隙513圍繞高位面位元線下接觸點303(圓柱或栓塞)，其係以第一襯墊515以及該等第二間隙子507而分開高位面位元線下接觸點303與氣隙513；以及氣隙511形成在低位面位元線401的兩側，其係以第二襯墊517以及該等第二間隙子507分開低位面位元線401與氣隙511。在一些實施例中，在低位面位元線接觸點403處的該等第一間隙子401並未被移除，且氣隙511選擇地形成在低位面位元線401的各側邊處，而不是在低位面位元線接觸點403的各側邊處。
請參考圖22，或者是，在其他實施例中，複數個第一間隙子503係由熱可分解聚合物或熱可降解聚合物所製，且執行一熱製程以移除熱可分解聚合物或熱可降解聚合物。熱製程的一溫度可介於大約300℃到大約450℃之間。較佳者，熱處理的溫度可介於大約350℃到大約420℃之間。
請參考圖24，依據一些實施例，一高位面位元線接觸點以及一高位面位元線係形成在基底上。在一些實施例中，一高位面位元線接觸點305以及一高位面位元線301可形成在基底101上。請參考圖24，一第三隔離膜605可形成在第二隔離膜603上，舉例來說，其係藉由玻璃上旋塗無氣隙充填沉積(spin-on-glass non-gap fills deposition)所實現。應當理解，在第三隔離膜605形成之後，該等第一氣隙511以及該等第二氣隙513並未被填滿。一第四隔離膜607可形成在第三隔離膜605上。可執行一第一微影製程以界定出高位面位元線301在第四隔離膜607上的一位置。在第一微影製程之後，可執行一第一蝕刻製程，例如一非等向性乾蝕刻製程，以形成一高位面位元線溝槽311在第四隔離膜607中。可執行一第二微影製程以界定出高位面位元線305在第三隔離膜605上的位置。
請參考圖23，在第二微影製程之後，可執行一第二蝕刻製程，以形成一高位面位元線接觸點開口313在第三隔離膜605中。高位面位元線接觸點開口313之一下開口的一寬度可小於高位面位元線接觸點開口313之一上開口的一寬度；換言之，高位面位元線接觸點開口313的一輪廓可從上到下漸縮。亦可說是，高位面位元線接觸點開口313的各側壁可朝向互相向傾斜。高位面位元線接觸點開口313之下開口的寬度可大約相同於高位面位元線下接觸點303之一上表面的一寬度。高位面位元線下接觸點303的上表面可經由高位面位元線接觸點開口313以及高位面位元線溝槽311而暴露。可選擇地執行使用一還原劑(reducing agent)的一清洗製程，以移除由包含鎢所製的高位面位元線下接觸點303之上表面上的該等缺陷。還原劑可為四氯化鈦、四氯化鉭或其組合。
請參考圖23，舉例來說，摻雜多晶矽、金屬、金屬氮化物或金屬矽化物的一導電材料，可藉由一金屬化製程而沉積進入高位面位元線溝槽311以及高位面位元線接觸點開口313中。在金屬化製程之後，可執行一平坦化製程之後，例如化學機械研磨，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，且共形地形成高位面位元線301與高位面位元線接觸點305。此外，在形成高位面位元線301與高位面位元線接觸點605之前，一第三襯墊519可形成在高位面位元線溝槽311的各側壁、高位面位元線溝槽311之一底部的一部分、高位面位元線接觸點開口313的各側壁以及高位面位元線接觸點開口313的底部上，以及貼合到高位面位元線溝槽311的各側壁、高位面位元線溝槽311之一底部的一部分、高位面位元線接觸點開口313的各側壁以及高位面位元線接觸點開口313的底部。
請參考圖23，在一些實施例中，高位面位元線301的寬度係大於高位面位元線接觸點305以及高位面位元線下接觸點303的寬度。在一些實施例中，高位面位元線301係非對稱地位在高位面位元線接觸點305與高位面位元線接觸俺303上。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一半導體基底，具有一圖案密集區以及一圖案稀疏區；一絕緣組件，界定出一第一主動區以及一第二主動區在該圖案密集區中；一第一摻雜區以及一第二摻雜區，位在該第一主動區與該第二主動區中；一第一金屬栓塞以及一第二金屬栓塞，該第一金屬栓塞設置在該第一摻雜區上，該第二金屬栓塞設置在該第二主動區中的該第一摻雜區上；一第三金屬栓塞以及一第四金屬栓塞，設置在該半導體基底的該圖案稀疏區上；以及一介電層，設置在該半導體基底的該圖案密集區與該圖案稀疏區上，其中該介電層位在該第一金屬栓塞與該第二金屬栓塞之間的一第一部分係藉由一第一氣隙而與該半導體基底分開設置，以及該介電層位在該第三金屬栓塞與該第四金屬栓塞之間的一第二部分係直接接觸該半導體基底。
本揭露之另一實施例提供一種半導體元件結構的製備方法。該方法包括形成一第一金屬栓塞、一第二金屬栓塞、一第三金屬栓塞以及一第四金屬栓塞在一半導體基底上，其中該第一金屬栓塞與該第二金屬栓塞形成在該半導體基底的一圖案密集區上，而該第三金屬栓塞與該第四金屬栓塞係在該半導體基底的一圖案稀疏區上；形成一能量可移除層，以覆蓋該第一金屬栓塞、該第二金屬栓塞、該第三金屬栓塞以及該第四金屬栓塞；執行一蝕刻製程，以從該基底移除該能量可移除層，同時餘留一能量可移除區塊在該單元區的該第一金屬栓塞與該第二金屬栓塞之間；形成一介電層，以覆蓋該能量可移除區塊以及該第一金屬栓塞、該第二金屬栓塞、該第三金屬栓塞與該第四金屬栓塞；以及執行一熱處理製程，以轉換該能量可移除層成為一氣隙結構，該氣隙結構包括一氣隙，該氣隙係被襯墊層所包圍；其中該介電層的一第一部分延伸在該第一金屬栓塞與該第二金屬栓塞之間，以使該介電層的該第一部分與該半導體基底藉由該氣隙而分開設置，同時該介電層的一第二部分延伸在該第三金屬栓塞與該第四金屬栓塞之間，以使該介電層的該第二部分直接接觸該半導體基底。
本揭露的該等實施例係具有一些有益的特徵。藉由形成多個氣隙結構在相鄰的金屬栓塞之間，可降低在多個導電接觸點之間的寄生電容。再者，由於該等氣隙結構藉由一介電層而相互分開設置，所以介電層可提供額外的結構支撐給半導體元件。這些係大大地改善整體元件效能並提升良率。
再者，半導體記憶元件包括複數個氣隙，且例如高位面位元線以及低位面位元線的多個導電特徵，係藉由該等氣隙而相互分開設置。因此，可降低在該等導電接觸點之間的寄生電容。因此，可改善整體元件效能(意即降低功耗與電阻-電容(RC)延遲)，且可提升半導體元件的良率。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
30:記憶體胞 31:場效電晶體 33:電容器 35:汲極 37:源極 39:閘極 101:基底 103:絕緣組件 109A:第一摻雜區 109B:第二摻雜區 201:字元線 203:字元線隔離層 205:下電極結構 209:字元線溝槽 211:初始源極層(能量可移除層) 211B:襯墊 211C:氣隙 211A:能量可移除區塊 212:能量可移除層 213:介電層 214:氣隙結構 217:導電層 219:上電極結構 221:字元線 223:第一罩蓋圖案 252:導電層 301:高位面位元線 303:高位面位元線下接觸點 305:高位面位元線接觸點 307:較高的高位面位元線接觸點開口 309:較低的高位面位元線接觸點開口 311:高位面位元線溝槽 313:高位面位元線接觸點開口 335a:第一金屬栓塞 335b:第二金屬栓塞 350:空間 350A:凹陷 401:低位面位元線 403:低位面位元線接觸點 405:低位面位元線溝槽 405a:摻雜區 405b:摻雜區 407:低位面位元線接觸點開口 435a:第三金屬栓塞 435b:第四金屬栓塞 450:空間 501:第一間隙子層 503:第一間隙子 505:第二間隙子層 507:第二間隙子 509:襯墊層 511:第一氣隙 513:第二氣隙 515:第一襯墊 517:第二襯墊 519:第三襯墊 601:第一隔離膜 603:第二隔離膜 605:第三隔離膜 607:第四隔離膜 701:第一遮罩 703:第二遮罩 1000:記憶體元件 1000A:周圍電路區 1000B:單元區 A1:第一主動區 A2:第二主動區 BL:位元線 M10:方法 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 WL:字元線
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一些實施例之積體電路（例如一記憶體元件）的頂視示意圖。 圖2為依據本揭露一些實施例之半導體元件結構之製備方法的流程示意圖。 圖3為在圖1之半導體元件結構中周圍區之佈局的頂視示意圖。 圖4為在圖1之半導體元件結構中單元區之佈局的頂視示意圖。 圖5為依據本揭露一些實施例在如圖2所示的製備方法的一中間階段之剖視示意圖。 圖6為依據一些實施例在如圖2所示的製備方法，形成多個導電組件在基底上的剖視示意圖。 圖7為依據一些實施例如圖2所示的製備方法，形成一能量可移除層以覆蓋該等導電組件與基底的剖視示意圖。 圖8為依據一些實施例如圖2所示的製備方法，執行一蝕刻製程以從基底移除能量可移除層的一部分的剖視示意圖。圖9為依據一些實施例如圖2所示的製備方法，形成一介電層在基底上的剖視示意圖。 圖10為依據一些實施例如圖2所示的製備方法，執行一熱處理製程以形成一氣隙結構在第一金屬栓塞與第二金屬栓塞之間的剖視示意圖。 圖11到圖23為依據一些實施例如圖2的製備方法，形成一高位面位元線以及一低位面位元線在基底上的剖視示意圖。
101:基底
103:絕緣組件
109A:第一摻雜區
109B:第二摻雜區
203:字元線隔離層
205:下電極結構
213:介電層
301:高位面位元線
303:高位面位元線下接觸點
305:高位面位元線接觸點
307:較高的高位面位元線接觸點開口
309:較低的高位面位元線接觸點開口
311:高位面位元線溝槽
313:高位面位元線接觸點開口
335a:第一金屬栓塞
335b:第二金屬栓塞
401:低位面位元線
403:低位面位元線接觸點
405:低位面位元線溝槽
407:低位面位元線接觸點開口
503:第一間隙子
507:第二間隙子
511:第一氣隙
513:第二氣隙
515:第一襯墊
517:第二襯墊
519:第三襯墊
601:第一隔離膜
603:第二隔離膜
605:第三隔離膜
607:第四隔離膜
A1:第一主動區
A2:第二主動區

Claims (20)

  1. 一種半導體元件結構，包括： 一半導體基底，具有一圖案密集區以及一圖案稀疏區； 一絕緣組件，界定出一第一主動區以及一第二主動區在該圖案密集區中； 一第一摻雜區以及一第二摻雜區，位在該第一主動區與該第二主動區中； 一第一金屬栓塞以及一第二金屬栓塞，該第一金屬栓塞設置在該第一摻雜區上，該第二金屬栓塞設置在該第二主動區中的該第一摻雜區上； 一第三金屬栓塞以及一第四金屬栓塞，設置在該半導體基底的該圖案稀疏區上；以及 一介電層，設置在該半導體基底的該圖案密集區與該圖案稀疏區上，其中該介電層位在該第一金屬栓塞與該第二金屬栓塞之間的一第一部分係藉由一第一氣隙而與該半導體基底分開設置，以及該介電層位在該第三金屬栓塞與該第四金屬栓塞之間的一第二部分係直接接觸該半導體基底。
  2. 如請求項1所述之半導體元件結構，其中該第二部分的一高度係大於該第一部分的一高度。
  3. 如請求項1所述之半導體元件結構，其中該第二部分的該高度係大致相同於該第三金屬栓塞的一高度。
  4. 如請求項1所述之半導體元件結構，其中該介電層之該第二部分的一寬度係大於該介電層之該第一部分的一寬度。
  5. 如請求項1所述之半導體元件結構，其中一襯墊層係包圍該第一氣隙設置。
  6. 如請求項1所述之半導體元件結構，其中該第一金屬栓塞與該第二金屬栓塞分開設置一第一距離，該第三金屬栓塞與該第四金屬栓塞分開設置一第二距離，而該第二距離係大於該第一距離。
  7. 如請求項1所述之半導體元件結構，其中該介電層係覆蓋該第一金屬栓塞、該第二金屬栓塞、該第三金屬栓塞以及該第四金屬栓塞，且該第一金屬栓塞的一上表面係高於該介電層之該第一部分的一下表面。
  8. 如請求項1所述之半導體元件結構，還包括： 一第一字元線，埋置在一第一溝槽中，該第一溝槽係鄰近該第一摻雜區設置； 一高位面位元線接觸點，位在該第一摻雜區上；以及 一第二氣隙，圍繞該高位面位元線接觸點設置； 其中該第一字元線包括一下電極結構以及一上電極結構，該上電極結構位在該下電極結構上；以及 其中該上電極結構包括一源極層、一導電層以及一功函數調整層，該源極層大致覆蓋該第一溝槽的一側壁，該導電層設置在該源極層上，該功函數調整層設置在該源極層與該導電層之間。
  9. 如請求項8所述之半導體元件結構，還包括： 一第二字元線，埋置在一第二溝槽中，該第二溝槽係位在該半導體基底的該第二主動區中，該第二主動區係藉由該絕緣組件而與該第一主動區分開設置，且該第二摻雜區位在鄰近該第二字元線處； 一低位面位元線，位在該第二摻雜區上；以及 一第三氣隙，位在鄰近該低位面位元線處。
  10. 如請求項9所述之半導體元件結構，還包括： 一高位面位元線，位在該高位面位元線接觸點上；以及 一低位面位元線接觸點，位在該低位面位元線與該第二摻雜區之間； 其中該低位面位元線接觸點的一高度係小於該高位面位元線接觸點的一高度。
  11. 如請求項10所述之半導體元件結構，其中該低位面位元線的一寬度係大於該低位面位元線接觸點的一寬度。
  12. 如請求項10所述之半導體元件結構，其中該高位面位元線的一寬度係大於該高位面位元線接觸點的一寬度。
  13. 如請求項10所述之半導體元件結構，其中該高位面位元線接觸點的一高度係大致相同於該低位面位元線接觸點與該低位面位元線的一總高度。
  14. 如請求項10所述之半導體元件結構，其中該高位面位元線接觸點的一上表面以及該低位面位元線的一上表面係大致在相同位面。
  15. 如請求項10所述之半導體元件結構，其中該高位面位元線非對稱地位在該高位面位元線接觸點上。
  16. 如請求項8所述之半導體元件結構，其中該下電極結構的一功函數係高於該上電極結構的一功函數。
  17. 如請求項8所述之半導體元件結構，其中該功函數調整層共形地覆蓋該源極層的一內側壁。
  18. 如請求項8所述之半導體元件結構，其中該源極層延伸在該下電極結構與該導電層之間，以覆蓋該下電極結構的一上表面。
  19. 如請求項8所述之半導體元件結構，其中該功函數調整層包含一金屬或一金屬氮化物，且其中該功函數調整元素包含鑭。
  20. 一種半導體元件結構的製備方法，包括： 形成一第一金屬栓塞、一第二金屬栓塞、一第三金屬栓塞以及一第四金屬栓塞在一半導體基底上，其中該第一金屬栓塞與該第二金屬栓塞形成在該半導體基底的一圖案密集區上，而該第三金屬栓塞與該第四金屬栓塞係在該半導體基底的一圖案稀疏區上； 形成一能量可移除層，以覆蓋該第一金屬栓塞、該第二金屬栓塞、該第三金屬栓塞以及該第四金屬栓塞； 執行一蝕刻製程，以從該基底移除該能量可移除層，同時餘留一能量可移除區塊在該單元區的該第一金屬栓塞與該第二金屬栓塞之間； 形成一介電層，以覆蓋該能量可移除區塊以及該第一金屬栓塞、該第二金屬栓塞、該第三金屬栓塞與該第四金屬栓塞；以及 執行一熱處理製程，以轉換該能量可移除層成為一氣隙結構，該氣隙結構包括一氣隙，該氣隙係被襯墊層所包圍； 其中該介電層的一第一部分延伸在該第一金屬栓塞與該第二金屬栓塞之間，以使該介電層的該第一部分與該半導體基底藉由該氣隙而分開設置，同時該介電層的一第二部分延伸在該第三金屬栓塞與該第四金屬栓塞之間，以使該介電層的該第二部分直接接觸該半導體基底。
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