KR100593450B1 - 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는피이. 램들 및 그 형성방법들. - Google Patents

수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는피이. 램들 및 그 형성방법들. Download PDF

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Abstract

수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는 피이. 램들 및 그 형성방법들을 제공한다. 이 피이. 램들 및 그 형성방법들은 주어진 디자인 룰을 가지고 상전이막 패턴의 상 변화를 빠른 시간내 수행시킬 수 있는 방안을 제시해준다. 이를 위해서, 상기 셀 어레이 영역 내 적어도 하나의 기준 활성 영역을 한정하는 반도체 기판을 준비한다. 상기 반도체 기판과 평행하고 기준 활성 영역의 주 표면을 지나는 수직선 상에 차례로 위치해서 다른 활성 영역들을 각각 한정하는 다른 반도체 기판들을 형성한다. 그리고, 상기 기준 활성 영역의 반도체 기판 상에 하부 셀 게이트 패턴이 배치된다. 상기 다른 활성 영역들의 다른 반도체 기판들 상에 상부 셀 게이트 패턴들을 각각 형성한다. 상기 하부 및 상부 셀 게이트 패턴들의 양 측부들에 금속 노드 플러그들이 각각 위치된다. 이때에, 상기 금속 노드 플러그들은 다른 반도체 기판들을 관통하여 반도체 기판과 접촉한다. 상기 금속 노드 플러그들 중 하나는 상전이막 패턴 아래에 위치되어서 상전이막 패턴에 전기적으로 접속된다.
활성 영역, 반도체 기판, 상전이막, 게이트.

Description

수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는 피이. 램들 및 그 형성방법들.{PRAMS HAVING A PLURALITY OF ACTIVE REGIONS LOCATED VERTICALLY IN SEQUENCE AND METHODS OF FORMING THE SAME}
도 1 은 본 발명에 따른 피이. 램의 배치도이다.
도 2 및 도 3 은 각각이 도 1 의 셀 어레이 영역 및 주변 회로 영역의 활성 영역들을 보여주는 배치도들이다.
도 4 및 도 5 는 각각이 도 2 및 도 3 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 피이. 램을 보여주는 단면도들이다.
도 6 내지 도 18 은 각각이 도 2 및 도 3 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 피이. 램의 형성방법을 설명해주는 단면도들이다.
본 발명은 피이. 램들 및 그 형성방법들에 관한 것으로서, 상세하게는, 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는 피이. 램들 및 그 형성방법들에 관한 것이다.
일반적으로, 피이. 램은 반도체 개별 소자들이 배치된 셀 어레이 영역(Cell Array Region) 및 주변 회로 영역(Peripheral Circuit Region)을 갖는다. 상기 셀 어레이 영역은 반도체 기판의 주 표면 상에 게이트 패턴들 및 그 패턴들의 상부에 상전이막 패턴들을 갖는다. 이와 반대로, 상기 주변 회로 영역은 반도체 기판의 주 표면 상에 게이트 패턴들을 가지고 그 패턴들의 상부에 상전이막 패턴들을 갖지 않는다. 상기 셀 어레이 영역은 하나의 셀(Cell)에 상전이막 패턴, 게이트 패턴 및 그 패턴들을 전기적으로 접속해주는 플러그를 갖는다. 상기 피이. 램은 게이트 패턴 및 플러그를 따라 흐르는 전류를 사용해서 상전이막 패턴의 결정구조를 상 변화시킨다. 상기 상전이막 패턴의 결정구조의 상 변화는 피이. 램의 셀이 갖는 데이타(Data)를 변환시킬 수 있다. 또한, 상기 주변 회로 영역의 게이트 패턴은 셀 어레이 영역에 인접되도록 배치해서 셀의 데이타를 전송시킨다.
그러나, 상기 피이. 램은 주어진 디자인 룰의 점진적인 축소로 인해서 반도체 기판상에 설계대비 패턴 충실도가 높은 게이트 패턴들을 갖지 못한다. 이는 상기 디자인 룰의 축소와 함께 포토레지스트 막에 패턴 이미지를 정의하는 포토공정의 한계에 이르기 때문이다. 더불어서, 상기 게이트 패턴들은 셀 어레이 영역 내에서 축소된 디자인 룰을 가지고 빠른 시간 내 상전이막 패턴을 상 변화시킬 수 없다. 그리고, 상기 상전이막 패턴 및 게이트 패턴 사이의 플러그는 전류의 손실을 최소화시킬 수 있는 물질을 사용해서 제작되는 것이 필요하다.
한편, " 다중 활성 막 구조 및 그 구조를 형성하는 방법(MULTIPLE ACTIVE LAYER STRUCTURE AND A METHOD OF MAKING SUCH A STRUCTURE)" 이 미국특허공보 제 6,429,484 호(U.S. Pat. No. 6,429,484)에 빈 류(Bin Yu) 에 의해 개시된 바 있다.
상기 미국특허공보 제 6,429,484 호에 따르면, 상기 구조 및 그 구조를 형성하는 방법은 차례로 적층된 옥사이드 막, 제 1 활성 반도체 막 및 제 1 절연막을 갖는 제 1 막을 포함한다. 상기 제 1 절연막 상에 제 2 활성 막을 형성한다. 상기 제 2 활성 막은 제 1 절연막에 배치된 제 1 씨드 윈도우를 통해서 재결정화된다. 그리고, 상기 제 2 활성 막 상에 제 2 절연막이 형성된다.
상기 구조 및 그 구조를 형성하는 방법은 제 2 절연막 상에 배치된 제 3 활성 막을 더 포함한다. 상기 제 3 활성 막은 제 2 씨드 윈도우를 통해서 재결정화된다. 상기 제 2 씨드 윈도우는 제 1 씨드 윈도우와 정렬한다. 이때에, 적어도 하나의 트랜지스터가 제 1 활성 막의 적어도 일부분에 배치된다. 적어도 다른 하나의 트랜지스터가 제 2 활성 막 상의 적어도 일부분에 형성된다. 더불어서, 적어도 또 다른 하나의 트랜지스터를 제 3 활성 막 상의 적어도 일부분에 형성한다.
그러나, 상기 구조 및 그 구조를 형성하는 방법은 제 1 내지 제 2 절연막들의 두께가 작으면 제 1 내지 제 3 활성 막들에 각각 배치된 트랜지스터들의 소오스 또는 드레인 영역들이 서로 접촉될 수 있다. 이는 소오스 및 드레인 영역들이 서로 다른 저항값들을 갖도록 한다. 이를 통해서, 상기 트랜지스터들은 구동 동안 설계가 요구하지 않는 퍼포먼스를 나타낼 수 있다.
본 발명이 이루고자 하는 기술적 과제는 셀 어레이 영역 및 주변 회로 영역에서 셀 및 주변 트랜지스터들의 집적도를 증가시키는데 적합한 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는 피이. 램들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀 어레이 영역 및 주변 회로 영역에서 셀 및 주변 트랜지스터들의 집적도를 증가시켜서 양호한 설계 퍼포먼스를 나타낼 수 있도록 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는 피이. 램들의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는 피이. 램들 및 그 형성방법들을 제공한다.
상기 피이. 램들 중 하나는 셀 어레이 영역(Cell Array Region) 내 상전이막 패턴을 포함한다. 상기 셀 어레이 영역 내 적어도 하나의 기준 활성 영역을 한정하는 반도체 기판을 준비한다. 상기 반도체 기판과 평행한 다른 반도체 기판들이 배치된다. 상기 다른 반도체 기판들은 기준 활성 영역의 주 표면을 지나는 수직선 상에 차례로 위치해서 다른 활성 영역들을 각각 한정한다. 상기 기준 활성 영역의 반도체 기판 상에 하부 셀 게이트 패턴이 배치된다. 그리고, 상기 다른 활성 영역들의 다른 반도체 기판들 상에 상부 셀 게이트 패턴들이 각각 배치된다. 상기 상부 및 하부 셀 게이트 패턴들의 양 측부들에 금속 노드 플러그들이 배치된다. 이때에, 상기 금속 노드 플러그들은 다른 반도체 기판들을 관통하여 반도체 기판과 접촉한다. 상기 금속 노드 플러그들 중 하나는 상전이막 패턴 아래에 위치되어서 상전이막 패턴과 전기적으로 접속한다.
상기 피이. 램들 중 나머지는 주변 회로 영역(Peripheral Circuitry Region) 내 회로 배선을 포함한다. 상기 주변 회로 영역 내 적어도 하나의 기준 활성 영역 을 한정하는 반도체 기판을 준비한다. 상기 반도체 기판과 평행한 다른 반도체 기판들이 배치된다. 상기 다른 반도체 기판들은 기준 활성 영역의 주 표면을 지나는 수직선 상에 차례로 위치해서 다른 활성 영역들을 각각 한정한다. 상기 기준 활성 영역의 반도체 기판 상에 하부 주변 게이트 패턴이 배치된다. 그리고, 상기 다른 활성 영역들의 다른 반도체 기판들 상에 상부 주변 게이트 패턴들이 각각 배치된다. 상기 상부 및 하부 주변 게이트 패턴들의 양 측부들에 금속 노드 플러그들이 각각 위치된다. 이때에, 상기 금속 노드 플러그들은 다른 반도체 기판들을 관통하여 반도체 기판과 접촉한다. 상기 금속 노드 플러그들 중 하나는 회로 배선 아래에 위치되어서 회로 배선과 전기적으로 접속한다.
상기 형성방법들 중 하나는 셀 어레이 영역 내 상전이막 패턴을 갖도록 형성하는 것을 포함한다. 적어도 하나의 기준 활성 영역의 반도체 기판 상에 하부 셀 게이트 패턴을 형성한다. 상기 하부 셀 게이트 패턴을 덮도록 반도체 기판 상에 패드 층간절연막을 형성한다. 상기 패드 층간절연막의 상면으로부터 기준 활성 영역의 상부에 차례로 위치하는 다른 활성 영역들의 다른 반도체 기판들 상에 상부 셀 게이트 패턴들을 각각 형성한다. 그리고, 상기 상부 셀 게이트 패턴들을 덮도록 다른 반도체 기판들 상에 패드 층간절연막들을 각각 형성한다. 상기 패드 층간절연막들 및 다른 반도체 기판들을 관통해서 상기 반도체 기판과 접촉하는 금속 노드 플러그들을 형성한다. 이때에, 상기 금속 노드 플러그들은 하부 및 상부 셀 게이트 패턴들의 양 측부들에 위치한다. 상기 다른 활성 영역들은 기준 활성 영역과 평행하도록 형성한다. 상기 상전이막 패턴은 금속 노드 플러그들의 상부에 위치해서 그 노드 플러그들 중 하나와 전기적으로 접속한다.
상기 형성방법들 중 나머지는 주변 회로 영역 내 회로 배선을 갖도록 형성하는 것을 포함한다. 적어도 하나의 기준 활성 영역의 반도체 기판 상에 하부 주변 게이트 패턴을 형성한다. 상기 하부 주변 게이트 패턴을 덮도록 반도체 기판 상에 패드 층간절연막을 형성한다. 상기 패드 층간절연막의 상면으로부터기준 활성 영역의 상부에 차례로 위치하는 다른 활성 영역들의 다른 반도체 기판들 상에 상부 주변 게이트 패턴들을 각각 형성한다. 상기 상부 주변 게이트 패턴들을 덮도록 다른 반도체 기판들 상에 패드 층간절연막들을 각각 형성한다. 상기 패드 층간절연막들 및 다른 반도체 기판들을 관통해서 반도체 기판과 접촉하는 금속 노드 플러그들을 형성한다. 이때에, 상기 금속 노드 플러그들은 하부 및 상부 주변 게이트 패턴들의 양 측부들에 위치한다. 상기 다른 활성 영역들은 기준 활성 영역과 평행하도록 형성한다. 상기 회로 배선은 금속 노드 플러그들의 상부에 위치해서 그 노드 플러그들 중 하나와 전기적으로 접속한다.
본 발명에 따른 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는 피이. 램들은 참조된 참조 도면들을 참고해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 피이. 램의 배치도이고, 도 2 및 도 3 은 각각이 도 1 의 셀 어레이 영역 및 주변 회로 영역의 활성 영역들을 보여주는 배치도들이다. 또한, 도 4 및 도 5 는 각각이 도 2 및 도 3 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 피이. 램을 보여주는 단면도들이다.
도 1 내지 도 5 를 참조하면, 피이. 램(20)은 셀 어레이 영역(10) 및 주변 회로 영역(15)을 갖는다. 상기 셀 어레이 영역(10)은 상전이막 패턴(156)을 통해서 데이타를 갖는다. 상기 주변 회로 영역(15)은 셀 어레이 영역의 상전이막 패턴(156)들의 데이타를 전송해주는 회로 배선(180)을 갖는다. 상기 상전이막 패턴(156)은 게르마늄, 안티몬 및 텔루르의 조합물(GeXSbYTeZ)을 포함한 겔코저나이드(Chalcogenide) 물질인 것이 바람직하다. 상기 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 적어도 하나의 기준 활성 영역(30)이 배치된다. 상기 기준 활성 영역(30)은 반도체 기판(5)의 소정 영역에 한정될 수 있다. 상기 반도체 기판(5)은 단결정 실리콘으로 구성된다. 상기 반도체 기판(5)은 P 형의 도전성을 갖는 것이 바람직하다.
상기 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 반도체 기판(5)과 평행한 하나의 다른 반도체 기판(83)이 배치된다. 상기 다른 반도체 기판(83)은 기준 활성 영역(30)의 주 표면을 지나는 수직선 상에 위치해서 다른 활성 영역(80)을 한정한다. 또한, 상기 반도체 기판(5)과 평행한 하나 이상의 다른 반도체 기판(83)들이 배치될 수 있다. 상기 다른 반도체 기판(83)들은 기준 활성 영역(30)의 주 표면을 지나는 수직선 상에 위치해서 다른 활성 영역(80)들을 한정하는 것이 바람직하다. 상기 다른 활성 영역(80)들의 각각은 길이 방향 및 그 방향의 반대 편에서 기준 활성 영역(30)의 폭과 동일한 크기를 갖는 것이 바람직하다. 상기 다른 활성 영역(80)들의 각각은 길이 방향 및 그 방향의 반대 편에서 기준 활성 영역(30)의 폭과 다른 크기를 가질 수 있다. 상기 다른 반도체 기판(83)은 결정 실리콘으로 구성 된 것이 바람직하다.
상기 셀 어레이 영역(10) 내 기준 활성 영역(30)의 반도체 기판(5) 상에 하부 셀 게이트 패턴(40)이 배치된다. 상기 주변 회로 영역(15) 내 기준 활성 영역(30)의 반도체 기판(5) 상에 하부 주변 게이트 패턴(42)이 배치된다. 상기 하부 셀 및 주변 게이트 패턴들(40, 42)의 각각은 차례로 적층된 게이트(34) 및 게이트 캐핑막 패턴(38)을 갖는다. 상기 게이트(34)는 차례로 적층된 N+ 형의 폴리실리콘 막 및 금속 실리사이드 막인 것이 바람직하다. 상기 게이트(34)는 단독으로 N+ 형의 폴리실리콘 막일 수 있다. 상기 게이트 캐핑막 패턴(38)은 실리콘 나이트라이드 막인 것이 바람직하다. 상기 하부 셀 및 주변 게이트 패턴들(40, 42)의 측벽들에 게이트 스페이서(50)들이 각각 배치된다. 상기 게이트 스페이서(50)들은 게이트 캐핑막 패턴(38)과 동일한 식각률을 갖는 절연막인 것이 바람직하다.
상기 셀 어레이 영역(10) 내 다른 활성 영역(80)의 다른 반도체 기판(83) 상에 상부 셀 게이트 패턴(90)이 배치된다. 상기 셀 어레이 영역(10) 내 다른 활성 영역(80)들의 다른 반도체 기판(83)들 상에 상부 셀 게이트 패턴(90)들이 각각 배치될 수 있다. 그리고, 상기 주변 회로 영역(15) 내 다른 활성 영역(80)의 다른 반도체 기판(83) 상에 상부 주변 게이트 패턴(92)이 배치된다. 상기 주변 회로 영역(15) 내 다른 활성 영역(80)들의 다른 반도체 기판(83)들 상에 상부 주변 게이트 패턴(92)들이 각각 배치될 수 있다. 상기 상부 셀 및 주변 게이트 패턴들(90, 92)은 하부 셀 및 주변 게이트 패턴들(40, 42)과 동일한 구조를 갖는 것이 바람직하다. 상기 상부 셀 및 주변 게이트 패턴들(90, 92)의 측벽들에 게이트 스페이서 (100)들이 각각 배치된다.
상기 셀 어레이 영역(10) 내 하부 및 상부 셀 게이트 패턴들(40, 90)을 덮도록 반도체 기판(5) 및 다른 반도체 기판(83) 상에 패드 층간절연막들(65, 112)이 각각 배치된다. 상기 하부 및 상부 셀 게이트 패턴들(40, 90)을 덮도록 반도체 기판(5) 및 다른 반도체 기판(83)들 상에 패드 층간절연막들(65, 112)이 각각 배치될 수 있다. 또한, 상기 주변 회로 영역(15) 내 하부 및 상부 주변 게이트 패턴들(42, 92)을 덮도록 반도체 기판(5) 및 다른 반도체 기판(83) 상에 패드 층간절연막들(65, 112)이 각각 배치된다. 상기 하부 및 상부 주변 게이트 패턴들(42, 92)을 덮도록 반도체 기판(5) 및 다른 반도체 기판(83)들 상에 패드 층간절연막들(62. 112)이 각각 배치될 수 있다. 상기 패드 층간절연막들(65, 112)은 각각이 게이트 스페이서들(50, 100)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 이때에, 상기 패드 층간절연막들(65, 112) 중 하나(112)는 도 2 와 같이 셀 어레이 영역(10) 내 소정 간격(S1)을 갖는 다른 반도체 기판들 사이, 도 3 과 같이 주변 회로 영역(15) 내 소정 간격(S1)을 갖는 다른 반도체 기판들 사이를 채우는 것이 바람직하다.
상기 셀 어레이 영역(10) 내 하부 및 상부 셀 게이트 패턴들(40, 90), 상기 주변 회로 영역(15) 내 하부 및 상부 주변 게이트 패턴들(42, 92)에 중첩되도록 반도체 기판(5) 및 다른 반도체 기판(83)에 불순물 영역들(60, 110)이 각각 배치된다. 또한, 상기 셀 어레이 영역(10) 내 하부 및 상부 셀 게이트 패턴들(40, 90), 상기 주변 회로 영역(15) 내 하부 및 상부 주변 게이트 패턴들(42, 92)에 중첩되도록 반도체 기판(5) 및 다른 반도체 기판(83)들에 불순물 영역들(60, 110)이 각각 배치될 수 있다. 상기 불순물 영역들(60, 110)은 각각이 N- 형 및 N+ 형의 도전 영역들(48, 58), N- 형 및 N+ 형의 도전 영역들(98, 108)로 구비된다. 이와는 반대로, 상기 주변 회로 영역(15) 내 하부 및 상부 주변 게이트 패턴들(42, 92)에 중첩되도록 반도체 기판(5) 및 다른 반도체 기판(83)들에 불순물 영역(60)들 및 다른 불순물 영역(110)들이 각각 배치될 수도 있다. 상기 불순물 영역(60)들은 다른 불순물 영역(110)들과 동일한 도전성을 갖는 것이 바람직하다. 상기 불순물 영역(60)들은 다른 불순물 영역(110)들과 다른 도전성을 가질 수 있다. 상기 불순물 영역(60)들은 반도체 기판(5)과 동일한 도전성을 갖는 것이 바람직하다. 상기 불순물 영역(60)들은 반도체 기판(5)과 다른 도전성을 가질 수도 있다.
상기 셀 어레이 영역(10) 내 하부 및 상부 셀 게이트 패턴들(40, 90), 상기 주변 회로 영역(15) 내 하부 및 상부 주변 게이트 패턴들(42, 92)의 양 측부들에 금속 노드 플러그(139)들이 각각 위치된다. 상기 금속 노드 플러그(139)들은 다른 반도체 기판(83)을 관통해서 반도체 기판(5)과 접촉한다. 상기 금속 노드 플러그(139)들은 다른 반도체 기판(83)들을 관통해서 반도체 기판(5)과 접촉할 수 있다. 상기 금속 노드 플러그(139)들은 종래 기술과 다르게 셀 어레이 영역(10) 내 하부 및 상부 셀 게이트 패턴들(40, 90)에 중첩하는 불순물 영역들(60, 110)의 저항을 동일하게 해준다. 더불어서, 상기 금속 노드 플러그(139)들은 주변 회로 영역(15) 내 하부 및 상부 주변 게이트 패턴들(42, 92)에 중첩하는 불순물 영역들(60, 110)의 저항도 동일하게 해준다. 상기 불순물 영역들(60, 110)은 트랜지스터의 소오스 및 드레인 영역들로 일컬을 수 있다.
상기 셀 어레이 영역(10) 내 금속 노드 플러그(139)들 중 하나는 상전이막 패턴(156) 아래에 위치되어서 상전이막 패턴(156)과 전기적으로 접속한다. 또한, 상기 주변 회로 영역(15) 내 금속 노드 플러그(139)들 중 하나는 회로 배선(180) 아래에 위치되어서 회로 배선(180)과 전기적으로 접속한다. 상기 금속 노드 플러그(139)들은 차례로 적층된 코발트 막(Co Layer; 122), 베리어 막(Barrier Layer; 134) 및 텅스텐 막(W Layer; 137)으로 구성되는 것이 바람직하다. 상기 베리어 막(134)은 차례로 적층된 타이타늄 막(Ti Layer) 및 타이타늄 나이트라이드 막(TiN Layer)인 것이 바람직하다.
상기 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 반도체 기판(5) 및 다른 반도체 기판(83)은 각각이 금속 노드 플러그(139)들과 접촉되는 부위들에 코발트 실리사이드 막(Co Silicide Layer; 126)들을 갖는다. 또한, 상기 셀 어레이 영역 (10) 및 주변 회로 영역(15) 내 반도체 기판(5) 및 다른 반도체 기판(83)들은 각각이 금속 노드 플러그(139)들과 접촉되는 부위들에 코발트 실리사이드 막(Co Silicide Layer; 126)들을 가질 수 있다. 상기 금속 노드 플러그(139)들은 각각이 셀 어레이 영역(10) 및 주변 회로 영역(15)에서 불순물 영역들(60, 110)과 접촉하는 것이 바람직하다. 또한, 상기 금속 노드 플러그(139)들은 각각이 주변 회로 영역(15)에서 불순물 영역(60)들 및 다른 불순물 영역(110)들과 접촉하는 것이 바람직하다.
상기 셀 어레이 영역(10) 내 금속 노드 플러그(139)들 및 상전이막 패턴(156) 사이에 차례로 적층된 매립 플러그(146)들 및 그 플러그들 중 하나와 접촉하 는 노드 플러그(154)가 배치된다. 이때에, 상기 매립 플러그(146)들 및 노드 플러그(154)를 각각 둘러싸는 매립 층간절연막(142) 및 평탄화 층간절연막(148)이 배치된다. 상기 노드 플러그(154)는 상전이막 패턴(156)에 접촉된다. 상기 매립 플러그(146)들은 랜딩 패드 및 하부 배선으로 구분되는 것이 바람직하다. 상기 랜딩 패드는 노드 플러그(154) 하부 아래에 위치해서 금속 노드 플러그(139)들 중 하나와 접촉한다. 그리고, 상기 하부 배선은 금속 노드 플러그(139)들 중 나머지와 접촉한다. 상기 상전이막 패턴(156) 상에 접속 플러그(168) 및 회로 배선(180)이 차례로 배치될 수 있다. 상기 상전이막 패턴(156) 및 접속 플러그(168)는 보호 층간절연막(160)으로 둘러싸인다.
상기 주변 회로 영역(15) 내 금속 노드 플러그(139)들 및 회로 배선(180) 사이에 차례로 적층된 매립 플러그(146)들 및 그 플러그들 중 하나와 접촉하는 랜딩 플러그(175)가 배치된다. 상기 매립 플러그(146)들을 둘러싸는 매립 층간절연막(142), 상기 랜딩 플러그(175)를 둘러싸는 평탄화 층간절연막(148) 및 보호 층간절연막(160)이 배치된다. 상기 랜딩 플러그(175)는 회로 배선(180)에 접촉된다. 상기 매립 플러그(146)들은 랜딩 패드 및 하부 배선으로 구분되는 것이 바람직하다. 상기 랜딩 패드는 랜딩 플러그(175) 하부에 위치해서 금속 노드 플러그(139)들 중 하나와 접촉한다. 그리고, 상기 하부 배선은 금속 노드 플러그(139)들 중 나머지와 접촉한다. 상기 매립 층간절연막(142)은 셀 어레이 영역(10) 및 주변 회로 영역(15)에서 도 2 및 도 3 과 같이 소정 간격(S2)을 갖는 매립 플러그들 사이를 채우는 것이 바람직하다.
이제, 본 발명에 따른 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는 피이. 램들의 형성방법들을 설명하기로 한다.
도 6 내지 도 18 은 각각이 도 2 및 도 3 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 피이. 램의 형성방법을 설명해주는 단면도들이다.
도 1, 도 6 및 도 7 을 참조하면, 셀 어레이 영역(10) 및 주변 회로 영역(15)을 갖는 반도체 기판을 준비한다. 상기 셀 어레이 영역(10) 내 적어도 하나의 기준 활성 영역(30)의 반도체 기판(5) 상에 하부 셀 게이트 패턴(40)을 형성한다. 상기 주변 회로 영역(15) 내 적어도 하나의 기준 활성 영역(30)의 반도체 기판(5) 상에 셀 어레이 영역(10)의 하부 셀 게이트 패턴(40)과 동시에 하부 주변 게이트 패턴(42)을 형성할 수 있다. 상기 하부 셀 및 주변 게이트 패턴들(40, 42)의 각각은 차례로 적층된 게이트(34) 및 게이트 캐핑막 패턴(38)을 갖도록 형성한다. 상기 게이트(34)는 차례로 적층된 N+ 형의 폴리실리콘 막 및 금속 실리사이드 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트(34)는 단독으로 N+ 형의 폴리실리콘 막을 사용해서 형성할 수 있다. 상기 게이트 캐핑막 패턴(38)은 실리콘 나이트라이드 막인 것이 바람직하다. 상기 반도체 기판(5)은 P 형의 도전성을 갖도록 형성하는 것이 바람직하다.
상기 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 하부 셀 및 주변 게이트 패턴들(40, 42)을 마스크로 사용해서 반도체 기판(5)에 이온 주입공정(44)을 수행한다. 상기 이온 주입공정(44)은 반도체 기판(5)에 N- 형의 도전 영역(48)들을 형성한다. 상기 N- 형의 도전 영역(48)들은 하부 셀 및 주변 게이트 패턴들(40, 42) 과 중첩하도록 형성한다. 상기 하부 셀 및 주변 게이트 패턴들(40, 42)의 측벽들에 게이트 스페이서(50)들을 각각 형성한다. 상기 게이트 스페이서(50)들은 게이트 캐핑막 패턴(38)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 하부 셀 및 주변 게이트 패턴들(40, 42)을 형성하기 전, 상기 N- 형의 도전 영역(48)들 사이의 반도체 기판(5)에 채널 불순물 이온들(Channel Impurity Ions)을 도핑시키는 것이 바람직하다.
상기 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 하부 셀 및 주변 게이트 패턴들(40, 42)과 함께 게이트 스페이서(50)들을 마스크로 사용해서 반도체 기판(5)에 이온 주입공정(54)을 연속적으로 수행한다. 상기 이온 주입공정(54)은 반도체 기판(5)에 N+ 형의 도전 영역(58)들을 형성한다. 상기 N+ 형의 도전 영역(58)들은 하부 셀 및 주변 게이트 패턴들(40, 42)과 중첩하도록 형성한다. 상기 N+ 형 및 N- 형의 도전 영역들(48, 58)은 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 불순물 영역(60)들을 형성한다.
도 1, 도 8 및 도 9 를 참조하면, 상기 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 하부 셀 및 주변 게이트 패턴들(40, 42)을 덮도록 반도체 기판(5) 상에 패드 층간절연막(65)을 형성한다. 상기 패드 층간절연막(65)에 불순물 영역(60)들을 노출시키도록 씨드 개구부(Seed Opening; 70)들을 각각 형성한다. 상기 씨드 개구부(70)들을 채우도록 패드 층간절연막(65) 상에 반도체 막(72)을 형성한다. 상기 반도체 막(72)은 선택적 에피 성장(SEG; Selective Epitaxial Growth)을 사용해서 단결정 실리콘으로 형성하는 것이 바람직하다.
상기 반도체 막(72)에 평탄화 공정(76)을 수행해서 패드 층간절연막(65)을 노출시킨다. 상기 평탄화 공정(76)은 씨드 개구부(70)들을 각각 채우는 반도체막 패턴(78)들을 형성한다. 상기 반도체막 패턴(78)들을 덮도록 패드 층간절연막(65) 상에 다른 반도체 막(82)을 형성한다. 상기 다른 반도체 막(82)은 비정질 실리콘 막을 사용해서 형성하는 것이 바람직하다. 상기 다른 반도체 막(82)은 화학 기상 증착(CVD) 또는 플라즈마를 이용한 화학 기상 증착(PECVD)을 사용해서 형성할 수 있다. 상기 다른 반도체 막(82)에 반도체 열 공정(도면에 미 도시)을 수행한다. 상기 반도체 열 공정은 반도체막 패턴(78)을 씨드로 사용해서 다른 반도체 막(82)을 결정화시킨다. 또한, 상기 다른 반도체 막(82) 및 반도체막 패턴(78)들은 도 8 의 반도체 막(72)을 사용해서 일 회의 선택적 에피 성장을 통하여 형성할 수 있다. 더불어서, 상기 반도체 막(72)의 표면 상태가 만족스럽지 못하면 그 막(72)을 부분적으로 제거하는 평탄화 공정(76)을 수행할 수 있다. 이때에, 상기 반도체 막(72)은 씨드 개구부(70)들을 채우고 동시에 패드 층간절연막(65)을 덮는다. 이는 공정 단순화를 유도할 수 있다.
상기 다른 반도체 막(82)에 포토 및 식각 공정들을 사용해서 도 2 및 도 3 과 같이 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 다른 반도체 기판(83)들을 형성한다. 상기 다른 반도체 기판(83)들은 다른 활성 영역(80)들을 각각 한정한다. 상기 다른 활성 영역(80)들은 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 기준 활성 영역(30)들과 평행하도록 각각 형성하는 것이 바람직하다. 상기 다른 활성 영역(80)들은 길이 방향 및 그 방향의 반대 편에서 기준 활성 영역(30)의 폭과 동일 한 크기로 형성하는 것이 바람직하다. 상기 다른 활성 영역(80)들은 길이 방향 및 그 방향의 반대 편에서 기준 활성 영역(30)의 폭과 다른 크기로 형성할 수 있다.
상기 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 다른 활성 영역(80)들의 다른 반도체 기판(83)들 상에 상부 셀 및 주변 게이트 패턴들(90, 92)을 각각 형성한다. 상기 상부 셀 및 주변 게이트 패턴들(90, 92)은 하부 셀 및 주변 게이트 패턴들(40, 42)과 동일한 구조를 갖도록 형성하는 것이 바람직하다. 상기 상부 셀 및 주변 게이트 패턴들(90, 92)을 마스크로 사용해서 다른 반도체 기판(83)들에 이온 주입공정(94)을 수행한다. 상기 이온 주입공정(94)은 다른 활성 영역(80)들의 다른 반도체 기판(83)들에 N- 형의 도전 영역(98)들을 각각 형성한다. 상기 상부 셀 및 주변 게이트 패턴들(90, 92)을 형성하기 전, 상기 N- 형의 도전 영역(98)들 사이의 반도체 기판(83)에 채널 불순물 이온들을 도핑시키는 것이 바람직하다.
도 1, 도 10 및 도 11 을 참조하면, 상기 상부 셀 및 주변 게이트 패턴들(90, 92)의 측벽들에 게이트 스페이서(100)들을 각각 형성한다. 상기 게이트 스페이서(100)들과 함께 상부 셀 및 주변 게이트 패턴들(90, 92)을 마스크로 사용해서 다른 활성 영역(80)들의 다른 반도체 기판(83)들에 이온 주입공정(104)을 수행한다. 상기 이온 주입공정(104)은 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 다른 활성 영역(80)들의 다른 반도체 기판(83)들에 N+ 형의 도전 영역(108)들을 각각 형성한다. 따라서, 상기 N+ 형 및 N- 형의 도전 영역들(98, 108)은 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 불순물 영역(110)들을 각각 형성한다. 또한, 상기 이온 주입공정(104)은 셀 어레이 영역(10) 내 N+ 형의 도전 영역(108)들 및 주변 회로 영역 내 P+ 형의 도전 영역들을 형성하도록 분리 수행할 수 있다. 상기 N+ 형의 도전 영역(108)들 및 P+ 형의 도전 영역들은 각각이 상부 셀 및 주변 게이트 패턴들(90, 92)과 중첩하도록 형성하는 것이 바람직하다. 이를 통해서, 상기 셀 어레이 영역 내 N- 형 및 N+ 형의 도전 영역들(98, 108)통해서 불순물 영역(110)들을 형성한다. 더불어서, 상기 주변 회로 영역 내 N- 형의 도전 영역(98)들 및 P+ 형의 도전 영역들을 통해서 다른 불순물 영역들을 형성한다.
상기 상부 셀 및 주변 게이트 패턴들(90, 92)을 덮도록 다른 활성 영역(80)들의 다른 반도체 기판(83)들 상에 패드 층간절연막(112)을 형성한다. 도 6 내지 도 11 을 통해서, 상기 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 반도체막 패턴(78)들을 둘러싸는 패드 층간절연막(65) 상에 하나 이상의 다른 활성 영역(80)들을 형성할 수 있다. 상기 다른 활성 영역(80)들은 각각이 다른 반도체 기판(83)들을 사용해서 한정시킬 수 있다. 그리고, 상기 패드 층간절연막(65)의 상면으로부터 기준 활성 영역(30)의 상부에 차례로 위치하는 다른 활성 영역(80)들의 다른 반도체 기판(83)들 상에 상부 셀 및 주변 게이트 패턴들(90, 92)을 각각 형성한다. 상기 상부 셀 및 주변 게이트 패턴(90, 92)들을 덮도록 다른 반도체 기판(83)들 상에 패드 층간절연막(112)들을 각각 형성한다. 이를 통해서, 도 1 의 피이. 램(20)은 주어진 디자인 룰을 가지고 셀 어레이 영역(10) 및 주변 회로 영역(15) 내에서 게이트 패턴들의 집적도를 증가시킬 수 있다.
상기 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 기준 활성 영역(30)의 상부에 가장 높이 위치해서 다른 활성 영역(80)을 덮는 패드 층간절연막(112) 상에 포토레지스트 패턴(114)들을 형성한다. 상기 포토레지스트 패턴(114)들은 홀 형태(Hole Shape)를 갖도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(114)들의 직경(D2)은 씨드 개구부들의 직경(D1)보다 크게 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(114)들은 각각이 씨드 개구부(70)들과 함께 셀 게이트 패턴들(40, 90) 및 주변 게이트 패턴들(42, 92)과 정렬하도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(114)들을 식각 마스크로 사용해서 패드 층간절연막들(112, 65) 및 다른 반도체 기판(83)에 식각 공정(118)을 수행한다. 상기 포토레지스트 패턴(114)들을 식각 마스크로 사용해서 패드 층간절연막들(112, 65) 및 다른 반도체 기판(83)들에 식각 공정(118)을 수행할 수 있다.
도 1, 도 12 및 도 13 을 참조하면, 상기 식각 공정(118)은 반도체 기판(5)을 노출시키도록 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 패드 층간절연막들 (112, 65) 및 다른 반도체 기판(83)에 플러그 홀(120)들을 형성한다. 상기 식각 공정은 반도체 기판(5)을 노출시키도록 패드 층간절연막들(112, 65) 및 다른 반도체 기판(83)들에 플러그 홀(120)들을 형성할 수 있다. 상기 플러그 홀(120)들은 각각이 상부 및 하부 셀 게이트 패턴들(40, 90)의 양 측부들에 위치해서 반도체 기판(5)의 불순물 영역(60)들을 노출시키는 것이 바람직하다.
상기 플러그 홀(120)들을 컨포멀하게 덮도록 패드 층간절연막(112) 상에 코발트 막(122)을 형성한다. 상기 코발트 막(122)을 갖는 반도체 기판에 반도체 열 공정(124)을 수행한다. 상기 반도체 열 공정(124)은 코발트 막(122)을 반도체 기판 (5) 및 다른 반도체 기판(83)과 반응시켜서 플러그 홀(120)들의 측부의 소정 영역 및 그 홀들의 하부에 코발트 실리사이드 막(Co Silicide Layer; 126)들을 각각 형성시킨다. 상기 반도체 열 공정(124)은 코발트 막(122)을 반도체 기판(5) 및 다른 반도체 기판(83)들과 반응시켜서 플러그 홀(120)들의 측부의 소정 영역들 및 그 홀들의 하부에 코발트 실리사이드 막(Co Silicide Layer; 126)들을 각각 형성시킬 수 있다.
상기 플러그 홀(120)을 채우도록 코발트 막(122) 상에 차례로 적층된 베리어 막(134) 및 텅스텐 막(137)을 형성한다. 상기 패드 층간절연막(112)을 노출시키도록 텅스텐 막, 베리어 막 및 코발트 막(137, 134, 122)에 평탄화 공정(140)을 수행한다. 상기 평탄화 공정(140)은 화학 기계적 연마 및 에칭 백을 사용해서 수행할 수 있다. 상기 베리어 막(134)은 차례로 적층된 타이타늄 막 및 타이타늄 나이트라이드 막을 사용해서 형성하는 것이 바람직하다.
도 1, 도 14 내지 도 16 을 참조하면, 상기 평탄화 공정(140)은 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 플러그 홀(120)들에 금속 노드 플러그(139)들을 각각 형성한다. 상기 금속 노드 플러그(139)들은 패드 층간절연막(112)들 및 다른 반도체 기판(83)들을 관통해서 반도체 기판(5)과 접촉한다. 상기 셀 어레이 영역(10) 내 하부 및 상부 셀 게이트 패턴들(40, 90), 상기 주변 회로 영역(15) 내 하부 및 상부 주변 게이트 패턴들(42, 92)은 피이. 램(20)의 구동 동안 금속 노드 플러그(139)들을 이용해서 전류 구동 능력을 극대화시킬 수 있다. 이때에, 상기 금속 노드 플러그(139)들은 하부 및 상부 셀 게이트 패턴들(40, 90), 하부 및 상부 주변 게이트 패턴들(42, 92)을 따라서 흐르는 전류의 손실을 최소화시킬 수 있다. 더불어서, 상기 플러그 홀(120)들의 소정 영역들에 형성된 코발트 실리사이드 막(126)들은 전류의 손실을 줄여주는데 기여할 수 있다.
상기 금속 노드 플러그(139)들을 덮도록 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 패드 층간절연막(112) 상에 매립 층간절연막(142)을 형성한다. 상기 금속 노드 플러그(139)들을 노출시키도록 매립 층간절연막(142)에 매립 콘택홀(144)들을 각각 형성한다. 상기 매립 콘택홀(144)들을 각각 채우는 매립 플러그(146)들을 형성한다. 상기 매립 플러그(146)들은 도 2 및 도 3 과 같이 랜딩 패드 및 하부 배선으로 구분되도록 형성하는 것이 바람직하다. 상기 랜딩 패드는 금속 노드 플러그(139)들 중 하나와 접촉하도록 형성한다. 그리고, 상기 하부 배선은 금속 노드 플러그(139)들 중 나머지와 접촉하도록 형성한다. 상기 매립 층간절연막(142)은 패드 층간절연막(112)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 매립 층간절연막(142)은 패드 층간절연막(112)과 다른 식각률을 갖는 절연막을 사용해서 형성할 수 있다. 상기 매립 플러그(146)들은 알루미늄 막(Al Layer)을 사용해서 형성하는 것이 바람직하다. 상기 매립 플러그(146)들을 덮도록 셀 어레이 영역(10) 및 주변 회로 영역(15) 내 매립 층간절연막(142) 상에 평탄화 층간절연막(148)을 형성한다.
상기 셀 어레이 영역(10) 내 매립 플러그(146)들 중 하나를 노출시키도록 평탄화 층간절연막(148)에 노드 콘택홀(150)을 형성한다. 상기 노드 콘택홀(150)을 채우는 노드 플러그(154)를 형성한다. 상기 노드 플러그(154)는 타이타늄 나이트라이드 막을 포함한 금속 나이트라이드 막을 사용해서 형성하는 것이 바람직하다. 그 리고, 상기 노드 플러그(154)와 접촉하도록 평탄화 층간절연막(148) 상에 상전이막 패턴(156)을 형성한다. 상기 상전이막 패턴(156)은 게르마늄, 안티몬 및 텔루르의 조합물을 포함한 겔코저나이드 물질을 사용해서 형성하는 것이 바람직하다. 이와는 반대로, 상기 주변 회로 영역(15) 내 매립 플러그(146)들을 덮도록 매립 층간절연막(142) 상에 평탄화 층간절연막(148)을 형성한다. 상기 평탄화 층간절연막(148)은 매립 층간절연막(142)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다.
도 1, 도 17 및 도 18 을 참조하면, 상기 셀 어레이 영역(10) 내 상전이막 패턴(156)을 덮도록 평탄화 층간절연막(148) 상에 보호 층간절연막(160)을 형성한다. 상기 보호 층간절연막(160)은 평탄화 층간절연막(148)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 보호 층간절연막(160)에 접속 홀(164)을 배치해서 상전이막 패턴(156)을 노출시킨다. 그리고, 상기 접속홀(164)을 채우는 접속 플러그(168)를 형성한다. 상기 접속 플러그(168)는 타이타늄 나이트라이드 막을 포함한 금속 나이트라이드 막을 사용해서 형성하는 것이 바람직하다. 상기 접속 플러그(168)와 접촉하도록 보호 층간절연막(160) 상에 회로 배선(180)을 형성한다.
상기 주변 회로 영역(15) 내 매립 플러그(146)들 중 하나를 노출시키도록 보호 층간절연막(160) 및 평탄화 층간절연막(148)에 랜딩 홀(170)을 형성한다. 상기 랜딩 홀(170)을 채우는 랜딩 플러그(175)를 형성한다. 상기 랜딩 플러그(175)와 접촉하도록 보호 층간절연막(160) 상에 회로 배선(180)을 형성한다. 상기 회로 배선(180)은 셀 어레이 영역(10) 및 주변 회로 영역(15)에서 상부 배선이라 일컬을 수 있다. 상기 회로 배선(180)은 알루미늄 막을 사용해서 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 주어진 디자인 룰을 가지고 셀 어레이 영역 및 주변 회로 영역에서 셀 및 주변 트랜지스터들의 집적도를 증가시킬 수 있는 방안을 제시한다. 이를 통해서, 본 발명은 셀 어레이 영역에서 상전이막 패턴의 상 변화를 빠른 시간 내 구현시킬 수 있고, 주변 회로 영역에서 트랜지스터들의 구동 능력을 극대화하여 설계 퍼포먼스를 향상시킬 수 있다.

Claims (31)

  1. 셀 어레이 영역(Cell Array Region) 내 상전이막 패턴을 갖는 피이. 램에 있어서,
    상기 셀 어레이 영역 내 적어도 하나의 기준 활성 영역을 한정하는 반도체 기판;
    상기 반도체 기판과 평행하고 상기 기준 활성 영역의 주 표면을 지나는 수직선 상에 차례로 위치해서 다른 활성 영역들을 각각 한정하는 다른 반도체 기판들;
    상기 기준 활성 영역의 상기 반도체 기판 상에 하부 셀 게이트 패턴, 상기 다른 활성 영역들의 상기 다른 반도체 기판들 상에 각각 배치된 상부 셀 게이트 패턴들; 및
    상기 하부 및 상기 상부 셀 게이트 패턴들의 양 측부들에 각각 위치되어서 상기 다른 반도체 기판들을 관통하여 상기 반도체 기판과 접촉하는 금속 노드 플러그들을 포함하되,
    상기 금속 노드 플러그들 중 하나는 상기 상전이막 패턴 아래에 위치되어서 상기 상전이막 패턴과 전기적으로 접속하는 것이 특징인 피이. 램.
  2. 제 1 항에 있어서,
    상기 상전이막 패턴은 게르마늄, 안티몬 및 텔루르의 조합물(GeXSbYTeZ)을 포 함한 겔코저나이드(Chalcogenide) 물질인 것이 특징인 피이. 램.
  3. 제 1 항에 있어서,
    상기 금속 노드 플러그들은 차례로 적층된 코발트 막(Co Layer), 베리어 막(Barrier Layer) 및 텅스텐 막(W Layer)으로 구성되되,
    상기 베리어 막은 차례로 적층된 타이타늄 막(Ti Layer) 및 타이타늄 나이트라이드 막(TiN Layer)인 것이 특징인 피이. 램.
  4. 제 1 항에 있어서,
    상기 반도체 기판 및 상기 다른 반도체 기판들은 각각이 상기 금속 노드 플러그들과 접촉되는 부위들에 코발트 실리사이드 막(Co Silicide Layer)들을 갖는 것을 더 포함하는 것이 특징인 피이. 램.
  5. 제 1 항이 있어서,
    상기 반도체 기판 및 상기 다른 반도체 기판들은 각각이 단결정 실리콘 및 결정 실리콘으로 구성된 것이 특징인 피이. 램.
  6. 제 1 항에 있어서,
    상기 하부 및 상기 상부 셀 게이트 패턴들을 덮도록 상기 반도체 기판 및 상기 다른 반도체 기판들 상에 각각 배치된 패드 층간절연막들;
    상기 하부 및 상기 상부 셀 게이트 패턴들에 중첩되도록 상기 반도체 기판 및 상기 다른 반도체 기판들에 각각 배치되는 불순물 영역들을 더 포함하되,
    상기 불순물 영역들은 상기 반도체 기판과 다른 도전성을 가지며, 상기 불순물 영역들은 상기 금속 노드 플러그들에 접촉되는 것이 특징인 피이. 램.
  7. 제 1 항에 있어서,
    상기 금속 노드 플러그들 및 상기 상전이막 패턴 사이에 차례로 적층된 매립 플러그들 및 그 플러그들 중 하나와 접촉하는 노드 플러그;
    상기 매립 플러그들 및 상기 노드 플러그를 각각 둘러싸는 매립 층간절연막 및 평탄화 층간절연막을 더 포함하되,
    상기 노드 플러그는 상기 상전이막에 접촉되고, 상기 매립 플러그들은 각각이 상기 금속 노드 플러그들과 각각 접촉하는 것이 특징인 피이. 램.
  8. 주변 회로 영역(Peripheral Circuitry Region) 내 회로 배선을 갖는 피이. 램에 있어서,
    상기 주변 회로 영역 내 적어도 하나의 기준 활성 영역을 한정하는 반도체 기판;
    상기 반도체 기판과 평행하고 상기 기준 활성 영역의 주 표면을 지나는 수직선 상에 차례로 위치해서 다른 활성 영역들을 각각 한정하는 다른 반도체 기판들;
    상기 기준 활성 영역의 상기 반도체 기판 상에 배치된 하부 주변 게이트 패 턴 및 상기 다른 활성 영역들의 상기 다른 반도체 기판들 상에 각각 배치된 상부 주변 게이트 패턴들;
    상기 하부 및 상기 상부 주변 게이트 패턴들의 양 측부들에 각각 위치되어서 상기 다른 반도체 기판들을 관통하여 상기 반도체 기판과 접촉하는 금속 노드 플러그들을 포함하되,
    상기 금속 노드 플러그들 중 하나는 상기 회로 배선 아래에 위치되어서 상기 회로 배선과 전기적으로 접속하는 것이 특징인 피이. 램.
  9. 제 8 항에 있어서,
    상기 금속 노드 플러그들은 차례로 적층된 코발트 막(Co Layer), 베리어 막(Barrier Layer) 및 텅스텐 막(W Layer)으로 구성되되,
    상기 베리어 막은 차례로 적층된 타이타늄 막 및 타이타늄 나이트라이드 막인 것이 특징인 피이. 램.
  10. 제 8 항에 있어서,
    상기 반도체 기판 및 상기 다른 반도체 기판들은 각각이 상기 금속 노드 플러그들과 접촉되는 부위들에 코발트 실리사이드 막(Co Silicide Layer)들을 갖는 것을 더 포함하는 것이 특징인 피이. 램.
  11. 제 8 항이 있어서,
    상기 반도체 기판 및 상기 다른 반도체 기판들은 단결정 실리콘 및 결정 실리콘으로 구성된 것이 특징인 피이. 램.
  12. 제 8 항에 있어서,
    상기 하부 및 상기 상부 주변 게이트 패턴들을 덮도록 상기 반도체 기판 및 상기 다른 반도체 기판들 상에 각각 배치된 패드 층간절연막들;
    상기 하부 및 상기 상부 주변 게이트 패턴들에 중첩되도록 상기 반도체 기판 및 상기 다른 반도체 기판들에 각각 배치되는 불순물 영역들을 더 포함하되,
    상기 불순물 영역들은 상기 반도체 기판과 다른 도전성을 가지며, 상기 불순물 영역들은 상기 금속 노드 플러그들과 접촉하는 것이 특징인 피이. 램.
  13. 제 8 항에 있어서,
    상기 하부 및 상기 상부 주변 게이트 패턴들을 덮도록 상기 반도체 기판 및 상기 다른 반도체 기판들 상에 각각 배치된 패드 층간절연막들;
    상기 하부 및 상기 상부 주변 게이트 패턴들에 중첩되도록 상기 반도체 기판 및 상기 다른 반도체 기판들에 각각 배치되는 불순물 영역들 및 다른 불순물 영역들을 더 포함하되,
    상기 다른 불순물 영역들은 상기 불순물 영역들과 다른 도전성을 가지고, 상기 다른 불순물 영역들은 상기 반도체 기판과 동일한 도전성을 가지며, 상기 다른 불순물 영역들 및 상기 불순물 영역들은 각각이 상기 금속 노드 플러그들에 접촉되 는 것이 특징인 피이. 램.
  14. 제 8 항에 있어서,
    상기 금속 노드 플러그들 및 상기 회로 배선 사이에 차례로 적층된 매립 플러그들 및 그 플러그들 중 하나와 접촉하는 랜딩 플러그;
    상기 매립 플러그들을 둘러싸는 매립 층간절연막, 상기 랜딩 플러그를 둘러싸는 평탄화 층간절연막 및 보호 층간절연막을 더 포함하되,
    상기 랜딩 플러그는 상기 회로 배선에 접촉되고, 상기 매립 플러그들은 각각이 상기 금속 노드 플러그들과 각각 접촉하는 것이 특징인 피이. 램.
  15. 셀 어레이 영역 내 상전이막 패턴을 갖는 피이. 램의 형성방법에 있어서,
    적어도 하나의 기준 활성 영역의 반도체 기판 상에 하부 셀 게이트 패턴을 형성하고,
    상기 하부 셀 게이트 패턴을 덮도록 상기 반도체 기판 상에 패드 층간절연막을 형성하고,
    상기 패드 층간절연막의 상면으로부터 상기 기준 활성 영역의 상부에 차례로 위치하는 다른 활성 영역들의 다른 반도체 기판들 상에 상부 셀 게이트 패턴들을 각각 형성하고,
    상기 상부 셀 게이트 패턴들을 덮도록 상기 다른 반도체 기판들 상에 상기 패드 층간절연막들을 각각 형성하고,
    상기 패드 층간절연막들 및 상기 다른 반도체 기판들을 관통해서 상기 반도체 기판과 접촉하도록 상기 하부 및 상기 상부 셀 게이트 패턴들의 양 측부들에 금속 플러그 패턴들을 각각 형성하는 것을 포함하되,
    상기 다른 활성 영역들은 상기 기준 활성 영역과 평행하도록 형성하고, 상기 상전이막 패턴은 상기 금속 노드 플러그들의 상부에 위치해서 그 노드 플러그들 중 하나와 전기적으로 접속하는 것이 특징인 피이. 램의 형성방법.
  16. 제 15 항에 있어서,
    상기 상전이막 패턴은 게르마늄, 안티몬 및 텔루르의 조합물(GeXSbYTeZ)을 포함한 겔코저나이드(Chalcogenide) 물질을 사용해서 형성하는 것이 특징인 피이. 램의 형성방법.
  17. 제 15 항에 있어서,
    상기 금속 노드 플러그들을 형성하는 것은,
    상기 반도체 기판을 노출시키도록 상기 패드 층간절연막들 및 상기 다른 반도체 기판들에 플러그 홀들을 형성하고,
    상기 플러그 홀들을 컨포멀하게 덮도록 상기 패드 층간절연막 상에 코발트 막을 형성하고,
    상기 코발트 막을 갖는 반도체 기판에 반도체 열 공정을 수행하는 것을 포함 하되,
    상기 반도체 열 공정은 상기 코발트 막을 상기 반도체 기판 및 상기 다른 반도체 기판들과 반응시켜서 상기 플러그 홀들의 측부의 소정 영역들 및 그 홀들의 하부에 코발트 실리사이드 막(Co Silicide Layer)들을 각각 형성시키는 것이 특징인 피이. 램의 형성방법.
  18. 제 17 항에 있어서,
    상기 반도체 열 공정을 수행한 후,
    상기 플러그 홀을 채우도록 상기 코발트 막 상에 차례로 적층된 베리어 막 및 텅스텐 막을 형성하고,
    상기 패드 층간절연막을 노출시키도록 상기 텅스텐 막, 상기 베리어 막 및 상기 코발트 막에 평탄화 공정을 수행하는 것을 더 포함하되,
    상기 베리어 막은 차례로 적층된 타이타늄 막 및 타이타늄 나이트라이드 막을 사용해서 형성하는 것이 특징인 피이. 램의 형성방법.
  19. 제 15 항에 있어서,
    상기 하부 및 상부 셀 게이트 패턴들에 중첩하도록 상기 반도체 기판 및 상기 다른 반도체 기판들에 불순물 영역들을 각각 형성하는 것을 더 포함하되,
    상기 불순물 영역들은 동일한 도전성을 갖도록 형성하는 것이 특징인 피이. 램의 형성방법.
  20. 제 15 항이 있어서,
    상기 반도체 기판 및 상기 다른 반도체 기판들은 각각이 단결정 실리콘 및 결정 실리콘을 사용해서 형성하는 것이 특징인 피이. 램의 형성방법.
  21. 제 15 항에 있어서,
    상기 금속 노드 플러그들을 형성한 후,
    상기 금속 노드 플러그들을 덮도록 상기 패드 층간절연막 상에 매립 층간절연막을 형성하고,
    상기 금속 노드 플러그들을 노출시키도록 상기 패드 층간절연막에 매립 콘택홀들을 각각 형성하고,
    상기 매립 콘택홀들을 각각 채우는 매립 플러그들을 형성하는 것을 더 포함하되,
    상기 매립 플러그들은 상기 상전이막 패턴 아래에 위치되도록 형성하는 것이 특징인 피이. 램의 형성방법.
  22. 제 21 항에 있어서,
    상기 매립 플러그들을 형성한 후,
    상기 매립 플러그들을 덮도록 상기 매립 층간절연막 상에 평탄화 층간절연막을 형성하고,
    상기 매립 플러그들 중 하나를 노출시키도록 상기 평탄화 층간절연막에 노드 콘택홀을 형성하고,
    상기 노드 콘택홀을 채우는 노드 플러그를 형성하는 것을 더 포함하되,
    상기 노드 플러그는 상기 상전이막 패턴에 접촉되도록 형성하는 것이 특징인 피이. 램의 형성방법.
  23. 주변 회로 영역 내 회로 배선을 갖는 피이. 램의 형성방법에 있어서,
    적어도 하나의 기준 활성 영역의 반도체 기판 상에 하부 주변 게이트 패턴을 형성하고,
    상기 하부 주변 게이트 패턴을 덮도록 상기 반도체 기판 상에 패드 층간절연막을 형성하고,
    상기 패드 층간절연막의 상면으로부터 상기 기준 활성 영역의 상부에 차례로 위치하는 다른 활성 영역들의 다른 반도체 기판들 상에 상부 주변 게이트 패턴들을 각각 형성하고,
    상기 상부 주변 게이트 패턴들을 덮도록 상기 다른 반도체 기판들 상에 상기 패드 층간절연막들을 각각 형성하고,
    상기 패드 층간절연막들 및 상기 다른 반도체 기판들을 관통해서 상기 반도체 기판과 접촉하도록 상기 하부 및 상기 상부 주변 게이트 패턴들의 양 측부들에 금속 플러그 패턴들을 각각 형성하는 것을 포함하되,
    상기 다른 활성 영역들은 상기 기준 활성 영역과 평행하도록 형성하고, 상기 회로 배선은 상기 금속 노드 플러그들의 상부에 위치해서 그 노드 플러그들 중 하나와 전기적으로 접속하는 것이 특징인 피이. 램의 형성방법.
  24. 제 23 항에 있어서,
    상기 상전이막 패턴은 게르마늄, 안티몬 및 텔루르의 조합물(GeXSbYTeZ)을 포함한 겔코저나이드(Chalcogenide) 물질을 사용해서 형성하는 것이 특징인 피이. 램의 형성방법.
  25. 제 23 항에 있어서,
    상기 금속 노드 플러그들을 형성하는 것은,
    상기 반도체 기판을 노출시키도록 상기 패드 층간절연막들 및 상기 다른 반도체 기판들에 플러그 홀들을 형성하고,
    상기 플러그 홀들에 컨포멀하게 덮이도록 상기 패드 층간절연막 상에 코발트 막을 형성하고,
    상기 코발트 막을 갖는 반도체 기판에 반도체 열 공정을 수행하는 것을 포함하되,
    상기 반도체 열 공정은 상기 코발트 막을 상기 반도체 기판 및 상기 다른 반도체 기판들과 반응시켜서 상기 플러그 홀들의 측부의 소정 영역들 및 그 홀들의 하부에 코발트 실리사이드 막(Co Silicide Layer)들을 각각 형성하는 것이 특징인 피이. 램의 형성방법.
  26. 제 25 항에 있어서,
    상기 반도체 열 공정을 수행한 후,
    상기 플러그 홀을 채우도록 상기 코발트 막 상에 차례로 적층된 베리어 막 및 텅스텐 막을 형성하고,
    상기 패드 층간절연막을 노출시키도록 상기 텅스텐 막, 상기 베리어 막 및 상기 코발트 막에 평탄화 공정을 수행하는 것을 더 포함하되,
    상기 베리어 막은 차례로 적층된 타이타늄 막 및 타이타늄 나이트라이드 막을 사용해서 형성하는 것이 특징인 피이. 램의 형성방법.
  27. 제 23 항에 있어서,
    상기 하부 및 상부 주변 게이트 패턴들에 중첩하도록 상기 반도체 기판 및 상기 다른 반도체 기판들에 불순물 영역들을 각각 형성하는 것을 더 포함하되,
    상기 불순물 영역들은 동일한 도전성을 갖도록 형성하는 것이 특징인 피이. 램의 형성방법.
  28. 제 23 항에 있어서,
    상기 하부 주변 게이트 패턴에 중첩하도록 상기 반도체 기판에 불순물 영역들을 형성하고,
    상기 상부 주변 게이트 패턴들에 중첩하도록 상기 다른 반도체 기판들에 다른 불순물 영역들을 각각 형성하는 것을 더 포함하되,
    상기 다른 불순물 영역들은 상기 불순물 영역들과 다른 도전성을 갖도록 형성하는 것이 특징인 피이. 램의 형성방법.
  29. 제 23 항이 있어서,
    상기 반도체 기판 및 상기 다른 반도체 기판들은 각각이 단결정 실리콘 및 결정 실리콘을 사용해서 형성하는 것이 특징인 피이. 램의 형성방법.
  30. 제 23 항에 있어서,
    상기 금속 노드 플러그들을 형성한 후,
    상기 금속 노드 플러그들을 덮도록 상기 패드 층간절연막 상에 매립 층간절연막을 형성하고,
    상기 금속 노드 플러그들을 노출시키도록 상기 패드 층간절연막에 매립 콘택홀들을 각각 형성하고,
    상기 매립 콘택홀들을 각각 채우는 매립 플러그들을 형성하는 것을 더 포함하되,
    상기 매립 플러그들은 상기 상전이막 패턴 아래에 위치되도록 형성하는 것이 특징인 피이. 램의 형성방법.
  31. 제 30 항에 있어서,
    상기 매립 플러그들을 형성한 후,
    상기 매립 플러그들을 덮도록 상기 매립 층간절연막 상에 평탄화 층간절연막및 보호 층간절연막을 차례로 형성하고,
    상기 매립 플러그들 중 하나를 노출시키도록 상기 보호 층간절연막 및 상기 평탄화 층간절연막에 랜딩 홀을 형성하고,
    상기 랜딩 홀을 채우는 랜딩 플러그를 형성하는 것을 더 포함하되,
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7315466B2 (en) 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
US7453716B2 (en) * 2004-10-26 2008-11-18 Samsung Electronics Co., Ltd Semiconductor memory device with stacked control transistors
US8179711B2 (en) * 2004-10-26 2012-05-15 Samsung Electronics Co., Ltd. Semiconductor memory device with stacked memory cell and method of manufacturing the stacked memory cell
DE602005009793D1 (de) * 2005-01-21 2008-10-30 St Microelectronics Srl Phasenwechselspeicher-Vorrichtung und Verfahren zu ihrer Herstellung
KR100682948B1 (ko) * 2005-07-08 2007-02-15 삼성전자주식회사 상전이 메모리 소자 및 그 제조방법
US7978561B2 (en) 2005-07-28 2011-07-12 Samsung Electronics Co., Ltd. Semiconductor memory devices having vertically-stacked transistors therein
US20090224330A1 (en) * 2005-07-28 2009-09-10 Hong Chang Min Semiconductor Memory Device and Method for Arranging and Manufacturing the Same
KR100722769B1 (ko) * 2006-05-19 2007-05-30 삼성전자주식회사 상변화 메모리 장치 및 이의 형성 방법
JP4861060B2 (ja) * 2006-06-01 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置および電気ヒューズの切断方法
KR100798816B1 (ko) * 2006-10-10 2008-01-28 삼성전자주식회사 낸드형 비휘발성 기억 소자 및 그 형성 방법
KR100796505B1 (ko) * 2006-12-29 2008-01-21 동부일렉트로닉스 주식회사 플래시 기억 소자의 형성 방법
US7940552B2 (en) * 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
KR100914267B1 (ko) * 2007-06-20 2009-08-27 삼성전자주식회사 가변저항 메모리 장치 및 그것의 형성방법
KR101308549B1 (ko) * 2007-07-12 2013-09-13 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
US8665629B2 (en) * 2007-09-28 2014-03-04 Qimonda Ag Condensed memory cell structure using a FinFET
KR100978911B1 (ko) * 2008-02-28 2010-08-31 삼성전자주식회사 반도체 장치 및 그의 형성방법
US20090289370A1 (en) * 2008-05-21 2009-11-26 Advanced Micro Devices, Inc. Low contact resistance semiconductor devices and methods for fabricating the same
US7936580B2 (en) * 2008-10-20 2011-05-03 Seagate Technology Llc MRAM diode array and access method
US8054673B2 (en) * 2009-04-16 2011-11-08 Seagate Technology Llc Three dimensionally stacked non volatile memory units
US8158964B2 (en) 2009-07-13 2012-04-17 Seagate Technology Llc Schottky diode switch and memory units containing the same
US8648426B2 (en) 2010-12-17 2014-02-11 Seagate Technology Llc Tunneling transistors
US8486743B2 (en) 2011-03-23 2013-07-16 Micron Technology, Inc. Methods of forming memory cells
US8994489B2 (en) 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US8723155B2 (en) * 2011-11-17 2014-05-13 Micron Technology, Inc. Memory cells and integrated devices
US8546231B2 (en) 2011-11-17 2013-10-01 Micron Technology, Inc. Memory arrays and methods of forming memory cells
US8765555B2 (en) 2012-04-30 2014-07-01 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US9553262B2 (en) 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9362494B2 (en) 2014-06-02 2016-06-07 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
KR102401181B1 (ko) * 2017-10-11 2022-05-24 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
US11309263B2 (en) * 2020-05-11 2022-04-19 Nanya Technology Corporation Semiconductor device structure with air gap structure and method for preparing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998873A (en) * 1998-12-16 1999-12-07 National Semiconductor Corporation Low contact resistance and low junction leakage metal interconnect contact structure
US6429484B1 (en) * 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
KR100399436B1 (ko) 2001-03-28 2003-09-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
JP3850702B2 (ja) 2001-09-18 2006-11-29 株式会社東芝 磁気抵抗メモリ装置及びその製造方法
JP3948292B2 (ja) * 2002-02-01 2007-07-25 株式会社日立製作所 半導体記憶装置及びその製造方法
KR100437458B1 (ko) * 2002-05-07 2004-06-23 삼성전자주식회사 상변화 기억 셀들 및 그 제조방법들

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